KR101370509B1 - Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법 - Google Patents

Ｌｓｍ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법 Download PDF

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Abstract

본 발명은 수직으로 적층되는 층수가 늘어나더라도 층 선택을 위한 SSL 수의 증가를 최소화하여 불필요한 면적 소모를 없앨 수 있는 LSM(Layer Selection by Multi-level operation)이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.

Description

ＬＳＭ이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법{3D STACKED NAND FLASH MEMORY ARRAY ENABLING LSM AND OPERATION METHOD THEREOF}
본 발명은 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 더욱 상세하게는 수직으로 적층되는 층수가 늘어나더라도 층 선택을 위한 SSL(String Selection Line) 수의 증가를 최소화하여 불필요한 면적 소모를 없앨 수 있는 LSM(Layer Selection by Multi-level operation)이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
최근, 고집적의 대용량 저장 소자로서 플래시 메모리(Flash memory)의 활용도가 높아지는 반면에, 20nm 이하로는 포토 리쏘그래피(photo-lithography) 기술의 한계로 집적도 향상이 어려워짐에 따라 3차원의 적층 가능한 낸드 플래시 어레이에 대한 연구가 다양하게 이루어지고 있다.
3차원 적층 형태의 메모리 구조에 있어서 동작상 종래 2차원(2D) 평면 구조에 비해 가장 큰 차이점은 층간 선택이 필요하다는 것이다.
쓰기(프로그램) 및 읽기(리드) 과정에 있어서 층간 선택을 할 수 있는 다양한 3차원 구조들이 현재 연구되고 있으며, 그 중 하나가 도 1 및 한국 공개특허 제10-2011-0111166호에 개시된 전기적 초기화(52)로 층간 구별되는 3차원 낸드 플래시 어레이 구조이다.
상기 선행기술은 일명, "Layer selection by erase operation (LASER)" 구조라고 알려져 있는데, 이 구조에 의하면, 각 SSL(한국 공개특허 제10-2011-0111166호의 도면 1에서는 LSL로 표시되어 있으나, SSL과 동일한 것임)과 각 층으로 분리되어 형성된 액티브 라인의 바디(body)를 이용하여, 각 층마다 SSL과 액티브 라인의 바디(body) 사이에 있는 특정 전하저장층에서 전자를 빼내어 이레이즈(erase) 상태 조합, 즉 초기화 상태 조합을 전기적으로 형성시킴으로써, 종래 한국 등록특허 제10-1036155호에서 물리적으로 형성한 불순물 도핑층 조합을 대신하고, 이로써 용이하게 층간 선택을 할 수 있는 장점이 있다.
그러나, 상기 LASER 구조는, 도 2와 같이, 각 SSL이 액티브 라인(비트 라인의 각층)과 교차하는 위치에 형성되는 스트링선택트랜지스터들을 초기화시킨 것(도 2에서 점선으로 박스 친 것)과 그렇지 않은 것으로 단순히 나누어 구성되도록 함으로써, 층 선택을 위한 SSL의 수를 최소화하여 집적도를 향상시키는 데는 일정한 한계가 있다.
즉, SSL의 개수를 n이라 하고, 각 액티브 라인에 형성되는 스트링선택트랜지스터들 중 초기화된 것의 개수를 r이라 하면, 이로써 수직으로 적층된 층을 선택할 수 있는 층의 수는 n개에서 r개를 선택하여 순서 없이 배열하는 조합(combination)과 같고, 이는 nCr로 표현되므로, nCr이 최대값을 갖기 위해서는 r은 n의 중간값에 가까운 자연수이어야 한다.
따라서, 상기 LASER 구조는, 도 2와 같이, 10개의 층을 선택하기 위해서는 5개의 SSL이 필요하게 되고, 층수가 늘어날수록 SSL의 수 또한 많이 필요해지는데, 통상 SSL의 폭, 보다 구체적으로 스트링선택트랜지스터의 게이트 길이는 누설전류 및 단채널효과 문제 등으로 메모리 셀 게이트(도 1에서는 워드 라인 폭) 길이보다 4~5배 정도로 크게 되는 점 등을 고려할 때, 층수가 늘어나더라도 요구되는 SSL의 개수 증가를 최대한 억제할 필요성이 점차 대부되고 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한, 즉 3차원 낸드 플래시 메모리 어레이에서 수직으로 적층되는 액티브 라인의 층수가 늘어나도 층 선택을 위한 SSL 수의 증가를 최소화하여 집적도를 향상시키기 위한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이는 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들과; 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들과; 상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들을 포함하여 구성되되, 상기 각 스트링선택라인은 상기 복수개의 반도체층들을 지나가며 수직 적층된 복수개의 스트링선택트랜지스터들을 형성하고, 상기 수직 적층된 복수개의 스트링선택트랜지스터들은 3 가지 이상의 문턱전압 크기를 가지며, 하층으로 가며 상기 문턱전압 크기가 증가하거나 감소하도록 상기 각 스트링선택트랜지스터의 상기 전하저장층에 프로그램된 것을 특징으로 한다.
그리고, 상기 복수개의 스트링선택트랜지스터들 중 이웃하게 수직 적층된 스트링선택트랜지스터들 사이에는 상기 문턱전압 크기가 하층으로 가며 서로 역순으로 증가하거나 감소하도록 상기 각 스트링선택트랜지스터의 상기 전하저장층에 프로그램된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 복수개의 스트링선택라인들의 개수는 n이고, 상기 복수개의 반도체층들이 수직으로 적층된 층수는 상기 n이 짝수일 경우에는 2n이고, 상기 n이 홀수일 경우에는 2n-1인 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 각 액티브라인은 상기 복수개의 반도체층들의 일단이 상하 층간에 전기적으로 연결되며 상기 스트링선택라인들과 이웃한 일단에서 각 비트라인과 전기적으로 연결되고, 상기 복수개의 반도체층들의 타단은 동일 층간에 상기 접지선택라인으로 전기적으로 연결되고, 상기 접지선택라인과 이웃한 상기 복수개의 반도체층들의 타단은 상기 각 반도체층을 컨택하기 위해 일단이 계단 형상을 갖는 담장형 바디 컨택부가 형성된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 접지선택라인은 상기 바디 컨택부의 일측을 감싸며 형성되고, 상기 바디 컨택부의 타단 또는 타측에는 상기 접지선택라인과 적어도 일부 접하며 수직하게 형성된 공통소스라인이 더 형성된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 바디 컨택부의 각층은 상기 복수개의 반도체층들 중 동일층과 공통 바디로 서로 연결되고, 상기 접지선택라인도 상기 복수개의 스트링선택라인들 및 상기 복수개의 워드라인들과 동일하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 복수개의 접지선택트랜지스터들을 형성하는 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
한편, 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법은 상기 바디 컨택부를 통하여 상기 복수개의 스트링선택트랜지스터들 중 프로그램하고자 하는 스트링선택트랜지스터들이 형성된 반도체층을 선택하고, 상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 문턱전압 차이가 발생하도록 한 다음, 이를 이용하여 상기 각 스트링선택트랜지스터를 프로그램시키는 것을 특징으로 한다.
그리고, 상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 달리 이레이즈시켜 문턱전압 차이가 발생하도록 한 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이 동작방법의 다른 특징으로 한다.
그리고, 상기 선택된 반도체층에 형성된 상기 프로그램하고자 하는 스트링선택트랜지스터들은 상기 각 비트라인의 컨택과 가장 가까운 스트링선택라인에 의하여 형성된 제 1 스트링선택트랜지스터들을 상기 각 비트라인에 의한 전기적 연결을 차단할 정도의 높은 문턱전압을 갖도록 먼저 프로그램시키고, 나머지 스트링선택트랜지스터들을 프로그램시킨 다음, 다시 상기 제 1 스트링선택트랜지스터들이 원하는 문턱전압을 갖도록 프로그램시키는 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이 동작방법의 다른 특징으로 한다.
그리고, 상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 달리 상기 바디 컨택부를 통하여 바디 바이어스를 인가하여 문턱전압 차이가 발생하도록 한 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이 동작방법의 다른 특징으로 한다.
그리고, 상기 선택된 반도체층에 형성된 상기 프로그램하고자 하는 스트링선택트랜지스터들은 상기 각 비트라인의 컨택과 가장 가까운 스트링선택라인에 의하여 형성된 제 1 스트링선택트랜지스터들을 상기 각 비트라인에 의한 전기적 연결을 차단할 정도의 높은 문턱전압을 갖도록 먼저 프로그램시키고, 나머지 스트링선택트랜지스터들을 프로그램시킨 다음, 다시 상기 제 1 스트링선택트랜지스터들이 원하는 문턱전압을 갖도록 프로그램시키는 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이 동작방법의 다른 특징으로 한다.
본 발명은 3차원 적층형 낸드 플래시 메모리 어레이에서 수직으로 적층되는 액티브 라인의 층수가 늘어나도 층 선택을 위한 SSL 수의 증가를 최소화하여 집적도를 획기적으로 향상시킬 수 있는 효과가 있다.
도 1은 종래 LASER 방식으로 층 선택을 할 수 있음을 보여주는 3차원 적층형 낸드 플래시 메모리 어레이를 보여주는 사시도이다.
도 2는 도 1에 도시된 스트링선택라인들에 의하여 전기적으로 초기화시킨 스트링선택트랜지스터들의 배열로 층 선택을 할 수 있음을 보여주는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이로 4층으로 적층된 반도체층들을 2개의 스트링선택라인들로 각 층을 선택하기 위한 바이어스가 함께 도시된 개념도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이로 16층으로 적층된 반도체층들을 4개의 스트링선택라인들로 각 층을 선택하기 위한 바이어스 인가표이다.
도 5는 종래 LASER 방식과 본 발명에 의한 LSM 방식으로 각각 선택 가능한 최대 층수를 보여주는 대비표이다.
도 6은 도 5를 그래프로 도시한 그림이다.
도 7은 각 스트링선택라인에 의해 수직으로 적층된 스트링선택트랜지스터들의 문턱전압 차이에 따른 I-V 특성도이다.
도 8은 접지선택라인에 의한 각 층의 접지선택트랜지스터를 이레이즈시킨 다음, 이를 이용하여 스트링선택트랜지스터들의 문턱전압을 조절하는 방법을 도시한 개념도이다.
도 9는 도 8에 의한 스트링선택트랜지스터들의 문턱전압을 조절하기 위한 프로그램 바이어스 인가표이다.
도 10은 바디 컨택부를 통한 바디 바이어스 인가로 각 층의 접지선택트랜지스터에 문턱전압 차이를 발생시킬 수 있음을 보여주는 I-V 특성도이다.
도 11은 도 10에 의하여 스트링선택트랜지스터들의 문턱전압을 조절하기 위한 프로그램 바이어스 인가표이다.
도 12는 본 발명의 일 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이의 프로그램/리드/이레이즈 동작을 위한 바이어스 인가표이다.
도 13은 본 발명의 일 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이로 리드 동작을 할 경우 선택된 층과 비선택된 층의 전류 크기를 대비한 I-V 특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
우선, 본 발명의 일 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이는 도 1에 도시된 바와 같이, 기판(10) 상에 절연막(40)을 사이에 두고 수직으로 적층된 복수개의 반도체층들(30)이 제 1 수평방향(예컨대, x축 방향)으로 일정 거리 이격되며 형성된 복수개의 액티브라인들(예컨대, 비트라인 BL1, ..., BL10과 접속되는 라인들)과; 상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 지나며 제 2 수평방향(예컨대, y축 방향)으로 일정거리 이격되어 형성된 복수개의 워드라인들(예컨대, WL1, ..., WL8: 64)과; 상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 지나며 상기 제 2 수평방향(y축 방향)으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들(예컨대, SSL1, ..., SSL5: 62)을 포함하여 구성되되, 도 3과 같이, 상기 각 스트링선택라인(62: 1st SSL, 2nd SSL)은 상기 복수개의 반도체층들(30: 1st layer, 2nd layer, 3rd layer, 4th layer)을 지나가며 수직 적층된 복수개의 스트링선택트랜지스터들(예컨대, A)을 형성하고, 상기 수직 적층된 복수개의 스트링선택트랜지스터들은 3 가지 이상의 문턱전압 크기를 가지며(도 3에서는 4 가지 문턱전압 크기를 가짐) 하층으로 가며 상기 문턱전압 크기가 증가하거나 감소하도록 상기 각 스트링선택트랜지스터의 상기 전하저장층에 프로그램된 것을 특징으로 한다.
여기서, 상기 복수개의 스트링선택트랜지스터들 중 이웃하게 수직 적층된 스트링선택트랜지스터들 사이에는, 즉 도 3과 같이, 복수개의 반도체층들(30: 1st layer, 2nd layer, 3rd layer, 4th layer)을 이웃하게 지나는 2개의 스트링선택라인들(1st SSL, 2nd SSL)로 형성되는 이웃한 2개의 수직 적층된 스트링선택트랜지스터들 사이에는 상기 문턱전압 크기가 하층으로 가며 서로 역순으로 증가하거나 감소하도록 상기 각 스트링선택트랜지스터의 상기 전하저장층에 프로그램된 것으로 구성될 수 있다.
상기 각 스트링선택트랜지스터의 게이트 절연막은 각 워드라인(64)으로 형성되는 메모리 셀 소자와 같이, 전하저장층을 포함하는 절연막층(50) 예컨대, ONO층(Oxide/Nitride/Oxide layer)으로 형성할 수 있다. ONO층으로 형성할 경우 상기 전하저장층은 질화막층(Nitride layer)이 된다.
따라서 구체적으로, 도 3과 같이, 첫 번째 스트링선택라인(1st SSL: ①)으로 형성되는 첫 번째 수직 적층된 스트링선택트랜지스터들은 문턱전압이 하층으로 가며 순차적으로 감소하고(예컨대, 3V, 2V, 1V, -1V), 두 번째 스트링선택라인(2nd SSL: ②)으로 형성되는 두 번째 수직 적층된 스트링선택트랜지스터들은 문턱전압이 하층으로 가며 순차적으로 증가하도록(예컨대, -1V, 1V, 2V, 3V), 상기 각 스트링선택트랜지스터의 전하저장층에 프로그램시켜 구성할 수 있다.
상기와 같이 구성하게 되면, 도 3에 함께 도시한 각 스트링선택라인의 바이어스 스킴(scheme: B)과 같이 구동할 경우, 단 2개의 스트링선택라인으로 4층을 구분하여 선택할 수 있게 된다.
즉, 도 3과 같이, 첫 번째 스트링선택라인(1st SSL: ①)은 3.5V, 두 번째 스트링선택라인(2nd SSL: ②)은 0V를 인가시에는 3V와 -1V의 문턱전압을 갖는 스트링선택트랜지스터들이 모두 턴온(turn-on)되어 첫 번째 반도체층(1st layer)만 비트라인에 의해 선택, 즉 전기적으로 연결되고, 나머지 반도체층들은 문턱전압이 1V, 2V, 3V인 두 번째 수직 적층된 스트링선택트랜지스터들이 모두 턴오프(turn-off)되어, 비트라인과 전기적으로 연결되지 않게 된다.
같은 방법으로, 첫 번째 스트링선택라인(1st SSL: ①)은 2.5V, 두 번째 스트링선택라인(2nd SSL: ②)은 1.5V를 인가시에는 2V와 1V의 문턱전압을 갖는 스트링선택트랜지스터들이 모두 턴온(turn-on)되어 두 번째 반도체층(2nd layer)만 비트라인에 의해 선택되고, 나머지 반도체층들은 적어도 하나의 스트링선택트랜지스터가 턴오프(turn-off)되어, 비선택하게 된다.
상기와 같이, 각 스트링선택라인에 의한 수직 적층된 복수개의 스트링선택트랜지스터들이 3 가지 이상의 문턱전압 크기를 가지고, 이웃한 2개의 수직 적층된 스트링선택트랜지스터들 사이에 상기 문턱전압 크기가 하층으로 가며 서로 역순으로 증가하거나 감소하도록 구성되어, LSM(Layer Selection by Multi-level operation) 방식으로 층 선택을 할 경우에는 SSL의 개수 n이 짝수로 늘어나게 된다.
도 3과 같이, SSL의 개수가 2개일 경우에는 4개의 경우의 수(즉, 문턱전압의 배열 조합 수)를 만들어 내어, 4개 층을 선택할 수 있게 된다. 도 3의 실시예에서 SSL을 2개 더 추가하게 되면 각 층에 대하여 4개의 경우의 수를 만들어 내므로, 도 4와 같이, 총 16개 층을 선택할 수 있게 된다.
상기와 같은 원리로 LSM 방식에 의할 경우에는 n개의 SSL로 2n개의 반도체층을 선택할 수 있게 되어(단, n이 짝수일 경우. n이 홀수일 경우엔 2n-1개의 반도체층을 선택할 수 있게 됨. 도 5 참조), 종래 LEASER 방식이 nCr로 선택할 수 있는 층수가 정해지는데 비해서 훨씬 많은 층을 선택할 수 있게 된다.
도 4는 본 발명의 일 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이로 16층으로 적층된 반도체층들을 4개의 스트링선택라인들(SSLs)로 각 층을 선택하기 위한 바이어스 인가표를 보여주는데, 도 4에서 Threshold Voltage는 각 스트링선택라인(1st SSL)(2nd SSL)(3rd SSL)(4th SSL)을 따라 형성되는 수직 적층된 스트링선택트랜지스터들의 문턱전압이고, SSL Bias는 각 층을 선택하기 위한 각 스트링선택라인의 바이어스 스킴(scheme)이다.
도 5는 종래 LASER 방식과 본 발명에 의한 LSM 방식으로 각각 선택 가능한 최대 층수를 보여주는 대비표이고, 도 6은 도 5를 그래프로 도시한 그림이다. 도 5 및 도 6으로부터 알 수 있는 바와 같이, 종래 LASER 방식과 본 발명에 의한 LSM 방식의 양자 차이는 층수가 늘어날수록 현격하게 되는데, 일 예로 6개의 SSL을 형성할 경우, 종래 LASER 방식은 20개 층을 선택할 수 있는 반면, 본 발명에 의한 LSM 방식에 의하면 64개 층을 선택할 수 있다.
따라서, 본 발명에 의한 LSM 방식으로 동작 되는 3차원 적층형 어레이 구조가 종래 LASER 방식에 의한 어레이 구조보다 층 선택에 요구되는 SSL 수를 획기적으로 줄여 집적도를 향상시킬 수 있게 된다.
도 7은 각 스트링선택라인을 따라 형성되는 수직 적층된 스트링선택트랜지스터들의 문턱전압 차이에 따른 I-V 특성도, 즉 비트라인 전류와 스트링선택라인 전압 사이의 관계를 알아본 시뮬레이션 결과도이다.
한편, 상기 복수개의 워드라인들(WL1, ..., WL8: 64) 타측에는, 도 1과 같이, 상기 각 워드라인(64)과 나란하게 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 지나며 상기 제 2 수평방향(y축 방향)으로 일정거리 이격되어 형성된 접지선택라인(GSL)을 더 포함하여 구성된다
그리고, 상기 각 액티브라인은 상기 복수개의 반도체층들(30)의 일단이, 도 1과 같이, 도전성 물질층(20)에 의하여 상하 층간에 전기적으로 연결되며 상기 스트링선택라인들(62)과 이웃한 일단에서 소정의 컨택 플러그(70)를 통하여 각 비트라인(72)과 전기적으로 연결되고, 상기 복수개의 반도체층들(30)의 타단은 동일 층간에 상기 접지선택라인(GSL)으로 전기적으로 연결된다.
그리고, 상기 접지선택라인(GSL)과 이웃한 상기 복수개의 반도체층들(30)의 타단은 상기 각 반도체층을 컨택하기 위해 일단이 계단 형상(34)을 갖는 담장형 바디 컨택부가 형성될 수 있다.
또한, 상기 접지선택라인(GSL)은, 도 1과 같이, 상기 바디 컨택부의 일측을 감싸며 형성되고, 상기 바디 컨택부의 타단 또는 타측에는 상기 접지선택라인과 적어도 일부 접하며 수직하게 형성된 공통소스라인(CSL)이 더 형성될 수 있다.
이때, 상기 바디 컨택부의 각층은 상기 복수개의 반도체층들(30) 중 동일층과 공통 바디로 서로 연결된다.
그리고, 상기 접지선택라인(GSL)도 상기 복수개의 스트링선택라인들(SSLs: 62) 및 상기 복수개의 워드라인들(WLs: 64)과 동일하게 전하저장층을 포함하는 절연막층(50)을 사이에 두고 상기 복수개의 반도체층들(30)을 지나며 복수개의 접지선택트랜지스터들을 형성하게 된다.
다음은, 상기 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이를 동작시키는 방법으로, 특히 상기 각 스트링선택트랜지스터의 전하저장층에 프로그램시키는 방법에 관한 실시예에 대하여 기술한다.
이는 기본적으로, 상기 계단 형상(34)의 바디 컨택부를 통하여 상기 복수개의 스트링선택트랜지스터들 중 프로그램하고자 하는 스트링선택트랜지스터들이 형성된 반도체층(30)을 선택하고, 상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 문턱전압 차이가 발생하도록 한 다음, 이를 이용하여 상기 각 스트링선택트랜지스터를 프로그램시키는 것을 특징으로 한다.
이때, 상기 접지선택트랜지스터들의 문턱전압 차이는 구체적으로 다음 2가지 방법으로 구현될 수 있다.
첫 번째 방법은, 도 8과 같이, 상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 달리 이레이즈시켜 문턱전압 차이가 발생하도록 하는 것이다.
이렇게 함으로써, 예를 들어, 도 9와 같이, 접지선택라인(GSL) 및 공통소스라인(CSL)에 각각 0V를 인가하면, 선택된 반도체층에 형성된 접지선택트랜지스터들은 켜지면서 공통소스라인(CSL)의 0V 바이어스가 선택된 반도체층의 각 액티브라인의 채널로 전해지는 반면, 비선택 반도체층에 형성된 접지선택트랜지스터들은 모두 오프(off) 상태로 남아 있어 이에 연결된 각 액티브라인의 채널은 셀프 부스팅(self-boosting) 효과가 생기게 된다.
상기 비선택 반도체층의 각 액티브라인의 채널에 생긴 셀프 부스팅(self-boosting) 효과를 유지하기 위해서는 공통소스라인(CSL)의 반대편으로부터 공급되는 비트라인 전압도 차단하여야 한다.
상기 비트라인 전압의 차단 방법은 dummy SSL을 비트라인과 첫 번째 SSL 사이에 별도 형성하여 이를 이용하는 방법과 첫 번째 SSL을 비트라인 전압 차단용으로 사용하는 방법이 있다.
Dummy SSL을 이용하는 방법의 경우에는 간단하지만 SSL을 하나 추가하여야 하므로 면적상 손해를 보는 단점이 있으므로, 첫 번째 SSL을 비트라인 전압 차단용으로 이용하는 것이 바람직하다.
여기서, 첫 번째 SSL은, 도 1에서 각 비트라인의 컨택(70)과 가장 가까운 SSL1을 말한다.
첫 번째 SSL을 비트라인 전압 차단용으로 이용하는 경우에는 일단 두 번째 이후의 SSL들에 의한 스트링선택트랜지스터들을 원하는 상태(state)의 문턱전압을 갖도록 다 프로그램하기 위해, 먼저 첫 번째 SSL에 의한 스트링선택트랜지스터들을 각 비트라인에 의한 전기적 연결을 차단할 정도의 높은 문턱전압을 갖도록 먼저 프로그램시켜 놓고, 나머지 스트링선택트랜지스터들을 지우기 동작(erase operation)을 이용하여 바이어스 전압 크기와 시간을 조절해서 원하는 대로 모두 프로그램시킨 다음, 다시 첫 번째 SSL에 의한 스트링선택트랜지스터들이 원하는 문턱전압을 갖도록 프로그램시킨다.
한 층의 스트링선택트랜지스터들의 프로그램 동작이 완료되면, 접지선택라인(GSL)에 의한 접지선택트랜지스터들을 초기화시키고, 다시 원하는 층의 접지선택트랜지스터들을 이레이즈 한 다음 상기 과정을 반복 진행한다.
상기 접지선택트랜지스터들의 문턱전압 차이를 구현할 두 번째 방법은 상기 바디 컨택부를 통하여 바디 바이어스를 인가하는 것이다.
즉, 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 달리 상기 바디 컨택부를 통하여 바디 바이어스를 인가하면, 도 10과 같이, 바디 바이어스 인가 여부에 따라 문턱전압 차이를 발생시킬 수 있다.
이 경우는 앞의 방법에서 선택된 반도체층의 접지선택트랜지스터들을 이레이즈 시키는 대신에 바디 컨택부를 통하여 선택된 반도체층에 바디 바이어스를 인가한다는 측면에만 차이점이 있고, 셀프 부스팅 효과를 이용하여 동작시킬 수 있으므로, 구체적인 바이어스 인가는 도 11과 같이 할 수 있다.
그 밖에, 도 1에서 워드라인들(64)에 의하여 형성되는 메모리 셀 소자들의 프로그램, 리드, 이레이즈 동작방법은, 일 예로 도 12와 같이, 구현할 수 있는데, 이는 종래 LASER 방식과 동일하므로, 이에 대한 상세한 설명은 생략한다.
도 13은 본 발명의 일 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이로 리드 동작을 할 경우 선택된 층과 비선택된 층의 전류 크기를 대비한 I-V 특성도인데, 이로부터 셀 전류(cell current)가 선택된 원하는 층만 통과할 수 있고, 비선택된 층은 그렇지 않음을 알 수 있다.
10: 기판
20: 적층매개층
30: 반도체층
34: 계단 형상 컨택부
40, 42: 절연막
50: 전하저장층을 포함하는 절연막층
52: 초기화된(이레이즈된) 전하저장층
62: 스트링선택라인
64: 워드라인
70: 컨택 플러그
72: 비트라인

Claims (12)

  1. 기판 상에 절연막을 사이에 두고 수직으로 적층된 복수개의 반도체층들이 제 1 수평방향으로 일정 거리 이격되며 형성된 복수개의 액티브라인들과;
    상기 각 액티브라인과 수직되게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 워드라인들과;
    상기 복수개의 워드라인들 일측에 상기 각 워드라인과 나란하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 복수개의 스트링선택라인들을 포함하여 구성되되,
    상기 각 스트링선택라인은 상기 복수개의 반도체층들을 지나가며 수직 적층된 복수개의 스트링선택트랜지스터들을 형성하고,
    상기 수직 적층된 복수개의 스트링선택트랜지스터들은 3 가지 이상의 문턱전압 크기를 가지며, 하층으로 가며 상기 문턱전압 크기가 증가하거나 감소하도록 상기 각 스트링선택트랜지스터의 상기 전하저장층에 프로그램된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 복수개의 스트링선택트랜지스터들 중 이웃하게 수직 적층된 스트링선택트랜지스터들 사이에는 상기 문턱전압 크기가 하층으로 가며 서로 역순으로 증가하거나 감소하도록 상기 각 스트링선택트랜지스터의 상기 전하저장층에 프로그램된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 복수개의 스트링선택라인들의 개수는 n이고,
    상기 복수개의 반도체층들이 수직으로 적층된 층수는 상기 n이 짝수일 경우에는 2n이고, 상기 n이 홀수일 경우에는 2n-1인 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 복수개의 워드라인들 타측에는 상기 각 워드라인과 나란하게 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 상기 제 2 수평방향으로 일정거리 이격되어 형성된 접지선택라인을 더 포함하여 구성된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  5. 제 4 항에 있어서,
    상기 각 액티브라인은 상기 복수개의 반도체층들의 일단이 상하 층간에 전기적으로 연결되며 상기 스트링선택라인들과 이웃한 일단에서 각 비트라인과 전기적으로 연결되고,
    상기 복수개의 반도체층들의 타단은 동일 층간에 상기 접지선택라인으로 전기적으로 연결되고,
    상기 접지선택라인과 이웃한 상기 복수개의 반도체층들의 타단은 상기 각 반도체층을 컨택하기 위해 일단이 계단 형상을 갖는 담장형 바디 컨택부가 형성된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  6. 제 5 항에 있어서,
    상기 접지선택라인은 상기 바디 컨택부의 일측을 감싸며 형성되고,
    상기 바디 컨택부의 타단 또는 타측에는 상기 접지선택라인과 적어도 일부 접하며 수직하게 형성된 공통소스라인이 더 형성된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  7. 제 6 항에 있어서,
    상기 바디 컨택부의 각층은 상기 복수개의 반도체층들 중 동일층과 공통 바디로 서로 연결되고,
    상기 접지선택라인도 상기 복수개의 스트링선택라인들 및 상기 복수개의 워드라인들과 동일하게 전하저장층을 포함하는 절연막층을 사이에 두고 상기 복수개의 반도체층들을 지나며 복수개의 접지선택트랜지스터들을 형성하는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  8. 제 7 항에 따른 상기 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법에 있어서,
    상기 바디 컨택부를 통하여 상기 복수개의 스트링선택트랜지스터들 중 프로그램하고자 하는 스트링선택트랜지스터들이 형성된 반도체층을 선택하고,
    상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 문턱전압 차이가 발생하도록 한 다음, 이를 이용하여 상기 각 스트링선택트랜지스터를 프로그램시키는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법.
  9. 제 8 항에 있어서,
    상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 달리 이레이즈시켜 문턱전압 차이가 발생하도록 한 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법.
  10. 제 9 항에 있어서,
    상기 선택된 반도체층에 형성된 상기 프로그램하고자 하는 스트링선택트랜지스터들은 상기 각 비트라인의 컨택과 가장 가까운 스트링선택라인에 의하여 형성된 제 1 스트링선택트랜지스터들을 인가되는 바이어스에 관계없이 항상 턴오프(turn-off)될 정도의 높은 문턱전압을 갖도록 먼저 프로그램시키고, 나머지 스트링선택트랜지스터들을 프로그램시킨 다음, 다시 상기 제 1 스트링선택트랜지스터들이 원하는 문턱전압을 갖도록 프로그램시키는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법.
  11. 제 8 항에 있어서,
    상기 선택된 반도체층에 형성된 접지선택트랜지스터들은 비선택 반도체층에 형성된 접지선택트랜지스터들과 달리 상기 바디 컨택부를 통하여 바디 바이어스를 인가하여 문턱전압 차이가 발생하도록 한 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법.
  12. 제 11 항에 있어서,
    상기 선택된 반도체층에 형성된 상기 프로그램하고자 하는 스트링선택트랜지스터들은 상기 각 비트라인의 컨택과 가장 가까운 스트링선택라인에 의하여 형성된 제 1 스트링선택트랜지스터들을 인가되는 바이어스에 관계없이 항상 턴오프(turn-off)될 정도의 높은 문턱전압을 갖도록 먼저 프로그램시키고, 나머지 스트링선택트랜지스터들을 프로그램시킨 다음, 다시 상기 제 1 스트링선택트랜지스터들이 원하는 문턱전압을 갖도록 프로그램시키는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 동작방법.
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