KR20110037340A - 3차원 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치 및 그 동작 방법이 제공된다. 이 방법은 셀프-부스팅을 이용하여 선택된 스트링들의 메모리 셀들을 프로그램하고, 금지된 스트링들 및 선택되지 않은 스트링들의 메모리 셀들에서의 프로그램을 방지하는 선택적 프로그램 단계를 포함한다. 선택적 프로그램 단계는, 선택되지 않은 스트링과 이를 구성하는 스트링 선택 라인 중의 하나 사이의 용량성 결합을 통해, 금지된 스트링들 및 선택되지 않은 스트링들이 동일한 채널 전위를 갖도록 조절하는 단계를 포함한다.

Description

3차원 반도체 메모리 장치 및 그 동작 방법{Three Dimensional Semiconductor Memory Device And Method Of Operating The Same}
본 발명은 3차원 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 프로그램 교란(program disturbance)을 억제하면서 데이터 균일성을 향상시킬 수 있는 3차원 반도체 메모리 장치의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 데이터 교란(disturbance)을 억제할 수 있는 3차원 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 데이터 교란(disturbance)을 억제하면서 데이터 균일성을 향상시킬 수 있는 3차원 반도체 메모리 장치를 제공하는 데 있다.
본 발명은, 적어도 하나의 실시예로서, 공통 소오스 라인과 비트라인들을 연결하는 복수의 스트링들을 포함하는 3차원 반도체 메모리 장치의 동작 방법을 제공한다. 이때, 상기 스트링들 각각은 복수의 스트링 선택 트랜지스터들을 포함하는 상부 선택 구조체 및 복수의 메모리 셀 트랜지스터들을 포함하는 메모리 구조체를 구비하고, 상기 동작 방법은 상기 스트링들 중에서 선택된 스트링을 선택된 비트라인에 전기적으로 연결하고 상기 스트링들 중에서 선택되지 않은 스트링들을 상기 비트라인들로부터 전기적으로 분리시키는 선택적 연결 단계를 포함할 수 있다. 이에 더하여, 상기 선택적 연결 단계는 상기 선택되지 않은 스트링의 스트링 선택 트 랜지스터들 중의 적어도 하나에 해당 스트링 선택 트랜지스터의 문턱전압보다 높은 게이트 전압을 인가하는 단계를 포함할 수 있다.
상기 선택적 연결 단계는 상기 선택된 비트라인에 Vth보다 낮은 전압(여기서, Vth는 상기 스트링 선택 트랜지스터들의 문턱 전압)을 인가하고, 다른 비트라인들에 V1+2Vth의 전압(여기서, V1은 Vth보다 큰 전압)을 인가하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 상부 선택 구조체는 상기 메모리 셀 트랜지스터 및 상기 비트라인에 각각 접속하는 제 1 스트링 선택 트랜지스터 및 제 3 스트링 선택 트랜지스터, 상기 제 1 및 제 3 스트링 선택 트랜지스터들을 직렬로 연결하는 제 2 스트링 선택 트랜지스터를 포함할 수 있다. 이 경우, 상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하는 상기 제1, 제2 및 제3 스트링 선택 트랜지스터들의 게이트들에는, 각각, V1의 전압, V1+Vth+V2의 전압 및 V1+2Vth+V3의 전압이 인가될 수 있다. (여기서, V2 및 V3의 절대값은 Vth의 절대값보다 작음)
한편, 하나의 스트링을 구성하는 스트링 선택 트랜지스터들은 상기 비트라인에 수직한 장축을 갖는 반도체 패턴을 채널로 사용하고, 상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하지 않는 상기 제1, 제2 및 제3 스트링 선택 트랜지스터들의 게이트들에는, 각각, Vth보다 높은 전압, V4의 전압 및 Vth보다 낮은 전압이 인가될 수 있다. 이때, 상기 V4의 전압은 상기 제2 및 제3 스트링 선택 트랜지스터들 사이의 반도체 패턴에 V1-Vth보다 큰 전위를 형성시킬 수 있는 범위 내에서 선택될 수 있다.
일 실시예에 따르면, 상기 V1의 전압은 외부에서 인가되는 동작 전압일 수 있다. 또한, 상기 V2 및 V3의 전압들 중의 적어도 하나는 0V일 수 있다. 상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하지 않는 상기 제1, 제2 및 제3 스트링 선택 트랜지스터들의 게이트들에는, 각각, 상기 V1의 전압, 상기 V1의 전압보다 큰 전압 및 접지 전압이 인가될 수 있다.
본 발명은, 적어도 하나의 실시예로서, 공통 소오스 라인과 비트라인들 사이를 연결하는 복수의 스트링들을 구비하는 3차원 반도체 메모리 장치의 동작 방법을 제공한다. 이때, 상기 스트링들 각각은 상기 비트라인에 수직한 장축을 갖는 반도체 패턴 및 차례로 적층되어 상기 반도체 패턴을 채널로 사용하는 제 1, 제 2 및 제 3 스트링 선택 트랜지스터들을 포함하고, 상기 동작 방법은 하나의 선택된 스트링을 하나의 선택된 비트라인에 전기적으로 연결하고 나머지 스트링들을 상기 비트라인들로부터 전기적으로 분리시키는 선택적 연결 단계를 포함할 수 있다. 이에 더하여, 상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하지 않는 반도체 패턴들은 플로팅 상태에 있고, 상기 선택된 스트링을 구성하지 않는 상기 제 2 스트링 선택 트랜지스터들의 게이트들은 용량성 결합을 통해 상기 플로팅된 반도체 패턴의 전위를 조절하도록 구성될 수 있다.
일 실시예에 따르면, 상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하지 않는 상기 제 2 스트링 선택 트랜지스터들의 게이트들에는 이들에 인접하는 상기 플로팅된 반도체 패턴이 V1-Vth보다 큰 전위를 갖도록 만드는 전압이 인가될 수 있다.
본 발명은, 적어도 하나의 실시예로서, 3차원 반도체 메모리 장치의 동작 방법을 제공한다. 이 방법은 셀프-부스팅을 이용하여 선택된 스트링들의 메모리 셀들을 프로그램하고, 금지된 스트링들(inhibited strings) 및 선택되지 않은 스트링들(unselected strings)의 메모리 셀들에서의 프로그램을 방지하는 선택적 프로그램 단계를 포함한다. 상기 선택적 프로그램 단계는, 상기 금지된 스트링들 및 상기 선택되지 않은 스트링들의 채널 전위를 조절하는 제 1 단계 및 워드라인들에 프로그램 전압 또는 패스 전압을 인가하는 제 2 단계를 포함할 수 있다.
상기 제 1 단계에서, 상기 선택되지 않은 스트링들은 상기 금지된 스트링들과 동일한 채널 전위를 갖도록 조절된다. 이를 위해, 상기 제 1 단계는 상기 선택되지 않은 스트링들을 플로팅시키는 단계를 포함하되, 상기 선택되지 않은 스트링들을 구성하는 스트링 선택 라인 중의 하나는 용량성 결합을 통해 상기 플로팅된 스트링의 전위를 상기 금지된 스트링들의 전위로 조절한다.
본 발명은, 적어도 하나의 실시예로서, 3차원 반도체 메모리 장치를 제공한다. 이 장치는 공통 소오스 라인, 상기 공통 소오스 라인 상에 배치되는 비트라인들, 및 상기 공통 소오스 라인과 상기 비트라인들 사이에 배치되는 복수의 스트링들을 포함할 수 있다. 상기 스트링들 각각은 복수의 스트링 선택 트랜지스터들을 포함하는 상부 선택 구조체 및 복수의 메모리 셀 트랜지스터들을 포함하는 메모리 구조체를 구비하고, 상기 스트링들을 구성하면서 상기 메모리 구조체에 가장 인접하는 복수개의 스트링 선택 트랜지스터들은 하나의 스트링 선택판(String selection plate)을 게이트 전극으로 사용할 수 있다.
일 실시예에 따르면, 상기 상부 선택 구조체는 상기 메모리 셀 트랜지스터 및 상기 비트라인에 각각 접속하는 제 1 스트링 선택 트랜지스터 및 제 3 스트링 선택 트랜지스터, 상기 제 1 및 제 3 스트링 선택 트랜지스터들을 직렬로 연결하는 제 2 스트링 선택 트랜지스터를 포함할 수 있다.
일 실시예에 따르면, 상기 메모리 셀 트랜지스터들 각각은 반도체 패턴, 워드라인 및 이들 사이에 개재되는 전하저장요소를 포함하고, 상기 스트링 선택 트랜지스터들 중의 적어도 하나는 상기 반도체 패턴, 스트링 선택 라인 및 이들 사이에 개재되는 게이트 절연막을 포함할 수 있다. 이 경우, 상기 메모리 셀 트랜지스터들 중의 적어도 하나의 전하저장요소는 상기 스트링 선택 트랜지스터들 중의 적어도 하나의 게이트 절연막과 동일한 박막 구조를 가질 수 있다.
일 실시예에 따르면, 상기 스트링들 각각은 상기 메모리 셀 트랜지스터와 상기 공통 소오스 라인 사이를 직렬로 연결하는 적어도 하나의 접지 선택 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 하나의 스트링은 차례로 적층된 복수의 스트링 선택 트랜지스터들로 구성된다. 이러한 구성은 메모리 셀 트랜지스터에 인접하는 스트링 선택 트랜지스터에, 접지 전압보다 상대적으로 높은 전압을 인가하면서, 선택된 메모리 셀을 프로그램하는 것을 가능하게 한다. 이에 따라, 단층의 스트링 선택 트랜지스터를 갖는 실시예에서 발생할 수 있는 GIDL의 문제를 억제될 수 있다. 그 결과, 금지된 스트링 또는 선택되지 않은 스트링에서의 의도되지 않은 프로 그램이 예방될 수 있기 때문에, 저장된 데이터의 균일성 및 신뢰성이 향상될 수 있다.
이에 더하여, 본 발명의 일 실시예들에 따르면, 용량성 결합을 통해, 선택되지 않은 스트링들은 금지된 스트링들과 동일한 채널 전위를 갖도록 조절될 수 있다. 이에 따라, 프로그램 교란 특성에서, 선택되지 않은 스트링들 및 금지된 스트링들 사이의 차이를 줄일 수 있다. 이에 따라, 저장된 데이터의 균일성 및 신뢰성은 더욱 향상될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
[제 1 실시예]
도 1은 3차원 반도체 메모리 장치의 제 1 실시예를 도시하는 회로도이고, 도 2는 3차원 반도체 메모리 장치의 제 1 실시예를 도시하는 사시도이다.
도 1 및 도 2을 참조하면, 이 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2, BL3) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL3) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소오스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 상기 기판(100) 내에 형성되는 불순물 영역일 수 있다. 상기 비트라인들(BL0-BL3)은 상기 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트라인들(BL0-BL3)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 상기 셀 스트링들(CSTR)은 상기 공통 소오스 라인(CSL) 또는 상기 기판(100) 상에 2차원적으로 배열된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트라인(BL0-BL3)에 접속하는 스트링 선택 트랜지 스터(SST) 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL3) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
상기 접지 선택 트랜지스터들(GST) 모두는 상기 기판(100)으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 상기 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 상기 접지 선택 라인(GSL)은 상기 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 상기 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 상기 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 상기 워드라인들(WL0-WL3) 각각은 상기 기판(100)의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 상기 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소오스 라인(CSL)과 상 기 비트라인들(BL0-BL3) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 상기 비트 라인(BL0-BL3)에 접속하는 반도체 기둥(PL; pillar)을 포함할 수 있다. 상기 반도체 기둥들(PL)은 상기 접지 선택 라인(GSL) 및 상기 워드라인들(WL0-WL3)을 관통하도록 형성될 수 있다. 이에 더하여, 상기 반도체 기둥(PL)은 몸체부(B) 및 상기 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역(D)이, 도 2에 도시된 것처럼, 상기 반도체 기둥(PL)의 상단(즉, 상기 몸체부(B)와 상기 비트라인(BL0-BL3) 사이)에 형성될 수 있다.
한편, 상기 워드라인들(WL0-WL3)과 상기 반도체 기둥(PL) 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 상기 정보저장막은 전하저장막일 수 있다. 예를 들면, 상기 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
상기 접지 선택 라인(GSL)과 상기 반도체 기둥(PL) 사이 또는 상기 스트링 선택 라인들(SSL)과 상기 반도체 기둥(PL) 사이에는, 상기 접지 선택 트랜지스터(GST) 또는 상기 스트링 선택 트랜지스터(SST)의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 상기 메모리 셀 트랜지스터(MCT)의 상기 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 상기 메모리 셀 트랜지스터들(MCT)은 상기 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 상기 반도체 기둥(PL)은, 상기 접지 선택 라인(GSL), 상기 워드라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)은 상기 접지 선택 라인(GSL), 상기 워드라인들(WL0-WL3) 및 상기 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
한편, 상술한 실시예에 따르면, 상기 비트라인들(BL0-BL3)과 상기 스트링 선택 라인들(SSL0-SSL3)은 서로 교차하도록 형성된다. 이 경우, 소정의 셀 스트링과 소정의 비트라인 사이의 전기적 연결(이하, 선택적 연결)은 상기 비트라인들(BL0-BL3)과 상기 스트링 선택 라인들(SSL0-SSL3) 각각에 인가되는 전압들에 의해 제어될 수 있다. 하지만, 도 1 및 도 2를 참조하여 설명된 실시예에 따르면, 게이트-유발-드레인-누설전류(Gate-Induced-Drain-Leakage; GIDL) 현상이 상기 선택적 연결 과정에서 발생할 수 있다. 특히, 상기 선택적 연결이 상기 메모리 셀 트랜지스터의 프로그램을 위해 이용될 경우, 상기 GIDL이 상기 스트링 선택 트랜지스터(SST) 또는 상기 접지 선택 트랜지스터(GST)에서 발생하여, 선택된 셀 스트링의 반도체 기둥(PL)의 전위(electric potential)를 감소시킬 수 있다. 이 경우, 의도되지 않은 프로그램(즉, 데이터 교란의 문제)가 해당 셀 스트링의 메모리 셀 트랜 지스터들에서 발생될 수 있다. 아래에서는, 도 3 내지 도 11를 참조하여, 상기 GIDL 및 데이터 교란(data disturbance)과 관련된 기술적 이슈들을 보다 구체적으로 설명할 것이다.
도 3은 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치를 도시하는 평면도이고, 도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 동작을 설명하기 위한 전압-조건 표이다. 또한, 도 5 내지 도 7은 각각 도 3의 점선 I-I, II-II 및 III-III을 따라 보여지는 단면 및 프로그램 전압을 예시적으로 도시하는 공정 단면도들이고, 도 8 내지 도 11은 각각 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치에서 발생할 수 있는 게이트-유발-드레인-누설전류(GIDL) 현상을 설명하기 위한 회로도들이다.
용어와 관련하여, 아래에서, 선택된 메모리 셀이 포함된 셀 스트링은 "선택된 셀 스트링(Selected String)"으로 표현되고, 선택된 셀 스트링에 접속하는 비트라인은 "선택된 비트라인(selected BL)"으로 표현될 것이다. 또한, 선택된 셀 스트링을 구성하는 스트링 선택 트랜지스터 및 스트링 선택 라인은 각각 "선택된 스트링 선택 트랜지스터(Selected SST)" 및 "선택된 스트링 선택 라인(Selected SSL)"으로 표현될 것이다. 선택된 메모리 셀 트랜지스터에 접속하는 워드라인은 "선택된 워드라인"으로 표현되고, 다른 워드라인들은 "비선택 워드라인"으로 표현될 것이다. 도 3 내지 도 7에서는, WL2 및 BL0이 상기 선택된 워드라인 및 상기 선택된 비트라인으로 선택되는 경우가 예시적으로 설명될 것이다.
이에 더하여, 선택된 셀 스트링과 비교할 때, 같은 비트라인 및 다른 스트 링 선택 라인에 의해 정의되는, 선택되지 않은 셀 스트링들의 그룹은 "sBdS"로 표현되고, 다른 비트라인 및 같은 스트링 선택라인에 의해 정의되는, 선택되지 않은 셀 스트링들의 그룹은 "dBsS"로 표현되고, 다른 비트라인 및 다른 스트링 선택라인에 의해 정의되는 선택되지 않은 셀 스트링들의 그룹은 "dBdS"로 표현될 것이다. 한편, 상기 그룹 sBdS을 구성하는 셀 스트링들은 "금지된 스트링들(inhibited strings)"로서 표현되고, 상기 그룹들 dBsS 및 dBdS을 구성하는 셀 스트링들은 "선택되지 않은 스트링들(unselected strings)"로서 표현될 수 있다.
또한, 상기 메모리 셀 트랜지스터(MCT), 상기 접지 선택 트랜지스터(GST) 및 상기 스트링 선택 트랜지스터(SST)의 문턱 전압들은 "Vth"로 표기될 것이지만, 이들의 크기들은 서로 다를 수 있다. 전압 "Vcc"는 상기 문턱 전압 Vth보다 큰 소정의 전압(예를 들면, 외부 전원으로부터 공급되는 전압)을 의미한다.
도 3 내지 도 7을 참조하면, 프로그램 단계에서, 선택된 비트라인(BL0) 및 선택된 스트링 선택 라인(SSL0)에는 각각 접지(GND) 전압 및 Vcc의 전압이 인가될 수 있다. 이 경우, 선택된 스트링 선택 트랜지스터는 턴온되기 때문에, 상기 선택된 비트라인(BL0)의 접지 전압은 상기 선택된 스트링 선택 트랜지스터를 통해 상기 선택된 셀 스트링의 반도체 기둥(PL)으로 전달될 수 있다.
또한, 프로그램 단계에서, 상기 선택된 워드라인(WL2)에는 프로그램 전압(Vpgm)이 인가되고, 상기 비선택 워드라인들(WL0, WL1, WL3)에는 패스 전압(Vpass)이 인가된다. 상기 프로그램 전압(Vpgm)은 채널로부터의 FN 터널링을 유발할 수 있을 정도로 큰 전압이고, 상기 패스 전압(Vpass)은 메모리 셀 트랜지스터 의 문턱 전압(Vth)보다는 크고 상기 프로그램 전압(Vpgm)보다는 작은 범위에서 선택될 수 있다.
상기 접지 선택 라인(GSL)에는 접지 전압이 인가될 수 있다. 이에 따라, 이상적인 경우(ideal case), 상기 접지 선택 트랜지스터들(GST)은 턴오프되어, 상기 셀 스트링들의 반도체 기둥들(PL)과 상기 공통 소오스 라인(CSL) 사이의 전기적 연결은 차단될 수 있다. 일 실시예에 따르면, 상기 공통 소오스 라인(CSL)에는 접지 전압이 인가될 수 있다.
한편, 도 5 및 도 7에 도시된 것처럼, 비선택 스트링 선택 라인들(SSL1-SSLn)에는 접지 전압이 인가될 수 있다. 이러한 접지 전압에 의해, 이상적인 경우, 상기 sBdS 그룹 및 상기 dBdS 그룹의 스트링 선택 트랜지스터들(SST)은 턴오프되기 때문에, 상기 비트라인들(BL)은 상기 sBdS 그룹 및 상기 dBdS 그룹의 반도체 기둥들(PL)과 전기적으로 단절된다. 결과적으로, 상기 sBdS 그룹 및 상기 dBdS 그룹의 반도체 기둥들(PL)은 상기 비트라인(BL) 및 상기 공통 소오스 라인(CSL) 모두와 전기적으로 단절되기 때문에, 부유(floating) 상태에 있게 된다.
또한, 비선택 비트라인들(BL1-BLn)에는 Vcc의 전압이 인가될 수 있다. 즉, 도 6에 도시된 것처럼, 상기 그룹 dBsS의 스트링 선택 트랜지스터들의 드레인 및 게이트에는 동일한 Vcc의 전압이 인가된다. 이에 따라, 상기 그룹 dBsS의 반도체 기둥들(PL)은 [Vcc-Vth]의 전위를 갖게 된다. 이러한 조건 아래에서, 상기 워드라인들(WL)에 상기 프로그램 및 패스 전압들(Vpgm, Vpass)이 인가될 경우, 상기 그룹 dBsS의 반도체 기둥들(PL)은 [Vcc-Vth]보다 높은 전위를 갖게 되고, 상기 그룹 dBsS의 스트링 선택 트랜지스터들은 셧-오프(shut-off)된다. 이에 따라, 상기 그룹 dBsS의 반도체 기둥들(PL)의 전위는 부스트(boost)되어, 해당 반도체 기둥(PL)과 선택된 워드라인(WL2) 사이에는 FN 터널링을 위해 요구되는 전위차가 생성되지 못한다. 셀프-부스팅 기술로서 알려진 상술한 과정이 이상적으로 수행될 경우, 상기 그룹 dBsS에서의 의도되지 않은 프로그램은 예방될 수 있다.
하지만, 상술한 프로그램 동작의 경우, 상기 접지 선택 라인(GSL) 또는 선택되지 않은 상기 스트링 선택 라인(SSL1~SSLn)에 접지 전압이 인가되기 때문에, 상술한 GIDL 현상이 상기 접지 선택 트랜지스터(GST) 또는 상기 스트링 선택 트랜지스터(SST)에서 발생할 수 있다. 상기 GIDL은 드레인 및 이와 중첩되는 게이트 사이에 큰 전계(electric field)가 형성될 경우(예를 들면, 드레인에 고전압이 인가되고 게이트에 접지 전압이 인가되는 경우)에 발생할 수 있다. 보다 구체적으로, 게이트-드레인 사이의 큰 전계는 드레인에 깊은-공핍 영역(deep depletion region)을 생성하기 때문에, 드레인에서의 에너지 밴드를 급격하게 휘게 만들 수 있으며, 이러한 에너지 밴드의 급격한 휘어짐은 터널링 및 이에 따른 전자-홀 쌍(electron-hole pair; EHP)을 생성할 수 있다. 이러한 EHP는 채널 전위의 감소 및 의도되지 않은 프로그램을 초래하는 누설 전류(즉, 상기 GIDL)를 형성한다.
한편, 상술한 프로그램 동작 동안, 상기 워드라인들(WL)에 인가되는 상기 프로그램 또는 패스 전압들(Vpgm, Vpass)은, 부유 상태에 있는, 선택되지 않은 셀 스트링들의 반도체 패턴들(PL)의 전위를 상승(boost)시킨다. 그 결과, 도 5의 99a 및 도 8에 도시된 것처럼, 큰 전위차가 접지 전압이 인가되는 상기 접지 선택 라 인(GSL)과 이에 인접하는 반도체 패턴(PL) 사이에 형성되고, 이는 상기 접지 선택 트랜지스터(GST)에서 GIDL을 유발할 수 있다.
본 발명의 다른 실시예에 따르면, 도 4 및 도 9에 도시된 것처럼, 접지 전압보다 높은 전압(예를 들면, 1.2V)이 상기 공통 소오스 라인(CSL)에 인가될 수 있다. 이 경우, 상기 접지 선택 트랜지스터(GST)의 소오스 및 드레인 영역 사이의 전위차가 감소하기 때문에, 상기 접지 선택 트랜지스터(GST)에서의 GIDL은 억제될 수 있다.
그럼에도 불구하고, 도 2를 참조하여 설명된 실시예의 경우, 상기 접지 선택 트랜지스터(GST)의 소오스 및 드레인 사이의 전위차를 줄이는 방법은 상기 스트링 선택 트랜지스터(SST)에서의 GIDL 방지를 위해서는 유효하게 적용되기 어렵다. 왜냐하면, 상기 접지 선택 트랜지스터들(GST) 모두는 프로그램 단계에서 오프 상태에 있지만, 특정 셀 스트링의 선택을 위해 상기 스트링 선택 트랜지스터들(SST)은 서로 다른 온/오프 상태에 있어야 하기 때문에, 비트라인 또는 스트링 선택 라인의 전압들은 임의로 변경될 수 없다. 이에 따라, 도 2를 참조하여 설명된 실시예의 경우, 상기 스트링 선택 트랜지스터(SST)에서의 GIDL은 유효하게 방지하기 어려울 수 있다.
보다 구체적으로, 상술한 프로그램 동작 동안, 상기 sBdS 그룹의 비트라인(BL) 및 스트링 선택 라인(SSL)에는 모두 접지 전압이 인가되기 때문에(도 5의 99b 참조), 도 10에 도시된 것처럼, 상기 GIDL이 스트링 선택 트랜지스터(SST)에서 발생할 수 있다. 유사하게, 상기 dBdS 그룹의 비트라인(BL) 및 스트링 선택 라 인(SSL)에는 각각 Vcc 및 접지 전압들이 인가되기 때문에(도 7의 99c 참조), 도 11에 도시된 것처럼, 상기 GIDL이 스트링 선택 트랜지스터(SST)에서 발생할 수 있다.
이에 더하여, 프로그램 동작 동안, 상기 sBdS, dBsS 및 dBdS 그룹들의 스트링 선택 트랜지스터들(SST)에는 서로 다른 조건의 전압들이 인가되기 때문에, 선택되지 않은 셀 스트링들(CSTR)에서의 GIDL은 상기 sBdS, dBsS 및 dBdS 그룹들 각각에서 서로 다른 수준으로 발생할 수 있다. 예를 들면, 상기 스트링 선택 트랜지스터(SST)에서의 GIDL은 상기 dBdS 그룹에 비해 상기 sBdS 그룹에서 더 분명하게 발생하고, 상기 dBsS 그룹에 비해 상기 dBdS 그룹에서 분명하게 발생할 수 있다. 상기 GIDL은 상술한 셀프-부스팅에서의 효율을 저하시키기 때문에, 상기 GIDL의 이러한 위치 의존적인 특성(즉, 그룹 변이(group variation))은 3차원 메모리 장치에서의 셀간 균일성을 저하시키는 원인이 될 수 있다.
[소거 및 읽기 동작]
소거 동작의 경우, 접지 전압이 워드라인들(WL)에 인가되고, 소거 소오스 전압(Vers_c) 및 소거 접지 선택 전압(Vers_g)이 각각 상기 공통 소오스 라인(CSL) 및 상기 접지 선택 라인(GSL)에 인가된다. 상기 소거 접지 선택 전압(Vers_g)은 상기 소거 소오스 전압(Vers_c)이 상기 반도체 패턴(PL)으로 전달될 수 있도록 선택되고, 상기 소거 소오스 전압(Vers_c)은 상기 정보저장막에 트랩된 전하들이 상기 반도체 패턴(PL)으로 FN 터널링되는 것을 가능하게 하는 전압 범위 내에서 선택될 수 있다.
다른 실시예에 따르면, 상기 접지 선택 트랜지스터에서 GIDL을 의도적으로 발생시키어 상기 반도체 패턴(PL)의 전위를 상승시킬 수 있다. 이 경우, 상기 소거 접지 선택 전압(Vers_g) 및 상기 소거 소오스 전압(Vers_c)은 계획된 시간 간격을 가지고 순차적으로 인가될 수 있다. 상기 반도체 패턴(PL)의 전위가 상기 트랩된 전하의 FN 터널링을 유발할 정도로 커질 경우, 상기 소거 동작은 유효하게 수행될 수 있다.
소거 동작 동안, 상기 비트라인들 및 스트링 선택 라인들은 부유 상태에 있을 수 있다. 하지만, 또다른 실시예들에 따르면, 상기 FN 터널링을 위한 소거 전압은 상기 비트라인을 통해 인가될 수도 있다.
읽기 동작의 경우, 접지 전압이 선택된 워드라인, 비선택 스트링 선택 라인들 및 공통 소오스 라인(CSL)에 인가되고, 읽기 전압이 비선택 워드라인, 선택된 스트링 선택 라인 및 접지 선택 라인에 인가될 수 있다. 이에 따라, 선택된 스트링 선택 라인에 접속하는 셀 스트링들은 해당 비트 라인 및 공통 소오스 라인에 전기적으로 연결되지만, 비선택 스트링 선택 라인에 접속하는 셀 스트링들은 해당 비트 라인으로부터 전기적으로 분리된다.
한편, 선택된 워드라인에 접지 전압이 인가되기 때문에, 선택된 셀 스트링을 경유하는 전류 경로의 완성 여부는 선택된 메모리 셀에 저장된 정보에 따라 달라질 수 있다. 이때, 선택된 비트라인에는 프리차징 전압(Vpchg)이 인가된다. 따라서, 상기 전류 경로의 완성 여부(즉, 선택된 메모리 셀에 저장된 정보)에 따라, 상기 선택된 비트라인의 전위는 변동될 수 있다. 상기 비트라인들에 접속하는 센스 앰프는 이러한 전위의 변동을 센싱함으로써 선택된 메모리 셀에 저장된 정보를 독 출한다.
[제 2 실시예]
아래에서는 도 12를 참조하여 상술한 GIDL을 예방할 수 있는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치 및 그 동작 방법을 설명할 것이다. 하지만, 설명의 간략함을 위해, 상술한 제 1 실시예와 중복되는 기술적 특징에 대한 설명은 생략될 것이다.
도 12를 참조하면, 셀 스트링들 각각(CSTR)은 메모리 셀 트랜지스터(MCT)와 비트라인(BL)을 직렬로 연결하는 두 개의 스트링 선택 트랜지스터들(SST)을 포함한다. 이를 위해, 최상부 워드라인(WL3)과 비트라인(BL) 사이에는, 상기 비트라인(BL)을 가로지르는 복수개의 스트링 선택 라인들(SSLxy)이 배치된다. 즉, 이 실시예에 따르면, 상기 스트링 선택 라인들(SSLxy)은 3차원적으로 배열될 수 있으며, 상기 "SSLxy"는 x번째 평면 상에 배치되는 y번째 스트링 선택 라인을 표현한다(이때, x는 1 또는 2이고, y는 0 또는 자연수일 수 있다).
한편, 상술한 것처럼, 하나의 스트링 선택 트랜지스터를 갖는 제 1 실시예의 3차원 반도체 메모리 장치의 경우, 셀프 부스팅을 위한 기술적 요구 및 특정 셀 스트링의 선택을 위한 기술적 요구가 동시에 충족돼야 한다. 즉, 선택되지 않은 셀 스트링의 반도체 패턴은 프로그램 단계에서 의도되지 않은 프로그램을 방지하기 위해 부스트된 전위를 가져야 하며, 그 결과로서, 스트링 선택 트랜지스터의 드레인 영역은 접지 전위보다 높은 전위를 갖는다. 또한, 제 1 실시예의 경우, 특정 셀 스트링의 선택을 위해, 접지 전압이 선택되지 않은 스트링 선택 라인에 인가된다. 하 지만, 이 경우, 선택되지 않은 스트링 선택 트랜지스터의 게이트는 그것의 드레인 영역에 비해 낮은 전위를 갖기 때문에, 이들 사이에는 GIDL을 유발할 수 있는 큰 전계가 생성된다.
상술한 제 2 실시예에서와 같이 하나의 셀 스트링을 구성하는 스트링 선택 트랜지스터의 수가 2일 경우, 특정 셀 스트링의 선택을 위한 기술적 요구는 하나의 스트링 선택 트랜지스터를 갖는 제1실시예에서와 다른 방식으로 충족될 수 있다. 즉, 도 12에 도시된 것처럼, 접지 전압보다 높은 전압이 워드라인에 인접하는 스트링 선택 라인들(SSL10, SSL11)에 인가될 경우, 상술한 큰 전계의 생성 및 이에 따른 GIDL은 예방될 수 있다. 물론, 이러한 경우에서도, 특정 셀 스트링의 일의적 선택(unique selection)은 가능하다.
보다 구체적으로, 도 12에 도시된 것처럼, 비트라인들에 인접하는 비선택 스트링 선택 라인(SSL21)에 접지 전압을 인가할 경우, 해당 스트링 선택 트랜지스터들은 턴-오프되기 때문에, 비트라인 전압에 관계없이 해당 셀 스트링은 상기 비트라인들로부터 전기적으로 분리된다. 이때, 워드라인에 인접하는 비선택 스트링 선택 라인(SSL11)에 접지 전압보다 높은 전압(예를 들면, Vcc)을 인가할 경우, 해당 스트링 선택 트랜지스터의 게이트 및 드레인 사이의 전위차가 감소하여 상술한 GIDL은 예방될 수 있다.
또한, 선택된 스트링 선택 라인들(SSL10, SSL20)에 비선택 비트라인에 인가되는 것과 동일한 전압(즉, Vcc)을 인가할 경우, 제1실시예에서 설명한 것과 동일하게, 해당 스트링 선택 트랜지스터들은 셧-오프되어, 해당 반도체 패턴은 유효하 게 부스트된 전위를 가질 수 있다. 이에 더하여, 해당 스트링 선택 트랜지스터의 게이트 및 드레인 사이의 전위차가 감소하기 때문에, GIDL은 유효하게 예방될 수 있다.
도 13은 도 12에 도시된 프로그램 전압 조건 아래에서의, 트랜지스터들 사이의 노드들에 형성되는 전위들을 보여주는 표이다.
도 13을 참조하면, 선택 스트링 선택 라인들(SSL10, SSL20)에 스트링 선택 트랜지스터의 문턱 전압(Vth)보다 큰 전압(즉, Vcc)이 인가되기 때문에, 선택된 셀 스트링의 노드들(S1, S2)은 선택된 비트라인(BL0)과 동일한 전위(즉, GND)를 갖는다. 이에 따라, 선택된 셀 스트링에 포함된 메모리 셀들은 유효하게 프로그램될 수 있다.
한편, 비선택 비트라인(BL1) 및 선택 스트링 선택 라인들(SSL10, SSL20)에 의해 정의되는, 비선택 셀 스트링의 노드들(N1-N2)은 Vcc-Vth의 전위를 갖는다. 이와 달리, 상술한 것처럼, 상기 비선택 스트링 선택 라인(SSL21)에 인가되는 접지 전압은 해당 스트링 선택 트랜지스터들을 턴-오프시키기 때문에, 상기 비선택 스트링 선택 라인(SSL21)에 의해 정의되는 비선택 셀 스트링의 노드들(N3-N6)은 플로팅 상태에 있게 된다. 그 결과, 비선택 노드들(N2, N4, N6)은 서로 다른 전위를 가질 수 있다. 하지만, 이러한 전위 차이는 프로그램 동작에서 선택되지 않은 셀 스트링의 초기 전위(initial potential)에서의 차이이기 때문에, 프로그램 교란(program disturbance)에서의 위치적 차이(즉, 셀간 불균일성)를 가져올 수 있다.
[제 3 실시예]
아래에서는 도 14 내지 도 25를 참조하여 상술한 GIDL을 예방하고 프로그램 교란에서의 위치적 차이를 줄일 수 있는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치 및 그 동작 방법을 설명할 것이다. 설명의 간략함을 위해, 상술한 제 1 또는 제 2 실시예와 중복되는 기술적 특징에 대한 설명은 생략될 것이다.
도 14는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치를 도시하는 회로도이고, 도 15는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치를 도시하는 사시도이고, 도 16는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치를 도시하는 평면도이다.
도 14 내지 도 16를 참조하면, 셀 스트링들 각각(CSTR)은 메모리 셀 트랜지스터(MCT)와 비트라인(BL)을 직렬로 연결하는 세 개의 스트링 선택 트랜지스터들(SST)을 포함한다. 이를 위해, 도 15에 도시된 것처럼, 최상부 워드라인(WL3)과 비트라인(BL) 사이에는, 상기 비트라인(BL)을 가로지르는 세 개의 스트링 선택 라인들(SSLxy)이 배치된다. 즉, 이 실시예에 따르면, 상기 스트링 선택 라인들(SSLxy)은 3차원적으로 배열될 수 있으며, 상기 "SSLxy"는 x번째 평면 상에 배치되는 y번째 스트링 선택 라인을 표현한다(이때, x는 1, 2 및 3 중의 하나이고, y는 0 또는 자연수일 수 있다). 하지만, 변형된 실시예들에 따르면, 상기 스트링 선택 라인의 적층 수는 2 또는 4, 5, 6, 7 및 8 중의 한가지일 수 있다. 이에 더하여, 당업자는 여기에서 설명되는 본 발명의 기술적 사상에 기초하여 상기 스트링 선택 라인들의 적층 수가 3이 아닌 실시예들을 구현할 수 있다는 점에서, 본 발명의 기술적 사상은 상기 스트링 선택 라인들의 적층 수가 3인 실시예에 한정되지 않는다.
아래에서는, 도 17을 참조하여, 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 동작에 대해 설명할 것이다.
도 17을 참조하면, 선택된 비트라인(BL0)에는 스트링 선택 트랜지스터의 문턱 전압(Vth)보다 작은 전압(예를 들면, 접지 전압)이 인가될 수 있다. 이때, 선택된 스트링 선택 라인들(SSL10, SSL20, SSL30), 비선택 스트링 선택 라인들(SSL11, SSL21, SSL31) 및 비선택 비트라인(BL1)에는 아래의 요건들(R1-R5)을 충족시킬 수 있도록 선택된 전압들이 인가된다.
(R1) 상기 선택된 비트라인(BL0)이 선택된 셀 스트링의 노드들(S1, S2, S3)에 전기적으로 연결된다.
(R2) 비선택 노드 N2가 V1-Vth보다 큰 전위를 갖는다(여기서, V1은 비선택 스트링 선택 라인(SSL10)에 인가되는 전압).
(R3) 비선택 노드들 N1 및 N2가 상기 비선택 비트라인(BL1)에 전기적으로 연결된다.
(R4) 비선택 노드들 N4 및 N7이 상기 비트라인들(BL0, BL1)부터 전기적으로 분리됨으로써, 플로팅 상태에 있게 된다.
(R5) 비선택 노드들 N5 및 N8이 상기 비선택 노드 N2와 실질적으로 동일한 전위를 갖는다.
상기 요건 R1은 선택된 셀 스트링에서의 프로그램이 유효하게 수행되는 것을 보장한다. 상기 요건들 R2 및 R3는 상기 비선택 노드 N2를 포함하는 셀 스트링에서 알려진 셀프 부스팅이 유효하게 이루어지는 것을 보장한다. 상기 요건들 R4 및 R5는 프로그램 동작에서 선택되지 않은 셀 스트링들의 초기 전위를 실질적으로 동일하게 만듦으로써, 상술한 프로그램 교란에서의 위치적 차이를 억제하는 것을 가능하게 한다.
상술한 요건들은 다양한 방식들을 통해 충족될 수 있다. 예를 들면, 상술한 요건들 R1-R5은 도 18 내지 도 21에 도시된 전압 조건에 의해 충족될 수 있다. 이때, 도 18는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 동작을 설명하기 위한 전압-조건표이고, 도 19 내지 도 21은 각각 도 16의 점선들 I-I, II-II 및 III-III을 따라 보여지는 단면들을 도시하는 공정 단면도들이다.
도 18 내지 도 21을 참조하면, 프로그램 단계에서, 선택된 스트링 선택 라인들(SSL10, SSL11, SSL12)은 상기 비트라인에 가까울수록 더 높은 전압에 연결된다. 예를 들면, Vcc, Vcc+Vth 및 Vcc+2Vth의 전압들이 차례로 상기 선택된 스트링 선택 라인들 SSL10, SSL11 및 SSL12에 인가된다. 이 경우, 도 22에 도시된 것처럼, 선택된 셀 스트링들의 각 노드들은, 선택된 비트라인에 인가되는 전압과 동일한, 접지 전위를 갖기 때문에, 상술한 요건 R1이 충족될 수 있다. 또한, 도 23에 도시된 것처럼, 선택된 스트링 선택 라인들을 공유하는 비선택 셀 스트링들의 노드들은, 비트라인으로부터 순서대로, Vcc+Vth 및 Vcc를 갖게 되어, 상술한 요건들 R2 및 R3가 충족될 수 있다.
한편, 상기 비트라인에 인접하는 비선택 스트링 선택 라인들(SSL3y)에는 접지 전압이 인가될 수 있다. 이 경우, 해당 스트링 선택 트랜지스터들이 턴오프되어, 상기 요건 R4가 충족될 수 있다. 가운데 층에 형성되는 비선택 스트링 선택 라 인들(SSL2y)에는 Vcc+ψ의 전압이 인가되되, 상기 전압 ψ는 상기 요건 R5를 충족시킬 수 있는 범위에서 선택될 수 있다. 즉, 상기 전압 ψ는 이에 인접하는 노드들(도 24의 P2, 도 25의 P4)이 대략 Vcc의 전위를 갖도록 선택될 수 있다. 상술한 것처럼, 상기 비트라인에 인접하는 비선택 스트링 선택 트랜지스터들이 턴오프되기 때문에, 상기 비선택 스트링 선택 라인들(SSL2y)과 이에 인접하는 반도체 패턴은 커패시터로서 기능한다. 이에 따라, 상기 비선택 스트링 선택 라인들(SSL2y)에 인가되는 Vcc+ψ의 전압은, 용량성 결합(capacitive coupling)을 통해, 이에 인접하는 반도체 패턴의 전위를 상승시킬 수 있다. 즉, 상기 요건 R5는 전압 파라미터 ψ를 조절함으로써 충족될 수 있다.
이에 더하여, 워드라인에 인접하는 비선택 스트링 선택 라인들(SSL1y)에는, 워드라인에 인접하는 상기 선택 스트링 선택 라인(SSL10)에 인가되는 것과 동일한 전압(즉, Vcc)이 인가될 수 있다. 이 경우, 워드라인에 인접하는 선택된 스트링 선택 트랜지스터 및 비선택 스트링 선택 트랜지스터들은 모두 실질적으로 동일한 방식으로 셧오프될 수 있다. 즉, 프로그램 단계에서, 비선택 셀 스트링들은 모두 동일한 초기 전위를 가질 수 있게 되어, 프로그램 교란에서의 위치적 차이는 억제될 수 있다.
[제 3 실시예의 변형들]
도 26 및 도 27는 상술한 제 3 실시예로부터의 변형에 따른 3차원 반도체 메모리 장치를 도시하는 사시도들이다. 설명의 간략함을 위해, 상술한 제 3 실시예와 중복되는 기술적 특징에 대한 설명은 생략될 것이다.
도 26을 참조하면, 상술한 것처럼, 워드라인에 인접하는 비선택 스트링 선택 라인들(SSL1y) 및 선택 스트링 선택 라인(SSL10)은 프로그램 단계에서 동일한 전위에 있을 수 있다. 이러한 동작 방법이 채택되는 경우, 상기 워드라인(WL3)에 인접하는 스트링 선택 라인들은 서로 연결되어, 도시된 것처럼, 평판 모양의 단일체(plate-shaped single body)(이하, 스트링 선택판, SSP)를 구성할 수 있다.
일 실시예에 따르면, 상기 스트링 선택판(SSP)과 상기 반도체 패턴(PL) 사이에는 정보저장을 위한 박막 구조체가 형성될 수 있다. 그럼에도 불구하고, 상기 스트링 선택판(SSP)은 프로그램 전압 또는 패스 전압을 생성하는 회로들에 전기적으로 연결되지 않고, 상기 스트링 선택 라인들(SSL)에 인가되는 전압들을 생성하는 회로에 전기적으로 연결되도록 구성될 수 있다. 이 경우, 상기 스트링 선택판(SSP)은 데이터가 실제로 저장되지 않는 메모리 트랜지스터(즉, 더미 셀)의 게이트로서 기능할 수 있다.
도 27을 참조하면, 상기 제 3 실시예의 변형예에 따르면, 3차원 반도체 메모리 장치는 반도체 패턴(PL)을 형성한 후, 워드라인들(WL) 및 세층의 스트링 선택 라인들(SSLxy)을 형성하는 방법을 통해 제조될 수 있다. 이 경우, 도시된 것처럼, 게이트 절연막(GI)은 상기 워드라인(WL)과 상기 반도체 패턴(PL) 사이로부터 상기 워드라인들(WL)과 층간절연막들(ILD) 사이로 연장될 수 있다.
한편, 도 27을 참조하여 설명된, 3차원 메모리 반도체 장치 및 그 제조 방법은, 본 출원인이 앞서 출원한, "Memory Device Including Vertical Pillars And Method Of Manufacturing The Same"이라는 제목의 미국특허출원번호 12/471,975에 개시되었다. 설명의 간결함을 위해, 상기 특허에 개시된 내용들은 여기에서 중복적으로 설명하지 않는다. 하지만, 상기 선행 특허에 개시된 3차원 메모리 반도체 장치 및 그 제조 방법은 이 출원의 일부로서 포함된다.
도 28은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 28을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 29은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 29을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분 야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 3차원 반도체 메모리 장치의 일 실시예를 도시하는 회로도이다.
도 2는 3차원 반도체 메모리 장치의 일 실시예를 도시하는 사시도이다.
도 3은 3차원 반도체 메모리 장치의 일 실시예를 도시하는 평면도이다.
도 4는 3차원 반도체 메모리 장치의 동작을 설명하기 위한 전압-조건 표이다.
도 5 내지 도 7은 각각 도 3의 점선 I-I, II-II 및 III-III을 따라 보여지는 단면을 도시하는 공정 단면도들이다.
도 8 내지 도 11은 각각 도 1 내지 도 4를 참조하여 설명된 실시예에 따른 3차원 반도체 메모리 장치에서 발생할 수 있는 게이트-유발-드레인-누설전류(GIDL) 현상을 설명하기 위한 회로도들이다.
도 12는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치 및 그 동작 방법을 설명하기 위한 회로도이다.
도 13은 도 12에 도시된 프로그램 전압 조건 아래에서의 트랜지스터들 사이의 노드들에 형성되는 전위들을 보여주는 표이다.
도 14는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치를 도시하는 회로도이다.
도 15는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치를 도시하는 사시도이다.
도 16는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치를 도시하 는 평면도이다.
도 17은 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치 및 그 동작 방법을 설명하기 위한 회로도이다.
도 18는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 동작을 설명하기 위한 전압-조건표이다.
도 19 내지 도 21은 각각 도 16의 점선들 I-I, II-II 및 III-III을 따라 보여지는 단면들을 도시하는 공정 단면도들이다.
도 22 내지 도 25는 도 18에서 주어진 프로그램 전압 조건 아래에서 셀 스트링의 동작을 예시적으로 설명하기 위한 회로도들이다.
도 26 및 도 27는 본 발명의 제 3 실시예로부터의 변형에 따른 3차원 반도체 메모리 장치를 도시하는 사시도들이다.
도 28은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 29은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (10)

  1. 공통 소오스 라인과 비트라인들을 연결하는 복수의 스트링들을 포함하는 3차원 반도체 메모리 장치의 동작 방법에 있어서,
    상기 스트링들 각각은 복수의 스트링 선택 트랜지스터들을 포함하는 상부 선택 구조체 및 복수의 메모리 셀 트랜지스터들을 포함하는 메모리 구조체를 구비하고,
    상기 동작 방법은 상기 스트링들 중에서 선택된 스트링을 선택된 비트라인에 전기적으로 연결하고 상기 스트링들 중에서 선택되지 않은 스트링들을 상기 비트라인들로부터 전기적으로 분리시키는 선택적 연결 단계를 포함하되,
    상기 선택적 연결 단계는 상기 선택되지 않은 스트링의 스트링 선택 트랜지스터들 중의 적어도 하나에 해당 스트링 선택 트랜지스터의 문턱전압보다 높은 게이트 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치의 동작 방법.
  2. 청구항 1에 있어서,
    상기 상부 선택 구조체는 상기 메모리 셀 트랜지스터 및 상기 비트라인에 각각 접속하는 제 1 스트링 선택 트랜지스터 및 제 3 스트링 선택 트랜지스터, 상기 제 1 및 제 3 스트링 선택 트랜지스터들을 직렬로 연결하는 제 2 스트링 선택 트랜지스터를 포함하되,
    상기 선택적 연결 단계는 상기 선택된 스트링을 구성하는 상기 제 1 스트링 선택 트랜지스터들의 게이트에 V1의 전압(여기서, V1은 Vth보다 큰 전압)을 인가하고, 상기 선택된 비트라인에 Vth보다 낮은 전압(여기서, Vth는 상기 스트링 선택 트랜지스터들의 문턱 전압)을 인가하고, 다른 비트라인들에는 상기 V1보다 높은 전압을 인가하는 것을 특징으로 하는 3차원 반도체 메모리 장치의 동작 방법.
  3. 청구항 2에 있어서,
    상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하는 상기 제 2 및 제 3 스트링 선택 트랜지스터들의 게이트들에는, 각각, V1+Vth+V2의 전압 및 V1+2Vth+V3의 전압이 인가되는 것(여기서, V2 및 V3의 절대값은 Vth의 절대값보다 작음)을 특징으로 하는 3차원 반도체 메모리 장치의 동작 방법.
  4. 청구항 3에 있어서,
    하나의 스트링을 구성하는 스트링 선택 트랜지스터들은 상기 비트라인에 수직한 장축을 갖는 반도체 패턴을 채널로 사용하고,
    상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하지 않는 상기 제1, 제2 및 제3 스트링 선택 트랜지스터들의 게이트들에는, 각각, Vth보다 높은 전압, V4의 전압 및 Vth보다 낮은 전압이 인가되되,
    상기 V4의 전압은 상기 제2 및 제3 스트링 선택 트랜지스터들 사이의 반도체 패턴에 V1-Vth보다 큰 전위를 형성시킬 수 있는 범위 내에서 선택되는 것을 특 징으로 하는 3차원 반도체 메모리 장치의 동작 방법.
  5. 공통 소오스 라인과 비트라인들 사이를 연결하는 복수의 스트링들을 구비하는 3차원 반도체 메모리 장치의 동작 방법에 있어서,
    상기 스트링들 각각은 상기 비트라인에 수직한 장축을 갖는 반도체 패턴 및 차례로 적층되어 상기 반도체 패턴을 채널로 사용하는 제 1, 제 2 및 제 3 스트링 선택 트랜지스터들을 포함하고,
    상기 동작 방법은 하나의 선택된 스트링을 하나의 선택된 비트라인에 전기적으로 연결하고 나머지 스트링들을 상기 비트라인들로부터 전기적으로 분리시키는 선택적 연결 단계를 포함하되,
    상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하지 않는 반도체 패턴들은 플로팅 상태에 있고, 상기 선택된 스트링을 구성하지 않는 상기 제 2 스트링 선택 트랜지스터들의 게이트들은 용량성 결합을 통해 상기 플로팅된 반도체 패턴의 전위를 조절하는 것을 특징으로 하는 3차원 반도체 메모리 장치의 동작 방법.
  6. 청구항 5에 있어서,
    상기 선택적 연결 단계에서, 상기 선택된 스트링을 구성하지 않는 상기 제 2 스트링 선택 트랜지스터들의 게이트들에는 이들에 인접하는 상기 플로팅된 반도체 패턴이 V1-Vth보다 큰 전위를 갖도록 만드는 전압이 인가되는 것(여기서, Vth는 상기 제 1 스트링 선택 트랜지스터의 문턱 전압이고, V1은 Vth보다 큰 전압임)을 특징으로 하는 3차원 반도체 메모리 장치의 동작 방법.
  7. 공통 소오스 라인;
    상기 공통 소오스 라인 상에 배치되는 비트라인들; 및
    상기 공통 소오스 라인과 상기 비트라인들 사이에 배치되는 복수의 스트링들을 포함하되,
    상기 스트링들 각각은 복수의 스트링 선택 트랜지스터들을 포함하는 상부 선택 구조체 및 복수의 메모리 셀 트랜지스터들을 포함하는 메모리 구조체를 구비하고,
    상기 스트링들을 구성하면서 상기 메모리 구조체에 가장 인접하는, 복수개의 스트링 선택 트랜지스터들은 하나의 스트링 선택판(String selection plate)을 게이트 전극으로 사용하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  8. 청구항 7에 있어서,
    상기 상부 선택 구조체는 상기 메모리 셀 트랜지스터 및 상기 비트라인에 각각 접속하는 제 1 스트링 선택 트랜지스터 및 제 3 스트링 선택 트랜지스터, 상기 제 1 및 제 3 스트링 선택 트랜지스터들을 직렬로 연결하는 제 2 스트링 선택 트랜지스터를 포함하는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  9. 청구항 7에 있어서,
    상기 메모리 셀 트랜지스터들 각각은 반도체 패턴, 워드라인 및 이들 사이에 개재되는 전하저장요소를 포함하고,
    상기 스트링 선택 트랜지스터들 중의 적어도 하나는 상기 반도체 패턴, 스트링 선택 라인 및 이들 사이에 개재되는 게이트 절연막을 포함하되,
    상기 메모리 셀 트랜지스터들 중의 적어도 하나의 전하저장요소는 상기 스트링 선택 트랜지스터들 중의 적어도 하나의 게이트 절연막과 동일한 박막 구조를 갖는 것을 특징으로 하는 3차원 반도체 메모리 장치.
  10. 청구항 7에 있어서,
    상기 스트링들 각각은 상기 메모리 셀 트랜지스터와 상기 공통 소오스 라인 사이를 직렬로 연결하는 적어도 하나의 접지 선택 트랜지스터를 더 포함하는 3차원 반도체 메모리 장치.
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