KR20190084407A - 메모리 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 워드라인들, 상기 복수의 워드라인들 상부에서 비트라인과 연결되는 제1 스트링 선택 라인, 및 상기 제1 스트링 선택 라인과 상기 복수의 워드라인들 사이에 배치되는 제2 스트링 선택 라인을 포함하는 메모리 셀 어레이, 및 상기 복수의 워드라인들 중 제1 워드라인에 연결된 제1 메모리 셀의 데이터를 읽어오는 동작을 실행하는 동안, 상기 제2 스트링 선택 라인에 상기 제1 스트링 선택 라인보다 높은 전압을 입력하는 컨트롤러를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하고 출력할 수 있는 장치로서, 다양한 분야에 적용된다. 특히 최근에는, 데이터를 저장하는 메모리 셀들을 수직 방향으로 적층하는 수직 구조의 메모리 장치가 다양하게 개발되고 있으며, 메모리 장치의 용량을 높이기 위해 메모리 셀들을 고집적화하는 기술에 대한 연구 역시 활발하게 진행되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 셀들이 수직 방향에서 고집적도로 적층됨에 따라 발생할 수 있는 문제를 해결할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 워드라인들, 상기 복수의 워드라인들 상부에서 비트라인과 연결되는 제1 스트링 선택 라인, 및 상기 제1 스트링 선택 라인과 상기 복수의 워드라인들 사이에 배치되는 제2 스트링 선택 라인을 포함하는 메모리 셀 어레이, 및 상기 복수의 워드라인들 중 제1 워드라인에 연결된 제1 메모리 셀의 데이터를 읽어오는 동작을 실행하는 동안, 상기 제2 스트링 선택 라인에 상기 제1 스트링 선택 라인보다 높은 전압을 입력하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 수직하는 방향으로 배열되는 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판 사이에 연결되는 적어도 하나의 접지 선택 트랜지스터, 상기 복수의 메모리 셀들의 상부에서 비트라인과 연결되는 제1 스트링 선택 트랜지스터, 상기 복수의 메모리 셀들과 상기 제1 스트링 선택 트랜지스터 사이에 연결되는 제2 스트링 선택 트랜지스터, 및 상기 복수의 메모리 셀들 중 적어도 하나의 데이터를 읽어오는 동안, 상기 제2 스트링 선택 트랜지스터에 제1 프로그램 전압을 입력하여 상기 제2 스트링 선택 트랜지스터의 문턱 전압을 조절하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 수직하는 방향에서 서로 연결되는 복수의 상부 메모리 셀들, 및 상기 복수의 상부 메모리 셀들 상에 배치되는 상부 더미 메모리 셀을 포함하는 상부 메모리 영역, 및 상기 복수의 상부 메모리 셀들과 채널 영역을 공유하는 복수의 하부 메모리 셀들, 및 상기 복수의 하부 메모리 셀들과 상기 복수의 상부 메모리 셀들 사이에 배치되는 중간 더미 메모리 셀을 포함하는 하부 메모리 영역을 포함하고, 상기 복수의 상부 메모리 셀들 중 적어도 하나의 데이터를 읽어오는 동안 상기 상부 더미 메모리 셀에 입력되는 전압은 상기 중간 더미 메모리 셀에 입력되는 전압보다 크고, 상기 복수의 하부 메모리 셀들 중 적어도 하나의 데이터를 읽어오는 동안 상기 상부 더미 메모리 셀에 입력되는 전압은 상기 중간 더미 메모리 셀에 입력되는 전압보다 작다.
본 발명의 일 실시예에 따르면, 메모리 셀에 저장된 데이터를 읽어오는 동작을 실행하는 동안, 적어도 일부의 게이트 전극층에 패스 전압보다 높은 전압을 입력할 수 있다. 따라서, 프로그램 동작 없이 삭제 동작만 반복 수행되는 더미 메모리 셀의 전하 저장층에 축적되는 홀에 의해 발생하는 문제를 해결할 수 있으며, 메모리 장치의 신뢰성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다. 도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 컨트롤 로직(21), 로우 드라이버(22) 및 칼럼 드라이버(23) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다.
일 실시예에서, 로우 드라이버(22)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL), 및 접지 선택 라인(GSL) 등을 통해 메모리 셀들(MC)과 연결될 수 있으며, 칼럼 드라이버(23)는 비트 라인(BL)을 통해 메모리 셀들(MC)과 연결될 수 있다. 일 실시예에서, 로우 드라이버(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택하기 위한 어드레스 디코더 회로를 포함할 수 있으며, 칼럼 드라이버(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어오기 위한 페이지 버퍼를 포함할 수 있다. 로우 드라이버(22)와 칼럼 드라이버(23)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)이 교차하는 지점에 마련될 수 있다. 즉, 메모리 셀들(MC) 각각은 하나의 워드 라인(WL)과 하나의 비트 라인(BL)에 연결될 수 있다.
복수의 메모리 셀들(MC)은 서로 직렬로 연결되어 하나의 메모리 셀 스트링(MCS)을 제공할 수 있다. 메모리 셀 스트링(MCS)은 메모리 셀들(MC) 외에 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)를 더 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 메모리 셀 스트링(MCS) 내에서 메모리 셀들(MC)의 상부에서 비트 라인들(BL) 중 어느 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 메모리 셀들(MC)의 하부에서 공통 소스 라인(CSL)과 연결될 수 있다.
도 2에 도시한 일 실시예에서는 하나의 메모리 셀 스트링(MCS)이 하나의 접지 선택 트랜지스터(GST)와 2개의 스트링 선택 트랜지스터들(SST1, SST2)을 포함하는 것으로 도시하였으나, 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터들(SST1, SST2)의 개수는 달라질 수 있다. 또한, 접지 선택 트랜지스터(GST)와 워드라인(WL)들 사이에 마련되는 하부 더미 워드라인(DWLDN)과, 스트링 선택 트랜지스터(SST)와 워드라인들(WL) 사이에는 마련되는 상부 더미 워드라인(DWLUP)의 개수 역시, 다양하게 변형될 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 3은 메모리 장치(100)에 포함되는 메모리 셀 어레이의 일부를 나타낸 사시도일 수 있다. 도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는, 기판(101), 기판(101)의 상면(도 3에 도시한 실시예서 X-Y 평면)에 수직하는 복수의 채널 구조체(CH)와 더미 채널 구조체(DCH), 채널 구조체(CH)와 인접하도록 기판(101) 상에 적층되는 복수의 게이트 전극층들(131-138: 130) 등을 포함할 수 있다. 복수의 게이트 전극층들(130)은 복수의 절연층(141-149: 140)과 교대로 적층될 수 있으며, 복수의 게이트 전극층들(130) 중 적어도 일부는, 분리 절연층(155)에 의해 복수 개로 분할될 수 있다.
복수의 게이트 전극층들(130)은 접지 선택 라인(131)과 스트링 선택 라인들(137, 138), 및 복수의 워드 라인들(132-136)을 제공할 수 있다. 접지 선택 라인(131)과 스트링 선택 라인들(137, 138) 각각은 채널 구조체(CH)와 함께 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터들(SST1, SST2)를 제공할 수 있다. 도 3을 참조하면, 제1 스트링 선택 라인(138)에 의해 제1 스트링 선택 트랜지스터(SST1)가 제공되며, 제2 스트링 선택 라인(137)에 의해 제2 스트링 선택 트랜지스터(SST2)가 제공될 수 있다. 복수의 워드 라인들(132-136)은 접지 선택 라인(131)과 스트링 선택 라인들(137, 138) 사이에 배치되며, 채널 구조체(CH)와 함께 복수의 메모리 셀들(MC1-MCn)을 제공할 수 있다.
복수의 게이트 전극층들(130)은 공통 소스 라인(151) 및 공통 소스 라인(151) 측면의 스페이서(109)에 의해 복수 개로 분할될 수 있다. 공통 소스 라인(151)은 금속, 금속 화합물, 또는 폴리실리콘 등의 절연성 물질로 형성될 수 있으며, 기판(101)에 형성된 소스 영역(103)과 전기적으로 연결될 수 있다. 소스 영역(103)은 접지 선택 트랜지스터(GST)의 소스 영역으로 제공될 수 있다. 공통 소스 라인(151)은 스페이서(109)에 의해 복수의 게이트 전극층들(130)과 전기적으로 분리될 수 있다.
복수의 채널 구조체(CH)와 더미 채널 구조체(DCH)는 기판(101)의 상면에 수직하는 방향(도 3에 도시한 일 실시예에서 Z축 방향)으로 연장될 수 있다. 각각의 채널 구조체(CH)는 채널 영역(110), 채널 영역(110) 내부의 공간을 채우는 매립 절연층(115), 채널 영역(110) 상부에 마련되는 드레인 영역(113), 및 채널 영역(110)과 게이트 전극층들(130) 사이에 마련되는 게이트 절연층(160) 등을 포함할 수 있다. 게이트 절연층(160)은 터널링층, 전하 저장층 및 블록킹층 등을 포함할 수 있으며, 게이트 절연층(160) 중 적어도 일부의 층들은 게이트 전극층들(130)을 둘러싸는 형상으로 형성될 수도 있다. 채널 영역(110)은 실시예에 따라 매립 절연층(115)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 각 채널 구조체(CH)는 그 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
복수의 채널 구조체(CH)와 더미 채널 구조체(DCH)는 X-Y 평면에서 서로 분리되어 배치될 수 있다. 복수의 채널 구조체(CH)와 더미 채널 구조체(DCH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 도 3에 도시한 일 실시예에서, 분리 절연층(155)을 사이에 두고 복수의 채널 구조체(CH)가 대칭적으로 배치되고, 복수의 더미 채널 구조체(DCH)는 분리 절연층(155)을 관통하는 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 분리 절연층(155)은, 스트링 선택 라인들(137, 138)을 복수의 영역들로 분할할 수 있다.
채널 영역(110)은 하부에서 에피택시층(105)을 통해 기판(101)과 전기적으로 연결될 수 있다. 채널 영역(110)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 불순물로 도핑되지 않은 물질이거나, P형 또는 N형 불순물을 포함할 수도 있다. 에피택시층(105)은 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 공정에 의해 성장되는 층일 수 있다. 에피택시층(105)은 도 3에 도시한 바와 같이 기판(101)을 소정 깊이만큼 파고들어가는 형태로 형성될 수 있다.
메모리 장치(100)의 용량을 증가시키기 위해, 기판(101) 상에 적층되는 게이트 전극층들(130)의 개수가 점점 증가하는 추세이다. 게이트 전극층들(130)의 개수가 증가함에 따라 게이트 전극층들(130) 각각의 두께는 점점 감소하는 추세이며, 따라서 복수의 메모리 셀들(MC1-MCn), 더미 메모리 셀들(DMCDN, DMCUP), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터들(SST1, SST2)이 수직 방향에서 서로 미치는 간섭이 증가할 수 있다.
본 발명의 일 실시예에서는, 게이트 전극층들(130) 각각의 두께 감소에 따라, 수직 방향에서 서로 인접한 복수의 메모리 셀들(MC1-MCn), 더미 메모리 셀들(DMCDN, DMCUP), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터들(SST1, SST2) 간의 간섭을 최소화할 수 있는 방법을 제안한다. 특히 본 발명에서는, 프로그램 동작 없이 삭제 동작만이 반복 실행되는 더미 메모리 셀들(DMCDN, DMCUP)의 전하 저장층에 축적되는 홀들이 이동하여, 더미 메모리 셀들(DMCDN, DMCUP)에 인접한 다른 소자에 미치는 영향을 상쇄하기 위한 다양한 방법들을 제안한다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치(200)의 일부 영역을 확대 도시한 도면일 수 있다. 도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(200)는 제1 스트링 선택 트랜지스터(SST1), 제2 스트링 선택 트랜지스터(SST2), 상부 더미 메모리 셀(DMCUP), 제n 메모리 셀(MCn) 등을 포함할 수 있다. 메모리 장치(200)에 포함되는 복수의 메모리 셀 스트링들 각각은, n개의 메모리 셀들을 포함할 수 있다.
제1 스트링 선택 트랜지스터(SST1), 제2 스트링 선택 트랜지스터(SST2), 상부 더미 메모리 셀(DMCUP), 제n 메모리 셀(MCn)은 채널 영역(210)을 공유할 수 있다. 제1 스트링 선택 트랜지스터(SST1)는 채널 영역(210)과 제1 스트링 선택 라인(SSL1)에 의해 제공되며, 제2 스트링 선택 트랜지스터(SST2)는 채널 영역(210)과 제1 스트링 선택 라인(SSL2)에 의해 제공될 수 있다. 상부 더미 메모리 셀(DMCUP)과 제n 메모리 셀(MCn) 각각은, 상부 더미 워드라인(DWLUP) 및 제n 워드라인(WLn)에 연결될 수 있다.
채널 영역(210)은 원통 형상을 가질 수 있으며, 그 내부는 매립 절연층(230)으로 채워질 수 있다. 한편, 채널 영역(210)의 외측에는 게이트 절연층(220)이 형성될 수 있으며, 게이트 절연층(220)은 터널링층, 전하 저장층 등을 포함할 수 있다. 일례로, 프로그램 동작이 실행되어 제n 워드라인(WLn)에 프로그램 전압이 입력되면, 채널 영역(210)을 통해 전자가 이동하여 전하 저장층에 트랩됨으로써, 제n 메모리 셀(MCn)의 문턱 전압이 변할 수 있다. 또한 메모리 장치(200)에서 삭제 동작이 실행되면, 채널 영역(210)과 연결된 기판에 인가되는 전압에 의하여, 전하 저장층에 트랩된 전자가 빠져나가거나, 제n 메모리 셀(MCn)의 문턱 전압이 원래 상태로 되돌아올 수 있다. 삭제 동작에 의해 전하 저장층에 트랩된 전자가 빠져나가는 동작은, 전하 저장층에 홀이 트랩되는 동작으로도 설명될 수 있다.
상부 더미 메모리 셀(DMCUP)은 실제로 데이터를 저장하는 메모리 셀이 아니며, 따라서 상부 더미 메모리 셀(DMCUP)에서는 프로그램 동작이 실행되지 않을 수 있다. 반면, 블록 단위로 실행되는 삭제 동작은 상부 더미 메모리 셀(DMCUP)에서도 실행될 수 있으며, 따라서 도 4에 도시한 바와 같이 상부 더미 메모리 셀(DMCUP)의 전하 저장층에는 홀이 지속적으로 트랩될 수 있다.
상기 홀은 채널 영역(210)의 외측을 따라 수직으로 연장되는 전하 저장층을 따라 상하로 이동할 수 있다. 상부 더미 메모리 셀(DMCUP)의 하부로 이동하는 홀은 제n 메모리 셀(MCn)에 대한 프로그램 동작 과정에서 보상될 수 있다. 반면, 스트링 선택 트랜지스터들(SST1, SST2)에서는 프로그램 동작이 실행되지 않으므로, 상부 더미 메모리 셀(DMCUP)의 상부로 이동하는 홀이 제거되지 않아 스트링 선택 트랜지스터들(SST1, SST2)의 문턱 전압이 예기치 않게 변할 수 있다. 일례로, 상부 더미 메모리 셀(DMCUP)로부터 이동하는 홀에 의해, 도 5에 도시한 바와 같이 스트링 선택 트랜지스터들(SST1, SST2)의 문턱 전압이 감소할 수 있다. 문턱 전압 감소는, 도 5에 도시한 바와 같이, 상부 더미 메모리 셀(DMCUP)에 가까운 제2 스트링 선택 트랜지스터(SST2)에서 더 크게 나타날 수 있다.
본 발명의 일 실시예에서는 메모리 장치(200)가 특정 동작을 실행하는 동안, 상부 더미 메모리 셀(DMCUP)에 인접한 스트링 선택 트랜지스터들(SST1, SST2) 중 적어도 하나에 프로그램 전압을 입력함으로써 상부 더미 메모리 셀(DMCUP)로부터 이동한 홀에 의한 문턱 전압 변동을 보상할 수 있다. 메모리 장치(200)의 접지 선택 트랜지스터와, 최하단의 제1 메모리 셀 사이에 하부 더미 메모리 셀이 배치되는 경우, 메모리 장치는 접지 선택 트랜지스터에도 프로그램 전압을 입력하여 하부 더미 메모리 셀로부터 이동한 홀에 의한 문턱 전압 변동을 보상할 수 있다. 일례로 스트링 선택 트랜지스터들(SST1, SST2) 또는 접지 선택 트랜지스터 등에 입력되는 상기 프로그램 전압은, 메모리 셀들에 대한 프로그램 동작에서 입력되는 프로그램 전압보다는 작은 크기를 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작은, 메모리 장치의 컨트롤러가 메모리 블록에 대한 프로그램/삭제 동작의 반복 횟수를 카운트하는 것으로 시작할 수 있다(S10). 일례로 메모리 블록은 삭제 동작이 실행되는 단위 영역일 수 있으며, 하나의 메모리 블록 내에는 복수의 메모리 셀 스트링들이 포함될 수 있다.
앞서 설명한 바와 같이 더미 메모리 셀들에서는 프로그램 동작을 제외한 삭제 동작만이 반복 실행될 수 있으며, 삭제 동작이 반복됨에 따라 더미 메모리 셀들의 전하 저장층에는 홀이 누적될 수 있다. 더미 메모리 셀들에 누적된 홀은, 채널 영역을 따라 연장된 전하 저장층을 따라 이동하여 더미 메모리 셀들에 인접한 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 문턱 전압 변동을 가져올 수 있다.
메모리 장치의 컨트롤러는, S10 단계에서 카운트한 동작 횟수를 제1 임계치와 비교할 수 있다(S11). S11 단계의 비교 결과, 카운트한 동작 횟수가 제1 임계치보다 작으면, 컨트롤러는 계속해서 프로그램/삭제 동작의 횟수를 카운트할 수 있다. 반면 S11 단계의 비교 결과 카운트한 동작 횟수가 제1 임계치보다 크면, 컨트롤러는 메모리 블록에 포함되는 복수의 스트링 선택 트랜지스터들 중에서 문턱 전압이 변동된 스트링 선택 트랜지스터의 개수를 검출할 수 있다(S12).
컨트롤러는, S12에서 검출한 스트링 선택 트랜지스터의 개수를 제2 임계치와 비교할 수 있다(S13). S13 단계의 비교 결과, 문턱 전압이 변한 스트링 선택 트랜지스터의 개수가 제2 임계치보다 작으면, 컨트롤러는 메모리 장치에 대한 별도의 보상 동작을 실행하지 않을 수 있다. 반면, S13 단계의 비교 결과, 문턱 전압이 변한 스트링 선택 트랜지스터의 개수가 제2 임계치보다 크면, 문턱 전압이 변한 스트링 선택 트랜지스터에 프로그램 전압을 입력할 수 있다(S14).
일 실시예에서, S14 단계에서 스트링 선택 트랜지스터에 입력되는 프로그램 전압은, 일반적인 프로그램 동작에서 프로그램하고자 하는 메모리 셀에 입력되는 프로그램 전압보다는 작은 크기를 가질 수도 있다. 또한, S14 단계는, 메모리 블록에 포함되는 메모리 셀들 중 적어도 하나의 메모리 셀의 데이터를 읽어오는 동작, 예를 들어 읽기 동작, 삭제 검증 동작, 프로그램 검증 동작 중 적어도 하나와 함께 실행될 수 있다. 즉, 본 발명의 일 실시예에서는 별도의 동작 시간을 확보하여 스트링 선택 트랜지스터의 문턱 전압 변동을 보상하지 않으므로, 메모리 장치 동작의 효율성을 개선할 수 있다.
S14 단계가 완료되면, 컨트롤러는 프로그램 전압이 입력된 스트링 선택 트랜지스터의 문턱 전압이, 정상 범위로 복귀하였는지 여부를 판단할 수 있다(S15). 일례로, 상기 정상 범위는 최초에 스트링 선택 트랜지스터에 대해 설정된 문턱 전압의 범위일 수 있다. S15 단계에서, 프로그램 전압이 입력된 스트링 선택 트랜지스터의 문턱 전압이 정상 범위로 복귀한 것으로 판단되면, 컨트롤러는 다시 해당 메모리 블록에 대한 프로그램/삭제 동작의 횟수를 카운트할 수 있다(S10).
반면, 프로그램 전압이 입력되었음에도 불구하고 스트링 선택 트랜지스터의 문턱 전압이 정상 범위로 복귀하지 못한 것으로 판단되면, 컨트롤러는 해당 메모리 블록을 불량으로 마킹할 수 있다(S16). 컨트롤러에 의해 불량으로 마킹된 메모리 블록은, 이후 컨트롤러가 실행하는 프로그램 동작 등의 대상으로 선택되지 않을 수 있다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
우선 도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 일례로, 메모리 블록들(BLK) 각각은 삭제 동작이 실행되는 일종의 단위 영역일 수 있다. 메모리 블록들(BLK) 각각은 복수의 메모리 셀 스트링들을 포함하며, 메모리 셀 스트링들 각각은 채널 영역(310)을 기준으로 정의될 수 있다. 채널 영역(310)의 내부에는 매립 절연층(330)이 배치되고 채널 영역(310)의 외부에는 전하 저장층을 포함하는 게이트 절연층(320)이 배치될 수 있다. 채널 영역(310)과 기판(301) 사이에는 에피택시층(303)이 형성될 수 있다.
다음으로 도 8을 참조하면, 하나의 메모리 셀 스트링(MCS)은 제1 스트링 선택 트랜지스터(SST1), 제2 스트링 선택 트랜지스터(SST2), 상부 더미 메모리 셀(DMCUP), 복수의 메모리 셀들(MC), 하부 더미 메모리 셀(DMCDN), 및 접지 선택 트랜지스터(GST) 등을 포함할 수 있다. 제1 스트링 선택 트랜지스터(SST1)는 드레인 영역(305)을 통해 메모리 셀 스트링 상부의 비트라인(BL)과 연결될 수 있으며, 접지 선택 트랜지스터(GST)는 기판(301)을 통해 소스 영역(302)과 연결될 수 있다.
일례로, 제1 스트링 선택 트랜지스터(SST1)의 문턱 전압은, 제2 스트링 선택 트랜지스터(SST2)의 문턱 전압보다 높을 수 있으며, 따라서 프로그램 동작 시 채널 영역(310)이 부스팅되어 형성되는 포텐셜이 선형적인 특성을 가질 수 있다. 도 8에 도시한 일 실시예에서, 프로그램 동작을 실행하기 위한 전압의 바이어스 조건은 아래의 표 1과 같을 수 있다. 표 1의 바이어스 조건은, 프로그램 대상인 프로그램 메모리 셀을 포함하는 메모리 셀 스트링(MCS)에 대한 바이어스 조건일 수 있다. 프로그램 메모리 셀을 포함하는 메모리 셀 스트링(MCS)과 복수의 워드라인들(WL1-WLn)을 공유하는 다른 메모리 셀 스트링(MCS)의 비트라인에는 0V가 아닌 VDD가 입력될 수 있다. 상기 표 1에서 나타낸 바이어스 조건에서, 패스 전압(VPASS)은 프로그램 전압(VPGM)보다 작을 수 있다.
BL SSL1 SSL2 DWLUP WLUNSEL WLSEL DWLDN GSL CSL
0 VDD VDD VPASS VPASS VPGM VPASS 0 VDD
한편, 메모리 셀 스트링(MCS)에 대한 읽기 동작을 실행하기 위한 전압의 바이어스 조건은, 아래의 표 2와 같을 수 있다. 표 1과 표 2에 표기된 패스 전압(VPASS)은 서로 다른 값을 가질 수도 있다. 한편, 실시예에 따라, 표 2에 나타낸 것과 달리 비트라인(BL)과 스트링 선택 라인들(SSL1, SSL2)에는 삭제 전압(VERS)이 입력될 수도 있다.
BL SSL1 SSL2 DWLUP WLUNSEL DWLDN GSL CSL 기판
Float Float Float VPASS 0 VPASS VERS VERS VERS
표 1 및 표 2를 참조하면, 워드라인들(WL1-WLn)에는 메모리 장치의 동작에 의해 프로그램 전압(VPGM)이 입력될 수 있으며, 그에 따라 복수의 메모리 셀들(MC)의 전하 저장층에는 전자가 트랩될 수 있다. 반면, 더미 워드라인들(DWLUP, DWLDN)에는 프로그램 전압(VPGM)이 입력되는 경우가 없으며, 따라서 더미 메모리 셀들(DMCUP, DMCDN)에서는 삭제 동작만이 반복 수행되어 더미 메모리 셀들(DMCUP, DMCDN)의 전하 저장층에 홀이 반복적으로 트랩되어 누적될 수 있다. 이는, 더미 메모리 셀들(DMCUP, DMCDN)에 인접한 다른 메모리 셀들(MC) 또는 스트링 선택 트랜지스터들(SST1, SST2)이나 접지 선택 트랜지스터(GST)의 특성 열화를 가져올 수 있다.
본 발명에서는, 복수의 메모리 셀들(MC)과 스트링 선택 트랜지스터들(SST1, SST2), 및 접지 선택 트랜지스터(GST)의 문턱 전압 변동 등에 따른 특성 열화를 보상하기 위한 방법을 제안한다. 본 발명의 일 실시예에 다르면, 읽기 동작, 삭제 검증 동작, 프로그램 검증 동작 중 적어도 하나를 실행하는 동안, 문턱 전압이 변동된 것으로 판단된 소자에 소프트 프로그램을 실행함으로써 문턱 전압 변동을 보상할 수 있다. 예를 들어, 복수의 메모리 셀들(MC) 중 어느 하나로부터 데이터를 읽어오는 읽기 동작을 실행하는 동안, 본 발명의 일 실시예에 따른 전압 바이어스 조건은 다음의 표 3과 같을 수 있다.
SSL1 SSL2 DWLUP WLUNSEL WLSEL DWLDN GSL CSL
VPASS VSPGM VPASS VPASS VREAD VPASS VPASS 0
표 3을 참조하면, 제2 스트링 선택 라인에 소프트 프로그램 동작을 실행하기 위한 소프트 프로그램 전압(VSPGM)이 입력될 수 있으며, 소프트 프로그램 전압(VSPGM)은 패스 전압(VPASS)보다 큰 값을 가질 수 있다. 컨트롤러가 특정 메모리 셀로부터 데이터를 읽어오는 동안, 제2 스트링 선택 트랜지스터(SST2)의 전하 저장층에 전자가 트랩되는 소프트 프로그램 동작이 발생할 수 있다. 따라서, 삭제 동작에 의해 상부 더미 메모리 셀(DMCUP)에 누적되어 제2 스트링 선택 트랜지스터(SST2)로 이동한 홀들이, 소프트 프로그램 동작에 의해 상쇄될 수 있고, 상기 홀들에 의해 감소한 제2 스트링 선택 트랜지스터(SST2)의 문턱 전압이 보상될 수 있다.
본 발명의 일 실시예에서는, 상대적으로 상부 더미 메모리 셀(DMCUP)에 가까운 제2 스트링 선택 트랜지스터(SST2)가, 제1 스트링 선택 트랜지스터(SST1)보다 누적된 홀에 의한 영향을 더 크게 받을 수 있다. 컨트롤러는, 읽기 동작을 실행하는 동안 제2 스트링 선택 라인(SSL2)에 제1 스트링 선택 라인(SSL1)보다 높은 전압을 입력하여, 누적된 홀에 의한 영향을 효과적으로 상쇄할 수 있다.
또한, 본 발명의 일 실시예에서는, 읽기 동작을 실행할 때 상부 더미 워드라인(DWLUP) 및 하부 더미 워드라인(DWLDN)에도 소프트 프로그램 동작을 실행하기 위한 전압을 입력할 수 있다. 일례로 컨트롤러는, 상부 더미 워드라인(DWLUP)보다 하부 더미 워드라인(DWLDN)에 더 작은 크기의 전압을 입력할 수 있다. 기판(301)에 가까워질수록 게이트 절연층(320)의 두께가 감소하므로, 상부 더미 메모리 셀(DMCUP)보다 하부 더미 메모리 셀(DMCDN)에서 전자가 전하 저장층에 더 잘 트랩될 수 있다. 따라서 컨트롤러는, 상기와 같은 특성을 고려하여 상부 더미 워드라인(DWLUP)보다 하부 더미 워드라인(DWLDN)에 더 작은 크기의 전압을 입력할 수 있다.
한편, 더미 메모리 셀들(DMCUP, DMCDN)에 누적된 홀들에 의한 영향을 보상하기 위한 동작은, 삭제 검증 동작 또는 프로그램 검증 동작과 함께 실행될 수도 있다. 일례로, 삭제 검증 동작을 실행하기 위한 전압의 바이어스 조건은, 앞서 설명한 표 3과 같을 수 있다. 삭제 검증 동작은, 복수 회에 걸쳐서 진행될 수도 있다.
일 실시예에서, 제1 삭제 검증 동작 및 제2 삭제 검증 동작이 연속적으로 실행되는 경우, 컨트롤러는 제1 삭제 검증 동작과 제2 삭제 검증 동작 중 적어도 하나에서는 제2 스트링 선택 라인(SSL2)에만 소프트 프로그램을 위한 전압을 입력할 수 있다. 한편 컨트롤러는, 제1 삭제 검증 동작과 제2 삭제 검증 동작 중 남저ㅣ 하나에서는 제1 스트링 선택 라인(SSL1)과 더미 워드라인들(DWLUP, DWLDN)에도 소프트 프로그램 현상을 일으킬 수 있는 전압을 입력할 수 있다.
즉 본 발명의 일 실시예에 따른 메모리 장치에서는, 복수의 메모리 셀들(MC) 중 어느 하나로부터 데이터를 읽어오기 위하여, 선택된 메모리 셀에는 제1 워드라인 전압을 입력하고, 선택되지 않은 나머지 메모리 셀들에는 제2 워드라인 전압을 입력할 수 있다. 일 실시예에서, 제1 워드라인 전압은 제2 워드라인 전압보다 작을 수 있다.
또한 본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들(MC) 중 어느 하나로부터 데이터를 읽어오는 동안, 스트링 선택 라인들(SSL1, SSL2), 및 더미 워드라인들(DWLUP, DWLDN) 중 적어도 하나에 제2 워드라인 전압보다 큰 전압을 입력하여, 스트링 선택 트랜지스터들(SST1, SST2)과 더미 메모리 셀들(DMCUP, DMCDN) 중 적어도 하나에서 소프트 프로그램 동작을 실행할 수 있다. 따라서, 스트링 선택 트랜지스터들(SST1, SST2)과 더미 메모리 셀들(DMCUP, DMCDN)의 전하 저장층에 홀이 누적되어 발생하는 문턱 전압 변동 및 그에 따른 동작 오류를 효과적으로 보상하고, 그로부터 메모리 장치의 신뢰성을 개선할 수 있다.
다음으로 도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 스트링(MCS`)은, 도 8을 참조하여 설명한 일 실시예에 따른 메모리 셀 스트링(MCS)과 유사한 구조를 가질 수 있다. 다만, 도 9에 도시한 일 실시예에서는, 메모리 셀 스트링(MCS`)이 제1 접지 선택 트랜지스터(GST1)와 제2 접지 선택 트랜지스터(GST2)를 포함할 수 있다. 제1 접지 선택 트랜지스터(GST1)는 에피택시층(303)에 의해 제공되는 반면, 제2 접지 선택 트랜지스터(GST2)는 채널 영역(310) 및 게이트 절연층(320)을 포함할 수 있다. 즉, 제1 접지 선택 트랜지스터(GST1)와 제2 접지 선택 트랜지스터(GST2)는 서로 다른 구조를 가질 수 있다.
일 실시예에서, 제1 접지 선택 트랜지스터(GST1)와 제2 접지 선택 트랜지스터(GST2)는 서로 다른 문턱 전압을 가질 수 있다. 일례로, 프로그램 동작시 채널 영역(310)을 부스팅시켜 포텐셜을 균일하게 형성할 수 있도록, 제1 접지 선택 트랜지스터(GST1)의 문턱 전압이 제2 접지 선택 트랜지스터(GST2)의 문턱 전압보다 클 수 있다.
한편, 제2 접지 선택 트랜지스터(GST2)가 게이트 절연층(320)을 포함하므로, 제2 접지 선택 트랜지스터(GST2)의 문턱 전압은, 하부 더미 메모리 셀(DMCDN)에 누적되어 게이트 절연층(320)의 전하 저장층을 따라 이동하는 홀에 의해 감소할 수 있다. 본 발명의 일 실시예에서는, 읽기 동작, 삭제 검증 동작, 또는 프로그램 검증 동작 등에서 제1 접지 선택 라인(GSL1)과 제2 접지 선택 라인(GSL2)에 서로 다른 크기의 전압을 입력하여, 제2 접지 선택 트랜지스터(GST2)의 문턱 전압 변동을 보상할 수 있다. 상기 예시에 따른 전압의 바이어스 조건은, 아래의 표 4와 같을 수 있다. 메모리 장치의 컨트롤러는 필요에 따라, 표 4에 나타낸 바이어스 조건과 달리, 더미 워드라인들(DWLUP, DWLDN) 또는 제1 스트링 선택 라인(SSL1)에도 소프트 프로그램을 실행하기 위한 소프트 프로그램 전압(VSPGM)을 입력할 수 있다.
SSL1 SSL2 DWLUP WLUNSEL WLSEL DWLDN GSL2 GSL1 CSL
VPASS VSPGM VPASS VPASS VREAD VPASS VSPGM VPASS 0
표 4를 참조하여 설명하는 일 실시예에서, 각 라인들에 입력되는 소프트 프로그램 전압(VSPGM)은 서로 다를 수 있다. 일례로, 제2 스트링 선택 라인(SSL2)에 입력되는 소프트 프로그램 전압(VSPGM)은, 더미 워드라인들(DWLUP, DWLDN) 또는 제2 접지 선택 라인(GSL2)에 입력되는 소프트 프로그램 전압(VSPGM)보다 클 수 있다. 이는, 제2 스트링 선택 라인(SSL2) 내에 인접하는 게이트 절연층(320)의 두께가, 더미 워드라인들(DWLUP, DWLDN) 또는 제2 접지 선택 라인(GSL2)의 내에 인접하는 게이트 절연층(320)의 두께보다 크기 때문일 수 있다.
본 발명의 일 실시예에서, 도 7 내지 도 9를 참조하여 설명한 동작들은, 메모리 블록(BLK)의 프로그램/삭제 동작 횟수가 제1 임계치 이상이고, 메모리 블록(BLK) 내에 포함되는 스트링 선택 트랜지스터들(SST1, SST2) 중 문턱 전압이 정상 범위를 벗어난 것들의 개수가 제2 임계치 이상일 때 실행될 수 있다. 컨트롤러가 스트링 선택 라인들(SSL1, SSL2) 중 적어도 하나에 소프트 프로그램 전압(VSPGM)을 입력하였음에도 불구하고, 해당 메모리 블록(BLK)에 문턱 전압이 정상 범위로 돌아오지 않은 스트링 선택 트랜지스터들(SST1, SST2)이 존재하면, 컨트롤러는 해당 메모리 블록(BLK)을 불량으로 마킹할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 10은 메모리 장치(400)에 포함되는 메모리 셀 어레이의 일부를 나타낸 사시도일 수 있다. 도 10을 참조하면, 본 발명의 실시예에 따른 메모리 장치(400)는, 기판(401), 기판(401)의 상면(도 11에 도시한 실시예서 X-Y 평면)에 수직하는 복수의 채널 구조체(CH)와 더미 채널 구조체(DCH), 채널 구조체(CH)와 인접하도록 기판(401) 상에 적층되는 복수의 게이트 전극층들(431-439: 430) 등을 포함할 수 있다. 복수의 게이트 전극층들(430)은 복수의 절연층(441-449: 440)과 교대로 적층될 수 있으며, 적어도 일부의 게이트 전극층(438, 439)은 분리 절연층(455)에 의해 복수 개로 분할될 수 있다.
도 10에 도시한 일 실시예에서 채널 영역(410)은 하부 채널 영역(410A) 및 상부 채널 영역(410B)을 포함할 수 있다. 하부 채널 영역(410A)은 상부 채널 영역(410B)과 연결될 수 있다. 하부 채널 영역(410A)과 상부 채널 영역(410B) 사이의 경계에 인접한 게이트 전극층(434)은 중간 더미 메모리 셀(DMCCT)을 제공할 수 있다. 더미 메모리 셀들(DMCUP, DMCCT, DMCDN)에서는 다른 메모리 셀들(MC1-MCn)과 달리 프로그램 동작이 실행되지 않을 수 있다. 채널 영역(410)을 하부 채널 영역(410A) 및 하부 채널 영역(410B)으로 나눠서 형성함으로써, 메모리 장치(400)의 단수 증가에 따른 공정상의 문제를 해결할 수 있다.
중간 더미 메모리 셀(DMCCT)의 상부에는 상부 메모리 셀들(UMC1-UMCn)이 배치되며, 중간 더미 메모리 셀(DMCCT)의 하부에는 하부 메모리 셀들(LMC1-LMCn)이 배치될 수 있다. 상부 메모리 셀들(UMC1-UMCn)은 상부 채널 영역(410B)을 공유하는 복수의 상부 워드라인들에 의해 제공될 수 있고, 하부 메모리 셀들(LMC1-LMCn)은 하부 채널 영역(410A)을 공유하는 복수의 하부 워드라인들에 의해 제공될 수 있다.
채널 영역(410)과 중간 더미 메모리 셀(DMCCT)을 제외한 다른 구성 요소들은, 도 3에 도시한 메모리 장치(100)와 유사할 수 있다. 게이트 전극층들(430)은 공통 소스 라인(451) 및 스페이서(409)에 의해 복수의 영역들로 분할될 수 있으며, 공통 소스 라인(451)은 기판(401)에 형성된 소스 영역(403)과 연결될 수 있다. 채널 영역(410)과 게이트 전극층들(430) 사이에는 게이트 절연층(460)이 형성될 수 있다. 게이트 절연층(460)은 블록킹층, 전하 저장층, 터널링층 등과 같은 복수의 층들을 가질 수 있으며, 그 중 적어도 하나는 채널 영역(410)의 외측면과 게이트 전극층들(430) 각각의 외측면에 나눠서 형성될 수도 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
우선 도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(500)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록들(BLK) 각각은 복수의 메모리 셀 스트링들을 포함하며, 메모리 셀 스트링들 각각은 채널 영역(510)을 기준으로 정의될 수 있다. 채널 영역(510)의 내부에는 매립 절연층(530)이 배치되고 채널 영역(510)의 외부에는 전하 저장층을 포함하는 게이트 절연층(520)이 배치될 수 있다. 채널 영역(510)과 기판(501) 사이에는 에피택시층(503)이 형성될 수 있다.
도 11 및 도 12에 도시한 일 실시예에서, 메모리 셀 스트링들 각각은, 중간 더미 메모리 셀(DMCCT)을 기준으로 구분되는 상부 메모리 셀들(UMC1-UMCn: UMC)과 하부 메모리 셀들(LMC1-LMCn: LMC)을 포함할 수 있다. 도 11 및 도 12에 도시한 일 실시예에서는, 상부 메모리 셀들(UMC)과 하부 메모리 셀들(LMC)의 개수가 같은 것으로 도시하였으나, 상부 메모리 셀들(UMC)과 하부 메모리 셀들(LMC)의 개수는 서로 다를 수도 있다. 한편, 복수의 상부 메모리 셀들(UMC)은 상부 메모리 영역(UMA)에 포함될 수 있으며, 복수의 하부 메모리 셀들(LMC)은 하부 메모리 영역(LMA)에 포함될 수 있다.
상부 메모리 셀들(UMC)과 스트링 선택 트랜지스터들(SST1, SST2) 사이에는 상부 더미 메모리 셀(DMCUP)이 마련되며, 하부 메모리 셀들(LMC)과 접지 선택 트랜지스터(GST) 사이에는 하부 더미 메모리 셀(DMCDN)이 마련될 수 있다. 앞서 설명한 바와 같이, 반복적으로 실행되는 삭제 동작에 의해 상부 더미 메모리 셀(DMCUP)의 전하 저장층에 홀이 누적될 수 있으며, 누적된 홀은 전하 저장층을 따라 이동하여 스트링 선택 트랜지스터들(SST1, SST2)의 문턱 전압을 낮출 수 있다. 본 발명의 일 실시예에서는, 읽기 동작, 삭제 검증 동작, 또는 프로그램 검증 동작 등을 실행하는 동안 스트링 선택 라인들(SSL1, SSL2) 중 적어도 하나에 소프트 프로그램 전압을 입력함으로써, 누적된 홀에 의해 감소한 문턱 전압을 다시 증가시킬 수 있다.
한편, 반복적으로 실행되는 삭제 동작에 의해, 중간 더미 메모리 셀(DMCCT)의 전하 저장층에도 홀이 누적될 수 있다. 중간 더미 메모리 셀(DMCCT)의 전하 저장층에 누적된 홀은, 제1 상부 메모리 셀(UMC1) 또는 제n 하부 메모리 셀(LMCn) 쪽으로 이동하여, 제1 상부 메모리 셀(UMC1) 또는 제n 하부 메모리 셀(LMCn)의 특성을 열화시킬 수 있다. 본 발명의 일 실시예에서는, 읽기 동작, 삭제 검증 동작, 또는 프로그램 검증 동작 등을 실행하는 동안 중간 더미 워드라인(DWLCT)에 소프트 프로그램 전압을 입력함으로써, 중간 더미 메모리 셀(DMCCT)의 전하 저장층에 누적된 홀을 상쇄시킬 수 있다. 일례로, 메모리 장치의 컨트롤러는, 복수의 하부 메모리 셀들(LMC) 중 어느 하나에 대한 읽기 동작, 삭제 검증 동작, 또는 프로그램 검증 동작 등을 실행할 때, 중간 더미 워드라인(DWLCT)에 소프트 프로그램 전압을 입력할 수 있다.
컨트롤러가 복수의 상부 메모리 셀들(UMC) 중 어느 하나에서 데이터를 읽어오는 동안, 컨트롤러는 상부 더미 워드라인(DWLUP)에 중간 더미 워드라인(DWLCT)보다 큰 전압을 입력할 수 있다. 일례로, 중간 더미 워드라인(DWLCT)에 입력되는 전압은, 데이터를 읽어오는 메모리 셀이 아닌, 나머지 메모리 셀들에 입력되는 패스 전압일 수 있다. 반대로, 복수의 하부 메모리 셀들(LMC) 중 어느 하나에서 데이터를 읽어오는 동안, 컨트롤러는 상부 더미 워드라인(DWLUP)에 중간 더미 워드라인(DWLCT)보다 작은 전압을 입력할 수 있다. 이 경우에는 상부 더미 워드라인(DWLUP)에 패스 전압이 입력될 수 있다.
본 발명의 일 실시예에서, 복수의 상부 메모리 셀들(UMC) 중 어느 하나에서 데이터를 읽기 동작, 삭제 검증 동작 등을 실행하기 위한 전압 바이어스 조건은, 아래의 표 5와 같을 수 있다. 또한, 본 발명의 일 실시예에서, 복수의 하부 메모리 셀들(LMC) 중 어느 하나에서 읽기 동작, 삭제 검증 동작 등을 실행하기 위한 전압 바이어스 조건은, 아래의 표 6과 같을 수 있다.
SSL1 SSL2 DWLUP UWLUNSEL UWLSEL DWLCT LWL DWLDN GSL CSL
VPASS VSPGM VSPGM VPASS VREAD VPASS VPASS VPASS VPASS 0
SSL1 SSL2 DWLUP UWL DWLCT LWLUNSEL LWLSEL DWLDN GSL CSL
VPASS VSPGM VPASS VPASS VSPGM VPASS VREAD VPASS VPASS 0
표 5 및 표 6에서, 컨트롤러는 하부 더미 워드라인(DWLDN)에 소프트 프로그램 전압(VSPGM)을 입력할 수도 있다. 일 실시예에서, 제2 스트링 선택 라인(SSL2)에 입력되는 소프트 프로그램 전압(VSPGM)은, 상부 더미 워드라인(DWLUP) 또는 중간 더미 워드라인(DWLCT) 등에 입력되는 소프트 프로그램 전압(VSPGM)보다 클 수 있다. 또한, 상부 더미 워드라인(DWLUP)에 입력되는 소프트 프로그램 전압(VSPGM)은 중간 더미 워드라인(DWLCT)에 입력되는 소프트 프로그램 전압(VSPGM)보다 클 수 있다. 이는, 메모리 셀 스트링(MCS``)에서 기판(501)에 가까워질수록 채널 영역(510)과 게이트 절연층(520)의 두께가 얇아지기 때문일 수 있다. 즉, 기판(501)에 가까울수록, 작은 크기의 소프트 프로그램 전압(VSPGM)으로도, 전하 저장층에 누적된 홀을 제거할 수 있다.
본 발명의 일 실시예에서, 도 11 및 도 12를 참조하여 설명한 동작들은, 메모리 블록(BLK)의 프로그램/삭제 동작 횟수가 제1 임계치 이상이고, 메모리 블록(BLK) 내에 포함되는 스트링 선택 트랜지스터들(SST1, SST2) 중 문턱 전압이 정상 범위를 벗어난 것들의 개수가 제2 임계치 이상일 때 실행될 수 있다. 컨트롤러가 스트링 선택 라인들(SSL1, SSL2) 중 적어도 하나에 소프트 프로그램 전압(VSPGM)을 입력하였음에도 불구하고, 해당 메모리 블록(BLK)에 문턱 전압이 정상 범위로 돌아오지 않은 스트링 선택 트랜지스터들(SST1, SST2)이 존재하면, 컨트롤러는 해당 메모리 블록(BLK)을 불량으로 마킹할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 도면이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 전자 기기(1000)는, 디스플레이(1010), 통신부(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 전자 기기(1000)는 스마트폰, 태블릿 PC, 랩톱 컴퓨터 등의 모바일 기기 외에, 텔레비전, 데스크톱 컴퓨터 등을 포함할 수 있다. 디스플레이(1010), 통신부(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등의 구성 요소는 버스(1060)를 통해 서로 통신할 수 있다.
메모리(1030)는 버스(1060)를 통해 프로세서(1050)가 전달하는 커맨드를 수신하여 프로그램, 읽기, 삭제 등의 동작 등을 수행할 수 있다. 메모리(1030)는 낸드형 플래시 메모리 장치를 포함할 수 있으며, 앞서 도 1 내지 도 12를 참조하여 설명한 다양한 실시예들에 따른 메모리 장치들 중 어느 하나를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 100, 200, 300, 400, 500: 메모리 장치
MCS, MCS`, MCS``: 메모리 셀 스트링
GSL: 접지 선택 라인
GST: 접지 선택 트랜지스터
WL: 워드라인
MC: 메모리 셀
DWL: 더미 워드라인
DMC: 더미 메모리 셀
SSL: 스트링 선택 라인
SST: 스트링 선택 트랜지스터
BL: 비트라인
CSL: 공통 소스 라인

Claims (10)

  1. 복수의 워드라인들, 상기 복수의 워드라인들 상부에서 비트라인과 연결되는 제1 스트링 선택 라인, 및 상기 제1 스트링 선택 라인과 상기 복수의 워드라인들 사이에 배치되는 제2 스트링 선택 라인을 포함하는 메모리 셀 어레이; 및
    상기 복수의 워드라인들 중 제1 워드라인에 연결된 제1 메모리 셀의 데이터를 읽어오는 동작을 실행하는 동안, 상기 제2 스트링 선택 라인에 상기 제1 스트링 선택 라인보다 높은 전압을 입력하는 컨트롤러; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 동작은, 상기 제1 메모리 셀에 저장된 데이터를 읽어오는 읽기 동작, 상기 제1 메모리 셀의 삭제 여부를 검증하는 삭제 검증 동작, 및 상기 제1 메모리 셀에 프로그램된 데이터를 읽어와서 검증하는 프로그램 검증 동작 중 적어도 하나를 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 컨트롤러는, 상기 제1 워드라인에 제1 워드라인 전압을 입력하고, 상기 복수의 워드라인들 중 상기 제1 워드라인과 다른 제2 워드라인들에는 상기 제1 워드라인 전압보다 큰 제2 워드라인 전압을 입력하는 메모리 장치.
  4. 제3항에 있어서,
    상기 컨트롤러는, 상기 제1 스트링 선택 라인에 상기 제2 워드라인 전압을 입력하고, 상기 제2 스트링 선택 라인에 상기 제2 워드라인 전압보다 큰 전압을 입력하는 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 스트링 선택 라인에 연결되는 제1 스트링 선택 트랜지스터의 문턱 전압은, 상기 제2 스트링 선택 라인에 연결되는 제2 스트링 선택 트랜지스터의 문턱 전압보다 큰 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 어레이는, 상기 복수의 워드라인들과 상기 제2 스트링 선택 라인 사이에 배치되는 상부 더미 워드라인, 및 상기 복수의 워드라인들의 하부에 배치되는 하부 더미 워드라인을 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 컨트롤러는, 상기 제1 메모리 셀의 삭제 여부를 검증하는 삭제 검증 동작을 실행하는 동안, 상기 상부 더미 워드라인과 상기 하부 더미 워드라인 중 적어도 하나에 상기 제1 스트링 선택 라인보다 높은 전압을 입력하는 메모리 장치.
  8. 제7항에 있어서,
    상기 컨트롤러가 상기 상부 더미 워드라인에 입력하는 전압은, 상기 컨트롤러가 상기 제2 스트링 선택 라인에 입력하는 전압보다 작거나 같은 메모리 장치.
  9. 기판 상에 수직하는 방향으로 배열되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들과 상기 기판 사이에 연결되는 적어도 하나의 접지 선택 트랜지스터;
    상기 복수의 메모리 셀들의 상부에서 비트라인과 연결되는 제1 스트링 선택 트랜지스터;
    상기 복수의 메모리 셀들과 상기 제1 스트링 선택 트랜지스터 사이에 연결되는 제2 스트링 선택 트랜지스터; 및
    상기 복수의 메모리 셀들 중 적어도 하나의 데이터를 읽어오는 동안, 상기 제2 스트링 선택 트랜지스터에 제1 프로그램 전압을 입력하여 상기 제2 스트링 선택 트랜지스터의 문턱 전압을 조절하는 컨트롤러; 를 포함하는 메모리 장치.
  10. 기판 상에 수직하는 방향에서 서로 연결되는 복수의 상부 메모리 셀들, 및 상기 복수의 상부 메모리 셀들 상에 배치되는 상부 더미 메모리 셀을 포함하는 상부 메모리 영역; 및
    상기 복수의 상부 메모리 셀들과 채널 영역을 공유하는 복수의 하부 메모리 셀들, 및 상기 복수의 하부 메모리 셀들과 상기 복수의 상부 메모리 셀들 사이에 배치되는 중간 더미 메모리 셀을 포함하는 하부 메모리 영역; 을 포함하고,
    상기 복수의 상부 메모리 셀들 중 적어도 하나의 데이터를 읽어오는 동안 상기 상부 더미 메모리 셀에 입력되는 전압은 상기 중간 더미 메모리 셀에 입력되는 전압보다 크고,
    상기 복수의 하부 메모리 셀들 중 적어도 하나의 데이터를 읽어오는 동안 상기 상부 더미 메모리 셀에 입력되는 전압은 상기 중간 더미 메모리 셀에 입력되는 전압보다 작은 메모리 장치.
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