KR102665095B1 - 메모리 장치의 데이터 읽기 속도 향상 방법 - Google Patents
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Abstract
메모리 장치는 메모리 셀의 N 개의 행 및 이에 결합된 N 개의 워드 라인을 각각 포함한다. 상기 메모리 장치로부터 데이터를 읽는 방법은: 상기 n번째 워드 라인에 인접한 워드 라인에 제2 프리-펄스 전압(pre-pulse voltage)을 인가하면서 n번째 워드 라인에 제1 프리-펄스 전압을 인가하는 단계 - 상기 제2 프리-펄스 전압은 상기 제1 프리-펄스 전압을 초과하고, n은 범위 1에서 N까지의 정수임 - ; 상기 인접한 워드 라인 상의 상기 제2 프리-펄스 전압을 유지하면서 상기 n번째 워드 라인을 접지하는 단계; 상기 n번째 워드 라인 상의 전압을 시작 읽기 레벨로 풀링하는 단계; 및 상기 n번째 워드 라인 상의 전압이 상기 시작 읽기 레벨에 도달하기 전에, 상기 인접한 워드 라인 상의 전압을 제1 프리-펄스 전압으로 구동하는 단계를 포함한다.
Description
본 발명은 메모리에 관한 것으로, 특히 메모리 장치로부터 데이터를 읽는 속도를 향상시키는 방법에 관한 것이다.
비휘발성 메모리는 개인용 컴퓨터, 통신, 소비자 전자 제품 및 기타 데이터 저장 분야에서 광범위하게 사용되어 왔다. 전기적으로 소거 가능한 프로그래머블 읽기 전용 메모리(Electrically Erasable Programmable Read Only Memory, EEPROM)와 플래시 메모리는 가장 널리 사용되는 비휘발성 메모리이다.
일 실시예에 따라, 메모리 장치는 N 개의 메모리 셀 행과 이에 결합된 N 개의 워드 라인을 포함한다. 상기 방법은: 상기 n번째 워드 라인에 인접한 워드 라인에 제2 프리-펄스 전압(pre-pulse voltage)을 인가하면서 n번째 워드 라인에 제1 프리-펄스 전압을 인가하는 단계 - 상기 제2 프리-펄스 전압은 상기 제1 프리-펄스 전압을 초과하고, n은 범위 1에서 N까지의 정수임 - ; 상기 인접한 워드 라인 상의 상기 제2 프리-펄스 전압을 유지하면서 상기 n번째 워드 라인을 접지하는 단계; 상기 n번째 워드 라인 상의 전압을 시작 읽기 레벨로 풀링하는 단계; 및 상기 n번째 워드 라인 상의 전압이 상기 시작 읽기 레벨에 도달하기 전에, 상기 인접한 워드 라인 상의 전압을 제1 프리-펄스 전압으로 구동하는 단계를 포함한다.
다른 실시예에 따르면, 메모리 장치로부터 데이터를 읽는 방법이 개시된다. 메모리 장치는 N 개의 메모리 셀 행과 이에 결합된 N 개의 워드 라인을 포함한다. 상기 방법은: 상기 n번째 워드 라인에 인접한 워드 라인에 제2 프리-펄스 전압을 인가하면서 n번째 워드 라인에 제1 프리-펄스 전압을 인가하는 단계 - 상기 제2 프리-펄스 전압은 상기 제1 프리-펄스 전압을 초과하고, n은 범위 1에서 N까지의 정수임 - ;
상기 인접한 워드 라인 상의 상기 제2 프리-펄스 전압을 유지하면서 상기 n번째 워드 라인을 접지하는 단계; 및
상기 n번째 워드 라인 상의 전압을 시작 읽기 레벨로 풀링하면서 상기 인접한 워드 라인을 플로팅하는 단계
를 포함한다.
본 개시내용의 이들 및 다른 목적은 다양한 도면 및 도면에 예시된 바람직한 실시예의 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지 없이 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 2는 도 1의 NAND 플래시 회로(14)의 개략도이다.
도 3은 도 1의 메모리 장치에서 메모리 셀의 임계 전압 분포를 나타낸다.
도 4는 도 1의 메모리 장치에서 사용하기 위한 읽기 방법의 흐름도이다.
도 5는 도 4의 읽기 방법을 적용하여, 도 1의 메모리 장치의 선택된 신호들의 타이밍도이다.
도 6은 도 1의 메모리 장치에서 사용하기 위한 다른 읽기 방법의 흐름도이다.
도 7은 도 6의 읽기 방법을 적용하여, 도 1의 메모리 장치의 선택된 신호들의 타이밍도이다.
도 2는 도 1의 NAND 플래시 회로(14)의 개략도이다.
도 3은 도 1의 메모리 장치에서 메모리 셀의 임계 전압 분포를 나타낸다.
도 4는 도 1의 메모리 장치에서 사용하기 위한 읽기 방법의 흐름도이다.
도 5는 도 4의 읽기 방법을 적용하여, 도 1의 메모리 장치의 선택된 신호들의 타이밍도이다.
도 6은 도 1의 메모리 장치에서 사용하기 위한 다른 읽기 방법의 흐름도이다.
도 7은 도 6의 읽기 방법을 적용하여, 도 1의 메모리 장치의 선택된 신호들의 타이밍도이다.
본 발명의 실시예들은 2차원 NAND 플래시 장치를 참조하여 설명되지만, 본 발명의 실시예는 이러한 구성에 한정되지 않고 3차원 NAND 플래시 메모리 장치에도 적용될 수 있음을 이해할 것이다. 또한, 본 발명은 본 개시의 범위를 벗어남이 없이 다른 비휘발성 메모리 장치, 예를 들어 전기적으로 소거 가능한 프로그래머블 ROM(Electrically Erasable and Programmable ROM, EEPROM), NOR 플래시 메모리, 위상-변환 RAM(Phase-change RAM, PRAM), 자기 RAM(Magnetic RAM, MRAM), 저항성 RAM(Resistive RAM), 강유전성 RAM (Ferroelectric RAM, FRAM) 등에 적용 가능하다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(1)의 블록도이다. 메모리 장치(1)는 컨트롤러(10), 전압 생성 회로(11), 행 디코더(12), 열 디코더(13) 및 NAND 플래시 회로(14)를 포함할 수 있다. 컨트롤러(10)는 전압 생성 회로(11) 및 열 디코더(13)에 결합된다. 전압 생성 회로(11)는 행 디코더(12)에 결합된다. 행 디코더(12)는 스트링 선택 라인(string selective line, SSL), 워드 라인 WL(1) 내지 WL(N) 및 접지 선택 라인(ground selective line, GSL)을 통해 NAND 플래시 회로(14)에 결합될 수 있고, N은 양의 정수이고, 예를 들어 N=64이다. 열 디코더(13)는 비트 라인 BL(1) 내지 BL(P)를 통해 NAND 플래시 회로(14)에 결합될 수 있으며, P는 양의 정수이고, 예를 들어 P=8192이다. 행 디코더(12)는 읽기 동작 이전에 워드 라인 WL(1) 내지 WL(N)을 설정하는 데 필요한 시간을 줄일 수 있다.
컨트롤러(10)는 NAND 플래시 회로(14)에 저장하기 위한 데이터를 수신하고 NAND 플래시 회로(14)로부터 페치된 데이터를 전송하기 위해 외부 호스트와 통신할 수 있다. 컨트롤러(10)는 외부 호스트로부터 명령, 어드레스 또는 데이터를 수신할 수 있고, 열 어드레스 신호, 행 어드레스 신호 및 전압 제어 신호를 생성한다. 전압 생성 회로(11)는 컨트롤러(10)로부터의 전압 제어 신호에 응답하여 전압을 생성할 수 있다. 일부 실시예에서, 전압 생성 회로(11)는 읽기 동작에 사용하기 위한 읽기 레벨 및 프리-펄스 전압을 생성할 수 있다. 행 디코더(12)는 컨트롤러(10)로부터의 열 어드레스 신호에 응답하여 적절한 워드 라인 WL(n)을 선택하도록 동작하고, 전압 생성 회로(11)로부터의 다양한 전압을 선택 워드 라인 WL(n), 비선택 워드 라인 WL(1) 내지 WL(n-1), WL(n+1) 내지 WL(N), 읽기, 프로그램 또는 삭제 작업을 위한 스트링 선택 라인 SSL 및 접지 선택 라인 GSL에 제공하며, 여기서 n은 정수이고 1≤n≤N이다. 일부 실시예에서, 행 디코더(12)는 읽기 동작에서 읽기 레벨 및 프리-펄스 전압을 워드 라인 WL(1) 내지 WL(N)에 인가할 수 있다. 열 디코더(13)는 컨트롤러(10)로부터의 열 어드레스 신호에 응답하여 하나 이상의 비트 라인 BL(p)를 선택하도록 동작할 수 있으며, 여기서 p는 정수이고 1≤p≤P이다. 열 디코더(13)는 선택된 비트 라인 BL(p)로부터 전류를 검출하기 위해 감지 증폭기를 포함하여, NAND 플래시 회로(14)로부터 데이터를 읽기할 수 있다.
도 2는 도 1의 NAND 플래시 회로(14)의 개략도이다. NAND 플래시 회로(14)는 메모리 셀 C(1,1) 내지 C(P,N), 스트링 선택 셀 Tss(1) 내지 Tss(P) 및 접지 선택 셀 Tgs(1) 내지 Tgs(P)를 포함할 수 있다. 메모리 셀 C(1,1) 내지 C(P,N)은 각각의 워드 라인 WL(1) 내지 WL(N)에 결합된 N 개의 행 R(1) 내지 R(N)으로 배열될 수 있다. 읽기 동작에서 데이터는 메모리 셀 C(1,1) 내지 C(P,N)로부터 행 단위로 읽힐 수 있는데, 행(1)으로부터 행(N)으로 또는 행(N)으로부터 행(1)으로 읽힐 수 있다. 메모리 셀 C(1,1) 내지 C(P,N)은 플로팅 게이트 트랜지스터(floating-gate transistors) 또는 전하 트래핑 트랜지스터(charge-trapping transistors)일 수 있으며, 단일 레벨 셀 single-level cell, SLC) 타입, 다중 레벨 셀 multiple-level cell, MLC) 타입, 트리플 레벨 셀 triple-level cell, TLC) 타입, 쿼드 레벨 셀 quad-level cell, QLC) 타입, 펜타 레벨 셀(penta-level cell, PLC) 타입, 또는 상위 레벨(higher-level) 타입일 수 있다. 각각의 메모리 셀 C(p,n)은 Q 개의 가능한 상태 중 하나를 유지할 수 있으며, 여기서 Q는 2보다 크거나 같은 양의 정수이며, 예를 들어, QLC의 경우 Q=2, MLC의 경우 Q=4, TLC의 경우 Q=8, ALC의 경우 Q=16, PLC의 경우 Q=32이다. Q 개의 가능한 상태는 소거 상태 S(0) 및 프로그램 상태 S(1) 내지 S(Q-1)를 포함하며, 예를 들어 TLC의 8 개의 가능한 상태는 소거 상태 S(0) 및 프로그램 상태 S(1) 내지 S(7)을 포함할 수 있다.
메모리 셀 C(1,1) 내지 C(P,N), 스트링 선택 셀 Tss(1) 내지 Tss(P) 및 접지 선택 셀 Tgs(1) 내지 Tgs(P) 각각은 제어 단자, 제1 단자 및 제2 단자를 포함한다. 스트링 선택 라인(SSL)은 스트링 선택 셀 Tss(1) 내지 Tss(P)의 제어 단자에 결합되고, 비트 라인 BL(1) 내지 BL(P)은 스트링 선택 셀 Tss(1) 내지 Tss(P)의 제1 단자에 각각 결합될 수 있다. 워드 라인 WL(1) 내지 WL(N)은 제1 행의 메모리 셀 C(1,1) 내지 C(P,1)의 제어 단자 내지 N번째 행의 메모리 셀 C(1,N) 내지 C(P,N)의 제어 단자에 에 각각 결합되고, 메모리 셀 C(1,1) 내지 C(P,1)의 제1 단자는 스트링 선택 셀 Tss(1) 내지 Tss(P)의 제2 단자에 각각 결합될 수 있다. 접지 선택 라인(GSL)은 접지 선택 셀 Tgs(1) 내지 Tgs(P)의 제어 단자에 결합되고, 접지 선택 셀 Tgs(1) 내지 Tgs(P)의 제1 단자는 접지 선택 셀 Tgs(1) 내지 Tgs(P)에 각각 결합합 수 있다. 메모리 셀 C(1,N) 내지 C(P,N)의 제2 단자와 접지 선택 셀 Tgs(1) 내지 Tgs(P)의 제2 단자는 접지 단자에 결합될 수 있다. 접지 단자는 0V와 같은 접지 전압을 제공할 수 있다.
도 3은 소거 상태 S(0) 및 프로그램 상태 S(1) 내지 S(7)에 각각 대응하는 분포(distribution)(30 내지 37)를 포함하는 TLC의 8개 상태의 임계 전압 분포를 나타낸다. 프로그램 상태 S(1)은 가장 낮은 프로그램 상태이고 프로그램 상태 S(7)은 가장 높은 프로그램 상태이다. 읽기 동작에서, 읽기 레벨 Vr(1) 내지 Vr(Q-1)은 각각의 메모리 셀 C(p,n)에 유지된 상태를 읽기 위해 사용될 수 있다. 각각의 읽기 레벨 Vr(q)는 상태 S(q-1)의 임계 전압 분포의 최대 임계 전압과 상태 S(q)의 임계 전압 분포의 최소 임계 전압 사이에서 설정되어, 각 메모리 셀 C(p,n)의 상태를 구별할 수 있으며, 여기서 q는 정수이고 1≤q≤Q-1이다. 예를 들어, 읽기 레벨 Vr(1)은 소거 상태 S(0)의 분포(30)의 최대 임계 전압과 프로그램 상태 S(1)의 분포(31)의 최소 임계 전압 사이에서 -1.52V로 설정될 수 있다. 마찬가지로, 읽기 레벨 Vr(2)는 -0.81V로 설정될 수 있고, 읽기 레벨 Vr(3)은 -0.11V로 설정될 수 있고, 읽기 레벨 Vr(4)는 0.58V로 설정될 수 있고, 읽기 레벨 Vr(5)는 1.41V로 설정될 수 있고, 읽기 레벨 Vr(6)은 2.21V로 설정될 수 있고, 읽기 레벨 Vr(7)은 3.16V로 설정될 수 있다. 읽기 레벨 Vr(1)은 소거 상태 S(0)와 프로그램 상태 S(1)을 구별하는데 사용될 수 있다. 선택된 메모리 셀 C(p,n)의 제어 단자에 읽기 레벨 Vr(1)이 워드 라인 WL(n)을 통해 인가될 때, 선택된 메모리 셀 C(p,n)가 소거 상태에 있으면, 선택된 메모리 셀 C(p,n)이 턴온될 수 있고, 감지 증폭기는 미리 결정된 전류를 초과하는 전류를 검출할 수 있고; 선택된 메모리 셀 C(p,n)이 상위 프로그램 상태에 있으면, 선택된 메모리 셀 C(p,n)이 턴오프될 수 있고, 감지 증폭기는 미리 결정된 전류보다 작은 전류를 검출할 수 있다. 일부 실시예에서, 행 디코더(12)는 선택된 메모리 셀 C(p,n)의 상태가 식별될 수 있을 때까지 읽기 레벨 Vr(1) 내지 Vr(7)을 워드 라인(n)에 순차적으로 인가할 수 있다. 읽기 레벨(Vr(1)은 워드 라인(n)에 인가되는 제1 레벨일 수 있으며, 읽기 동작의 시작 읽기 레벨로 지칭될 수 있다.
일부 실시예에서, 프로그램 상태 S(1) 내지 S(7) 각각은 "상위 페이지(upper page)"로 지칭되는 최상위 비트, "중간 페이지(middle page)"로 지칭되는 중간 비트, 및 "하위 페이지(lower page)"라고 하는 최하위 비트를 포함한다. 특정 코딩 값이 분포의 다양한 상태에 할당될 수 있지만(예를 들어, 소거 상태 S(0)에 대해 '111', 프로그램 상태 S(1)에 대해 '110', 프로그램 상태 S(2)에 대해 '100', 프로그램 상태 S(3)에 대해 '000', 프로그램 상태 S(4)에 대해 '010', 프로그램 상태 S(5)에 대해 '011', 프로그램 상태 S(6)에 대해 '001', 및 프로그램 상태 S(7)에 대해 '101'), 본 개시의 범위 내에서 다른 코딩 방식이 또한 사용될 수 있다. 선택된 메모리 셀 C(p,n)은 하위 페이지, 중간 페이지 및 상위 페이지의 순서로 디코딩될 수 있다. 선택된 메모리 셀 C(p,n)의 하위 페이지를 디코딩하기 위해, 최하위 비트의 천이가 발생하는 읽기 레벨에서 디코딩 레벨이 설정될 수 있으며, 즉 읽기 레벨 Vr(1)에서 제1 디코딩 레벨이 설정될 수 있으며, 읽기 레벨 Vr(5)에서 제2 디코딩 레벨이 설정될 수 있다. 유사하게, 선택된 메모리 셀 C(p,n)의 중간 페이지를 디코딩하기 위해, 대응하는 디코딩 레벨은 중간 비트의 천이가 일어나는 읽기 레벨에서 설정될 수 있으며, 예를 들어, 제3 디코딩 레벨은 읽기 레벨 Vr(2)로서 설정될 수 있고, 제4 디코딩 레벨은 읽기 레벨 Vr(4)로서 설정될 수 있고, 제5 디코딩 레벨은 읽기 레벨 Vr(6)로서 설정될 수 있다. 선택된 메모리 셀 C(p,n)의 상위 페이지를 디코딩하기 위해, 대응하는 디코딩 레벨은 최상위 비트의 천이가 발생하는 읽기 레벨에서 설정될 수 있으며, 예를 들어, 제6 디코딩 레벨은 읽기 레벨 Vr(3)로서 설정될 수 있고, 제7 디코딩 레벨은 읽기 레벨 Vr(7)로서 설정될 수 있다. 선택된 메모리 셀 C(p,n)의 코딩 값은 워드 라인(n)에 제1 디코딩 레벨 내지 제7 리드 레벨의 선택적 조합을 적용함으로써 디코딩될 수 있다. 하위 페이지가 먼저 디코딩되므로, 제1 디코딩 레벨 또는 읽기 레벨(Vr(1)은 워드 라인(n)에 인가될 제1 레벨일 수 있으며, 읽기 동작의 시작 읽기 레벨로 지칭될 수 있다.
구체적으로, 읽기 동작에서, 스트링 선택 라인(SSL)은 공급 전압, 예를 들어 3V로 구동되어 스트링 선택 셀 Tss(1) 내지 Tss(P)를 턴온시킬 수 있고, 접지 선택 라인(GSL)은 공급 전압으로 구동되어 접지 선택 셀 Tgs(1) 내지 Tgs(P)를 턴온시킬 수 있고, 비선택 워드 라인은 읽기 패스 전압 Vread로 구동되고, 선택 워드 라인 W(n)은 읽기 레벨 Vr(q)로 구동될 수 있다. 읽기 패스 전압 Vread은 선택된 비트 라인 BL(p) 상의 모든 비선택 메모리 셀 C(p,1) 내지 C(p,n-1), C(p,n+1) 내지 C(p,N)이 턴온되는 것을 보장하기 위해 가장 높은 프로그램 상태에서 메모리 셀의 최대 임계 전압을 초과할 수 있어, 선택된 메모리 셀 C(p,n)의 상태만이 읽기 레벨 Vr(q)를 사용하여 결정되도록 남겨둔다. 도 3의 TLC의 경우, 읽기 패스 전압 Vread은 분포(37)의 최대 임계 전압을 초과할 수 있으며, 예를 들어, Vread는 4.5V일 수 있다.
읽기 동작에 앞서, 행 디코더(12)는 선택 워드 라인 WL(n) 및 비선택 워드 라인에 프리-펄스를 인가하여, 전하 공유에 의해 NAND 플래시 회로(14)의 각 셀 스트링의 메모리 셀의 채널에 전하를 재분배할 수 있으며, 이에 의해 각 셀 스트링의 메모리 셀의 채널에서 실질적으로 균일한 전하 분포를 확립하여, 읽기 교란의 레벨을 감소시키고, 데이터 신뢰성을 향상시킨다. 메모리 장치(1)는 도 4의 읽기 방법(400) 또는 도 6의 읽기 방법(600)을 수행하여 읽기 동작을 가속화한다.
읽기 방법(400)은 읽기 동작 이전에 선택 워드 라인 WL(n)을 설정하는 데 필요한 시간을 줄이기 위해 선택 워드 라인 WL(n)의 인접한 워드 라인으로부터의 신호 커플링을 적용하는 단계 S402 내지 S410을 포함한다. 단계 S402 내지 단계 S408은 읽기 동작 이전에 선택 워드 라인 WL(n) 및 인접한 워드 라인을 적절한 전압 레벨로 설정하는 데 사용된다. 단계 S410은 읽기 동작을 수행하기 위해 사용된다. 모든 합리적인 단계 변경 또는 조정은 본 개시내용의 범위 내에 있다. 단계 S402 내지 단계 S410은 다음과 같이 설명된다:
단계 S402: 행 디코더(12)는 n번째 워드 라인 WL(n)에 인접한 워드 라인에 제2 프리-펄스 전압 Vp2를 인가하면서 n번째 워드 라인 WL(n)에 제1 프리-펄스 전압 Vp1을 인가한다.
단계 S404: 행 디코더(12)는 인접한 워드 라인 상의 제2 프리-펄스 전압 Vp2를 유지하면서 n번째 워드 라인 WL(n)을 접지한다.
단계 S406: 행 디코더(12)는 n번째 워드 라인 W(n) 상의 전압을 시작 읽기 레벨로 풀링한다.
단계 S408: n번째 워드 라인 상의 전압이 시작 읽기 레벨에 도달하기 전에, 행 디코더(12)는 인접한 워드 라인 상의 전압을 제1 프리-펄스 전압 Vp1로 구동하고;
단계 S410: 읽기 동작에서, 행 디코더(12)는 인접한 워드 라인 상의 전압을 제1 프리-펄스 전압으로 유지하면서 n번째 워드 라인 상의 전압을 시작 읽기 레벨로부터 다음 읽기 레벨로 풀링한다.
단계 S402에서, 제2 프리-펄스 전압 Vp2는 제1 프리-펄스 전압(Vp1)을 미리 정해진 레벨만큼 초과할 수 있다. 미리 정해진 레벨은 컨트롤러(10)에 의해 조정될 수 있고 0.7V 미만일 수 있다. 제1 프리-펄스 전압 Vp1은 읽기 패스 전압 Vread과 실질적으로 동일할 수 있다. 제1 프리-펄스 전압 Vp1 및 제2 프리-펄스 전압 Vp2은 전압 생성 회로(11)에 의해 생성될 수 있다. 인접한 워드 라인은 (n-1)번째 워드 라인, (n+1)번째 워드 라인일 수 있으며, 둘 다 비선택 워드 라인의 일부 또는 전체이다. 예를 들어, 제1 워드 라인 WL(1)이 선택되는 경우, 인접한 워드 라인은 제2 워드 라인 WL(2), 모든 비선택 워드 라인 WL(2) 내지 WL(N) 또는 일부의 비선택 워드 라인, 예를 들어 워드 라인 WL(2) 및 WL(3)일 수 있다. 다른 예에서, 제2 워드 라인 WL(2)이 선택되는 경우, 인접한 워드 라인은 제1 워드 라인 WL(1), 제3 워드 라인(3) - 둘 다 제1 워드 라인 WL(1) 및 제3 워드 라인 WL(3)이다 - , 모든 비선택 워드 라인 WL(1), WL(3) 내지 WL(N), 또는 일부의 비선택 워드 라인, 예를 들어 워드 라인 WL(1), WL( 3) 및 WL(4)일 수 있다. 일부 실시예에서, 제2 프리-펄스 전압 Vp2이 비선택 워드 라인의 일부에 인가되면, 제1 프리-펄스 전압 Vp1이 비선택 워드 라인의 나머지 부분에 인가될 수 있다. 예를 들어, 워드 라인 WL(1), WL(3) 내지 WL(N)이 선택되지 않은 경우, 비선택 워드 라인 WL(1), WL(3) 및 비선택 워드 라인 WL(4) 내지 WL(N)에는 제1 프리-펄스 전압 Vp1이 인가될 수 있다. n번째 워드 라인 WL(n)에 인가되는 제1 프리-펄스 전압(Vp1) 및 인접한 워드 라인에 인가되는 제2 프리-펄스 전압 Vp2는 전하 공유에 의해 각 셀 스트링의 메모리 셀의 채널에 전하를 재분배할 수 있으므로 읽기 교란의 수준을 줄이고 데이터 신뢰성을 향상시킨다.
단계 S404에서 n번째 워드 라인 W(n)을 접지하고, 단계 S406에서 n번째 워드 라인 W(n)을 시작 읽기 레벨로 구동한다. 시작 읽기 레벨은 워드 라인 WL(n) 상의 선택된 메모리 셀의 상태를 결정하는 데 사용되는 제1 레벨일 수 있다. 일부 실시예에서, 시작 읽기 레벨은 가장 낮은 프로그램 상태를 읽기 위한 네거티브 전압 레벨일 수 있고, 예를 들어, 시작 읽기 레벨은 도 3에서 가장 낮은 프로그램 상태 S(1)을 읽기 위한 읽기 레벨 Vr(1)일 수 있다. 단계 S408에서, 선택된 워드 라인 WL(n)에 네거티브 커플링 전압을 유도하면서, 인접한 워드 라인을 더 낮은 제1 프리-펄스 전압 Vp1로 구동하여 인접한 워드 라인을 제1 프리-펄스 전압으로 설정함으로써 읽기 동작을 준비한다. 네거티브 커플링 전압은 선택 워드 라인 WL(n) 상의 전압 변화율을 가속화하여 선택 워드 라인 WL(n) 상의 전압을 시작 읽기 레벨로 구동하는 데 필요한 시간을 효과적으로 감소시킬 수 있다. 인접한 워드 라인을 더 낮은 제1 프리-펄스 전압(Vp1)으로 구동하는 동안, 행 인코더(12)는 선택 워드 라인 W(n)을 구동하거나 플로팅할 수 있다. 일부 실시예에서, 선택 워드 라인 W(n) 상의 전압이 시작 읽기 레벨에 도달하기 전에, 행 인코더(12)는 인접한 워드 라인을 제1 프리-펄스 전압으로 구동하면서 선택 워드 라인 W(n)을 시작 읽기 레벨로 구동할 수 있으므로, 행 인코더(12)로부터의 구동 및 인접한 워드 라인으로부터의 용량성 커플링 둘 다를 사용하여 선택 워드 라인 W(n)을 시작 읽기 레벨로 구동할 수 있다. 다른 실시예에서, 선택 워드 라인 W(n) 상의 전압이 시작 읽기 레벨에 도달하기 전에, 행 인코더(12)는 인접한 워드 라인을 제1 프리-펄스 전압으로 구동하면서 선택 워드 라인 W(n)을 플로팅할 수 있으므로, 인접한 워드 라인으로부터 용량성 커플링으로 선택 워드 라인 W(n)을 시작 읽기 레벨로 구동할 수 있도록 하고, 선택 워드 라인 W(n) 상의 전압이 시작 읽기 레벨에 도달하면, 행 인코더(12)는 시작 읽기 레벨에서 선택 워드 라인 W(n) 상의 전압을 시작 읽기 레벨로 유지하고 읽기 동작을 준비한다. 선택 워드 라인 WL(n) 상의 전압을 시작 읽기 레벨로 풀링할 때, 행 인코더(12)는 인접한 워드 라인을 제2 프리-펄스 전압 Vp2로부터 제1 프리-펄스 전압 Vp1로 시간 지연 없이 또는 일정 시간 지연 후 구동할 수 있다. 일부 실시예에서, 행 인코더(12)는 선택 워드 라인 WL(n) 상의 전압을 풀링한 직후 그 시간 지연 동안 인접한 워드 라인 상의 제2 프리-펄스 전압 Vp2를 유지하고, 그 시간 지연 후 인접한 워드 라인을 제2 프리-펄스 전압 Vp2로부터 제1 프리-펄스 전압 Vp1로 구동한다. 다른 실시예에서, 행 인코더(12)는 선택 워드 라인 WL(n) 상의 전압을 시작 읽기 레벨로 풀링하는 것과 실질적으로 동시에 인접한 워드 라인을 제2 프리-펄스 전압 Vp2로부터 제1 프리-펄스 전압 Vp1로 구동할 수 있다.
선택 워드 라인 W(n)이 시작 읽기 레벨로 설정되고, 비선택 워드 라인이 제1 프리-펄스 전압으로 설정된 후, 단계 S410에서, 로우 디코더(12)는 선택된 메모리 셀의 상태가 결정될 수 있을 때까지 선택 워드 라인 W(n)을 하나의 읽기 레벨로부터 다음 읽기 레벨로 순차적으로 구동할 수 있다. 예를 들어, 시작 읽기 레벨 이후의 다음 읽기 레벨은 도 3에서 가장 낮은 프로그램 상태 S(1)을 두 번째로 읽기 위한 읽기 레벨 Vr(2)일 수 있으며, 예를 들어, 읽기 레벨 Vr(2)는 -0.81V일 수 있다.
도 5는 읽기 방법(400)을 사용하는, 도 1의 메모리 장치(1)의 선택된 신호의 타이밍도이다. 선택된 신호는 워드 라인 WL(n) 및 인접한 워드 라인 WL(n-1), WL(n+1) 상의 신호를 포함한다. 워드 라인 WL(n)이 선택될 수 있고 인접한 워드 라인 WL(n-1), WL(n+1)이 선택되지 않을 수 있다. 메모리 장치(1)는 읽기 기간 Trd에서의 읽기 동작 이전에 셋업 기간 Tset에서 셋업 동작을 수행할 수 있다. 설정 기간 Tset는 시간 t1과 시간 t8 사이이며, 여기에서 선택 워드 라인 WL(n)과 비선택 워드 라인 WL(n-1), WL(n+1)이 읽기 동작을 위해 설정된다. 시간 t1 내지 시간 t2에서, 행 디코더(12)는 선택 워드 라인 WL(n) 및 비선택 워드 라인 WL(n-1), WL(n+1)을 접지 전압(예를 들어, 0V)으로부터 제1 프리 -펄스 전압 Vp1(예를 들어, 4.5V)으로 구동한다. 시간 t2 내지 시간 t3에서, 행 디코더(12)는 선택 워드 라인 WL(n)을 제1 프리-펄스 전압 Vp1로 유지하는 동안 비선택 워드 라인 WL(n-1), WL(n+1)을 제1 프리-펄스 전압 Vp1로부터 제2 프리-펄스 전압 Vp2(예를 들어, 5.2 V)으로 계속 구동한다. 제2 프리-펄스 전압 Vp2는 제1 프리-펄스 전압 Vp1을 전압차 Va만큼 초과하고, Va는 0.7V보다 작을 수 있다. 시간 t3 내지 시간 t4에서, 행 디코더(12)는 비선택 워드 라인 WL(n-1), WL(n+1)을 제2 프리-펄스 전압 Vp2로 유지하면서 선택 워드 라인 WL(n)을 제1 프리-펄스 전압 Vp1로부터 접지 전압으로 접지한다. 시간 t4 내지 시간 t5에서, 행 디코더(12)는 선택 워드 라인 WL(n)을 접지 전압으로 유지하고 비선택 워드 라인 WL(n-1), WL(n+1)을 제2 프리-펄스 전압 Vp2로 유지한다. 시간 t5 내지 시간 t6에서, 행 디코더(12)는 비선택 워드 라인 WL(n-1), WL(n+1)을 제2 프리-펄스 전압 Vp2로 유지하면서 선택 워드 라인 WL(n)을 접지 전압으로부터 시작 읽기 레벨 Vr(1)로 풀링한다. 시간 t6 내지 시간 t7에서, 행 디코더(12)는 비선택 워드 라인 WL(n-1), WL(n+1)을 제2 프리-펄스 전압 Vp2로부터 제1 프리-펄스 전압 Vp1로 구동한다. 시간 t6과 시간 t7 사이에서, 선택 워드 라인 WL(n)은 플로팅될 수 있거나 행 디코더(12)에 의해 구동될 수 있다. 플로팅되는 경우, 선택 워드 라인 WL(n)은 비선택 워드 라인 WL(n-1), WL(n+1) 상의 풀-다운 전압에 의해 유도된 네거티브 커플링 전압에 의해 시작 읽기 레벨 Vr(1)을 향해 계속 구동될 것이다. 행 디코더(12)에 의해 구동되는 경우, 선택 워드 라인 WL(n)은 행 디코더(12) 및 유도된 네거티브 커플링 전압 모두에 의해 시작 읽기 레벨 Vr(1)을 향해 계속 구동되어 시작 읽기 레벨 Vr(1)에 도달하는 데 필요한 시간을 감소시킬 것이다. 시간 t7 내지 시간 t8에서, 행 디코더(12)는 선택 워드 라인 WL(n)을 시작 읽기 레벨 Vr(1)로 유지하면서 제1 프리-펄스 전압 Vp1에 도달할 때까지 비선택 워드 라인 WL(n-1), WL(n+1)을 계속 구동한다. 이러한 방식으로, 메모리 장치(1)는 감소된 시간을 사용하여 선택 워드 라인 WL(n)을 시작 읽기 레벨 Vr(1)로 설정하고 비선택 워드 라인 WL(n-1), WL(n+1)을 제1 프리-펄스 전압 Vp1로 설정한다. 시간 t8 이후에, 메모리 장치(1)는 읽기 동작을 시작한다. 시간 t8 내지 시간 t9에서, 비선택 워드 라인 WL(n-1), WL(n+1) 상의 전압이 제1 프리-펄스 전압 Vp1에 도달하면 행 디코더(12)는 비선택 워드 라인 WL(n-1), WL(n+1)을 제1 프리-펄스 전압 Vp1로 계속 유지하며, 선택 워드 라인 WL(n)을 시작 읽기 레벨 Vr(1)에서 계속 유지한다. 시간 t9 내지 시간 t10에서, 행 디코더(12)는 선택 워드 라인 WL(n)을 시작 읽기 레벨 Vr(1)로부터 다음 읽기 레벨 Vr(2)로 구동한다. 시간 t10 후에, 행 디코더(12)는 선택 워드 라인 WL(n) 상의 하나 이상의 선택된 메모리 셀의 상태가 결정될 수 있을 때까지 선택 워드 라인 WL(n)을 하나의 읽기 레벨에서 다른 읽기 레벨로 계속 구동할 수 있다.
읽기 방법(600)은 읽기 동작 전에 선택 워드 라인 WL(n)을 설정하는 데 필요한 시간을 줄이기 위해 선택 워드 라인 WL(n)의 인접한 워드 라인으로부터의 신호 커플링을 적용하는 단계 S602 내지 S608을 포함한다. 단계 S602 내지 단계 S606은 읽기 동작 이전에 선택 워드 라인 WL(n) 및 인접한 워드 라인을 적절한 전압 레벨로 설정하는 데 사용된다. 단계 S608은 읽기 동작을 수행하는 데 사용된다. 모든 합리적인 단계 변경 또는 조정은 본 개시내용의 범위 내에 있다. 단계 S602 내지 단계 S608은 다음과 같이 설명된다:
단계 S602: 행 디코더(12)는 n번째 워드 라인 WL(n)에 인접한 워드 라인에 제2 프리-펄스 전압 Vp2를 인가하면서 n번째 워드 라인 WL(n)에 제1 프리-펄스 전압 Vp1을 인가한다.
단계 S604: 행 디코더(12)는 인접한 워드 라인 상의 제2 프리-펄스 전압 Vp2를 유지하면서 n번째 워드 라인 WL(n)을 접지한다.
단계 S606: 행 디코더(12)는 n번째 워드 라인 WL(n) 상의 전압을 시작 읽기 레벨로 풀링하면서 인접한 워드 라인을 플로팅한다.
단계 S608: 읽기 동작에서, 행 디코더(12)는 인접한 워드 라인 상의 전압을 제1 프리-펄스 전압 Vp1로 유지하면서 n번째 워드 라인 WL(n) 상의 전압을 시작 읽기 레벨로부터 다음 읽기 레벨로 풀링한다.
단계 S602, S604, S608은 단계 S402, S404, S410과 유사하다. 단계 S606에서 인접한 워드 라인은 플로팅 상태로 남아 있고 선택 워드 라인 WL(n) 상의 전압 변화에 의해 유도된 용량성 커플링 효과에 의해 그 인접한 워드 라인 상의 전압이 구동되어 인접한 워드 라인 상에서 전압 램프(voltage ramp)가 발생하여 인접한 워드 라인 상의 전압을 제1 프리-펄스 전압 Vp1로 변경한다. 일부 실시예에서, 행 디코더(12)가 선택 워드 라인 WL(n)을 네거티브 시작 읽기 레벨로 풀링할 때, 그에 상응해서 인접한 워드 라인 상에 네거티브 전압 변화가 유도될 것이며, 이는 인접한 워드 라인을 제2 프리- 펄스 전압 Vp2를 더 낮은 제1 프리-펄스 전압 Vp1로 낮춘다. 차례로, 인접한 워드 라인 상의 전압 램프는 선택 워드 라인 WL(n) 상의 전압 변화를 가속화하고 시작 읽기 레벨에 도달하는 데 필요한 시간을 줄이기 위해 선택 워드 라인 WL(n)에 커플링 전압을 생성한다.
도 7은 읽기 방법(600)을 사용하는, 도 1의 메모리 장치의 선택된 신호들의 타이밍도이다. 선택된 신호는 워드 라인 WL(n) 및 인접한 워드 라인 WL(n-1), WL(n+1) 상의 신호를 포함한다. 워드 라인 WL(n)이 선택될 수 있고 인접한 워드 라인 WL(n-1), WL(n+1)이 선택되지 않을 수 있다. 메모리 장치(1)는 읽기 기간 Trd에서 읽기 동작 이전에 셋업 기간 Tset에서 셋업 동작을 수행할 수 있다. 셋업 기간 Tset는 시간 t1과 시간 t6 사이이며, 선택 워드 라인 WL(n)과 비선택 워드 라인 WL(n-1), WL(n+1)이 읽기 동작을 위해 설정된다. 시간 t1과 시간 t5 사이에, 메모리 장치(1)는 도 5와 유사한 방식으로 동작한다. 시간 t5 내지 시간 t6에서, 행 디코더(12)는 선택 워드 라인 WL(n)을 접지 전압으로부터 시작 읽기 레벨 Vr(1)로 구동하고 비선택 워드 라인 WL(n-1), WL(n+1)을 플로팅시킨다. 비선택 워드 라인 WL(n-1), WL(n+1)과 선택 워드 라인 WL(n) 사이에 크로스 커플링이 발생할 수 있으며, 선택 워드 라인 WL(n)에 대한 전압 램프-다운은 비선택 워드 라인 WL(n-1), WL(n+1)에 대한 전압 램프-다운을 시작하게 하고, 비선택 워드 라인 WL(n-1), WL(n+1)에 대한 전압 램프-다운은 선택 워드 라인 WL(n)에 대해 더 가파른 전압 램프-다운을 유도하며, 접지 전압으로부터 시작 읽기 레벨 Vr(1)로 선택 워드 라인 WL(n)을 구동하는 데 걸리는 시간을 줄인다. 시간 t6 내지 시간 t7에서, 비선택 워드 라인 WL(n-1), WL(n+1) 상의 전압이 제1 프리-펄스 전압 Vp1에 도달하면 행 디코더(12)는 비선택 워드 라인 WL(n-1), WL(n+1)을 제1 프리-펄스 전압 Vp1로 계속 유지하고, 선택 워드 라인 WL(n) 상의 전압이 시작 읽기 레벨 Vr(1)에 도달하면, 행 디코더(12)는 선택 워드 라인 WL(n)을 시작 읽기 레벨 Vr(1)로 계속 유지한다. 이러한 방식으로, 메모리 장치(1)는 감소된 시간을 사용하여 선택 워드 라인 WL(n)을 시작 읽기 레벨 Vr(1)로 설정하고 비선택 워드 라인 WL(n-1), WL(n+1)을 제1 프리-펄스 전압 Vp1로 설정한다. 시간 t7 내지 시간 t8에서, 행 디코더(12)는 선택 워드 라인 WL(n)을 시작 읽기 레벨 Vr(1)로부터 다음 읽기 레벨 Vr(2)로 구동한다. 시간 t8 이후에, 행 디코더(12)는 선택 워드 라인 WL(n) 상의 하나 이상의 선택된 메모리 셀의 상태가 결정될 수 있을 때까지 선택 워드 라인 WL(n)을 하나의 읽기 레벨로부터 다른 읽기 레벨로 계속 구동할 수 있다.
메모리 장치(1) 및 읽기 방법(400, 600)은 선택 워드 라인의 인접한 워드 라인으로부터의 커플링 효과를 이용하여 선택 워드 라인을 증가된 속도로 시작 읽기 레벨로 구동하고, 선택 워드 라인을 감소된 시간을 사용하여 시작 읽기 레벨에 설정하여 읽기 동작 전에 선택 워드 라인을 설정하는 데 필요한 시간을 줄인다.
당업자는 본 개시내용의 교시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 관찰할 것이다. 따라서, 위의 개시내용은 첨부된 청구범위의 범위에 의해서만 제한되는 것으로 해석되어야 한다.
Claims (20)
- 메모리 장치의 동작 방법으로서, 상기 메모리 장치는 N개의 메모리 셀 행과 각각 이에 결합된 N개의 워드 라인을 포함하고, 상기 방법은,
n번째 워드 라인에 인접한 인접 워드 라인에 제2 프리-펄스 전압(pre-pulse voltage)을 인가하면서 상기 n번째 워드 라인에 제1 프리-펄스 전압을 인가하는 단계 - n은 범위 1에서 N까지의 정수임 -; 및
상기 n번째 워드 라인 상의 전압을 시작 전압 레벨(start read level)로 풀링하는 단계
를 포함하고,
상기 시작 전압 레벨은 네거티브 전압 레벨이고, 상기 n번째 워드 라인 상의 전압이 상기 시작 전압 레벨에 도달하기 전에, 상기 인접 워드 라인 상의 전압을 램프 다운(ramp down)하는 것을 특징으로 하는, 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 n번째 워드 라인 상의 전압이 상기 시작 전압 레벨에 도달하기 전에,
상기 인접 워드 라인 상의 전압을 램프 다운하면서 상기 n번째 워드 라인을 플로팅하는 단계
를 더 포함하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 n번째 워드 라인 상의 전압을 시작 전압 레벨로 풀링하면서 상기 인접 워드 라인 상에서 상기 제2 프리-펄스 전압을 유지하는 단계
를 더 포함하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 인접 워드 라인 상의 전압을 램프 다운하는 것은,
상기 n번째 워드 라인 상의 전압을 시작 전압 레벨로 풀링한 것으로부터 시간 지연 후에 상기 인접 워드 라인 상의 전압을 램프 다운하는 것
을 포함하는, 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 인접 워드 라인 상의 전압을 램프 다운하는 것은,
상기 n번째 워드 라인을 시작 전압 레벨로 풀링하는 것과 동시에 상기 인접 워드 라인 상의 전압을 램프 다운하는 것
을 포함하는, 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 인접 워드 라인은 (n-1)번째 워드 라인이거나 상기 인접 워드 라인은 (n+1)번째 워드 라인인, 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 n번째 워드 라인 상의 전압을 시작 전압 레벨로 풀링하기 전에,
상기 인접 워드 라인 상에 상기 제2 프리-펄스 전압을 유지하면서 상기 n번째 워드 라인을 접지하는, 메모리 장치의 동작 방법. - 제1항에 있어서,
동작에서, 상기 제1 프리-펄스 전압에서 상기 인접 워드 라인 상의 전압을 유지하면서 상기 시작 전압 레벨에서 다음 전압 레벨로 상기 n번째 워드 라인 상의 전압을 풀링하는 단계
를 더 포함하는 메모리 장치의 동작 방법. - 제8항에 있어서,
상기 제1 프리-펄스 전압은 상기 다음 전압 레벨을 초과하는, 메모리 장치의 동작 방법. - 메모리 장치의 동작 방법으로서, 상기 메모리 장치는 N개의 메모리 셀 행과 각각 이에 결합된 N개의 워드 라인을 포함하고, 상기 방법은,
n번째 워드 라인에 인접한 인접 워드 라인에 제2 프리-펄스 전압을 인가하면서 상기 n번째 워드 라인에 제1 프리-펄스 전압을 인가하는 단계 - 상기 제2 프리-펄스 전압은 상기 제1 프리-펄스 전압을 초과하고, n은 범위 1에서 N까지의 정수임 -; 및
상기 인접 워드 라인 상에서 상기 제2 프리-펄스 전압을 유지하면서 상기 n번째 워드 라인을 접지하는 단계
를 포함하고,
상기 n번째 워드 라인 상의 전압을 시작 전압 레벨(start read level)로 풀링하면서 상기 인접 워드 라인을 플로팅하고, 상기 시작 전압 레벨은 네거티브 전압인 것을 특징으로 하는, 메모리 장치의 동작 방법. - 제10항에 있어서,
상기 인접 워드 라인은 (n-1)번째 워드 라인이거나 (n+1)번째 워드 라인인, 메모리 장치의 동작 방법. - 제10항에 있어서,
상기 시작 전압 레벨은 네거티브 전압 레벨인, 메모리 장치의 동작 방법. - 제10항에 있어서,
동작에서, 상기 제1 프리-펄스 전압에서 상기 인접 워드 라인 상의 전압을 유지하면서 상기 시작 전압 레벨에서 다음 전압 레벨로 상기 n번째 워드 라인 상의 전압을 풀링하는 단계
를 더 포함하는 메모리 장치의 동작 방법. - 제13항에 있어서,
상기 제1 프리-펄스 전압은 상기 다음 전압 레벨을 초과하는, 메모리 장치의 동작 방법. - 메모리 장치로서,
N개의 메모리 셀 행과 이에 결합된 N개의 워드 라인, 상기 메모리 셀에 결합된 컨트롤러를 포함하고,
상기 컨트롤러는 제1항 내지 제14항 중 어느 한 항에 따른 방법을 수행하도록 구성되는 것을 특징으로 하는, 메모리 장치. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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