KR101218896B1 - 불휘발성 메모리 장치 및 이의 프로그램 검증 방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 장치 및 이의 프로그램 검증 방법에 관한 것으로, 메모리 셀 어레이의 선택된 메모리 셀과 연결된 워드라인에 제1 프로그램 검증 전압을 인가하는 단계와, 제1 센싱 신호에 따라 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하는 단계와, 상기 제1 프로그램 검증 전압보다 높은 제2 프로그램 검증 전압을 상기 워드라인에 인가하는 단계, 및 상기 제1 센싱 신호보다 낮은 제2 센싱 신호에 따라 상기 비트라인의 전위를 센싱하는 단계를 포함한다.

Description

불휘발성 메모리 장치 및 이의 프로그램 검증 방법{A non volatile memory device and method of verifying program thereof}
본 발명은 불휘발성 메모리 장치 및 이의 프로그램 검증 방법에 관한 것으로, 특히 메모리 셀의 문턱 전압 분포를 개선할 수 있는 불휘발성 메모리 장치 및 이의 프로그램 검증 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고, 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리(volatile memory)가 있고, 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(non volatile memory)가 있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
상기와 같이 불휘발성 메모리 장치를 프로그램 검증 방법에 있어서, 불휘발성 메모리 장치의 프로그램 검증 동작은 시간을 감소시키기 위하여 다수의 검증 동작을 연속적으로 실행함으로써 검증 동작 중간의 비트라인 프리차지 시간을 스킵한다. 그러나 상술한 프로그램 검증 방법을 사용할 경우 메모리 셀의 프로그램 상태에 따라 검증 시점이 서로 다르다. 이로 인해 페이지 버퍼를 이용하여 비트라인의 전위를 센싱할 때 이벨류에이션 구간의 시간 차이에 따라 마진이 서로 다르게 되어 문턱 전압 분포가 넓어지는 문제점이 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 장치의 프로그램 검증 동작시 다수의 검증 전압을 순차적으로 사용하여 메모리 셀의 문턱 전압 값을 센싱할 때, 비트라인 전위를 센싱하기 위한 센싱 신호의 전위 레벨을 검증 전압이 변경될 때마다 점차 낮은 전위로 인가함으로써, 비트라인 센싱 커런트를 일정하게 유지하여 문턱 전압 분포 폭이 넓어지는 것을 방지할 수 있는 불휘발성 메모리 장치 및 이의 프로그램 검증 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 장치는 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 워드라인에 동작 전압을 인가하는 전압 제공부와, 상기 다수의 메모리 셀들과 비트라인을 통해 연결되는 페이지 버퍼부, 및 상기 페이지 버퍼부의 동작 및 상기 전압 제공부의 동작을 제어하기 위한 제어부를 포함하며, 상기 제어부는 프로그램 검증 동작시 상기 전압 제공부가 상기 메모리 셀 어레이에 순차적으로 다수의 검증 전압을 출력하도록 제어하고, 상기 페이지 버퍼부가 상기 비트라인의 전위를 센싱하도록 비트라인 센싱 신호를 출력하되, 상기 비트라인 센싱 신호는 상기 다수의 검증 전압이 변경될 때마다 점차 낮은 전위로 생성된다.
상기 제어부는 상기 다수의 검증 전압이 변경될 때마다 상기 비트라인 센싱 신호가 활성화되는 타이밍을 조절하여 상기 비트라인의 이벨류에이션 구간의 시간을 제어한다.
본 발명의 일실시 예에 따른 불휘발성 메모리 장치의 프로그램 검증 방법은 메모리 셀 어레이의 선택된 메모리 셀과 연결된 워드라인에 제1 프로그램 검증 전압을 인가하는 단계와, 제1 센싱 신호에 따라 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하는 단계와, 상기 제1 프로그램 검증 전압보다 높은 제2 프로그램 검증 전압을 상기 워드라인에 인가하는 단계, 및 상기 제1 센싱 신호보다 낮은 제2 센싱 신호에 따라 상기 비트라인의 전위를 센싱하는 단계를 포함한다.
상기 제2 프로그램 검증 전압보다 높은 제3 프로그램 검증 전압을 상기 워드라인에 인가하는 단계, 및 상기 제2 센싱 신호보다 낮은 제3 센싱 신호에 따라 상기 비트라인의 전위를 센싱하는 단계를 더 포함한다.
상기 비트라인 전위를 센싱하는 단계는 상기 제1 센싱 신호 또는 상기 제2 센싱 신호에 응답하여 상기 비트라인과 페이지 버퍼 내의 센싱 노드를 연결하여 상기 비트라인 전위를 센싱한다.
상기 제1 센싱 신호를 인가하기 이전에, 상기 비트라인을 하이 레벨로 프리차지하는 단계를 더 포함한다.
본 발명의 일실시 예에 따르면, 불휘발성 메모리 장치의 프로그램 검증 동작시 다수의 검증 전압을 순차적으로 사용하여 메모리 셀의 문턱 전압 값을 센싱할 때, 비트라인 전위를 센싱하기 위한 센싱 신호의 전위 레벨을 검증 전압이 변경될 때마다 점차 낮은 전위로 인가함으로써, 비트라인 센싱 커런트를 일정하게 유지하여 문턱 전압 분포 폭이 넓어지는 것을 방지할 수 있다. 또한 다수의 검증 전압을 사용한 검증 동작시 각 검증 동작의 이벨류에이션 구간 길이를 조절하여 비트라인 센싱 커런트를 일정하게 유지함으로써 문턱 전압 분포 폭이 넓어지는 것을 방지할 수 있다.
도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 1b는 도 1a의 페이지 버퍼의 일부 회로도이다.
도 2는 일반적은 불휘발성 메모리 장치 중 문턱 전압 분포에 따른 데이터 값을 나타내는 문턱 전압 분포도이다.
도 3a 내지 도 3e는 본 발명의 일실시 예에 따른 프로그램 검증 동작시 셀의 프로그램 상태에 따라 인가되는 프로그램 검증 전압을 나타내는 전압 파형도이다.
도 4는 비트라인 선택부의 트랜지스터에 인가되는 게이트 전압과 트랜지스터를 통해 흐르는 전류 관계를 나타내는 그래프이다.
도 5a 및 도 5b는 제1 상태(A)에서 제4 상태(D)로 프로그램할 때 검증 및 독출 동작시의 문턱 전압 분표 변화를 비교하기 위한 문턱 전압 분포도이다.
도 6a, 6b 및 6c는 본 발명의 일실시 예에 따른 검증 전압 인가시의 비트라인 선택 전압의 타이밍 및 신호의 전위를 나타내는 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 플래시 메모리 소자의 구조를 나타낸 블록도이다.
도 1a를 참조하면, 플래시 메모리 소자(100)는 메모리 셀 어레이(110)와, 페이지 버퍼부(120)와, Y 디코더(130)와, X 디코더(140)와 전압 제공부(150) 및 제어부(160)를 포함한다.
메모리 셀 어레이(110)는 데이터 저장을 위한 메모리 셀들이 워드라인(WL)과 비트라인(BL)으로 구성되어 있고, 페이지 버퍼부(120)는 메모리 셀 어레이(110)의 비트라인 연결되는 다수의 페이지 버퍼들을 포함한다.
Y 디코더(130)는 제어부(160)의 제어신호에 의해 상기 페이지 버퍼부(120)의 페이지 버퍼들에 데이터 입출력 경로를 제공한다. 그리고 X 디코더(150)는 제어부(160)의 제어신호에 의해 메모리 셀 어레이(110)의 워드라인을 선택한다.
또한 전압 제공부(150)는 제어부(160)의 제어에 따라 동작 전압을 생성하고, 생성된 동작 전압을 상기 X 디코더(140)를 통해 메모리 셀 어레이(110)의 워드라인에 제공하거나, 페이지 버퍼들에 제공한다. 상기 전압 제공부(150)는 ISPP(Incremental Step Pulse Programming) 방식으로 시작 전압과 설정된 스텝 전압에 의해 프로그램 전압을 생성하여 제공한다. 이때 시작전압과, 상기 스텝 전압은 상기 제어부(160)에 의해 다양하게 변경이 가능하다.
제어부(160)는 상기 메모리 셀 어레이(110)와 페이지 버퍼부(120)와 Y 디코더(130)와 X 디코더(150) 및 전압 제공부(150)를 제어한다.
도 1b는 도 1a의 페이지 버퍼의 일부 회로도이다.
도 1b를 참조하면, 페이지 버퍼부(120)에 복수개로 포함되는 페이지 버퍼(121)는 비트라인 선택부(122)와, 프리차지부(123)와, 래치부(124) 및 검증부(125)를 포함한다.
비트라인 선택부(122)는 메모리 셀 어레이(110)의 메모리 셀 스트링에 연결되는 비트라인과, 센싱노드(SO)를 제어신호에 의해 연결한다. 또한 비트라인 선택부(122)는 제어신호의 전압 레벨 및 활성화되는 타이밍을 변경하여 이벨류에이션 구간에서의 센싱 마진을 제어할 수 있다. 일반적으로 비트라인 선택부는 이븐 비트라인(Even Bit Line)과 오드 비트라인(Odd Bit Line)으로 구성되는 한 쌍의 비트라인 중에서 제어신호에 의해 하나의 비트라인과 센싱노드(SO)를 연결한다. 본 발명의 실시 예에서는 하나의 비트라인에 연결된 부분만을 도시하였다.
프리차지부(123)는 센싱노드(SO)를 프리차지하고, 래치부(124)는 메모리 셀에 프로그램할 데이터를 저장하고, 센싱노드(SO)를 통해 전달하거나, 메모리 셀에 저장된 데이터를 센싱노드(SO)를 통해 독출 하여 저장한 후 외부로 출력한다.
그리고 검증부(125)는 선택된 메모리 셀에 프로그램이 완료되었는지 여부를 상기 래치부(124)에 래치된 데이터 상태에 의해 판단하고, 검증 신호를 출력한다.
비트라인 선택부(122)는 제 1 NMOS 트랜지스터(N1)를 포함하고, 프리차지부(123)는 PMOS 트랜지스터(P)를 포함한다. 그리고 래치부(124)는 제 2 내지 제 8 NMOS 트랜지스터(N2 내지 N8)와, 제 1 내지 제 4 인버터(IN1 내지 IN4)를 포함한다.
비트라인 선택부(122)의 제 1 NMOS 트랜지스터(N1)는 비트라인과 센싱노드(SO) 사이에 연결되어 있으며, 비트라인 선택 신호(Bit Select Line; BSL)에 의해 동작한다.
그리고 PMOS 트랜지스터(P)는 전원전압을 센싱노드(SO)로 인가하기 위해 프리차지 제어신호(PRECHb)에 의해 동작한다. 제 2 NMOS 트랜지스터(N2)는 센싱 노드와 노드(Q1) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 1 프로그램 신호(PGM1)가 입력된다.
제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)는 노드(Q1_N)와 접지노드 사이에 직렬로 연결된다. 제 3 NMOS 트랜지스터(N3)의 게이트는 센싱노드(SO)에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 1 독출 신호(READ_1)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 노드(Q1)와 데이터 출력 노드(DATA)에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 데이터 출력 신호(DATA_O)가 입력된다. 제 1 및 제 2 인버터(IN1, IN2)는 제 1 래치(L1)로 구성되어 노드(Q1)와 노드(Q1_N) 사이에 연결된다.
제 6 NMOS 트랜지스터(N6)는 센싱노드(SO)와 노드(Q2)사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 2 프로그램 신호(PGM2)가 입력된다. 제 7 및 제 8 NMOS 트랜지스터(N7, N8)는 노드(Q2_N)와 접지노드 사이에 직렬로 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트는 센싱노드(SO)에 연결된다. 그리고 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 2 독출신호(READ_2)가 입력된다.
제 3 및 제 4 인버터(IN3, IN4)는 제 2 래치(L2)를 구성하여 노드(Q2)와 노드(Q2_N) 사이에 연결된다.
한편, 메모리 셀 어레이(110)는 다수의 비트라인들이 포함되는데, 각각의 비트라인들은 메모리 셀 스트링에 연결된다.
각각의 메모리 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor)와 소오스 선택 트랜지스터(Source Select Transistor)와, 상기 드레인 선택 트랜지스터와 소오스 선택 트랜지스터의 사이에 직렬로 연결되는 다수의 메모리 셀들로 구성된다. 이때 비트라인은 드레인 선택 트랜지스터의 드레인단에 연결된다.
메모리 셀 스트링의 메모리 셀들의 게이트에는 각각 워드라인(WL)이 연결되고, 드레인 선택 트랜지스터의 게이트에는 드레인 선택 신호(Drain Select Line)가 입력된다. 그리고 소오스 선택 트랜지스터의 게이트에는 소오스 선택 신호(Source Select Line)가 입력된다.
현재 플래시 메모리 소자는 프로그램 검증 동작을 통해 메모리 셀의 문턱전압 분포의 폭을 보다 좁게 만들기 위해서 더블 검증 방법을 사용한다.
상기 도 1b의 페이지 버퍼(121)를 참조하여 더블 검증 방법을 설명하면 다음과 같다.
프로그램 펄스에 의해 선택된 메모리 셀에 프로그램을 수행한 이후에 검증을 위해서는 먼저 프리차지부(123)에 의해 센싱노드(SO)가 전원전압 레벨로 프리차지되고, 이후에 비트라인 선택 신호(BSL)를 제 1 전압(V1)으로 인가하여 비트라인을 프리차지시킨다.
비트라인을 프리차지시킨 이후에는, 드레인 선택 신호와 소오스 선택 신호(DSL, SSL)를 하이 레벨로 인가하여 드레인 선택 트랜지스터와 소오스 선택 트랜지스터를 턴온 시킨다. 이때 첫 번째 프로그램 검증을 위해 선택되는 메모리 셀의 워드라인에는 제 1 검증 전압이 인가되고, 나머지 워드라인에는 패스 전압이 인가된 상태이다.
상기 드레인 선택 트랜지스터와 소오스 선택 트랜지스터를 턴온 시킨 상태로 일정시간동안 메모리 셀의 프로그램 상태에 따른 비트라인 전압 변경을 위한 이벨류에이션(Evaluation) 구간이 주어진다. 이때 비트라인 선택 신호(BSL)는 0V의 전압 레벨로 인가하여 제 1 NMOS 트랜지스터(N1)가 턴오프 상태가 되도록 한다.
만약 선택된 메모리 셀이 프로그램이 되어 있다면, 상기 제 1 검증 전압보다 메모리 셀의 문턱전압이 높은 상태이므로 메모리 셀은 턴오프 상태를 유지하고, 비트라인의 전압은 프리차지 전압을 거의 유지하고 있다.
또한 선택된 메모리 셀이 프로그램되지 않은 상태라면, 상기 제 1 검증전압보다 메모리 셀의 문턱전압이 낮은 상태이므로 메모리 셀이 턴 온 되고, 비트라인에 프리차지된 전압은 소오스 선택 트랜지스터를 통해 디스차지 된다.
상기 감정 시간 이후에는, 비트라인 선택 신호(BSL)를 제 2 전압(V2)레벨로 인가하고, 상기 래치부(124)의 제 2 래치(L2)의 노드(Q2)로 그 결과를 읽어온다.
이후에 비트라인에 프리차지되어 있던 전압은 디스차지 되고, 페이지 버퍼의 데이터 초기화를 수행한 후, 두 번째 검증을 진행한다. 두 번째 검증 동작은 비트라인의 프리차지와, 감정 시간, 독출 동작 등이 첫 번째 검증 동작과 동일하게 진행되며 다만 선택된 메모리 셀에 워드라인에 상기 제 1 검증전압보다 높은 제 2 검증전압이 인가된다.
상기 더블 검증은 프로그램하는 메모리 셀의 프로그램 속도에 따라 세 가지로 메모리 셀의 종류를 구분하고, 각각의 종류에 대해 프로그램 방식을 다르게 적용하기 위해 실시하는 것으로 빠르게 프로그램되는 셀들과, 중간 속도로 프로그램되는 셀들, 그리고 느리게 프로그램되는 셀들로 나누어 각각에 대해 프로그램 전압 제어를 한다.
즉, 더블 검증의 결과 가장 빠르게 프로그램 셀들에 속하는 경우에는 이후의 프로그램을 중단하도록 프로그램 방지(inhibit)시키고, 중간 속도로 프로그램되는 셀들은 현재 적용하고 있는 ISPP 스텝 전압보다 작은 전압 스텝을 적용하여 이후의 프로그램을 진행하도록 하며, 느린 속도로 프로그램되는 셀들은 현재 적용하고 있는 ISPP 스텝보다 큰 전압 스텝을 적용하여 이후의 프로그램을 진행하도록 제어한다.
도 2는 일반적은 불휘발성 메모리 장치 중 문턱 전압 분포에 따른 데이터 값을 나타내는 문턱 전압 분포도이다.
도 2를 참조하면, 불휘발성 메모리 장치는 프로그램 상태에 따라 다수의 문턱 전압 분포(A 내지 D)를 갖으며, 각 문턱 전압 분포에 대응하는 데이터 값을 갖는다.(예를 들어 C의 문턱 전압 분포는 데이터 값"00"에 대응)
도 3a 내지 도 3e는 본 발명의 일실시 예에 따른 프로그램 검증 동작시 셀의 프로그램 상태에 따라 인가되는 프로그램 검증 전압을 나타내는 전압 파형도이다.
도 3a 내지 도 3e를 참조하면, 프로그램 동작에 따라 다수의 검증 동작을 선택적으로 실행하여 메모리 셀을 검증한다.
예를 들어 소거 상태인 A 상태("11")에서 B 상태("01")로 프로그램하는 경우, 도 3a, 도 3b, 도 3e에 도시된 프로그램 검증 전압을 사용하여 프로그램 검증 동작을 실시한다. 이때, 도 3a, 도 3b, 도 3e에 도시된 프로그램 검증 전압을 사용하여 프로그램 검증 동작은 모두 동일한 시간에 페이지 버퍼를 이용하여 비트라인의 전위를 센싱한다. 또한 제1 검증 전압(V1', V1)과 제2 검증 전압(V2', V2) 및 제3 검증 전압(V3)을 연속적으로 인가함으로써, 프로그램 검증 시간을 단축할 수 있다. 즉, 제1 검증 전압(V1', V1)을 인가한 후, 비트라인 디스차지 및 비트라인 프리차지 구간을 스킵하고 바로 제2 검증 전압(V2', V2)을 인가하고, 제2 검증 전압(V2', V2)을 인가한 후, 비트라인 프리차지 구간을 스킵하고 바로 제3 검증 전압(V3)을 인가한다. A 상태("11")에서 B 상태("01")로 프로그램하는 경우 상술한 도 3a, 도 3b, 도 3e에 도시된 프로그램 검증 전압을 사용하는 프로그램 검증 동작 중 어느 하나를 선택하여 진행할 수 있으며 상술한 프로그램 검증 동작은 모두 동일한 시간의 이벨류에이션 구간 및 센싱 타이밍을 갖는다. 따라서 센싱 마진이 일정하다.
A 상태("11")에서 C 상태("00")로 프로그램하는 경우, B 상태("01")를 검증하기 위한 검증 동작(도 3a)과 C 상태("00")를 함께 검증하는 검증 동작(도 3b), C 상태("00")와 D 상태("10")를 함께 검증하는 검증 동작(도 3c)을 실시한다. 만약 데이터가 랜덤 방식으로 입력된 경우, 도 3e에 도시된 검증 전압을 사용한 검증 동작을 실시한다. 이 경우 A 상태("11")에서 D 상태("10")로 프로그램하는 경우 도 3c, 도 3d 및 도 3e에 도시된 검증 방법을 사용할 수 있다. 그러나 상술한 검증 동작들은 각 검증 동작 마다 비트라인을 센싱하는 타이밍 및 비트라인의 이벨류에이션 구간의 시간이 서로 다르다. 따라서 셀의 문턱 전압을 센싱하는 타이밍이 달라지게 되어 문턱 전압 분포가 넓어지는 문제점이 발생한다.
도 4는 비트라인 선택부의 트랜지스터에 인가되는 게이트 전압과 트랜지스터를 통해 흐르는 전류 관계를 나타내는 그래프이다.
도 4를 참조하면, 도 3a 내지 도 3e의 검증 동작들은 검증 전압의 전위 레벨은 서로 동일하나, 검증 전압이 인가되는 시점이 서로 상이하게 되어 도 5와 같이 센싱되는 전류 레벨이 서로 다르다.
도 5a 및 도 5b는 제1 상태(A)에서 제4 상태(D)로 프로그램할 때 검증 및 독출 동작시의 문턱 전압 분표 변화를 비교하기 위한 문턱 전압 분포도이다.
도 5a 및 도 5b를 참조하면, 소거 상태인 A 상태("11")에서 C 상태("00")로 프로그램하거나 D 상태("10")로 프로그램할 경우 서로 다른 검증 동작 방법을 사용한다. 이러한 차이점으로 인해 검증 동작시 비트라인을 센싱하는 시점이 변화하고, 센싱되는 커런트의 값이 상이하게 되어 독출 동작시 문턱 전압 분포가 넓어지는 문제점이 발생할 수 있다.
도 6a, 6b 및 6c는 본 발명의 일실시 예에 따른 검증 전압 인가시의 비트라인 선택 전압의 타이밍 및 신호의 전위를 나타내는 파형도이다.
도 1b, 도 6a, 6b 및 6c을 참조하여 본 발명의 실시 예에 따른 프로그램 검증 동작을 상세히 설명하면 다음과 같다.
먼저 도 6a에 도시된 제2 검증 전압(PV2' 및 PV2)과 제3 검증 전압(PV3)을 연속적으로 인가하는 더블 검증 방법을 설명하면 다음과 같다.
먼저 로우 레벨의 프리차지 신호(PRECHb)가 프리차지부(123)에 인가되어 센싱노드(SO)를 하이 레벨로 프리차지한다. 또한 V1 전위 레벨을 갖는 비트라인 선택 신호(BSL)가 일정시간 동안 인가되어 센싱노드(SO)를 통해 메모리 셀 어레이(110)와 연결된 비트라인을 프리차지한다. 이때, 선택된 메모리 셀(예를 들어 워드라인(WL<30>)과 연결된 메모리 셀)의 워드라인(WL<30>)에 제2 검증 전압(V2')을 인가한다.
이 후, 비트라인 선택 신호(BSL)가 로우 레벨로 천이되어 센싱노드(SO)와 비트라인의 연결을 차단한다. 소오스 선택 신호(SSL)가 하이 레벨로 인가되어 메모리 셀 어레이(110)는 접지 전원(Vss)과 연결된다. 이에 선택된 메모리 셀(예를 들어 워드라인(WL<30>)과 연결된 메모리 셀)은 제2 검증 전압(PV2')에 응답하여 턴온 또는 턴오프되어 하이 레벨의 비트라인 전위가 디스차지되거나 유지된다. 이 후, 일정 시간의 이벨류에이션 구간이 지난 후, V2 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가한다. 이때 V2 전위 레벨은 V1 전위 레벨보다 낮은 것이 바람직하다. 이로 인하여 비트라인과 센싱노드(SO)가 연결되어 비트라인 전위를 센싱한다. 이 후, 제2 검증 전압(PV2') 대신 제2 검증 전압(PV2)을 워드라인(WL<30>)에 인가하고 V2 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가하여 센싱 동작을 실시한다.
제2 검증 전압(PV2' 및 PV2)을 이용한 검증 동작 후, 제3 검증 전압(PV3)을 이용한 검증 동작을 실시한다. 이때 제2 검증 전압(PV2' 및 PV2)을 이용한 검증 동작 후 제3 검증 전압(PV3)을 이용한 검증 동작을 실시하기 전에 비트라인 디스차지 및 비트라인 프리차지 동작을 스킵함으로써, 검증 동작의 속도를 개선할 수 있다. 선택된 메모리 셀의 워드라인(WL<30>)에 제3 검증 전압(PV3)을 인가한 상태에서, V2' 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가하여 센싱 동작을 실시한다. 이때 V2' 전위 레벨은 V2 레벨로다 낮은 것이 바람직하다. 이는 비트라인 프리차지 동작을 스킵함으로써, 비트라인 전위가 누설 전류등으로 점차 낮아지는 것을 보상하기 위하여 V2 레벨로다 낮은 V2' 전위 레벨을 사용하는 것이 바람직하다.
도 6b에 도시된 제3 검증 전압(PV3)을 인가하는 검증 방법을 설명하면 다음과 같다.
먼저 로우 레벨의 프리차지 신호(PRECHb)가 프리차지부(123)에 인가되어 센싱노드(SO)를 하이 레벨로 프리차지한다. 또한 V1 전위 레벨을 갖는 비트라인 선택 신호(BSL)가 일정시간 동안 인가되어 센싱노드(SO)를 통해 메모리 셀 어레이(110)와 연결된 비트라인을 프리차지한다. 이때, 선택된 메모리 셀(예를 들어 워드라인(WL<30>)과 연결된 메모리 셀)의 워드라인(WL<30>)에 제3 검증 전압(V3)을 인가한다.
이 후, 비트라인 선택 신호(BSL)가 로우 레벨로 천이되어 센싱노드(SO)와 비트라인의 연결을 차단한다. 소오스 선택 신호(SSL)가 하이 레벨로 인가되어 메모리 셀 어레이(110)는 접지 전원(Vss)과 연결된다. 이에 선택된 메모리 셀(예를 들어 워드라인(WL<30>)과 연결된 메모리 셀)은 제3 검증 전압(PV3)에 응답하여 턴온 또는 턴오프되어 하이 레벨의 비트라인 전위가 디스차지되거나 유지된다. 이 후, 일정 시간의 이벨류에이션 구간이 지난 후, V2 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가한다. 이로 인하여 비트라인과 센싱노드(SO)가 연결되어 비트라인 전위를 센싱한다.
도 6c에 도시된 제1 내지 제3 검증 전압(PV1', PV1, PV2', PV2 및 PV3)을 인가하는 검증 방법을 설명하면 다음과 같다.
로우 레벨의 프리차지 신호(PRECHb)가 프리차지부(123)에 인가되어 센싱노드(SO)를 하이 레벨로 프리차지한다. 또한 V1 전위 레벨을 갖는 비트라인 선택 신호(BSL)가 일정시간 동안 인가되어 센싱노드(SO)를 통해 메모리 셀 어레이(110)와 연결된 비트라인을 프리차지한다. 이때, 선택된 메모리 셀(예를 들어 워드라인(WL<30>)과 연결된 메모리 셀)의 워드라인(WL<30>)에 제1 검증 전압(V1')을 인가한다.
이 후, 비트라인 선택 신호(BSL)가 로우 레벨로 천이되어 센싱노드(SO)와 비트라인의 연결을 차단한다. 소오스 선택 신호(SSL)가 하이 레벨로 인가되어 메모리 셀 어레이(110)는 접지 전원(Vss)과 연결된다. 이에 선택된 메모리 셀(예를 들어 워드라인(WL<30>)과 연결된 메모리 셀)은 제1 검증 전압(PV1')에 응답하여 턴온 또는 턴오프되어 하이 레벨의 비트라인 전위가 디스차지되거나 유지된다. 이 후, 일정 시간의 이벨류에이션 구간이 지난 후, V2 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가한다. 이로 인하여 비트라인과 센싱노드(SO)가 연결되어 비트라인 전위를 센싱한다. 이 후, 제1 검증 전압(PV1') 대신 제1 검증 전압(PV1)을 워드라인(WL<30>)에 인가하고 V2 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가하여 센싱 동작을 실시한다.
제1 검증 전압(PV1' 및 PV1)을 이용한 검증 동작 후, 제2 검증 전압(PV2', PV2)을 이용한 검증 동작을 실시한다. 이때 제2 검증 전압(PV2' 및 PV2)을 이용한 검증 동작 후 제2 검증 전압(PV2', PV2)을 이용한 검증 동작을 실시하기 전에 비트라인 디스차지 및 비트라인 프리차지 동작을 스킵함으로써, 검증 동작의 속도를 개선할 수 있다. 선택된 메모리 셀의 워드라인(WL<30>)에 제2 검증 전압(PV2')을 인가한 상태에서, V2' 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가하여 센싱 동작을 실시한다. 이때 V2' 전위 레벨은 V2 레벨로다 낮은 것이 바람직하다. 이는 비트라인 프리차지 동작을 스킵함으로써, 비트라인 전위가 누설 전류등으로 점차 낮아지는 것을 보상하기 위하여 V2 레벨로다 낮은 V2' 전위 레벨을 사용하는 것이 바람직하다. 이 후, 선택된 메모리 셀의 워드라인(WL<30>)에 제2 검증 전압(PV2)을 인가한 상태에서, V2' 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가하여 센싱 동작을 실시한다.
제2 검증 전압(PV2' 및 PV2)을 이용한 검증 동작 후, 제3 검증 전압(PV3)을 이용한 검증 동작을 실시한다. 이때 제2 검증 전압(PV2' 및 PV2)을 이용한 검증 동작 후 제3 검증 전압(PV3)을 이용한 검증 동작을 실시하기 전에 비트라인 디스차지 및 비트라인 프리차지 동작을 스킵함으로써, 검증 동작의 속도를 개선할 수 있다. 선택된 메모리 셀의 워드라인(WL<30>)에 제3 검증 전압(PV3)을 인가한 상태에서, V2'' 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가하여 센싱 동작을 실시한다. 이때 V2'' 전위 레벨은 V2' 레벨로다 낮은 것이 바람직하다.
상술한 바와 같이 서로 다른 검증 전압을 사용하는 검증 동작시 검증 동작 순서에 따라 점차 낮은 전위 레벨을 갖는 비트라인 선택 신호를 사용함으로써, 비트라인 전위가 점차 낮아져서 전류 센싱 값이 변화하는 것을 보상할 수 있다. 이로 인하여 프로그램 검증 동작시 문턱 전압 분포가 넓어지는 것을 억제할 수 있다.
또한 비트라인 센싱 신호의 전위 레벨을 점차 낮게 사용하고, 비트라인 센싱 신호의 활성화 타이밍을 조절하여 각 구간의 이벨류에이션 구간의 시간을 조절함으로써 각 구간마다의 센싱 커런트를 동일하게 보상할 수 있다. 이를 제1 및 제2 검증 전압을 순차적으로 사용하는 검증 방법을 예를 들어 설명하면 다음과 같다.
로우 레벨의 프리차지 신호(PRECHb)가 프리차지부(123)에 인가되어 센싱노드(SO)를 하이 레벨로 프리차지한다. 또한 V1 전위 레벨을 갖는 비트라인 선택 신호(BSL)가 일정시간 동안 인가되어 센싱노드(SO)를 통해 메모리 셀 어레이(110)와 연결된 비트라인을 프리차지한다. 이때, 선택된 메모리 셀(예를 들어 워드라인(WL<30>)과 연결된 메모리 셀)의 워드라인(WL<30>)에 제1 검증 전압(V1')을 인가한다.
이 후, 비트라인 선택 신호(BSL)가 로우 레벨로 천이되어 센싱노드(SO)와 비트라인의 연결을 차단한다. 소오스 선택 신호(SSL)가 하이 레벨로 인가되어 메모리 셀 어레이(110)는 접지 전원(Vss)과 연결된다. 이에 선택된 메모리 셀(예를 들어 워드라인(WL<30>)과 연결된 메모리 셀)은 제1 검증 전압(PV1')에 응답하여 턴온 또는 턴오프되어 하이 레벨의 비트라인 전위가 디스차지되거나 유지된다. 이 후, 제1 시간동안으로 설정된 이벨류에이션 구간이 지난 후, V2 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가한다. 이로 인하여 비트라인과 센싱노드(SO)가 연결되어 비트라인 전위를 센싱한다. 이 후, 제1 검증 전압(PV1') 대신 제1 검증 전압(PV1)을 워드라인(WL<30>)에 인가하고 V2 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가하여 센싱 동작을 실시한다.
제1 검증 전압(PV1' 및 PV1)을 이용한 검증 동작 후, 제2 검증 전압(PV2', PV2)을 이용한 검증 동작을 실시한다. 이때 제2 검증 전압(PV2' 및 PV2)을 이용한 검증 동작 후 제2 검증 전압(PV2', PV2)을 이용한 검증 동작을 실시하기 전에 비트라인 디스차지 및 비트라인 프리차지 동작을 스킵함으로써, 검증 동작의 속도를 개선할 수 있다. 선택된 메모리 셀의 워드라인(WL<30>)에 제2 검증 전압(PV2')을 인가한 상태에서, V2' 전위 레벨을 갖는 비트라인 선택 신호(BSL)를 일정 시간 동안 비트라인 선택부(122)에 인가하여 센싱 동작을 실시한다. 이때 비트라인 선택 신호(BSL)가 인가되는 시점은 이벨류에이션 구간을 단축시키기 위하여 최초 V2 레벨의 비트라인 선택 신호(BSL)가 디스에이블된 시간부터 다음 V2 레벨의 비트라인 선택 신호(BSL)가 인에이블되는 시간 보다 짧은 시간 후에 후속 V2' 레벨의 비트라인 선택 신호(BSL)가 인에이블되는 것이 바람직하다. 즉, 제2 검증 전압(PV2', PV2)을 사용한 검증 동작은 제1 검증 전압(PV1', PV1)을 사용한 검증 동작 보다 짧은 이벨류에이션 구간을 갖도록 비트라인 선택 신호(BSL)의 인에이블 타이밍을 조절하는 것이 바람직하다. 이때 V2' 전위 레벨은 V2 레벨로다 낮은 것이 바람직하다. 이처럼 이벨류에이션 구간과 비트라인 선택 신호의 전위 레벨을 조절하여 비트라인 전위가 누설 전류등으로 점차 낮아지는 것을 보상하여 센싱할 수 있다.
110 : 메모리 셀 어레이 121 : 페이지 버퍼
122 : 비트라인 선택부 123 : 프리차지부
124 : 래치부 125 : 검증부

Claims (9)

  1. 메모리 셀 어레이의 선택된 메모리 셀과 연결된 워드라인에 제1 프로그램 검증 전압을 인가하는 단계;
    제1 구간 동안 상기 선택된 메모리 셀의 문턱 전압 값에 따라 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 이벨류에이션하는 단계;
    제1 센싱 신호에 따라 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하는 단계;
    상기 제1 프로그램 검증 전압보다 높은 제2 프로그램 검증 전압을 상기 워드라인에 인가하는 단계;
    상기 제1 구간 보다 짧은 제2 구간 동안 상기 선택된 메모리 셀의 문턱 전압 값에 따라 상기 비트라인의 전위를 이벨류에이션하는 단계; 및
    제2 센싱 신호에 따라 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  2. 제 1 항에 있어서,
    상기 제2 프로그램 검증 전압보다 높은 제3 프로그램 검증 전압을 상기 워드라인에 인가하는 단계;
    상기 제2 구간 보다 짧은 제3 구간 동안 상기 선택된 메모리 셀의 문턱 전압 값에 따라 상기 비트라인의 전위를 이벨류에이션하는 단계; 및
    제3 센싱 신호에 따라 상기 선택된 메모리 셀과 연결된 비트라인의 전위를 센싱하는 단계를 더 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  3. 제 1 항에 있어서,
    상기 비트라인 전위를 센싱하는 단계는 상기 제1 센싱 신호 또는 상기 제2 센싱 신호에 응답하여 상기 비트라인과 페이지 버퍼 내의 센싱 노드를 연결하여 상기 비트라인 전위를 센싱하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  4. 제 1 항에 있어서,
    상기 제1 센싱 신호를 인가하기 이전에, 상기 비트라인을 하이 레벨로 프리차지하는 단계를 더 포함하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제2 구간은 상기 제2 센싱 신호가 활성화되는 타이밍을 조절하여 제어하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  7. 제 1 항에 있어서,
    상기 제2 센싱 신호의 전위 레벨은 상기 제1 센싱 신호의 전위 레벨보다 낮은 불휘발성 메모리 소자의 프로그램 검증 방법.
  8. 다수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 워드라인에 동작 전압을 인가하는 전압 제공부;
    상기 다수의 메모리 셀들과 비트라인을 통해 연결되는 페이지 버퍼부; 및
    상기 페이지 버퍼부의 동작 및 상기 전압 제공부의 동작을 제어하기 위한 제어부를 포함하며,
    상기 제어부는 프로그램 검증 동작시 상기 전압 제공부가 상기 메모리 셀 어레이에 순차적으로 다수의 프로그램 검증 전압을 출력하도록 제어하고, 상기 페이지 버퍼부가 상기 비트라인의 전위를 센싱하도록 비트라인 센싱 신호를 출력하되, 상기 다수의 프로그램 검증 전압이 변경될 때마다 상기 비트라인 센싱 신호가 활성화되는 타이밍을 조절하여 상기 비트라인의 이벨류에이션 구간을 제어하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어부는 상기 다수의 프로그램 검증 전압이 변경될 때마다 상기 비트라인 센싱 신호가 점차 낮은 전위로 생성되도록 제어하는 불휘발성 메모리 장치.
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