KR101046805B1 - 불휘발성 메모리 소자의 페이지 버퍼 및 이의 프로그램 검증 방법 - Google Patents

불휘발성 메모리 소자의 페이지 버퍼 및 이의 프로그램 검증 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 검증 방법에 관한 것으로, 다수의 메모리 셀을 포함하는 메모리 셀 어레이의 비트라인과 감지 노드사이에 연결되며, 제1 또는 제2 전위 레벨의 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인을 서로 다른 전위로 프리차지하는 센싱부와, 프로그램 데이터 값에 따른 제어 신호에 응답하여 상기 제1 또는 제2 전위 레벨의 페이지 버퍼 센싱 신호를 출력하는 먹스부와, 상기 프로그램 데이터를 임시 저장하여 상기 먹스부에 상기 제어 신호를 출력하는 플래그 래치, 및 상기 감지 노드를 통해 상기 비트라인의 전위를 센싱하여 검증 동작을 실시하는 메인 래치를 포함한다.
프로그램 검증, 멀티 레벨 셀, I-trip

Description

불휘발성 메모리 소자의 페이지 버퍼 및 이의 프로그램 검증 방법{The page buffer of non volatile memory device and method for verifying programming thereof}
본 발명은 불휘발성 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 검증 방법에 관한 것으로, 프로그램 검증 동작의 시간을 감소시킬 수 있는 불휘발성 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 검증 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다. 또한 집적도를 높이기 위한 방법으로 하나의 셀에 1 비트 이상의 데이터를 저장하고자 하는 시도가 계속 진행중이다.
이와 같이 다수비트의 데이터를 저장할 수 있는 불휘발성 메모리 장치를 멀티레벨 셀(Multi-level cell, MLC) 불휘발성 메모리 장치라고 한다. 예를 들어 2 비트를 저장하는 멀티레벨 셀 불휘발성 메모리 장치는 하나의 셀에 '11, 10, 01, 00' 과 같이 총 네 개의 데이터를 저장할 수 있어 그 집적도를 논리적인 측면에서 증가시킬수 있다.
불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
상술한 불휘발성 메모리 소자는 프로그램 동작시 하나의 메모리 셀에 복수개의 데이터를 저장하기 위해서는 보다 많은 수의 문턱 전압 분포를 형성하여야 한다. 예를 들어 하나의 메모리 셀에 3비트의 데이터를 저장하기 위해서는 8개의 문턱 전압 분포가 구현되어야 한다. 이는 프로그램 동작시 데이터 값에 대응하는 프로그램 전압을 메모리 셀의 게이트에 인가하여 각 데이터 값에 대응하는 문턱 전압 분포를 갖도록 프로그램한다.
프로그램 동작 후 프로그램 검증 동작을 실시하기 위해서는 메모리 셀의 문턱 전압 분포마다 워드라인에 인가되는 검증 전압 레벨을 달리하여 센싱 동작을 실시하여야 한다. 이로 인하여 3비트 데이터를 저장할 수 있는 멀티 레벨 셀은 최소 8번의 검증 동작을 필요로 한다. 이는 하나의 메모리 셀에 저장할 수 있는 데이터 의 수가 증가할 수록 비례적으로 프로그램 검증 동작의 횟수도 증가하게 되어 검증 시간의 길어지게 된다.
본 발명이 이루고자 하는 기술적 과제는 하나의 메모리 셀에 다수 비트의 데이터를 저장할 수 있는 불휘발성 메모리 소자의 프로그램 검증 동작에 있어서, 하나의 검증 전압을 이용하여 인접한 두 개의 문턱 전압 분포를 검증하여 프로그램 검증 동작의 시간을 감소시킬 수 있는 불휘발성 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 검증 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 페이지 버퍼는 다수의 메모리 셀을 포함하는 메모리 셀 어레이의 비트라인과 감지 노드사이에 연결되며, 제1 또는 제2 전위 레벨의 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인을 서로 다른 전위로 프리차지하는 센싱부와, 프로그램 데이터 값에 따른 제어 신호에 응답하여 상기 제1 또는 제2 전위 레벨의 페이지 버퍼 센싱 신호를 출력하는 먹스부와, 상기 프로그램 데이터를 임시 저장하여 상기 먹스부에 상기 제어 신호를 출력하는 플래그 래치, 및 상기 감지 노드를 통해 상기 비트라인의 전위를 센싱하여 검증 동작을 실시하는 메인 래치를 포함한다.
프리차지 신호에 응답하여 상기 감지 노드를 하이 레벨로 프리차지 하는 프리차지부를 더 포함한다.
상기 센싱부는 하이 레벨로 프리차지된 감지 노드를 이용하여 상기 비트라인 을 프리차지하되, 상기 다수의 메모리 셀 중 선택된 메모리 셀이 제1 상태로 프로그램되었을 경우 제1 전위로 상기 비트라인을 프리차지하고, 상기 선택된 메모리 셀이 상기 제1 상태보다 문턱 전압 분포가 높은 제2 상태로 프로그램되었을 경우 상기 제1 전위보다 낮은 제2 전위로 상기 비트라인을 프리차지한다.
상기 먹스부는 상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하고, 상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨 보다 낮은 제2 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력한다.
상기 먹스부는 상기 플래그 래치의 제1 노드 및 제2 노드의 전위에 응답하여 상기 제1 전위 레벨의 상기 페이지 버퍼 센싱 신호로 출력하는 제1 패스 트랜지스터, 및 상기 플래그 래치의 제1 노드 및 제2 노드의 전위에 응답하여 상기 제2 전위 레벨의 상기 페이지 버퍼 센싱 신호로 출력하는 제2 패스 트랜지스터를 포함한다.
상기 먹스부는 상기 프로그램 데이터에 응답하여 상기 비트라인의 Itrip 값을 설정한다.
상기 먹스부는 상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하여 상기 비트라인의 상기 비트라인의 Itrip 값을 제1 레벨로 설정하고, 상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨 보다 낮은 제2 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하여 상기 비트라인의 Itrip 값을 상기 제1 레벨 보다 낮은 제2 레벨로 설정한다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 방법은 페이지 버퍼의 플래그 래치에 프로그램 데이터를 저장하는 단계와, 상기 프로그램 데이터 값에 따라 메모리 셀이 연결된 비트라인을 프리차지하는 단계와, 상기 메모리 셀에 검증 전압을 인가하는 단계, 및 상기 비트라인의 전위를 센싱하여 검증하는 단계를 포함하되, 상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응할 경우 상기 비트라인을 제1 전위로 프리차지하고, 상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응할 경우 상기 비트라인을 상기 제1 전위보다 낮은 제2 전위로 프리차지한다.
상기 제1 상태와 상기 제2 상태의 문턱 전압 분포는 서로 인접해 있다.
상기 비트라인을 프리차지하는 단계는 상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응될 경우 제1 전위 레벨로 상기 비트라인을 프리차지하고, 상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨보다 낮은 제2 전위 레벨로 상기 비트라인을 프리차지한다.
상기 비트라인을 프리차지하는 단계는 상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하여 상기 비트라인의 상기 비트라인의 Itrip 값을 제1 레벨로 설정하고, 상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨 보다 낮은 제2 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하여 상기 비트라인의 Itrip 값을 상기 제1 레벨 보다 낮은 제2 레벨로 설정한다.
본 발명의 일실시 예에 따르면, 하나의 메모리 셀에 다수 비트의 데이터를 저장할 수 있는 불휘발성 메모리 소자의 프로그램 검증 동작에 있어서, 하나의 검증 전압을 이용하여 인접한 두 개의 문턱 전압 분포를 검증하여 프로그램 검증 동작의 시간을 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 페이지 버퍼(100)의 회로도이다.
도 1을 참조하면, 불휘발성 메모리 소자의 페이지 버퍼(100)는 비트라인 선택부(110), 먹스부(120), 제1 센싱부(130A), 프리차지부(140), 캐쉬 래치(150), 메인 래치(160), 템프 래치(170), 제1 플래그 래치(180), 제2 플래그 래치(190), 및 제2 센싱부(130B)를 포함한다.
비트라인 선택부(110)는 다수의 NMOS 트랜지스터(N1 내지 N4)를 포함한다. NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)는 메모리 셀 어레이와 연결된 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 직렬로 연결되고, 디스차지 신호(DISCHe 및 DISCHo)에 응답하여 바이어스 전압(VIRPWR)을 비트라인(BLe 및 BLo)에 인가한다. NMOS 트랜지스터(N3 및 N4)는 비트라인(BLe 및 BLo)과 제1 공통노드(CN1) 사이에 연결되고, 비트라인 선택 신호(BSLe 및 BSLo)에 응답하여 비트라인(BLe 및 BLo)과 공통노드(CN1)를 연결한다.
먹스부(120)는 제1 센싱 신호(PBSENSE1)와 제2 센싱 신호(PBSENSE2)를 인가받고, 제2 플래그 래치(190)의 노드(F2B 및 F2Bb) 전위에 응답하여 페이지 버퍼 센싱 신호(PBSENSE)를 출력한다.
제1 센싱부(130A)는 비트라인 선택부(110)의 공통노드(CN1)와 감지 노드(SO) 사이에 연결된 NMOS 트랜지스터(N5)를 포함한다. NMOS 트랜지스터(N5)는 페이지 버퍼 센싱 신호(PBSENSE)에 응답하여 공통노드(CN1)와 감지 노드(SO)를 연결한다.
프리차지부(140)는 전압 단자(VDD)와 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P1)를 포함한다. PMOS 트랜지스터(P1)는 프리차지 신호(PRECHb)에 응답하 여 전원 전압(VDD)을 감지 노드(SO)에 인가하거나 차단한다.
캐쉬 래치(150)는 다수의 NMOS 트랜지스터(N6 내지N9), 및 인버터(IV1 및IV2)를 포함한다.
인버터(IV1 및IV2)는 노드(CB) 및 노드(CBb) 사이에 역방향 병렬 연결되어 래치 구조를 이룬다. NMOS 트랜지스터(N6)는 감지 노드(SO)와 노드(CB) 사이에 연결되며, 트랜스 신호(CTRAN)에 응답하여 노드(CB)의 전위를 감지 노드(SO)에 전송한다. 즉, 래치에 저장된 데이터 값에 대응하여 감지 노드(SO)의 전위를 변화시킨다. NMOS 트랜지스터(N8) 및 NMOS 트랜지스터(N9)는 노드(CB) 및 노드(CBb)와 제2 공통 노드(CN2) 사이에 각각 연결된다. NMOS 트랜지스터(N8)는 제1 캐쉬 제어 신호(CRST)에 응답하여 노드(CB)와 제2 공통 노드(CN2)를 연결하고, NMOS 트랜지스터(N9)는 제2 캐쉬 제어 신호(CSET)에 응답하여 노드(CBb)와 제2 공통 노드(CN2)를 연결한다.
메인 래치(160)는 다수의 NMOS 트랜지스터(N10 내지N12), 및 인버터(IV3 및IV4)를 포함한다.
인버터(IV3 및IV4)는 노드(MB) 및 노드(MBb) 사이에 역방향 병렬 연결되어 래치 구조를 이룬다. NMOS 트랜지스터(N10)는 감지 노드(SO)와 노드(MBb) 사이에 연결되며, 트랜스 신호(MTRAN)에 응답하여 래치에 저장된 데이터 값에 대응하여 감지 노드(SO)의 전위를 변화시킨다. NMOS 트랜지스터(N11) 및 NMOS 트랜지스터(N12)는 노드(MB) 및 노드(MBb)와 제2 공통 노드(CN2) 사이에 각각 연결된다. NMOS 트랜 지스터(N11)는 제1 메인 제어 신호(MRST)에 응답하여 노드(MB)와 제2 공통 노드(CN2)를 연결하고, NMOS 트랜지스터(N12)는 제2 메인 제어 신호(MSET)에 응답하여 노드(MBb)와 제2 공통 노드(CN2)를 연결한다.
템프 래치(170)는 다수의 NMOS 트랜지스터(N13 내지N15), 및 인버터(IV5 및IV6)를 포함한다.
인버터(IV5 및IV6)는 노드(TB) 및 노드(TBb) 사이에 역방향 병렬 연결되어 래치 구조를 이룬다. NMOS 트랜지스터(N13)는 감지 노드(SO)와 노드(TBb) 사이에 연결되며, 트랜스 신호(TTRAN)에 응답하여 래치에 저장된 데이터 값에 대응하여 감지 노드(SO)의 전위를 변화시킨다. NMOS 트랜지스터(N14) 및 NMOS 트랜지스터(N15)는 노드(TB) 및 노드(TBb)와 제2 공통 노드(CN2) 사이에 각각 연결된다. NMOS 트랜지스터(N14)는 제1 템프 제어 신호(TRST)에 응답하여 노드(TB)와 제2 공통 노드(CN2)를 연결하고, NMOS 트랜지스터(N15)는 제2 템프 제어 신호(TSET)에 응답하여 노드(TBb)와 제2 공통 노드(CN2)를 연결한다.
제1 플래그 래치(180)는 다수의 NMOS 트랜지스터(N16 내지N21), 및 인버터(IV7 및IV8)를 포함한다.
인버터(IV7 및IV8)는 노드(F1B) 및 노드(F1Bb) 사이에 역방향 병렬 연결되어 래치 구조를 이룬다. NMOS 트랜지스터(N16) 및 NMOS 트랜지스터(N17)는 감지 노드(SO)와 접지 전원(Vss) 사이에 직렬 연결되며, NMOS 트랜지스터(N16)는 감지노드 세트 신호(F1SOSETb)에 응답하여 턴온되고, NMOS 트랜지스터(N17)는 노드(F1B)의 전위에 따라 턴온되어 래치에 저장된 데이터 값에 대응하여 감지 노드(SO)의 전위 를 변화시킨다. NMOS 트랜지스터(N18) 및 NMOS 트랜지스터(N19)는 노드(F1B) 및 노드(F1Bb)와 제2 공통 노드(CN2) 사이에 각각 연결된다. NMOS 트랜지스터(N18)는 제1 플래그 제어 신호(F1RST)에 응답하여 노드(F1B)와 제2 공통 노드(CN2)를 연결하고, NMOS 트랜지스터(N19)는 제1 플래그 제어 신호(F1SET)에 응답하여 노드(F1Bb)와 제2 공통 노드(CN2)를 연결한다. MOS 트랜지스터(N20) 및 NMOS 트랜지스터(N21)는 감지 노드(SO)와 접지 전원(Vss) 사이에 직렬 연결되며, NMOS 트랜지스터(N20)는 감지노드 세트 신호(F1SOSET)에 응답하여 턴온되고, NMOS 트랜지스터(N21)는 노드(F1Bb)의 전위에 따라 턴온되어 래치에 저장된 데이터 값에 대응하여 감지 노드(SO)의 전위를 변화시킨다.
제2 플래그 래치(190)는 다수의 NMOS 트랜지스터(N22 내지N27), 및 인버터(IV9 및IV10)를 포함한다.
인버터(IV9 및IV10)는 노드(F2B) 및 노드(F2Bb) 사이에 역방향 병렬 연결되어 래치 구조를 이룬다. NMOS 트랜지스터(N22) 및 NMOS 트랜지스터(N23)는 감지 노드(SO)와 접지 전원(Vss) 사이에 직렬 연결되며, NMOS 트랜지스터(N22)는 감지노드 세트 신호(F2SOSETb)에 응답하여 턴온되고, NMOS 트랜지스터(N23)는 노드(F2B)의 전위에 따라 턴온되어 래치에 저장된 데이터 값에 대응하여 감지 노드(SO)의 전위를 변화시킨다. NMOS 트랜지스터(N24) 및 NMOS 트랜지스터(N25)는 노드(F2B) 및 노드(F2Bb)와 제2 공통 노드(CN2) 사이에 각각 연결된다. NMOS 트랜지스터(N24)는 제2 플래그 제어 신호(F2RST)에 응답하여 노드(F2B)와 제2 공통 노드(CN2)를 연결하고, NMOS 트랜지스터(N25)는 제2 플래그 제어 신호(F2SET)에 응답하여 노드(F2Bb) 와 제2 공통 노드(CN2)를 연결한다. MOS 트랜지스터(N26) 및 NMOS 트랜지스터(N27)는 감지 노드(SO)와 접지 전원(Vss) 사이에 직렬 연결되며, NMOS 트랜지스터(N26)는 감지노드 세트 신호(F2SOSET)에 응답하여 턴온되고, NMOS 트랜지스터(N27)는 노드(F2Bb)의 전위에 따라 턴온되어 래치에 저장된 데이터 값에 대응하여 감지 노드(SO)의 전위를 변화시킨다.
센싱부(130B)는 NMOS 트랜지스터(N28)를 포함한다. NMOS 트랜지스터(N28)는 제2 공통 노드(CN2)와 접지 전원(Vss) 사이에 연결되고, 감지 노드(SO)의 전위에 따라 턴온되어 제2 공통 노드(CN2)에 접지 전원(Vss)을 인가한다.
도 2는 도 1의 먹스부(120)의 상세 회로도이다.
도 2를 참조하면, 먹스부(120)는 패스 트랜지스터(PT1 및 PT2)를 포함한다.
패스 트랜지스터(PT1)는 제2 플래그 래치(190)의 노드(F2B)와 노드(F2Bb)의 전위에 응답하여 제1 센싱 신호(PBSENSE1)를 페이지 버퍼 센싱 신호(PBSENSE)로 출력한다. 패스 트랜지스터(PT2)는 제2 플래그 래치(190)의 노드(F2B)와 노드(F2Bb)의 전위에 응답하여 제2 센싱 신호(PBSENSE2)를 페이지 버퍼 센싱 신호(PBSENSE)로 출력한다. 이때 제1 센싱 신호(PBSENSE1)는 제2 센싱 신호(PBSENSE2)보다 전위 레벨이 높다. 바람직하게는 제1 센싱 신호(PBSENSE1)는 2.4V, 제2 센싱 신호(PBSENSE2)는 1.9V 인 것이 바람직하다.
도 3은 X3 불휘발성 메모리 소자의 문턱 전압 분포도이다.
도 4는 Itrip 값과 문턱 전압 분포간의 관계를 나타내는 그래프이다.
도 5는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 1 내지 도 5를 참조하여 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 동작을 설명하면 다음과 같다.
본 발명의 일실시 예에 따른 프로그램 검증 동작은 도 3에 도시된 M4 및 M5의 문턱 전압 분포를 갖는 메모리 셀의 검증 방법을 일예로 설명하도록 한다.
먼저 프로그램 동작시 페이지 버퍼(100)의 제1 및 제2 플래그 래치(180 및 190)에 프로그램 하려는 데이터 값을 저장한다. 일예로 M4의 문턱 전압 분포를 갖도록 프로그램하는 메모리 셀의 경우 페이지 버퍼(100)의 제2 플래그 래치(180)의 노드(F2B)는 하이 레벨을 갖도록 저장하고, M5의 문턱 전압 분포를 갖도록 프로그램하는 메모리 셀의 경우 페이지 버퍼(100)의 제2 플래그 래치(180)의 노드(F2B)는 로우 레벨을 갖도록 저장한다.
표 1은 제1 및 제2 플래그 래치에 저장되는 프로그램 데이터 값에 따른 로직 레벨을 나타내는 표이다.
M0 M1 M2 M3 M4 M5 M6 M7
CBb 1 1 1 1 0 0 0 0
F1Bb 1 1 0 0 1 1 0 0
F2Bb 0 1 1 0 0 1 1 0
표 1과 같이 인접한 문턱 전압 분포를 갖는 메모리 셀(M0와 M1, M2와 M3, M4와 M5, M6와 M7)들의 제2 플래그 래치(180)의 노드(F2B)는 프로그램 동작시 서로 데이터 값 즉, 서로 다른 로직 레벨로 저장된다.
이 후, 검증 동작을 실시하기 위하여 프리차지부(140)에 로우 레벨의 프리차지 신호(PRECHb)를 인가하여 감지 노드(SO)를 하이 레벨로 프리차지한다. 또한, 비트라인 선택 신호(BSLe)를 하이 레벨로 인가하여 이븐 비트라인(BLe)과 제1 공통 노드(CN1)를 연결한다.
이 후, 페이지 버퍼 센싱 신호(PBSENSE)를 제1 센싱부(130A)에 인가하여 감지 노드(SO)와 이븐 비트라인(BLe)을 연결하여 이븐 비트라인(BLe)을 프리차지한다. 이때 페이지 버퍼 센싱 신호(PBSENSE)의 전위 레벨에 따라 이븐 비트라인(BLe)을 프리차지는 전위 레벨을 제어할 수 있다.
예를 들어 M4의 문턱 전압 분포를 갖도록 프로그램한 메모리 셀의 검증 동작시 먹스부(120)는 하이 레벨의 노드(F2B)의 전위와 로우 레벨의 노드(F2Bb)의 전위에 응답하여 2.4V의 전위를 갖는 제1 센싱 신호(PBSENSE1)를 페이지 버퍼 센싱 신호(PBSENSE)로 출력한다. 반면, M5의 문턱 전압 분포를 갖도록 프로그램한 메모리 셀의 검증 동작시 먹스부(120)는 로우 레벨의 노드(F2B)의 전위와 하이 레벨의 노드(F2Bb)의 전위에 응답하여 1.9V의 전위를 갖는 제2 센싱 신호(PBSENSE2)를 페이지 버퍼 센싱 신호(PBSENSE)로 출력한다. 이로 인하여 제1 센싱부(130A)를 통해 감지 노드(SO)에서 이븐 비트라인(BLe)으로 흐르는 전류량이 제어되어 M4의 문턱 전압 분포를 갖도록 프로그램한 메모리 셀의 이븐 비트라인(BLe)과 M5의 문턱 전압 분포를 갖도록 프로그램한 메모리 셀의 이븐 비트라인(BLe)은 서로 다른 레벨로 프리차지된다. 즉, M4의 문턱 전압 분포를 갖도록 프로그램한 메모리 셀의 이븐 비트라인(BLe)이 M5의 문턱 전압 분포를 갖도록 프로그램한 메모리 셀의 이븐 비트라인(BLe)보다 높은 전위로 프리차지된다.
이 후, 버퍼 센싱 신호(PBSENSE)는 로우 레벨로 인가된다. 이 후, 프로그램된 메모리 셀의 워드 라인(WL)에 검증 전압(PV3)이 인가되어 프로그램 상태에 따라 이븐 비트라인(BLe)의 전위가 유지되거나 로우 레벨로 디스차지된다. 이때 M4의 문턱 전압 분포를 갖도록 프로그램한 메모리 셀의 이븐 비트라인은 높은 레벨로 프리차지되어 하기 식에 의해 Itrip1 값으로 높게 설정되고, M5의 문턱 전압 분포를 갖도록 프로그램한 메모리 셀의 이븐 비트라인은 낮은 레벨로 프리차지되어 하기 식에 의해 Itrip2 값으로 낮게 설정된다.
Itrip=CBL(V1-V2)/tEVAL
V1 : 비트라인 프리차지 레벨을 결정하는 PBSENSE 레벨
V2 : 비트라인 전위를 센싱하기 위한 PBSENSE 레벨
tEVAL : 이벨류에이션(Evaluation) 시간
CBL : 비트라인 커런트
이븐 비트라인(BLe)의 전위가 유지되거나 로우 레벨로 디스차지되는 이벨류에이션 구간 동안 로우 레벨의 프리차지 신호(PRECHb)를 인가하여 프리차지부(140)는 감지 노드(SO)를 하이 레벨로 프리차지한다.
이 후, 이벨류에이션 구간 이후, 이븐 비트라인 선택 신호(BSLe) 및 페이지 버퍼 센싱 신호(PBSENSE)를 인가하여 감지 노드(SO)와 이븐 비트라인(BLe)을 연결하여 이븐 비트라인(BLe)의 전위를 센싱하여 메인 래치(160)에 저장한다.
메인 래치(160)에 저장된 데이터 값에 따라 프로그램 검증 동작의 패스 또는 페일 신호를 출력한다.
상술한 것과 같이 본원 발명의 실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작은 문턱 전압 분포에 따라 Itrip 값을 서로 다르게 설정하여 하나의 검증 전압(PV3)만을 이용하여 인접한 문턱 전압 분포를 갖는(M4 및 M5) 두개의 메모리 셀 그룹들을 동시에 검증함으로써, 검증 동작 시간을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 페이지 버퍼(100)의 회로도이다.
도 2는 도 1의 먹스부(120)의 상세 회로도이다.
도 3은 X3 불휘발성 메모리 소자의 문턱 전압 분포도이다.
도 4는 Itrip 값과 문턱 전압 분포간의 관계를 나타내는 그래프이다.
도 5는 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 페이지 버퍼 110 : 비트라인 선택부
120 : 먹스부 130A : 제1 센싱부
140 : 프리차지부 150 : 캐쉬 래치
160 : 메인 래치 170 : 템프 래치
180 : 제1 플래그 래치 190 : 제2 플래그 래치
130B : 제2 센싱부

Claims (12)

  1. 다수의 메모리 셀을 포함하는 메모리 셀 어레이의 비트라인과 감지 노드사이에 연결되며, 제1 또는 제2 전위 레벨의 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인을 서로 다른 전위로 프리차지하는 센싱부;
    프로그램 데이터 값에 따른 제어 신호에 응답하여 상기 제1 또는 제2 전위 레벨의 페이지 버퍼 센싱 신호를 출력하는 먹스부;
    상기 프로그램 데이터를 임시 저장하여 상기 먹스부에 상기 제어 신호를 출력하는 플래그 래치; 및
    상기 감지 노드를 통해 상기 비트라인의 전위를 센싱하여 검증 동작을 실시하는 메인 래치를 포함하는 불휘발성 메모리 소자의 페이지 버퍼.
  2. 다수의 메모리 셀을 포함하는 메모리 셀 어레이의 비트라인과 연결된 비트라인 선택부;
    상기 비트라인과 감지 노드사이에 연결되어, 제1 또는 제2 전위 레벨의 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인을 상기 감지 노드의 전위를 이용하여 설정된 프리차지 전위로 프리차지하는 센싱부;
    프로그램 데이터 값에 따른 제어 신호에 응답하여 상기 제1 또는 제2 전위 레벨의 페이지 버퍼 센싱 신호를 출력하는 먹스부;
    상기 프로그램 데이터를 임시 저장하여 상기 먹스부에 상기 제어 신호를 출력하는 플래그 래치; 및
    상기 감지 노드를 통해 상기 비트라인의 전위를 센싱하여 검증 동작을 실시하는 메인 래치를 포함하는 불휘발성 메모리 소자의 페이지 버퍼.
  3. 제 1 항 또는 제 2 항에 있어서,
    프리차지 신호에 응답하여 상기 감지 노드를 하이 레벨로 프리차지 하는 프리차지부를 더 포함하는 불휘발성 메모리 소자의 페이지 버퍼.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 센싱부는 하이 레벨로 프리차지된 감지 노드를 이용하여 상기 비트라인을 프리차지하되, 상기 다수의 메모리 셀 중 선택된 메모리 셀이 제1 상태로 프로그램되었을 경우 제1 전위로 상기 비트라인을 프리차지하고, 상기 선택된 메모리 셀이 상기 제1 상태보다 문턱 전압 분포가 높은 제2 상태로 프로그램되었을 경우 상기 제1 전위보다 낮은 제2 전위로 상기 비트라인을 프리차지하는 불휘발성 메모리 소자의 페이지 버퍼.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 먹스부는 상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하고,
    상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨 보다 낮은 제2 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하는 불휘발성 메모리 소자의 페이지 버퍼.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 먹스부는 상기 플래그 래치의 제1 노드 및 제2 노드의 전위에 응답하여 상기 제1 전위 레벨의 상기 페이지 버퍼 센싱 신호로 출력하는 제1 패스 트랜지스터; 및
    상기 플래그 래치의 제1 노드 및 제2 노드의 전위에 응답하여 상기 제2 전위 레벨의 상기 페이지 버퍼 센싱 신호로 출력하는 제2 패스 트랜지스터를 포함하는 불휘발성 메모리 소자의 페이지 버퍼.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 먹스부는 상기 프로그램 데이터에 응답하여 상기 비트라인의 Itrip 값을 설정하는 불휘발성 메모리 소자의 페이지 버퍼.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 먹스부는 상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하여 상기 비트라인의 상기 비트라인의 Itrip 값을 제1 레벨로 설정하고,
    상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨 보다 낮은 제2 전위 레벨의 상기 페이지 버퍼 센싱 신호를 출력하여 상기 비트라인의 Itrip 값을 상기 제1 레벨 보다 낮은 제2 레벨로 설정하는 불휘발성 메모리 소자의 페이지 버퍼.
  9. 다수의 문턱 전압 분포를 갖는 메모리 셀 중 제1 상태 또는 제2 상태를 검증하는 플래시 메모리 셀의 프로그램 검증 방법에 있어서,
    페이지 버퍼의 플래그 래치에 프로그램 데이터를 저장하는 단계;
    상기 프로그램 데이터 값에 따라 메모리 셀이 연결된 비트라인을 프리차지하는 단계;
    상기 메모리 셀에 검증 전압을 인가하는 단계; 및
    상기 비트라인의 전위를 센싱하여 검증하는 단계를 포함하되,
    상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포에 대응할 경우 상 기 비트라인을 제1 전위로 프리차지하고, 상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 상기 제2 상태의 문턱 전압 분포에 대응할 경우 상기 비트라인을 상기 제1 전위보다 낮은 제2 전위로 프리차지하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  10. 제 9 항에 있어서,
    상기 제1 상태와 상기 제2 상태의 문턱 전압 분포는 서로 인접한 불휘발성 메모리 소자의 프로그램 검증 방법.
  11. 제 9 항에 있어서,
    상기 비트라인을 프리차지하는 단계는
    상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응될 경우 제1 전위 레벨로 상기 비트라인을 프리차지하고,
    상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 레벨보다 낮은 제2 전위 레벨로 상기 비트라인을 프리차지하는 불휘발성 메모리 소자의 프로그램 검증 방법.
  12. 제 9 항에 있어서,
    상기 비트라인을 프리차지하는 단계는
    상기 프로그램 데이터가 제1 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위의 페이지 버퍼 센싱 신호를 출력하여 상기 비트라인의 Itrip 값을 제1 레벨로 설정하고,
    상기 프로그램 데이터가 상기 제1 상태의 문턱 전압 분포보다 높은 제2 상태의 문턱 전압 분포에 대응될 경우 상기 제1 전위 보다 낮은 제2 전위의 상기 페이지 버퍼 센싱 신호를 출력하여 상기 비트라인의 Itrip 값을 상기 제1 레벨 보다 낮은 제2 레벨로 설정하는 불휘발성 메모리 소자의 프로그램 검증 방법.
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