KR20130037060A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

Abstract

반도체 메모리 장치 및 그 동작 방법은 하나의 페이지 버퍼에 하나의 비트라인이 연결되는 ABL(All Bit Line) 방식에서 사용하는 전류 센싱을 하나의 페이지 버퍼에 이븐 및 오드 비트라인이 연결되는 EOBL(Even/Odd BL) 방식에 적용하여 전압 센싱시의 비트라인 차단(shielding BL) 동작은 유지하면서 전류 센싱(current sensing)을 사용하여 센싱 동작을 실시함으로써 신뢰성을 향상시킬 수 있고, 메모리 셀들의 프로그램 동작에 소요되는 시간을 감소시킬 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and operating method thereof}

본 발명은 반도체 메모리 장치에 관한 것으로 특히, 센싱 동작을 수행하는 페이지 버퍼에 관한 것이다.

반도체 메모리 장치는, 프로그램 동작시 외부로부터 입력된 프로그램 데이터를 각각 저장하는 페이지 버퍼와 페이지 버퍼에 저장된 프로그램 데이터에 따라 데이터가 저장되는 메모리 셀 어레이를 포함한다.

또한, 페이지 버퍼는 프로그램 동작 시, 프로그램 검증동작을 위한 센싱동작을 수행하며, 리드 동작시에는 선택된 메모리 셀의 프로그램 여부에 따라 변동되는 비트라인의 전위를 센싱하고 이를 데이터화하여 저장하는 동작을 수행한다.

통상적으로, 페이지 버퍼는 NMOS 트랜지스터나 PMOS 트랜지스터의 게이트에 인가되는 전압 레벨을 조절하여 센싱동작을 수행하였다. 하지만, 트랜지스터의 게이트에 인가되는 전압레벨을 조절하는 방식은 프로그램 동작 시에 문턱 전압의 변동이 커 미세한 전류 변화를 센싱하기에는 한계가 있으며, 프로그램 동작의 수행 시간이 상대적으로 길다는 문제점이 있다.

본 발명의 실시예는 전압 센싱시의 비트라인 차단(shielding BL) 동작은 유지하면서 전류 센싱(current sensing) 방식을 사용하여 센싱 동작을 실시함으로써 신뢰성을 향상시키고, 프로그램 동작에 소요되는 시간을 감소시킬 수 있다.

반도체 메모리 장치는 다수의 메모리 셀들이 포함된 이븐 및 오드 셀 스트링들을 포함하는 메모리 어레이, 상기 이븐 셀 스트링들과 각각 접속된 이븐 비트라인들 및 상기 오드 셀 스트링들과 각각 접속된 오드 비트라인들, 상기 이븐 셀 스트링들에 저장된 데이터의 센싱동작 시 상기 이븐 비트라인들을 기준 전류 레벨로 프리차지한 후, 선택된 메모리 셀들의 문턱전압 레벨에 따라 상기 이븐 비트라인들의 전류 변동을 감지하여 센싱 데이터를 출력하는 페이지 버퍼들, 및 상기 이븐 셀 스트링들에 저장된 데이터의 센싱 동작 시 상기 오드 비트라인들이 디스차지 상태를 유지하도록 상기 페이지 버퍼들을 제어하는 제어회로를 포함한다.

반도체 메모리 장치는 다수의 메모리 셀들이 포함된 이븐 및 오드 셀 스트링들을 포함하는 메모리 어레이, 상기 이븐 셀 스트링들과 각각 접속된 이븐 비트라인들 및 상기 오드 셀 스트링들과 각각 접속된 오드 비트라인들, 상기 이븐 셀 스트링들에 저장된 데이터의 센싱동작 전에, 상기 오드 및 이븐 비트라인들을 제1 기준 전류 레벨로 프리차지한 후, 상기 이븐 및 오드 셀 스트링들에 흐르는 셀 전류에 따라 상기 이븐 및 오드 비트라인들의 전류 변동을 감지하여 제1 센싱 데이터를 출력하고, 상기 이븐 셀 스트링들에 저장된 데이터의 센싱동작 시 상기 이븐 비트라인들을 제1 기준 전류 보다 낮은 제2 기준 전류 레벨로 프리차지한 후, 선택된 메모리 셀들을 포함하는 이븐 셀 스트링들에 흐르는 셀 전류에 따라 상기 이븐 비트라인들의 전류 변동을 감지하여 제2 센싱 데이터를 출력하는 페이지 버퍼들, 및 상기 로우 레벨의 제1 센싱 데이터가 출력된 비트라인들을 디스차지 상태로 유지하고, 상기 이븐 셀 스트링들에 저장된 데이터의 센싱동작 시 상기 오드 비트라인들의 디스차지 상태를 유지하도록 상기 페이지 버퍼들을 제어하는 제어회로를 포함한다.

반도체 메모리 장치의 동작 방법은 센싱(sensing)할 메모리 셀에 대응되는 비트라인을 기준 전류 레벨로 프리차지하는 단계, 상기 메모리 셀과 연결된 워드라인에 센싱전압을 인가하는 단계, 및 상기 워드라인에 센싱전압을 인가한 후에, 상기 비트라인의 전류 변동을 감지하여 상기 메모리 셀에 대한 센싱 데이터를 출력하는 단계를 포함하되, 상기 비트라인이 이븐 비트라인인 경우 상기 프리차지 단계에서 오드 비트라인들을 디스차지 상태로 유지하고, 상기 비트라인이 오드 비트라인인 경우 상기 프리차지 단계에서 이븐 비트라인들을 디스차지 상태로 유지한다.

반도체 메모리 장치의 동작 방법은 이븐 및 오드 비트라인들을 제1 기준 전류 레벨로 프리차지하는 단계, 센싱할 메모리 셀과 연결된 워드라인에 센싱전압을 인가하는 단계, 상기 워드라인에 센싱전압을 인가한 후에, 상기 이븐 및 오드 비트라인들의 전류 변동을 감지하여 상기 워드라인에 연결된 메모리 셀들에 대한 센싱 데이터를 출력하는 단계, 로우 레벨의 센싱 데이터가 출력된 비트라인들을 디스차지 상태로 유지하는 단계, 센싱(sensing)할 메모리 셀에 대응되는 비트라인을 제1 기준 전류 보다 낮은 제2 기준 전류 레벨로 프리차지하는 단계, 상기 메모리 셀과 연결된 워드라인에 센싱전압을 인가하는 단계, 및 상기 워드라인에 센싱전압을 인가한 후에, 상기 비트라인의 전류 변동을 감지하여 상기 메모리 셀에 대한 센싱 데이터를 출력하는 단계를 포함하되, 상기 비트라인이 이븐 비트라인인 경우 상기 제2 기준 전류 레벨로 프리차지하는 단계에서 오드 비트라인들을 디스차지 상태로 유지하고, 상기 비트라인이 오드 비트라인인 경우 상기 제2 기준 전류 레벨로 프리차지하는 단계에서 이븐 비트라인들을 디스차지 상태로 유지한다.

하나의 페이지 버퍼에 하나의 비트라인이 연결되는 ABL(All Bit Line) 방식에서 사용하는 전류 센싱을 하나의 페이지 버퍼에 이븐 및 오드 비트라인이 연결되는 EOBL(Even/Odd BL) 방식에 적용하여 전압 센싱시의 비트라인 차단(shielding BL) 동작은 유지하면서 전류 센싱(current sensing)을 사용하여 센싱 동작을 실시함으로써 신뢰성 및 성능을 향상시킬 수 있고, 메모리 셀들의 문턱 전압 변동을 줄여 안정성을 향상시킬 수 있다.

또한 프로그램 동작에 소요되는 시간을 감소시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 본 발명의 제1 실시예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 전류 센스 엠프(CSA) 내의 래치 회로의 세부 구성을 설명하기 위한 회로도이다.
도 6은 도 4에 도시된 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.(-> 비회로 명세서에서는 삭제)

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.

본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 입출력 회로(170) 및 페스/페일 체크 회로(180)를 포함한다.

메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(ST1~ST2k)은 대응하는 비트 라인들(BL1~BL2k)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0o1~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.

다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 테스트 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 전압 발생 회로(130)는 데이터 저장과 관련된 테스트 동작에서는 프로그램 동작과 같이 프로그램 전압(Vpgm)과 패스 전압(Vpass)을 출력하고, 데이터 리드와 관련된 테스트 동작에서는 리드 동작과 같이 리드 전압(Vread)과 패스 전압(Vpass)을 출력할 수 있다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압(Vera)이 인가될 수 있다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.

페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.

예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.

한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.

페이지 버퍼의 구체적인 구성은 후술하기로 한다.

열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.

입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

패스/페일 체크 회로(180)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들(PF[1]~PF[k])에 응답하여 패스/페일 신호(PF_SIGNAL)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들(PF[1]~PF[k])은 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 비교 결과 신호들(PF[1]~PF[k])에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(PF_SIGNAL)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PF_SIGNAL)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정한다.

도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.

도 3을 참조하면, 페이지 버퍼(PB1)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, RST, SET, PBSENSE, BLSe, BLSo, DISCHe, DISCHo)은 제어 회로에서 출력될 수 있다.

페이지 버퍼(PB1)는 비트라인 연결 회로(BLC), 프리차지 회로(P101) 및 다수의 래치 회로들(LC1~LC3)을 포함한다.

비트라인 연결 회로(BLC)의 스위칭 소자들(N105, N107)은 비트라인 선택 신호들(BLSe, BLSo)에 응답하여 이븐 비트라인(BLe1) 및 오드 비트라인(BLo1) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N101, N103)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프로그램 동작 시 비선택된 비트라인을 프리차지하거나 리드 동작 시 비선택된 비트라인을 디스차지하는 동작을 수행한다. 스위칭 소자(N109)는 스위칭 소자들(N105, N107)에 의해 선택된 비트라인과 래치 회로들(150L1~150L3) 중 하나의 래치 회로를 연결 신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 래치 회로들(LC1~LC3)은 스위칭 소자(N109)에 병렬로 연결되며, 스위칭 소자(N109)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.

프리차지 회로(P101)는 프리차지 신호(PRECHB)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.

래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 열선택 회로(160)로부터 입력되는 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 열선택 회로(160)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 패스/페일 체크 회로(도 1의 180)로 출력하는 동작을 수행할 수 있다.

래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.

제1 래치 회로(LC1)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN)에 응답하여 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(LAT)의 비반전 단자(QA) 및 반전 단자(QB)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N113, N115), 스위칭 소자들(N113, N115)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N117)를 포함한다.

한편, 다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.

본 발명의 제1 실시예에 따른 페이지 버퍼는 전압 센싱(voltage sensing) 방식으로 메모리 셀들에 저장된 데이터에 대한 리드 동작을 실시한다. 즉, 리드 동작 시 메모리 셀들의 문턱전압에 따라 비트라인의 전압 레벨이 변경되는 것을 감지하여 메모리 셀들에 저장된 데이터를 독출할 수 있다. 리드 동작을 실시하고자 하는 선택된 메모리 셀들의 비트라인을 프리차지하는 반면에, 이에 인접한 비선택된 메모리 셀들의 비트라인은 디스차지 상태를 유지시킨다(BL Shielding).

전류 센싱(current sensing) 방식에서도 리드 동작을 실시할 비트라인에 인접한 비트라인은 디스차지 상태를 유지시킬 필요가 있다. 이하에 이러한 동작을 실시할 수 있는 반도체 메모리 장치에 대해 설명하기로 한다.

도 4는 본 발명의 제2 실시예에 따른 페이지 버퍼를 설명하기 위한 회로도이고, 도 5는 도 4에 도시된 전류 센스 엠프(CSA) 내의 래치 회로의 세부 구성을 설명하기 위한 회로도이다.

도 4를 참조하면, 페이지 버퍼(PB2) 역시 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(SA_SEN, PRESEN_N, SA_RST, QS, SA_DISCH, TRANC, TRANM, TRANT, TRANTOT, TRANF, TRAMTOF, PBSENSE, BLSe, BLSo, DISCHe, DISCHo)은 제어 회로에서 출력될 수 있다.

페이지 버퍼(PB2)는 비트라인 연결 회로(BLC), 전류 센스 앰프(CSA), 다수의 래치 회로들(LC1~LC2) 및 다이나믹 래치 회로(DNL)을 포함한다.

비트라인 연결 회로(BLC) 및 다수의 래치 회로들(LC1~LC2)은 도 3의 그것들과 동일하므로 중복 설명은 생략하기로 한다.

다만, 도 4에 도시된 래치 회로들(LC1~LC2)은 도 3의 래치 회로들과 비교하여 반전 전송신호(TRANC_N, TRANM_N)에 응답하여 래치(LAT1, LAT2)의 제2 노드(QB)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N219, N223)를 더 포함할 수 있다.

다이나믹 래치(DNL)는 데이터를 저장하기 위한 제1 및 제2 래치들(DLAT1, DLAT2)과 래치에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제1 및 제2 래치 데이터 전송 회로들(TR1, TR2)를 포함한다.

각 래치(DLAT1, DLAT2)는 제2 래치 회로(LC2)에 포함되는 래치(LAT2)의 제1 노드(QA[2])와 공통으로 연결되며, 제1 노드(QA[2])를 각 래치노드(QT, QF)로 전달하기 위한 스위칭 소자들(N229, N235)를 포함한다. 스위칭 소자들(N231, N237)은 각각 제1 및 제2 래치 입력 신호들(TRANTOT, TRANTOF)에 응답하여 동작하는 NMOS 트랜지스터로 구현된다. 또한 제1 및 제2 래치(DLAT1, DLAT2)는 각 래치노드(QT, QF)의 전위에 따라 동작하는 스위칭 소자들(N231, N237)을 포함한다. 각각의 스위치들(N231, N237)의 드레인(drain)은 접지단자와 연결된다. 이에 따라 래치노드(QT, QF)의 전위가 로우 레벨이면 스위치들(N231, N237)의 소오스(source)는 이전 플로팅(floating) 상태를 유지하고, 전위가 하이 레벨이면 스위치들(N231, N237)의 소오스는 디스차지되므로 로우 레벨의 전위를 갖게 된다.

전류 센스 앰프(CSA)는 센싱된 데이터를 래치하기 위한 래치(SLAT), 리셋 신호(SA_RST)에 응답하여 래치(SLAT)의 제1 노드(QS)를 접지와 연결하는 스위칭 소자(N211), 프리차지 신호(PRESEN_N)에 응답하여 제2 센싱 노드(SEN)를 프리차지하는 스위칭 소자(P201), 래치(SLAT)의 제2 노드(QS_N)의 전위에 따라 제2 센싱 노드(SEN)를 센싱 노드(SO)와 연결하여 프리차지된 제2 센싱 노드(SEN)의 전압을 센싱 노드(SO)에 전달하는 스위칭 소자(N213), 센싱 신호(SA_SEN)에 응답하여 래치(SLAT)의 제1 노드(QS)에 전원 전압을 공급하는 스위칭 소자(P203), 스위칭 소자(P203)와 래치(SLAT)의 제1 노드(QS) 사이에 접속되고 제2 센싱 노드(SEN)의 전위에 따라 래치(SLAT)의 제1 노드(QS)로 전원 전압을 전달하는 스위칭 소자(P205), 래치(SLAT)의 제1 노드(QS)의 전위에 따라 센싱 노드(SO)를 접지와 연결하는 스위칭 소자(N215), 스위칭 소자(N215)와 접지 사이에 접속되고 디스차지 신호(SA_DISCH)에 응답하여 스위칭 소자(N215)와 접지를 연결하는 스위칭 소자(N217) 및 제2 센싱 노드(SEN)의 전위를 충전하기 위한 캐패시터(CAP)를 포함한다.

도 5를 참조하면, 전류 센스 앰프(CSA)에 포함되는 래치(SLT)는 일반적인 래치와 그 구성이 상이하다. 일반적인 래치는 제1 인버터의 출력단이 제2 인버터의 입력단과 연결되고 제2 인버터의 출력단이 제1 인버터의 입력단과 연결되도록 구성된 2개의 인버터로 구성되는데, 전류 센스 앰프(CSA)에 포함되는 래치(SLT)는 이 중 제1 인버터의 구성이 일반적인 인버터의 구성과 상이하다. 즉, 전원전압 단자와 접지 사이에 직렬 접속된 제1 내지 제4 스위칭 소자들(P301, P303, N301, N303)을 포함한다. 제1 스위칭 소자(P301)는 리셋 신호(SA_RST)에 응답하여 전원 전압을 제2 스위칭 소자(P303)에 전달한다. 제2 스위칭 소자(P303)와 제3 스위칭 소자(N301)은 게이트가 각각 래치(SLAT)의 제2 노드(QS_N)와 연결된다. 제2 스위칭 소자(P303)는 제2 노드(QS_N)의 전위에 따라 제1 스위칭 소자(P301)로부터 전달된 전원 전압을 제1 노드(QS) 및 제3 스위칭 소자(N301)로 전달한다. 제3 스위칭 소자(N303)는 제2 노드(QS_N)의 전위에 따라 제1 노드(QS)를 접지와 연결한다. 제4 스위칭 소자(N305)는 제3 스위칭 소자(N303)와 접지 사이에 접속되고 센싱 신호(SA_SEN)에 응답하여 제3 스위칭 소자(N303)와 접지를 연결한다. 래치(SLAT)의 제1 인버터는 일반적인 경우와 달리 제1 스위칭 소자(P301)와 제4 스위칭 소자(N303)를 더 포함하는데, 이는 센싱 동작 중에 전류가 접지로 누설되는 것을 미리 차단하기 위한 것이다.

이하에, 상기의 구성을 갖는 페이지 버퍼(PB2)의 센싱 동작을 설명하기로 한다.

도 6은 도 4에 도시된 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.

도 4 및 도 6을 참조하면, 본 발명의 제2 실시예에 따른 페이지 버퍼의 센싱 동작은 다섯 단계로 구분된다.

<워드라인 전압 상승(WL Rising) 단계(T1)>

타이밍도에는 표시되어 있지 않지만 리드 동작을 실시할 선택된 워드라인에는 리드 전압이 인가되고, 비선택된 워드라인에는 패스 전압(약 6,5V)이 인가된다. 또한 드레인 선택 라인과 소스 선택 라인에도 전원 전압 레벨의 전압(예: 4.5V 이상)이 인가된다.

이븐 비트라인(BLe)에 연결된 셀 스트링에 포함되는 메모리 셀이 리드 동작을 실시할 메모리 셀로 선택된 경우, 로우 레벨의 이븐 비트라인 디스차지신호(DISCHe)와 하이 레벨의 이븐 비트라인 선택 신호(BSELe)를 인가하여, 이븐 비트라인(BLe)은 페이지 버퍼에 연결하고 오드 비트라인(BLo)은 전압단(VIRPWR)에 그대로 연결하여 접지 상태(GND)를 유지해 준다. 따라서 이븐 비트라인(BLe)은 접지 상태에 있는 오드 비트라인(BLo)에 의해서 차단(Shielding) 상태에 있게 된다.

또한, 리센 신호(SA_RST)를 일정시간 하이 레벨로 인가하여 스위칭 소자(N211)를 턴 온 시켰다가 다시 턴 오프 시킴으로써 래치(SLAT)의 제1 노드(QS)를 로우 레벨 전위로, 제2 노드(QS_N)는 하위 레벨 전위로 만들어준다. 따라서 래치(SLAT)는 '1' 데이터를 저장한 상태로 초기화된다.

<사전 센싱(Pre-Sensing) 단계(T2)>

사전 센싱 동작은 소스 라인 바운싱(Source Line Bouncing)을 감소시키기 위해 실시한다.

우선, 연결신호(PBSENSE)를 하이 레벨로 인가하여 스위칭 소자(N209)를 턴온 시켜 이븐 비트라인(BLe)에 약 500nA 의 전류를 기준 전류로서 흘려주어 이븐 비트라인(BLe)을 프리차지한다.

기준 전류를 흘려주기 위해 전류 센스 앰프(CSA) 내의 프리차지회로(P201)에 로우 레벨의 프리차지 신호(PRESEN_N)를 인가하되, 기준 전류가 500nA가 되도록 프리차지 신호(PRESEN_N)의 레벨을 적절하게 조절하여 인가한다. 이븐 비트라인(BLe)과 셀 스트링이 연결되었기 때문에 선택된 메모리 셀의 문턱 전압에 따라 셀 스트링에 셀 전류(Cell Current)가 흐르게 된다.

셀 전류가 500nA 이상 흐를 경우에는 이븐 비트라인의 전위가 떨어지게 된다. 따라서 센싱 노드(SO)의 전위와 제2 센싱 노드(SEN)의 전위가 떨어지게 되고, 센싱 신호(SA_SEN)가 일정 시간 로우 레벨로 인가되면 전류 센스 앰프(CSA)의 스위칭 소자(P205)에 의해 래치(SLAT)의 제2 노드(QS_N)의 전위가 로우 레벨로 변경된다. 따라서 래치(SLAT)에 저장된 데이터가 '1' 데이터에서 '0' 데이터로 변경된다.

셀 전류가 500nA 미만으로 흐를 경우에는 이븐 비트라인의 전위가 프리차지 레벨로 유지되므로 센싱 신호(SA_SEN)가 일정 시간 로우 레벨로 인가되더라도 래치(SLAT)의 제2 노드(QS_N)의 전위가 하이 레벨 상태를 유지한다. 따라서 래치(SLAT)에 저장된 데이터는 변경되지 않는다.

앞서 설명한 바와 같이, 사전 센싱 동작은 소스라인 바운싱(SL Bouncing)을 방지하기 위한 동작이다. 예를 들어, 100nA의 셀 전류를 기준으로 소거 셀(Erase Cell) 과 프로그램 셀(Program Cell)을 구분한다고 가정하면, 셀 전류가 100nA 보다 큰 소거 셀이 선택된 메모리 셀과 동일 페이지의 메모리 셀들 중 다수를 차지할 경우 100nA 이하의 셀 전류를 갖는 프로그램 셀을 찾아내는데 영향을 주기 때문에 실제 센싱을 하기 전에 이러한 소거 셀들 중 일부를 걷어내는데 목적이 있다.

<비트라인 전위 회복(BL Recovery) 단계(T3)>

비트라인 전위를 회복시키는 단계는 사전 센싱 동작을 실시한 후 메인 센싱 동작을 준비하는 단계이다.

사전 센싱 단계에서 래치(SLAT)의 제2 노드(QS_N)의 전위가 로우 레벨로 변경된 비트라인 즉, 셀 전류가 500nA 이상으로 흐른 비트라인을 디스차지시켜 접지 상태를 유지시킨다. 래치(SLAT)의 제1 노드(QS)의 전위가 하이 레벨로 변경되므로 스위칭 소자(N215)가 턴온되고, 하이 레벨의 디스차지 신호(SA_DISCH)가 인가되면 스위칭 소자(N217)가 턴온되어 센싱노드(SO)가 접지와 연결되므로 해당 비트라인이 디스차지된다. 이때, 디스차지되는 비트라인들의 영향으로 래치(SLAT)의 제2 노드(QS_N)의 전위가 하이 레벨을 유지하고 있는 비트라인의 전위가 영향을 받을 수 있다. 이 영향을 최소화하기 위해서 일정 시간동안 비트라인의 전위를 회복시키는 단순 프리차지 동작을 실시한다.

<메인 센싱(Main-Sensing) 단계(T4)>

비트라인 전위를 회복시키기 위한 프리차지 동작을 중지하고 제2 센싱 노드(SEN)의 전위에 따라 래치(SLAT)의 제2 노드(QS_N)의 전위를 결정하는 단계이다.

사전 센싱 동작과 동작이 동일하나, 기준 전류가 더 작다. 예를 들면, 기준 전류는 100nA일 수 있다.

기준 전류를 흘려주기 위해 전류 센스 앰프(CSA) 내의 프리차지회로(P201)에 로우 레벨의 프리차지 신호(PRESEN_N)를 인가하되, 기준 전류가 100nA가 되도록 프리차지 신호(PRESEN_N)의 레벨을 적절하게 조절하여 인가한다. 이븐 비트라인(BLe)과 셀 스트링이 연결되었기 때문에 선택된 메모리 셀의 문턱 전압에 따라 셀 스트링에 셀 전류(Cell Current)가 흐르게 된다.

셀 전류가 100nA 이상 흐를 경우에는 이븐 비트라인의 전위가 낮아지게 된다. 따라서 센싱 노드(SO)의 전위와 제2 센싱 노드(SEN)의 전위가 크게 낮아지게 되고, 센싱 신호(SA_SEN)가 일정 시간 로우 레벨로 인가되면 전류 센스 앰프(CSA)의 스위칭 소자(P205)에 의해 래치(SLAT)의 제2 노드(QS_N)의 전위가 로우 레벨로 변경된다. 따라서 래치(SLAT)에 저장된 데이터가 '1' 데이터에서 '0' 데이터로 변경된다. 선택된 메모리 셀은 '1' 데이터가 저장된 소거 셀이다.

셀 전류가 100nA 미만으로 흐를 경우에는 이븐 비트라인의 전위가 프리차지 레벨로 유지되므로 센싱 신호(SA_SEN)가 일정 시간 로우 레벨로 인가되더라도 래치(SLAT)의 제2 노드(QS_N)의 전위가 하이 레벨 상태를 유지한다. 따라서 래치(SLAT)에 저장된 데이터는 변경되지 않는다. 선택된 메모리 셀은 '0' 데이터가 저장된 프로그램 셀이다.

따라서, 기준 전류와 셀 전류를 비교하여 메모리 셀에 저장된 데이터를 독출할 수 있다.

<비트라인 디스차지(BL Discharge) 단계(T5)>

리드 동작을 실시한 이븐 비트라인(BLe)과 그렇지 않은 오드 비트라인(BLo)를 모두 디스차지시킨다. 이븐 비트라인 디스차지 신호(DISCHe)와 오드 비트라인 디스차지 신호(DISCHo)를 하이 레벨로 인가하여 이븐 비트라인(BLe)과 오드 비트라인(BLo) 모두 전압단(VIRPWR)과 연결되도록 한다.

또한, 모든 워드라인들, 드레인 선택 라인 및 소스 선택 라인 역시 디스차지하여 초기 상태로 만들어준다.

이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에 의하면 하나의 페이지 버퍼에 하나의 비트라인이 연결되는 ABL(All Bit Line) 방식에서 사용하는 전류 센싱을 하나의 페이지 버퍼에 이븐 및 오드 비트라인이 연결되는 EOBL(Even/Odd BL) 방식에 적용하여 전압 센싱시의 비트라인 차단(shielding BL) 동작은 유지하면서 전류 센싱(current sensing)을 사용하여 센싱 동작을 실시함으로써 신뢰성 및 성능을 향상시킬 수 있고, 메모리 셀들의 문턱 전압 변동을 줄여 안정성을 향상시킬 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 ST1~ST2k: 스트링
120: 제어 회로 130: 전압 발생 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 열선택 회로 170: 입출력 회로
180: 패스/페일 체크 회로

Claims (4)

1. 다수의 메모리 셀들이 포함된 이븐 및 오드 셀 스트링들을 포함하는 메모리 어레이;
   상기 이븐 셀 스트링들과 각각 접속된 이븐 비트라인들 및 상기 오드 셀 스트링들과 각각 접속된 오드 비트라인들;
   상기 이븐 셀 스트링들에 저장된 데이터의 센싱동작 시 상기 이븐 비트라인들을 기준 전류 레벨로 프리차지한 후, 선택된 메모리 셀들의 문턱전압 레벨에 따라 상기 이븐 비트라인들의 전류 변동을 감지하여 센싱 데이터를 출력하는 페이지 버퍼들; 및
   상기 이븐 셀 스트링들에 저장된 데이터의 센싱 동작 시 상기 오드 비트라인들이 디스차지 상태를 유지하도록 상기 페이지 버퍼들을 제어하는 제어회로를 포함하는 반도체 메모리 장치.
2. 다수의 메모리 셀들이 포함된 이븐 및 오드 셀 스트링들을 포함하는 메모리 어레이;
   상기 이븐 셀 스트링들과 각각 접속된 이븐 비트라인들 및 상기 오드 셀 스트링들과 각각 접속된 오드 비트라인들;
   상기 이븐 셀 스트링들에 저장된 데이터의 센싱동작 전에, 상기 오드 및 이븐 비트라인들을 제1 기준 전류 레벨로 프리차지한 후, 상기 이븐 및 오드 셀 스트링들에 흐르는 셀 전류에 따라 상기 이븐 및 오드 비트라인들의 전류 변동을 감지하여 제1 센싱 데이터를 출력하고, 상기 이븐 셀 스트링들에 저장된 데이터의 센싱동작 시 상기 이븐 비트라인들을 제1 기준 전류 보다 낮은 제2 기준 전류 레벨로 프리차지한 후, 선택된 메모리 셀들을 포함하는 이븐 셀 스트링들에 흐르는 셀 전류에 따라 상기 이븐 비트라인들의 전류 변동을 감지하여 제2 센싱 데이터를 출력하는 페이지 버퍼들; 및
   상기 로우 레벨의 제1 센싱 데이터가 출력된 비트라인들을 디스차지 상태로 유지하고, 상기 이븐 셀 스트링들에 저장된 데이터의 센싱동작 시 상기 오드 비트라인들의 디스차지 상태를 유지하도록 상기 페이지 버퍼들을 제어하는 제어회로를 포함하는 반도체 메모리 장치.
3. 센싱(sensing)할 메모리 셀에 대응되는 비트라인을 기준 전류 레벨로 프리차지하는 단계;
   상기 메모리 셀과 연결된 워드라인에 센싱전압을 인가하는 단계; 및
   상기 워드라인에 센싱전압을 인가한 후에, 상기 비트라인의 전류 변동을 감지하여 상기 메모리 셀에 대한 센싱 데이터를 출력하는 단계를 포함하되,
   상기 비트라인이 이븐 비트라인인 경우 상기 프리차지 단계에서 오드 비트라인들을 디스차지 상태로 유지하고, 상기 비트라인이 오드 비트라인인 경우 상기 프리차지 단계에서 이븐 비트라인들을 디스차지 상태로 유지하는 반도체 메모리 장치의 동작 방법.
4. 이븐 및 오드 비트라인들을 제1 기준 전류 레벨로 프리차지하는 단계;
   센싱할 메모리 셀과 연결된 워드라인에 센싱전압을 인가하는 단계;
   상기 워드라인에 센싱전압을 인가한 후에, 상기 이븐 및 오드 비트라인들의 전류 변동을 감지하여 상기 워드라인에 연결된 메모리 셀들에 대한 센싱 데이터를 출력하는 단계;
   로우 레벨의 센싱 데이터가 출력된 비트라인들을 디스차지 상태로 유지하는 단계;
   센싱(sensing)할 메모리 셀에 대응되는 비트라인을 제1 기준 전류 보다 낮은 제2 기준 전류 레벨로 프리차지하는 단계;
   상기 메모리 셀과 연결된 워드라인에 센싱전압을 인가하는 단계; 및
   상기 워드라인에 센싱전압을 인가한 후에, 상기 비트라인의 전류 변동을 감지하여 상기 메모리 셀에 대한 센싱 데이터를 출력하는 단계를 포함하되,
   상기 비트라인이 이븐 비트라인인 경우 상기 제2 기준 전류 레벨로 프리차지하는 단계에서 오드 비트라인들을 디스차지 상태로 유지하고, 상기 비트라인이 오드 비트라인인 경우 상기 제2 기준 전류 레벨로 프리차지하는 단계에서 이븐 비트라인들을 디스차지 상태로 유지하는 반도체 메모리 장치의 동작 방법.
   

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