CN111095419A - 提高从存储器件读取数据的速度的方法 - Google Patents

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Abstract

存储器件包括N行存储单元和分别与其耦合的N条字线。一种从存储器件读取数据的方法包括：将第一预脉冲电压施加到第n字线，同时将第二预脉冲电压施加到与第n字线相邻的相邻字线，第二预脉冲电压超过第一预脉冲电压，并且n为从1至N的整数；将第n字线接地，同时在相邻字线上保持第二预脉冲电压；将第n字线上的电压拉向起始读取电平；以及在第n字线上的电压达到起始读取电平之前，将相邻字线上的电压驱动至第一预脉冲电压。

Description

提高从存储器件读取数据的速度的方法
技术领域
本发明涉及存储器，并且具体而言，涉及提高从存储器件读取数据的速度的方法。
背景技术
非易失性存储器已广泛用于个人计算机、电信、消费电子和其他领域中的数据储存。电可擦除可编程只读存储器(EEPROM)和闪存属于使用最广泛的非易失性存储器。
发明内容
根据一个实施例，公开了一种从存储器件读取数据的方法。存储器件包括N行存储单元和分别与其耦合的N条字线。该方法包括：将第一预脉冲电压施加到第n字线，同时将第二预脉冲电压施加到与第n字线相邻的相邻字线，第二预脉冲电压超过第一预脉冲电压，并且n为从1至N的整数；将第n字线接地，同时在该相邻字线上保持第二预脉冲电压；将第n字线上的电压拉向起始读取电平；以及在第n字线上的电压达到起始读取电平之前，将该相邻字线上的电压驱动至第一预脉冲电压。
根据另一个实施例，公开了一种从存储器件读取数据的方法。存储器件包括N行存储单元和分别与其耦合的N条字线。该方法包括：将第一预脉冲电压施加到第n字线，同时将第二预脉冲电压施加到与第n字线相邻的相邻字线，第二预脉冲电压超过第一预脉冲电压，并且n为从1至N的整数；将第n字线接地，同时在该相邻字线上保持第二预脉冲电压；以及使该相邻字线浮置，同时将第n字线上的电压拉向起始读取电平。
附图说明
在阅读了以下在各个附图和图形中示出的优选实施例的详细说明之后，本发明的这些和其他目的对于本领域的普通技术人员无疑将变得显而易见。
图1是根据本发明实施例的存储器件的方框图。
图2是图1的NAND闪存电路14的示意图。
图3示出了图1的存储器件中的存储单元的阈值电压分布。
图4是在图1的存储器件中使用的读取方法的流程图。
图5是采用图4中的读取方法的图1的存储器件的选定信号的时序图。
图6是在图1的存储器件中使用的另一种读取方法的流程图。
图7是采用图6中的读取方法的图1中的存储器件的选定信号的时序图。
具体实施方式
尽管将参考二维NAND闪存器件来描述本发明的实施例，但应当理解，本发明创造性概念的实施例不限于此配置，而是还可以应用于3维NAND闪存器件。另外，在不脱离本发明的范围的情况下，本发明适用于其他非易失性存储器件，例如电可擦除可编程ROM(EEPROM)、NOR闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
图1是根据本发明实施例的存储器件1的方框图。存储器件1可以包括控制器10、电压生成电路11、行解码器12、列解码器13和NAND闪存电路14。控制器10耦合到电压生成电路11和列解码器13。电压生成电路11耦合到行解码器12。行解码器12可以经由串选择线SSL、字线WL(1)至WL(N)和接地选择线GSL耦合到NAND闪存电路14，N为正整数，例如N＝64。列解码器13可以经由位线BL(1)至BL(P)耦合到NAND闪存电路14，P是正整数，例如，P＝8192。行解码器12可以减少在读取操作之前设置字线WL(1)至WL(N)所需的时间。
控制器10可与外部主机通信以接收要存储在NAND闪存电路14中的数据，并传送从NAND闪存电路14读取的数据。控制器10可从外部主机接收命令、地址或数据，并生成列地址信号、行地址信号和电压控制信号。电压生成电路11可以响应于来自控制器10的电压控制信号来生成电压。在一些实施例中，电压生成电路11可以生成用于读取操作的读取电平和预脉冲电压。行解码器12可以响应于来自控制器10的列地址信号来操作，以选择适当的字线WL(n)，并且将来自电压生成电路11的各种电压提供给选定字线WL(n)、非选定字线WL(1)至WL(n-1)、WL(n+1)至WL(N)、串选择线SSL和接地选择线GSL，以用于读取、编程或擦除操作，n是整数，并且1≤n≤N。在一些实施例中，行解码器12可以在读取操作中将读取电平和预脉冲电压施加到字线WL(1)至WL(N)。列解码器13可以响应于来自控制器10的列地址信号来操作，以选择一条或多条位线BL(p)，p是整数并且1≤p≤P。列解码器13可以包括读出放大器(sense amplifier)，用以检测来自选定位线BL(p)的电流，从而从NAND闪存电路14读取数据。
图2是图1的NAND闪存电路14的示意图。NAND闪存电路14可以包括存储单元C(1，1)至C(P，N)、串选择单元Tss(1)至Tss(P)和接地选择单元Tgs(1)至Tgs(P)。存储单元C(1，1)至C(P，N)可以被布置成耦合到各条字线WL(1)至WL(N)的N个行R(1)至R(N)。在读取操作中，可以从行(1)到行(N)或从行(N)到行(1)以逐行方式从存储单元C(1，1)至C(P，N)读取数据。存储单元C(1，1)至C(P，N)可以是浮栅晶体管或电荷俘获晶体管，并且可以是单级单元(SLC)类型、多级单元(MLC)类型、三级单元(TLC)类型、四级单元(QLC)类型、五级单元(PLC)类型或更高级别的类型。每个存储单元C(p，n)可以保持Q个可能状态之一，其中Q是等于或大于2的正整数，例如，对于QLC，Q＝2，对于MLC，Q＝4，对于TLC，Q＝8，对于QLC，Q＝16，对于PLC，Q＝32。Q个可能状态包括擦除状态S(0)和编程状态S(1)至S(Q-1)，例如，TLC的8个可能状态可以包括擦除状态S(0)和编程状态S(1))至S(7)。
存储单元C(1，1)至C(P，N)、串选择单元Tss(1)至Tss(P)和接地选择单元Tgs(1)至Tgs(P)中的每一个可以包括控制端子、第一端子和第二端子。串选择线SSL可以耦合到串选择单元Tss(1)至Tss(P)的控制端子，并且位线BL(1)到BL(P)可以分别耦合到串选择单元Tss(1)至Tss(P)的第一端子。字线WL(1)至WL(N)可以分别耦合到第一行的存储单元C(1，1)至C(P，1)的控制端子至第N行的存储单元C(1，N)至C(P，N)的控制端子，并且存储单元C(1，1)至C(P，1)的第一端子可以分别耦合到串选择单元Tss(1)至Tss(P)的第二端子。接地选择线GSL可以耦合到接地选择单元Tgs(1)至Tgs(P)的控制端子，接地选择单元Tgs(1)至Tgs(P)的第一端子可以分别耦合到存储单元C(1，N)至C(P，N)的第二端子，并且接地选择单元Tgs(1)至Tgs(P)的第二端子可以耦合到接地端子。接地端子可以提供诸如0V的接地电压。
图3示出了TLC的8种状态的阈值电压分布，包括分别与擦除状态S(0)和编程状态S(1)至S(7)相对应的分布30至37。编程状态S(1)是最低的编程状态，而编程状态S(7)是最高的编程状态。在读取操作中，读取电平Vr(1)至Vr(Q-1)可以用于读取每个存储单元C(p，n)中保持的状态。可以将每个读取电平Vr(q)设置在状态S(q-1)的阈值电压分布的最大阈值电压和状态S(q)的阈值电压分布的最小阈值电压之间，以便区分每个存储单元C(p，n)中的状态，q为整数且1≤q≤Q-1。例如，可以将读取电平Vr(1)设置为擦除状态S(0)的分布30的最大阈值电压与编程状态S(1)的分布31的最小阈值电压之间的-1.52V。同样地，可以将读取电平Vr(2)设置为-0.81V，可以将读取电平Vr(3)设置为-0.11V，可以将读取电平Vr(4)设置为0.58V，可以将读取电平Vr(5)设置为1.41V，可以将读取电平Vr(6)设置为2.21V，并且可以将读取电平Vr(7)设置为3.16V。读取电平Vr(1)可以用于区分擦除状态S(0)和编程状态S(1)。当通过字线WL(n)将读取电平Vr(1)施加到选定存储单元C(p，n)的控制端子时，如果选定存储单元C(p，n)处于擦除状态，则选定存储单元C(p，n)可以被导通，并且读出放大器可以检测到超过预定电流的电流；并且如果选定存储单元C(p，n)处于较高的编程状态，则选定存储单元C(p，n)可以被关断，并且读出放大器可以检测到小于预定电流的电流。在一些实施例中，行解码器12可以将读取电平Vr(1)至Vr(7)依次施加到字线(n)，直到可以识别出选定存储单元C(p，n)中的状态。读取电平Vr(1)可以是将被施加到字线(n)的第一电平，并且可以被称为读取操作的起始读取电平。
在一些实施例中，编程状态S(1)至S(7)各自包括：最高有效位，称为“上部页”；中间位，称为“中间页”；以及最低有效位，称为“下部页”。虽然可以将特定的编码值分配给该分布的各种状态(例如，擦除状态S(0)为'111'，编程状态S(1)为'110'，编程状态S(2)为'100'，编程状态S(3)为'000'，编程状态S(4)为'010'，编程状态S(5)为'011'，编程状态S(6)为'001'，并且编程状态S(7)为'101')，在本发明的范围内也可以使用其他编码方案。可以按照下部页、中间页和上部页的顺序来对选定存储单元C(p，n)进行解码。为了对选定存储单元C(p，n)的下部页进行解码，可以将解码电平设置为发生最低有效位的转变处的读取电平，即，可以将第一解码电平设置为读取电平Vr(1)，并且可以将第二解码电平设置为读取电平Vr(5)。类似地，为了对选定存储单元C(p，n)的中间页进行解码，可以将相应的解码电平设置为发生中间位的转变处的读取电平，例如，可以将第三解码电平设置为读取电平Vr(2)，可以将第四解码电平设置为读取电平Vr(4)，并且可以将第五解码电平设置为读取电平Vr(6)。为了对选定存储单元C(p，n)的上部页进行解码，可以将相应的解码电平设置为发生最高有效位的转变处的读取电平，例如，可以将第六解码电平设置为读取电平Vr(3)，并且可以将第七解码电平设置为读取电平Vr(7)。可以通过将第一解码电平至第七读取电平的选择性组合应用于字线(n)，来对选定存储单元C(p，n)的编码值进行解码。由于首先对下部页进行解码，所以第一解码电平或读取电平Vr(1)可以是将要施加到字线(n)的第一电平，并且可以称为读取操作的起始读取电平。
具体地，在读取操作中，可以将串选择线SSL驱动至电源电压，例如3V，以导通串选择单元Tss(1)至Tss(P)，可以将接地选择线GSL驱动至电源电压以导通接地选择单元Tgs(1)至Tgs(P)，可以将非选定字线驱动至读取通过电压Vread，并且可以将选定字线W(n)驱动至读取电平Vr(q)。读取通过电压Vread可以超过最高编程状态下存储单元的最大阈值电压，以确保选定位线BL(p)上的所有非选定存储单元C(p，1)至C(p，n-1)、C(p，n+1)至C(p，N)导通，仅留下选定存储单元C(p，n)的状态来使用读取电平Vr(q)确定。在图3中的TLC的情况下，读取通过电压Vread可以超过分布37的最大阈值电压，例如，Vread可以是4.5V。
在读取操作之前，行解码器12可以将预脉冲施加到选定字线WL(n)和非选定字线，以便通过电荷共享在NAND闪存电路14的每个单元串的存储单元的沟道中重新分布电荷，从而在每个单元串的存储单元的沟道中建立基本均匀的电荷分布，减少了读取干扰的程度，并增强了数据可靠性。存储器件1可以执行图4中的读取方法400或图6中的读取方法600，以加快读取操作。
读取方法400包括步骤S402至S410，其采用来自选定字线WL(n)的相邻字线的信号耦合以减少在读取操作之前设置选定字线WL(n)所需的时间。步骤S402至S408用于在读取操作之前将选定字线WL(n)和相邻字线设置为适当的电压电平。步骤S410用于执行读取操作。任何合理的步骤改变或调整都在本公开内容的范围内。步骤S402至S410说明如下：
步骤S402：行解码器12将第一预脉冲电压Vp1施加到第n字线WL(n)，同时将第二预脉冲电压Vp2施加到与第n字线WL(n)相邻的相邻字线；
步骤S404：行解码器12将第n字线WL(n)接地，同时在相邻字线上保持第二预脉冲电压Vp2；
步骤S406：行解码器12将第n字线W(n)上的电压拉向起始读取电平；
步骤S408：在第n字线上的电压达到起始读取电平之前，行解码器12将相邻字线上的电压驱动至第一预脉冲电压Vp1；
步骤S410：在读取操作中，行解码器12将第n字线上的电压从起始读取电平拉至下一读取电平，同时将相邻字线上的电压保持在第一预脉冲电压。
在步骤S402中，第二预脉冲电压Vp2可以超过第一预脉冲电压Vp1一预定电平。该预定电平可以由控制器10调节并且可以小于0.7V。第一预脉冲电压Vp1可以基本上等于读取通过电压Vread。可以由电压生成电路11来生成第一预脉冲电压Vp1和第二预脉冲电压Vp2。相邻字线可以是第(n-1)字线、第(n+1)字线、二者、非选定字线中的一部分或全部。例如，当选择第一字线WL(1)时，相邻字线可以是第二字线WL(2)，全部非选定字线WL(2)至WL(N)或非选定字线中的一部分，例如字线WL(2)和WL(3)。在另一示例中，当选择第二字线WL(2)时，相邻字线可以是第一字线WL(1)，第三字线WL(3)，第一字线WL(1)和第三字线WL(3)二者，全部非选定字线WL(1)、WL(3)至WL(N)或非选定字线中的一部分，例如，字线WL(1)、WL(3)和WL(4)。在一些实施例中，如果将第二预脉冲电压Vp2施加到非选定字线中的一部分，则可以将第一预脉冲电压Vp1施加到非选定字线中的其余部分。例如，当未选择字线WL(1)、WL(3)至WL(N)时，可以将第二预脉冲电压Vp2施加到非选定字线WL(1)、WL(3)，并且可以将第一预脉冲电压Vp1施加到非选定字线WL(4)至WL(N)。施加到第n字线WL(n)的第一预脉冲电压Vp1和施加到相邻字线的第二预脉冲电压Vp2可以通过电荷共享来在每个单元串的存储单元的沟道中重新分布电荷，从而降低读取干扰的程度并提高数据可靠性。
在步骤S404中，将第n字线W(n)接地，并且在步骤S406中，将第n字线W(n)向起始读取电平驱动。起始读取电平可以是用于确定字线WL(n)上的选定存储单元的状态的第一电平。在一些实施例中，起始读取电平可以是用于读取最低编程状态的负电压电平，例如，起始读取电平可以是用于读取图3中最低编程状态S(1)的读取电平Vr(1)。在步骤S408中，可以将相邻字线驱动到较低的第一预脉冲电压Vp1以将相邻字线设置为第一预脉冲电压，从而获得用于读取操作的读取，同时在选定字线WL(n)中感生负耦合电压。负耦合电压可以加快选定字线WL(n)上的电压变化速率，从而有效地减少了将选定字线WL(n)上的电压驱动至起始读取电平所需的时间。在将相邻字线驱动到较低的第一预脉冲电压Vp1期间，行编码器12可以驱动或浮置选定字线W(n)。在一些实施例中，在选定字线W(n)上的电压达到起始读取电平之前，行编码器12可以将选定字线W(n)驱动至起始读取电平，同时将相邻字线W(n)驱动至第一预脉冲电压，从而使用来自行编码器12的驱动和来自相邻字线的电容耦合两者来将选定字线W(n)驱动到起始读取电平。在其他实施例中，在选定字线W(n)上的电压达到起始读取电平之前，行编码器12可以使选定字线W(n)浮置，同时将相邻字线驱动至第一预脉冲电压，使得来自相邻字线的电容耦合能够将选定字线W(n)驱动至起始读取电平，并且当选定字线W(n)上的电压达到起始读取电平时，行编码器12可以将选定字线W(n)上的电压保持在起始读取电平，并准备好进行读取操作。在将选定字线WL(n)上的电压拉向起始读取电平时，行编码器12可以在没有时间延迟或有时间延迟的情况下将相邻字线从第二预脉冲电压Vp2驱动到第一预脉冲电压Vp1。在一些实施例中，行编码器12可以在拉动选定字线WL(n)上的电压之后紧邻的一时间延迟期间在相邻字线上保持第二预脉冲电压Vp2，并且在该时间延迟之后，将相邻字线从第二预脉冲电压Vp2驱动到第一预脉冲电压Vp1。在其他实施例中，行编码器12可以基本上与将选定字线WL(n)上的电压拉向起始读取电平同时地将相邻字线从第二预脉冲电压Vp2驱动到第一预脉冲电压Vp1。
在将选定字线W(n)设置为起始读取电平并且将非选定字线设置为第一预脉冲电压之后，在步骤S410中，行解码器12可以从一个读取电平到下一个读取电平地依次驱动选定字线W(n)，直到可以确定选定存储单元的状态为止。例如，在起始读取电平之后的下一读取电平可以是用于读取图3中的最低编程状态S(1)之后的第二最低编程状态的读取电平Vr(2)，例如，读取电平Vr(2)可以是-0.81V。
图5是采用读取方法400的图1的存储器件1的选定信号的时序图。选定信号包括字线WL(n)和相邻字线WL(n-1)、WL(n+1)上的信号。可以选择字线WL(n)，并且可以不选择相邻字线WL(n-1)、WL(n+1)。存储器件1可以在读取时段Trd中的读取操作之前，在设置时段Tset中执行设置操作。设置时段Tset在时间t1和t8之间，在其中为读取操作设置选定字线WL(n)和非选定字线WL(n-1)、WL(n+1)。从时间t1到t2，行解码器12将选定字线WL(n)和非选定字线WL(n-1)、WL(n+1)从接地电压(例如0V)驱动到第一预脉冲电压Vp1(例如4.5V)。从时间t2到t3，行解码器12继续将非选定字线WL(n-1)、WL(n+1)从第一预脉冲电压Vp1驱动到第二预脉冲电压Vp2(例如5.2V)，同时将选定字线WL(n)保持在第一预脉冲电压Vp1。第二预脉冲电压Vp2超过第一预脉冲电压Vp1一电压差Va，并且Va可以小于0.7V。从时间t3到t4，行解码器12将选定字线WL(n)从第一预脉冲电压Vp1接地到接地电压，同时将非选定字线WL(n-1)、WL(n+1)保持在第二预脉冲电压Vp2。从时间t4到t5，行解码器12将选定字线WL(n)保持在接地电压，并将非选定字线WL(n-1)、WL(n+1)保持在第二预脉冲电压Vp2。从时间t5到t6，行解码器12将选定字线WL(n)从接地电压拉向起始读取电平Vr(1)，同时将非选定字线WL(n-1)、WL(n+1)保持在第二预脉冲电压Vp2。从时间t6到t7，行解码器12将非选定字线WL(n-1)、WL(n+1)从第二预脉冲电压Vp2向第一预脉冲电压Vp1驱动。在时间t6和t7之间，选定字线WL(n)可以浮置或由行解码器12驱动。在浮置的情况下，将通过由非选定字线WL(n-1)、WL(n+1)上的下拉电压所感生的负耦合电压，来将选定字线WL(n)继续向起始读取电平Vr(1)驱动。在由行解码器12驱动的情况下，将通过行解码器12和感生的负耦合电压两者，来将选定字线WL(n)继续向起始读取电平Vr(1)驱动，从而减少了达到起始读取电平Vr(1)所需的时间。从时间t7到t8，行解码器12继续驱动非选定字线WL(n-1)、WL(n+1)，直到达到第一预脉冲电压Vp1，同时将选定字线WL(n)保持在起始读取电平Vr(1)。以这种方式，存储器件1使用减少的时间来将选定字线WL(n)设置为起始读取电平Vr(1)，并且将非选定字线WL(n-1)、WL(n+1)设置为第一预脉冲电压Vp1。在时间t8之后，存储器件1开始读取操作。从时间t8到t9，在非选定字线WL(n-1)、WL(n+1)上的电压达到第一预脉冲电压Vp1时，行解码器12继续将非选定字线WL(n-1)、WL(n+1)保持在第一预脉冲电压Vp1，并继续将选定字线WL(n)保持在起始读取电平Vr(1)。从时间t9到t10，行解码器12将选定字线WL(n)从起始读取电平Vr(1)驱动到下一读取电平Vr(2)。在时间t10之后，行解码器12可以继续将选定字线WL(n)从一个读取电平驱动到另一读取电平，直到可以确定选定字线WL(n)上的一个或多个选定存储单元的状态。
读取方法600包括步骤S602至S608，其采用来自选定字线WL(n)的相邻字线的信号耦合以减少在读取操作之前设置选定字线WL(n)所需的时间。步骤S602至S606用于在读取操作之前将选定字线WL(n)和相邻字线设置为适当的电压电平。步骤S608用于执行读取操作。任何合理的步骤改变或调整都在本公开内容的范围内。步骤S602至S608说明如下：
步骤S602：行解码器12将第一预脉冲电压Vp1施加到第n字线WL(n)，同时将第二预脉冲电压Vp2施加到与第n字线WL(n)相邻的相邻字线；
步骤S604：行解码器12将第n字线WL(n)接地，同时在相邻字线上保持第二预脉冲电压Vp2；
步骤S606：行解码器12使相邻字线浮置，同时将第n字线WL(n)上的电压拉向起始读取电平；
步骤S608：在读取操作中，行解码器12将第n字线上的电压从起始读取电平拉至下一读取电平，同时将相邻字线上的电压保持在第一预脉冲电压Vp1。
步骤S602、S604、S608类似于步骤S402、S404、S410。在步骤S606中，相邻字线保持浮置，其上的电压通过由选定字线WL(n)上的电压变化感生的电容耦合效应驱动，这导致相邻字线上的电压斜坡，其将相邻字线的电压带至第一预脉冲电压Vp1。在一些实施例中，当行解码器12将选定字线WL(n)拉向负起始读取电平时，将存在在相邻字线上相应地感生的负电压变化，从而将相邻字线从第二预脉冲电压Vp2带至较低的第一预脉冲电压Vp1。继而，相邻字线上的电压斜坡在选定字线WL(n)上生成耦合电压，以加快选定字线WL(n)上的电压变化并减少达到起始读取电平所需的时间。
图7是采用读取方法600的图1中的存储器件的选定信号的时序图。选定信号包括字线WL(n)和相邻字线WL(n-1)、WL(n+1)上的信号。可以选择字线WL(n)，并且可以不选择相邻字线WL(n-1)、WL(n+1)。存储器件1可以在读取时段Trd中的读取操作之前，在设置时段Tset中执行设置操作。设置时段Tset在时间t1和t6之间，在其中，为读取操作设置选定字线WL(n)和非选定字线WL(n-1)、WL(n+1)。在时间t1和t5之间，存储器件1以类似于图5的方式操作。从时间t5到t6，行解码器12将选定字线WL(n)从接地电压驱动到起始读取电平Vr(1)，并且使非选定字线WL(n-1)、WL(n+1)浮置。在非选定字线WL(n-1)、WL(n+1)和选定字线WL(n)之间可以发生交叉耦合，选定字线WL(n)上的电压斜降会启动非选定字线WL(n-1)、WL(n+1)上的电压斜降，非选定字线WL(n-1)、WL(n+1)上的电压斜降进一步引起选定字线WL(n)上的更陡的电压斜降，从而减少将选定字线WL(n)从接地电压驱动到起始读取电平Vr(1)所花费的时间。从时间t6到t7，在非选定字线WL(n-1)、WL(n+1)上的电压达到第一预脉冲电压Vp1时，行解码器12继续将非选定字线WL(n-1)、WL(n+1)保持在第一预脉冲电压Vp1，并且在选定字线WL(n)上的电压达到起始读取电平Vr(1)时，行解码器12继续将选定字线WL(n)保持在起始读取电平Vr(1)。以这种方式，存储器件1使用减少的时间来将选定字线WL(n)设置为起始读取电平Vr(1)，并且将非选定字线WL(n-1)、WL(n+1)设置为第一预脉冲电压Vp1。从时间t7到t8，行解码器12将选定字线WL(n)从起始读取电平Vr(1)驱动到下一读取电平Vr(2)。在时间t8之后，行解码器12可以继续将选定字线WL(n)从一个读取电平驱动到另一读取电平，直到可以确定选定字线WL(n)上的一个或多个选定存储单元的状态。
存储器件1和读取方法400、600采用来自选定字线的相邻字线的耦合效应，来以增加的速度将选定字线驱动至起始读取电平，从而使用减少的时间将选定字线设置为起始读取电平，节省了在读取操作之前设置选定字线所需的时间。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对器件和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。

Claims (16)

1.一种从存储器件读取数据的方法，所述存储器件包括N行存储单元和分别与其耦合的N条字线，所述方法包括：
将第一预脉冲电压施加到第n字线，同时将第二预脉冲电压施加到与所述第n字线相邻的相邻字线，所述第二预脉冲电压超过所述第一预脉冲电压，并且n为从1至N的整数；
将所述第n字线接地，同时在所述相邻字线上保持所述第二预脉冲电压；
将所述第n字线上的电压拉向起始读取电平；以及
在所述第n字线上的电压达到所述起始读取电平之前，将所述相邻字线上的电压驱动至所述第一预脉冲电压。
2.根据权利要求1所述的方法，还包括：
在所述第n字线上的电压达到所述起始读取电平之前，使所述第n字线浮置，同时将所述相邻字线上的电压驱动至所述第一预脉冲电压。
3.根据权利要求1所述的方法，还包括：
保持所述相邻字线上的所述第二预脉冲电压，同时将所述第n字线上的电压拉向所述起始读取电平。
4.根据权利要求1所述的方法，其中，将所述相邻字线上的电压驱动至所述第一预脉冲电压包括：
在从将所述第n字线上的电压拉向所述起始读取电平开始的一时间延迟之后，将所述相邻字线上的电压驱动至所述第一预脉冲电压。
5.根据权利要求1所述的方法，其中，将所述相邻字线上的电压驱动至所述第一预脉冲电压包括：
与将所述第n字线拉向所述起始读取电平基本上同时地，将所述相邻字线上的电压驱动至所述第一预脉冲电压。
6.根据权利要求1所述的方法，其中，所述相邻字线是第(n-1)字线。
7.根据权利要求1所述的方法，其中，所述相邻字线是第(n+1)字线。
8.根据权利要求1所述的方法，其中，所述起始读取电平是用于读取最低编程状态的负电压电平。
9.根据权利要求1所述的方法，还包括：
在读取操作中，将所述第n字线上的电压从所述起始读取电平拉到下一读取电平，同时将所述相邻字线上的电压保持在所述第一预脉冲电压。
10.根据权利要求9所述的方法，其中，所述第一预脉冲电压超过所述下一读取电平。
11.一种从存储器件读取数据的方法，所述存储器件包括N行存储单元和分别与其耦合的N条字线，所述方法包括：
将第一预脉冲电压施加到第n字线，同时将第二预脉冲电压施加到与所述第n字线相邻的相邻字线，所述第二预脉冲电压超过所述第一预脉冲电压，并且n为从1至N的整数；
将所述第n字线接地，同时在所述相邻字线上保持所述第二预脉冲电压；以及
使所述相邻字线浮置，同时将所述第n字线上的电压拉向起始读取电平。
12.根据权利要求11所述的方法，其中，所述相邻字线是第(n-1)字线。
13.根据权利要求11所述的方法，其中，所述相邻字线是第(n+1)字线。
14.根据权利要求11所述的方法，其中，所述起始读取电平是用于读取最低编程状态的负电压电平。
15.根据权利要求11所述的方法，还包括：
在读取操作中，将所述第n字线上的电压从所述起始读取电平拉到下一读取电平，同时将所述相邻字线上的电压保持在所述第一预脉冲电压。
16.根据权利要求15所述的方法，其中，所述第一预脉冲电压超过所述下一读取电平。
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