KR20230010767A - 멀티 패스 프로그래밍에서의 네거티브 게이트 스트레스 동작 및 그 메모리 디바이스 - Google Patents

멀티 패스 프로그래밍에서의 네거티브 게이트 스트레스 동작 및 그 메모리 디바이스 Download PDF

Info

Publication number
KR20230010767A
KR20230010767A KR1020227044645A KR20227044645A KR20230010767A KR 20230010767 A KR20230010767 A KR 20230010767A KR 1020227044645 A KR1020227044645 A KR 1020227044645A KR 20227044645 A KR20227044645 A KR 20227044645A KR 20230010767 A KR20230010767 A KR 20230010767A
Authority
KR
South Korea
Prior art keywords
memory cells
programming
pass
memory
voltage
Prior art date
Application number
KR1020227044645A
Other languages
English (en)
Inventor
지펑 동
민 장
하이보 리
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20230010767A publication Critical patent/KR20230010767A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 디바이스가 제공된다. 메모리 디바이스는 배열된 메모리 셀의 어레이, 복수의 워드 라인, 및 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대해 멀티 패스 프로그래밍을 수행하도록 구성된 주변 회로를 포함한다. 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함한다. 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함한다. 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 메모리 셀의 비-최종 프로그래밍 패스에서, 프로그래밍 동작과 검증 동작 사이에 선택된 행의 메모리 셀 내의 메모리 셀에 대해 네거티브 게이트 스트레스(NGS) 동작을 수행하고; 그리고 동시에, 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성된다. 선택되지 않은 워드 라인은 선택된 워드 라인에 인접한다.

Description

멀티 패스 프로그래밍에서의 네거티브 게이트 스트레스 동작 및 그 메모리 디바이스
본 개시내용은 메모리 디바이스 및 그 동작에 관한 것이다.
플래시 메모리는 전기적으로 소거되고 재프로그래밍될 수 있는 저비용, 고밀도, 비휘발성 솔리드 스테이트(solid-state) 저장 매체이다. 플래시 메모리는 NOR 플래시 메모리 및 NAND 플래시 메모리를 포함한다. 각각의 메모리 셀의 임계 전압을 원하는 레벨로 변경하기 위해 다양한 동작, 이를테면 읽기, 프로그램(쓰기) 및 소거가 플래시 메모리에 의해 수행될 수 있다. NAND 플래시 메모리의 경우, 소거 동작은 블록 레벨에서 수행될 수 있고, 프로그램 동작은 페이지 레벨에서 수행될 수 있으며, 판독 동작은 셀 레벨에서 수행될 수 있다.
일 양상에서, 메모리 디바이스는 복수의 행으로 배열된 메모리 셀의 어레이, 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인, 및 워드 라인에 결합되며, 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대한 멀티 패스 프로그래밍(multi-pass programming)을 수행하도록 구성된 주변 회로를 포함한다. 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함한다. 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함한다. 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 메모리 셀의 비-최종 프로그래밍 패스에서, 프로그래밍 동작과 검증 동작 사이에 선택된 행의 메모리 셀 내의 메모리 셀에 대해 네거티브 게이트 스트레스(NGS: negative gate stress) 동작을 수행하고; 그리고 동시에, 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성된다. 선택되지 않은 워드 라인은 선택된 워드 라인에 인접한다.
다른 양상에서, 메모리 디바이스를 동작시키기 위한 방법이 제공된다. 메모리 디바이스는 복수의 행으로 배열된 메모리 셀의 어레이, 및 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인을 포함한다. 이 방법은 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대해 멀티 패스 프로그래밍을 수행하는 단계를 포함한다. 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함한다. 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함한다. 멀티 패스 프로그래밍을 수행하는 단계는, 메모리 셀의 비-최종 프로그래밍 패스에서, 프로그래밍 동작과 검증 동작 사이에 선택된 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하는 단계를 포함한다. 멀티 패스 프로그래밍을 수행하는 단계는 또한 동시에, 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하는 단계를 포함하며, 선택되지 않은 워드 라인은 선택된 워드 라인에 인접한다.
또 다른 양상에서, 시스템은 데이터를 저장하도록 구성된 메모리 디바이스, 및 메모리 디바이스에 결합되며 메모리 디바이스를 제어하도록 구성된 메모리 제어기를 포함한다. 시스템은 데이터를 저장하도록 구성된 메모리 디바이스를 포함한다. 메모리 디바이스는 복수의 행으로 배열된 메모리 셀의 어레이, 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인, 및 워드 라인에 결합되며, 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대한 멀티 패스 프로그래밍을 수행하도록 구성된 주변 회로를 포함한다. 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함한다. 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함한다. 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 메모리 셀의 비-최종 프로그래밍 패스에서, 프로그래밍 동작과 검증 동작 사이에 선택된 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성된다. 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 동시에, 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성되며, 선택되지 않은 워드 라인은 선택된 워드 라인에 인접한다.
본 명세서에 통합되며 본 명세서의 일부를 형성하는 첨부 도면은 본 개시내용의 양상을 예시하며, 설명과 함께, 본 개시내용을 설명하고 관련 기술분야에서 통상의 지식을 가진 자가 본 개시내용을 실행하고 사용할 수 있게 하는 역할을 추가로 한다.
도 1a는 본 개시내용의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 시스템의 블록도를 예시한다.
도 1b는 본 개시내용의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 메모리 카드의 도면을 예시한다.
도 1c는 본 개시내용의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 솔리드 스테이트 드라이브(SSD: solid-state drive)의 도면을 예시한다.
도 2는 본 개시내용의 일부 양상에 따른, 메모리 셀 어레이 및 주변 회로를 포함하는 예시적인 메모리 디바이스의 블록도를 예시한다.
도 3은 본 개시내용의 일부 양상에 따른, 주변 회로를 포함하는 예시적인 메모리 디바이스의 개략적인 회로도를 예시한다.
도 4a는 본 개시내용의 일부 양상에 따른 예시적인 메모리 어레이 디바이스의 단면을 예시한다.
도 4b는 본 개시내용의 일부 양상에 따른, 예시적인 메모리 어레이 디바이스의 블록의 평면도를 예시한다.
도 5a는 본 개시내용의 일부 양상에 따른, 예시적인 메모리 디바이스를 동작시키기 위한 멀티 패스 프로그래밍의 방식을 예시한다.
도 5b는 본 개시내용의 일부 양상에 따른, NGS 동작을 갖는 프로그래밍 루프를 예시한다.
도 5c는 본 개시내용의 일부 양상에 따른, NGS 동작이 없는 프로그래밍 루프를 예시한다.
도 6a는 본 개시내용의 일부 양상에 따른, 예시적인 메모리 어레이 디바이스에서 스트링(string) 내의 메모리 셀에 대한 NGS 동작을 예시한다.
도 6b는 본 개시내용의 일부 양상에 따른, 도 6a에 도시된 NGS 동작에서 메모리 셀에 결합된 워드 라인 상에 인가되는 전압 파형을 예시한다.
도 7a는 본 개시내용의 일부 양상에 따른, 메모리 디바이스에서의 예시적인 워드 라인 우선순위 시퀀스를 예시한다.
도 7b는 본 개시내용의 일부 양상에 따른, 워드 라인 우선순위 시퀀스를 갖는 비-최종 프로그래밍 패스에서의 예시적인 NGS 동작에서 메모리 셀 및 선택 게이트 트랜지스터에 결합된 워드 라인 상에 인가되는 예시적인 전압 파형을 예시한다.
도 7c는 본 개시내용의 일부 양상에 따른, 알려진 NGS 동작에서 메모리 셀 및 선택 게이트 트랜지스터에 결합된 워드 라인 상에 인가되는 예시적인 전압 파형을 예시한다.
도 8a는 본 개시내용의 일부 양상에 따른, 메모리 디바이스에서의 예시적인 톱니(sawtooth) 시퀀스를 예시한다.
도 8b는 본 개시내용의 일부 양상에 따른, 톱니 시퀀스를 갖는 비-최종 프로그래밍 패스에서의 예시적인 NGS 동작에서 메모리 셀 및 선택 게이트 트랜지스터에 결합된 워드 라인 상에 인가되는 예시적인 전압 파형을 예시한다.
도 9는 본 개시내용의 일부 양상에 따른, 선택된 행의 메모리 셀에 대해 멀티 패스 프로그래밍을 수행하기 위한 예시적인 방법의 흐름도를 예시한다.
본 개시내용의 양상은 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 예시 목적으로만 이루어진다고 이해되어야 한다. 이에 따라, 본 개시내용의 범위를 벗어나지 않으면서 다른 구성 및 배열이 사용될 수 있다. 또한, 본 개시내용은 다양한 다른 애플리케이션에도 또한 이용될 수 있다. 본 개시내용에서 설명되는 바와 같은 기능적 및 구조적 특징은 도면에 구체적으로 도시되지 않은 방식으로 서로 조합, 조정 및 수정될 수 있으며, 이러한 조합, 조정 및 수정은 본 개시내용의 범위 내에 있다.
일반적으로, 용어는 적어도 부분적으로는 맥락에서의 사용으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는, 맥락에 적어도 부분적으로 의존하여, 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나, 특징, 구조 또는 특성의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 유사하게, 단수 표현의 용어는 다시, 맥락에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 추가로, "~에 기초하여"라는 용어는 반드시 배타적인 세트의 인자를 전달하고자 하는 것이 아니라, 대신에 또한, 맥락에 적어도 부분적으로 의존하여, 반드시 명시적으로 기술된 것은 아닌 추가 인자의 존재를 허용하는 것으로 이해될 수 있다.
본 개시내용에서 "~ 상에", "~보다 위에" 및 "~ 위에"의 의미는 "~ 상에"가 무엇인가의 "바로 상에"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있는 무언가 "상에"의 의미를 또한 포함하는 것으로, 그리고 "~보다 위에" 또는 "~ 위에"는 무언가"보다 위에" 또는 무언가 "위에"의 의미를 의미할 뿐만 아니라, 그 사이에 중간 피처 또는 층이 없는 무언가보다 "위에" 또는 무언가 "위에"(즉, 바로 무언가 상에)에 있다는 의미를 또한 포함할 수 있는 것으로 가장 넓은 방식으로 해석되어야 한다고 쉽게 이해되어야 한다.
또한, 도면에 예시된 바와 같이 다른 엘리먼트(들) 또는 특징(들)에 대한 하나의 엘리먼트 또는 특징의 관계를 설명하기 위해 본 명세서에서는 "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어가 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여, 사용 또는 동작 중인 디바이스의 서로 다른 배향을 포괄하는 것으로 의도된다. 장치는 다르게(90도 회전 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술자가 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 구역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부 구조 전체에 걸쳐 확장될 수 있거나 하부 또는 상부 구조의 범위 미만의 범위를 가질 수 있다. 추가로, 층은 연속 구조의 두께 미만의 두께를 갖는 균질한 또는 불균일한 연속 구조의 구역일 수 있다. 예를 들어, 연속 구조의 최상부 표면과 최하부 표면에서 또는 그 사이의 임의의 쌍의 수평면 사이에 층이 위치될 수 있다. 층은 수평으로, 수직으로 그리고/또는 테이퍼형 표면(tapered surface)을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 그리고/또는 그 위에, 그 상부에, 그리고/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호 접속 층은 하나 이상의 전도체 및 접촉 층(상호 접속 라인 및/또는 비아 접촉부가 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
전하 포획 재료는 NAND 플래시 메모리에서의 데이터의 보유를 위해 사용되었다. 예를 들어, 전하 포획 재료는 NAND 메모리 스트링(예컨대, 메모리 채널)의 전하 포획 층에 사용될 수 있다. 그러나 전하 포획 디바이스, 예컨대 데이터 보유를 위한 전하 포획 층을 갖는 메모리 디바이스는 전하 포획 재료의 성질로 인해 신뢰성 문제를 가질 수 있다.
전하 포획 디바이스의 일반적인 문제는 빠른 초기 전하 손실(또는 조기 유지) 문제로 알려져 있으며, 이는 프로그래밍 동작 직후에 전하 포획 층으로부터 전하가 빠져나가는 빠른 완화 거동이다. 이러한 거동은 얕게 포획된 전하에 의해 야기되는 것으로 여겨지며, 메모리 셀의 임계 전압이 드리프트(drift)되게 할 수 있다. 임계 전압의 드리프트는 저하된 프로그래밍 분포로 이어질 수 있다.
NAND 플래시 메모리에서, 워드 라인과 스트링의 교차는 복수의 메모리 셀을 형성한다. 블록은 복수의 핑거(finger)를 포함하며, 각각의 핑거는 한 쌍의 핑거를 포함한다. 각각의 스트링은 비트 라인에 결합된다. 핑거의 스트링은 드레인 선택 게이트(DSG: drain select gate)에 결합된다. 메모리 셀은 메모리 셀이 온으로 스위칭될 수 있는 최저 전압을 나타내는 임계 전압의 형태로 데이터를 저장한다. 예를 들어, 2-비트 다중 레벨 셀(MLC: multi-level cell) NAND 플래시 메모리 셀의 임계 전압 범위는 4개의 구역으로 분할된다. 메모리 셀의 임계 전압이 떨어지는 구역은 메모리 셀의 현재 상태를 표현하는데, 이는 소거(또는 ER) 상태 및 3개의 더 높은 데이터 상태일 수 있다. 프로그래밍 패스는 메모리 셀의 임계 전압을 원하는 상태로 설정함으로써 메모리 셀을 프로그래밍하도록 메모리 셀에 결합된 워드 라인 상에 인가되는 한 세트의 증가하는 프로그램 전압/펄스를 사용할 수 있다. 각각의 프로그램 전압/펄스가 프로그래밍 동작에서 인가되고, 검증 동작이 뒤따르며, 검증 동작은 메모리 셀이 프로그래밍을 완료했는지 여부를 결정하는 데 하나 이상의 검증 전압을 이용한다. 모든 메모리 셀이 프로그래밍된 후에, 메모리 셀의 데이터는 판독 동작에서 다시 판독될 수 있다.
멀티 패스 프로그래밍은 메모리 셀을 프로그래밍하는 데 사용될 수 있다. 멀티 패스 프로그래밍에서, 다수의 프로그래밍 패스가 연속적으로 이용된다. 멀티 패스 프로그래밍은 (예컨대, 동일한 스트링 내의 그리고 다른 워드 라인에 결합된) 이웃하는(인접한) 메모리 셀이 프로그래밍될 때 하나의 워드 라인에 접속된 메모리 셀의 임계 전압의 증가를 의미하는 이웃 워드 라인 간섭(NWI: neighboring word line interference)을 감소시킬 수 있다. 멀티 패스 프로그래밍은 비-최종 프로그래밍 패스(들)에서 중간 임계 전압 분포로 메모리 셀을 프로그래밍하고, 최종 프로그래밍 패스에서 최종 임계 전압 분포로 메모리 셀을 프로그래밍함으로써 NWI를 감소시킬 수 있다.
위에서 언급된 바와 같이, 얕게 포획된 전하는 프로그래밍 분포를 저하시킬 수 있다. 저하된 프로그래밍 분포의 문제를 해결하기 위해, 적어도 일부 얕게 포획된 전하를 제거하고 임계 전압 분포를 보다 팽팽하게 위해 네거티브 게이트 스트레스(NGS) 동작이 멀티 패스 프로그래밍에서 사용되었다. 그러나 NGS 동작은 판독 윈도우 버짓(RWB: read window budget), 즉 메모리 셀의 판독 동작에 필요한 소거 데이터 상태와 더 높은 데이터 상태 사이의 임계 전압 윈도우를 감소시킬 수 있으며, 따라서 메모리 셀이 이미 검증 동작을 통과한 후 메모리 셀 상에서 인에이블되기에 적합하지 않았다. NGS 동작에서, NGS 동작 직전에 검증 동작을 통과한 메모리 셀, 및 NGS 동작 직전에 검증 동작을 통과하지 않은 메모리 셀에는 전압의 상이한 조합이 인가되어, 검증 동작을 통과한 메모리 셀은 NGS 동작을 거치지 않을 것이고 검증 동작을 통과하지 않은 메모리 셀만이 NGS 동작을 거칠 것이다. 예를 들어, 메모리 셀을 행 단위로 프로그래밍할 때, (예컨대, 동일한 행에서) 검증 동작을 통과한 메모리 셀 및 검증 동작을 통과하지 않은 메모리 셀에 결합된 비트 라인 및 DSG에 서로 다른 전압이 인가되어, 검증 동작을 통과하지 않은 메모리 셀만이 NGS 동작을 거치게 된다. NAND 메모리의 동작은 복잡할 수 있고, 동작의 전력 소비는 바람직하지 않게 높을 수 있다. 간혹, NGS 동작을 이미 거친 메모리 셀의 임계 전압의 분포는 바람직하게는 좁지 않아, 판독 동작에 영향을 미친다.
본 개시내용은 메모리 디바이스에서의 멀티 패스 프로그래밍을 위한 신규 NGS 방식, 메모리 디바이스, 및 그 시스템을 제공한다. NGS 방식은 NGS 동작 직전에 각각의 검증 동작을 통과한 메모리 셀 및 통과하지 않은 메모리 셀에서 얕게 포획된 전하를 제거하도록 멀티 패스 프로그래밍의 적어도 하나의 비-최종 프로그래밍 패스에서 인에이블된다. 하나의 선택된 행의 메모리 셀에 대해서만 인에이블되는 알려진 NGS 방식과는 달리, 신규한 NGS 방식은 메모리 셀의 2개의 행에 대해 동시에 인에이블된다. 일례로, 신규한 NGS 방식은 프로그래밍되고 있는 선택된 행 및 선택된 행의 메모리 셀 직전에 프로그래밍되는 선택되지 않은 행에서 인에이블된다. 선택되지 않은 행은 워드 라인이 프로그래밍되는 방향에 따라, 선택된 행의 바로 위 또는 바로 아래에 있을 수 있다. 워드 라인 우선순위 시퀀스에서, 선택된 행 및 선택되지 않은 행에서 NGS 동작 이전에 개개의 검증 동작을 통과한 메모리 셀 및 통과하지 않은 메모리 셀은 각각 개개의 NGS 동작을 거칠 수 있다. 톱니 시퀀스에서, 최종 프로그래밍 패스를 거치지 않는 메모리 셀만이 개개의 NGS 동작을 거칠 수 있다. NGS 동작은 개개의 검증 동작을 이미 통과한 메모리 셀에서 얕게 포획된 전하를 추가로 제거하고, 임계 전압의 분포를 더 좁혀, RWB를 증가시킬 수 있다. 멀티 패스 프로그래밍의 최종 프로그래밍 패스에서, 선택된 행의 메모리 셀이 프로그래밍되고 있을 때, NGS 동작은 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀에 대해서만 인에이블되거나 어떠한 메모리 셀에 대해서도 인에이블되지 않는다. 따라서 메모리 셀의 RWB는 NGS 동작에 의해 감소되지 않을 것이다.
프로그래밍되고 있는 선택된 행 및 이미 프로그래밍된 선택되지 않은 행의 메모리 셀에 대한 NGS 동작을 인에이블하기 위해, 모든 메모리 셀이 있는 모든 스트링의 소스 선택 게이트(SSG: source-select gate)가 오프 전환된다. 전압이 워드 라인 우선순위 시퀀스로 워드 라인 상에 인가된다면, 선택된 행 및 선택되지 않은 행 내의 모든 메모리 셀이 위치되는 모든 스트링의 DSG 상에 동일한 낮은 전압이 인가될 수 있다. 따라서 모든 스트링의 DSG는 오프 전환된다. 전압이 톱니 시퀀스로 워드 라인 상에 인가된다면, 선택된 핑거의 DSG 상에 낮은 전압이 인가될 수 있는데, 여기서 (ⅰ) 선택된 핑거에 대해 최종 프로그래밍 패스가 수행되었고, 선택된 행 및 선택되지 않은 행의 적어도 하나의 메모리 셀이 개개의 검증 동작을 통과하지 않았거나, 또는 (ⅱ) 이러한 메모리 셀에 대해 최종 프로그래밍 패스가 수행되지 않았다. 한편, 높은 양의 전압이 선택되지 않은 핑거의 DSG에 인가될 수 있는데, 여기서 (ⅰ) 선택된 행 및 선택되지 않은 행 내의 모든 메모리 셀은 개개의 검증 동작을 통과했고 (ⅱ) 이러한 메모리 셀은 최종 프로그래밍 패스를 거쳤다. 각각의 핑거 내의 개개의 스트링에 인가된 비트 라인 전압과 함께, 선택된 스트링 및 선택되지 않은 스트링은, 선택된 스트링(즉, NGS를 거칠 선택된 행 및 선택되지 않은 행에 메모리 셀을 가짐)이 전위 상승을 겪고 선택되지 않은 스트링(즉, NGS를 거칠 선택된 행 및 선택되지 않은 행에 메모리 셀이 없음)이 접지되도록 각각 선택될 수 있다. 선택된 행 및 선택되지 않은 행에서 메모리 셀에 결합된 워드 라인 위 및 아래의 워드 라인 상에 비교적 높은, 예컨대 VDD보다 더 높은 양의 전압이 인가된다. 스트링, 즉 워드 라인 우선순위 시퀀스에 대한 모든 스트링 및 톱니 시퀀스에 대한 선택된 스트링의 전위가 상승될 수 있다. 따라서 이러한 스트링은 각각 부동 상태에 있고, 스트링의 전위가 증가한다. 선택된 행 및 선택되지 않은 행의 메모리 셀에 결합된 워드 라인 상에 낮은 전압이 인가되어, 전위 상승을 갖는 스트링 및 2개의 행의 메모리 셀에서 NGS 동작이 인에이블될 수 있다. 이는, 얕게 포획된 전하의 "소거"를 가능하게 할 수 있어, 이러한 메모리 셀은 얕게 포획된 전하를 더 제거할 수 있다. 메모리 셀의 RWB의 감소를 피하기 위해, 비-최종 프로그래밍 패스에서 신규한 NGS 방식이 인에이블된다. 일부 구현에서, 낮은 전압, 예컨대 접지 또는 음의 전압이 전위 상승을 갖는 스트링의 DSG 상에 인가되기 때문에, 전력 소비가 감소될 수 있다.
도 1a는 본 개시내용의 일부 양상에 따른, 메모리 디바이스를 갖는 예시적인 시스템(100)의 블록도를 예시한다. 시스템(100)은 휴대 전화, 데스크탑 컴퓨터, 랩탑 컴퓨터, 태블릿, 차량용 컴퓨터, 게임 콘솔, 프린터, 포지셔닝 디바이스, 웨어러블 전자 디바이스, 스마트 센서, 가상 현실(VR: virtual reality) 디바이스, 증강 현실(AR: argument reality) 디바이스, 또는 내부에 저장 디바이스를 갖는 임의의 다른 적절한 전자 디바이스일 수 있다. 도 1a에 도시된 바와 같이, 시스템(100)은 호스트(108), 및 하나 이상의 메모리 디바이스(104)와 메모리 제어기(106)를 갖는 메모리 시스템(102)을 포함할 수 있다. 호스트(108)는 전자 디바이스, 이를테면 중앙 처리 유닛(CPU: central processing unit) 또는 시스템 온 칩(SoC: system-on-chip), 이를테면 애플리케이션 프로세서(AP: application processor)일 수 있다. 호스트(108)는 메모리 디바이스(104)로 또는 메모리 디바이스(104)로부터 데이터를 송신 또는 수신하도록 구성될 수 있다.
메모리 디바이스(104)는 본 명세서에 개시된 임의의 메모리 디바이스, 이를테면 NAND 플래시 메모리 디바이스일 수 있다. 본 개시내용의 범위와 일치하게, 메모리 제어기(106)는 멀티 패스 프로그래밍의 비-최종 프로그래밍 패스에서, 동시에 2개의 행에서 메모리 셀에 대해 NGS 동작이 인에이블되게 하도록 메모리 디바이스(104) 상의 멀티 패스 프로그래밍을 제어할 수 있다. 워드 라인 드라이버와 같은 주변 회로는 선택된 워드 라인에 결합된 각각의 메모리 스트링의 DSG 상에 개개의 전압을 인가할 수 있고, 선택된 워드 라인 및 선택되지 않은 워드 라인 상에 낮은 또는 음의 전압을 인가하여, 비-최종 프로그래밍 패스 동안 2개의 워드 라인에 결합된 모든 메모리 셀 또는 2개의 워드 라인에 결합된 메모리 셀의 일부에 대한 NGS 동작을 인에이블할 수 있다.
메모리 제어기(106)는 일부 구현에 따라 메모리 디바이스(104) 및 호스트(108)에 결합되고 메모리 디바이스(104)를 제어하도록 구성된다. 메모리 제어기(106)는 메모리 디바이스(104)에 저장된 데이터를 관리하고 호스트(108)와 통신할 수 있다. 일부 구현에서, 메모리 제어기(106)는 보안 디지털(SD: secure digital) 카드, 콤팩트 플래시(CF: compact Flash) 카드, 범용 직렬 버스(USB: universal serial bus) 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 휴대 전화 등과 같은 전자 디바이스에서 사용하기 위한 다른 매체와 같은 낮은 듀티 사이클 환경에서 동작하도록 설계된다. 일부 구현에서, 메모리 제어기(106)는 스마트폰, 태블릿, 랩탑 컴퓨터 등과 같은 모바일 디바이스용 데이터 저장소 및 엔터프라이즈 저장 어레이로서 사용되는 높은 듀티 사이클 환경 SSD 또는 임베디드 멀티미디어 카드(eMMC: embedded multi-media-card)에서 작동하도록 설계된다. 메모리 제어기(106)는 판독, 소거 및 프로그램 연산과 같은 메모리 디바이스(104)의 동작을 제어하도록 구성될 수 있다. 메모리 제어기(106)는 또한, 불량 블록 관리, 쓰레기 수거, 논리-물리 주소 변환, 웨어 레벨링(wear leveling) 등을 포함하지만 이에 제한된 것은 아닌 다양한 기능을 메모리 디바이스(104)에 저장된 또는 저장될 데이터에 대해 관리하도록 구성될 수 있다. 일부 구현에서, 메모리 제어기(106)는 메모리 디바이스(104)로부터 판독되거나 메모리 디바이스(104)에 기록된 데이터에 대해 에러 정정 코드(ECC: error correction code)를 처리하도록 추가로 구성된다. 임의의 다른 적절한 기능이 예를 들어, 메모리 디바이스(104)를 프로그래밍할 뿐만 아니라 메모리 제어기(106)에 의해 수행될 수 있다. 메모리 제어기(106)는 특정 통신 프로토콜에 따라 외부 디바이스(예를 들어, 호스트(108))와 통신할 수 있다. 예를 들어, 메모리 제어기(106)는 USB 프로토콜, MMC 프로토콜, 주변 컴포넌트 상호 접속(PCI: peripheral component interconnection) 프로토콜, PCI 익스프레스(PCI-E: PCI-express) 프로토콜, 고급 기술 부착(ATA: advanced technology attachment) 프로토콜, 직렬 ATA 프로토콜, 병렬 ATA 프로토콜, 소형 컴퓨터 소형 인터페이스(SCSI: small computer small interface) 프로토콜, 강화된 소형 디스크 인터페이스(ESDI: enhanced small disk interface) 프로토콜, 통합 드라이브 전자(IDE: integrated drive electronics) 프로토콜, Firewire 프로토콜 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 외부 디바이스와 통신할 수 있다.
메모리 제어기(106) 및 하나 이상의 메모리 디바이스(104)는 예를 들어, 범용 플래시 저장(UFS: universal Flash storage) 패키지 또는 eMMC 패키지와 같은 동일한 패키지에 포함되는 다양한 타입의 저장 디바이스에 통합될 수 있다. 즉, 메모리 시스템(102)은 상이한 타입의 최종 전자 제품으로 구현 및 패키징될 수 있다. 도 1b에 도시된 바와 같은 일례에서, 메모리 제어기(106) 및 단일 메모리 디바이스(104)는 메모리 카드(112)에 통합될 수 있다. 메모리 카드(112)는 PC 카드(PCMCIA, 개인용 컴퓨터 메모리 카드 국제 협회(personal computer memory card international association)), CF 카드, 스마트 미디어(SM: smart media) 카드, 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), UFS 등을 포함할 수 있다. 메모리 카드(112)는 메모리 카드(112)를 호스트(예컨대, 도 1a의 호스트(108))와 결합하는 메모리 카드 커넥터(114)를 더 포함할 수 있다. 도 1c에 도시된 바와 같은 다른 예에서, 메모리 제어기(106) 및 다수의 메모리 디바이스(104)가 SSD(116)에 통합될 수 있다. SSD(116)는 SSD(116)를 호스트(예컨대, 도 1a의 호스트(108))와 결합하는 SSD 커넥터(118)를 더 포함할 수 있다. 일부 구현에서, SSD(116)의 저장 용량 및/또는 동작 속도는 메모리 카드(112)보다 크다.
도 2는 메모리 셀 어레이(202), 그리고 페이지 버퍼(204), 열 디코더/비트 라인 드라이버(206), 행 디코더/워드 라인 드라이버(208), 전압 발생기(210), 제어 로직(212), 레지스터(214) 및 인터페이스(216)를 포함하는 주변 회로를 갖는 예시적인 메모리 디바이스(104), 예컨대 NAND 플래시 메모리의 도면을 예시한다. 도 3은 메모리 셀 어레이(202) 및 메모리 셀 어레이(202)에 결합된 주변 회로(302)를 포함하는 예시적인 메모리 디바이스(104)의 개략적인 회로도를 예시한다. 예시의 편의상, 도 2 및 도 3의 일부 컴포넌트가 함께 설명된다. 주변 회로(302)는 도 2의 페이지 버퍼(204), 열 디코더/비트 라인 드라이버(206), 행 디코더/워드 라인 드라이버(208), 전압 발생기(210), 제어 로직(212), 레지스터(214) 및 인터페이스(216)를 포함할 수 있다. 일부 예에서, 추가 주변 회로도 역시 포함될 수 있다고 이해된다.
도 3에 도시된 바와 같이, 메모리 셀 어레이(202)는 메모리 셀(306)이 (도시되지 않은) 기판 위로 수직으로 각각 연장되는 NAND 메모리 스트링(308)의 어레이 형태로 제공되는 NAND 플래시 메모리 셀 어레이일 수 있다. 일부 구현에서, 각각의 NAND 메모리 스트링(308)은 직렬로 결합되고 수직으로 적층된 복수의 메모리 셀(306)을 포함한다. 각각의 메모리 셀(306)은 메모리 셀(306)의 구역 내에 포획된 전자의 수에 따라 달라지는 전압 또는 전하와 같은 연속적인 아날로그 값을 보유할 수 있다. 각각의 메모리 셀(306)은 플로팅 게이트 트랜지스터를 포함하는 플로팅 게이트 타입의 메모리 셀 또는 전하 트랩 트랜지스터를 포함하는 전하 트랩 타입의 메모리 셀일 수 있다.
일부 구현에서, 각각의 메모리 셀(306)은, 2개의 가능한 메모리 상태를 갖고 이에 따라 1비트의 데이터를 저장할 수 있는 단일 레벨 셀(SLC: single-level cell)이다. 예를 들어, 제1 메모리 상태 "0"은 전압의 제1 범위에 대응할 수 있고, 제2 메모리 상태 "1"은 전압의 제2 범위에 대응할 수 있다. 일부 구현에서, 각각의 메모리 셀(306)은 4개보다 많은 메모리 상태에서 단일 비트보다 많은 데이터를 저장할 수 있는 다중 레벨 셀(MLC)이다. 예를 들어, MLC는 셀당 2비트, 셀당 3비트(트리플 레벨 셀(TLC: triple-level cell)로도 또한 알려진) 또는 (쿼드 레벨 셀(QLC: quad-level cell)로도 또한 알려진) 셀당 4비트를 저장할 수 있다. 각각의 MLC는 가능한 공칭 저장 값의 범위를 취하도록 프로그래밍될 수 있다. 일례로, 각각의 MLC가 2비트의 데이터를 저장한다면, MLC는 3개의 가능한 공칭 저장 값 중 하나를 셀에 기록함으로써 소거된 상태로부터 3개의 가능한 프로그래밍 레벨 중 하나를 취하도록 프로그래밍될 수 있다. 네 번째 공칭 저장 값은 삭제된 상태에 사용될 수 있다.
도 3에 도시된 바와 같이, 각각의 NAND 메모리 스트링(308)은 그 소스 단부에 SSG(310)를 그리고 그 드레인 단부에 DSG(312)를 포함할 수 있다. SSG(310) 및 DSG(312)는 각각 SSG 트랜지스터 및 DSG 트랜지스터의 게이트 전극이며, 판독 및 프로그램 연산 동안 선택된 NAND 메모리 스트링(308)(어레이의 열)을 활성화하도록 구성될 수 있다. 일부 구현에서, 동일한 블록(304)의 NAND 메모리 스트링(308)의 SSG(310)는 동일한 소스 라인(SL: source line)(314), 예컨대, 공통 SL을 통해 예를 들어, 접지에 결합된다. 각각의 NAND 메모리 스트링(308)의 DSG(312)는 일부 구현에 따라 (도시되지 않은) 출력 버스를 통해 데이터가 판독될 수 있는 각각의 비트 라인(316)에 결합된다. 일부 구현에서, 각각의 NAND 메모리 스트링(308)은 (예컨대, DSG(312)를 갖는 트랜지스터의 임계 전압을 초과하는) 선택 전압 또는 선택 해제 전압(예컨대, 0V)을 하나 이상의 DSG 라인(313)을 통해 각각의 DSG(312)에 인가함으로써 그리고/또는 (예컨대, SSG(310)를 갖는 트랜지스터의 임계 전압을 초과하는) 선택 전압 또는 선택 해제 전압(예컨대, 0V)을 하나 이상의 SSG 라인(315)을 통해 각각의 SSG(310)에 인가함으로써 선택 또는 선택 해제되도록 구성된다.
도 3에 도시된 바와 같이, NAND 메모리 스트링(308)은 다수의 블록(304)으로 구성될 수 있으며, 이들 각각은 공통 소스 라인(314)을 가질 수 있다. 일부 구현에서, 각각의 블록(304)은 소거 동작을 위한 기본 데이터 단위인데, 즉 동일한 블록(304) 상의 모든 메모리 셀(306)이 동시에 소거된다. 인접한 NAND 메모리 스트링(308)의 메모리 셀(306)은 메모리 셀(306)의 어느 행이 판독 및 프로그램 연산에 의해 영향을 받는지를 선택하는 워드 라인(318)을 통해 결합될 수 있다. 일부 구현에서, 각각의 워드 라인(318)은 프로그램 연산을 위한 기본 데이터 단위인 메모리 셀(306)의 페이지(320)에 결합된다. 하나의 페이지(320)의 비트 크기는 하나의 블록(304)에서 워드 라인(318)에 의해 결합된 NAND 메모리 스트링(308)의 수에 대응할 수 있다. 각각의 워드 라인(318)은 각각의 페이지(320) 내의 각각의 메모리 셀(306)의 복수의 제어 게이트(게이트 전극) 및 제어 게이트를 결합하는 게이트 라인을 포함할 수 있다.
주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315) 및 DSG 라인(313)을 통해 메모리 셀 어레이(202)에 결합될 수 있다. 주변 회로(302)는 비트 라인(316), 워드 라인(318), 소스 라인(314), SSG 라인(315) 및 DSG 라인(313) 상에 전압을 인가하여, 비-최종 프로그래밍 패스에서 제안된 NGS 방식을 포함하는 멀티 패스 프로그래밍을 수행할 수 있다. 위에서 설명된 바와 같이, 주변 회로(302)는 워드 라인(318), 소스 라인(314), SSG 라인(315) 및 DSG 라인(313)을 통해 각각의 타깃 메모리 셀(306)에 그리고 각각의 타깃 메모리 셀(306)로부터 비트 라인(316)을 통해 전압 신호 및/또는 전류 신호를 인가 및 감지함으로써 메모리 셀 어레이(202)의 동작을 가능하게 하기 위한 임의의 적절한 회로를 포함할 수 있다. 주변 회로(302)는 MOS 기술을 사용하여 형성된 다양한 타입의 주변 회로를 포함할 수 있다.
도 4a는 본 개시내용의 일부 양상에 따른 예시적인 메모리 셀 어레이(202)의 단면을 예시한다. 도 4a에 도시된 바와 같이, 메모리 셀 어레이(202)는 기판(402) 위로 수직으로 연장되는 도 3의 NAND 메모리 스트링(308)의 일례일 수 있는 NAND 메모리 스트링(410)을 포함한다. 기판(402)은 실리콘(예컨대, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI: silicon on insulator), 게르마늄 온 절연체(GOI: germanium on insulator) 또는 임의의 다른 적절한 재료를 포함할 수 있다. x 축, y 축 및 z 축이 도 4a에 추가되어, 메모리 셀 어레이(202)의 컴포넌트의 공간 관계를 추가로 예시한다는 점이 주목된다. 기판(402)은 x 방향(즉, 측 방향)으로 측 방향으로 확장되는 2개의 측 방향 표면(예컨대, 최상부 표면 및 최하부 표면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 하나의 컴포넌트가 반도체 구조(예컨대, 메모리 셀 어레이(202))의 다른 컴포넌트 "상에" 있는지, "위에" 있는지, 또는 "아래에" 있는지는, 반도체 구조의 기판(예컨대, 기판(402))이 z 방향(즉, 수직 방향 또는 깊이 방향)으로 반도체 구조의 최하부 평면에 포지셔닝될 때, z 방향으로 기판에 대해 결정된다. 공간 관계를 설명하기 위한 동일한 개념이 본 개시내용 전반에 걸쳐 적용된다.
도 4a에 도시된 바와 같이, NAND 메모리 스트링(410)은 기판(402) 위에 인터리빙된 게이트 전도성 층(406) 및 게이트-게이트 유전체 층(408)을 갖는 메모리 스택(404)을 수직으로 관통하여 연장된다. 메모리 스택(404) 내의 게이트 전도성 층(406) 및 게이트-게이트 유전체 층(408)은 수직 방향으로 교번할 수 있다. 각각의 게이트 전도성 층(406)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 구현에서, 각각의 게이트 전도성 층(406)은 금속 층, 이를테면 텅스텐 층을 포함한다. 일부 구현에서, 각각의 게이트 전도성 층(406)은 도핑된 폴리실리콘 층을 포함한다. 각각의 게이트 전도성 층(406)은 메모리 셀(예컨대, 도 3의 메모리 셀(306)), DSG(예컨대, 도 3의 DSG(312)) 또는 SSG(예컨대, 도 3의 SSG(310))를 둘러싸는 제어 게이트를 포함할 수 있고, 메모리 스택(404)의 최상부에서의 DSG 라인(예컨대, 도 3의 DSG 라인(313)), 메모리 스택(404)의 최하부에서의 SSG 라인(예컨대, 도 3의 SSG 라인(315)), 또는 DSG 라인과 SSG 라인 사이의 워드 라인(예컨대, 도 3의 워드 라인(318))으로서 측 방향으로 연장될 수 있다.
도 4a에 도시된 바와 같이, NAND 메모리 스트링(410)은 메모리 스택(404)을 수직으로 관통하여 연장되는 채널 구조(412)를 포함할 수 있다. 일부 구현에서, 채널 구조(412)는 (예컨대, 반도체 채널(420)로서) 반도체 재료(들)로 채워진 채널 홀 및 (예컨대, 메모리 막(418)으로서) 유전체 재료(들)를 포함한다. 일부 구현에서, 반도체 채널(420)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 구현에서, 메모리 막(418)은 터널링(tunneling) 층(426), ("전하 트랩/저장 층"으로도 또한 알려진) 저장 층(424), 및 차단 층(422)을 포함하는 복합 유전체 층이다. 채널 구조(412)는 원통 형상(예컨대, 기둥 형상)을 가질 수 있다. 반도체 채널(420), 터널링 층(426), 저장 층(424), 차단 층(422)은 일부 구현에 따라, 이 순서로 기둥의 중심으로부터 외측 표면을 향해 방사상으로 배열된다. 터널링 층(426)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층(424)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층(422)은 실리콘 산화물, 실리콘 산질화물, 고 유전 상수(고-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일례로, 메모리 막(418)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다.
일부 구현에서, NAND 메모리 스트링(410)은 NAND 메모리 스트링(410)의 하부 부분에(예컨대, 하부 단부에) 반도체 플러그(414)를 더 포함한다. 반도체 플러그(414)는 임의의 적절한 방향으로 기판(402)으로부터 에피택셜 방식으로(epitaxially) 성장되는 반도체 재료, 이를테면 단결정 실리콘을 포함할 수 있다. 반도체 플러그(414)는 NAND 메모리 스트링(410)의 소스 선택 트랜지스터(예컨대, 도 3의 SSG(310)를 갖는 소스 선택 트랜지스터)의 채널의 일부로서 기능할 수 있다. 일부 구현에서, NAND 메모리 스트링(410)은 NAND 메모리 스트링(410)의 상부 부분에(예컨대, 상부 단부에) 채널 플러그(416)를 더 포함한다. 일부 구현에서, 채널 플러그(416)는 NAND 메모리 스트링(410)의 드레인 선택 트랜지스터(예컨대, 도 3의 DSG(312)를 갖는 드레인 선택 트랜지스터)의 채널로서 기능할 수 있다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예컨대, 채널 구조(412))의 "상부 단부"는 z 방향으로 기판(402)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예컨대, 채널 구조(412))의 "하부 단부"는 기판(402)이 메모리 셀 어레이(202)의 최하부 평면에 포지셔닝될 때 z 방향으로 기판(402)에 더 가까운 단부이다.
도 4b는 일부 구현에 따른, 복수의 NAND 메모리 스트링(410)이 위치되는 블록(434)을 포함하는 메모리 셀 어레이(202)의 일부의 평면도를 예시한다. 멀티 패스 프로그래밍은 블록(434) 내의 메모리 셀의 임계 전압을 더 높은 데이터 상태로 프로그래밍하도록 수행될 수 있다. 블록(434)은 도 3에 예시된 메모리 셀 어레이(202) 내의 블록(304)의 일례일 수 있다. 도 4b에 도시된 바와 같이, x-y 평면에서, 블록(434)은 메모리 셀 어레이(202) 내의 한 쌍의 게이트-라인 슬릿(GLS: gate-line slit)(432) 사이에 위치된다. 하나 이상의(예컨대, 한 쌍의) GLS(432)는 블록(434)을 복수의 핑거(436A, 436B)로 추가로 분할할 수 있다. (도시되지 않은) 소스 접촉 구조가 각각의 GLS(432)에 위치되고 소스 라인(314)에 전기적으로 결합될 수 있다. DSG 절단부(cut)(428)가 블록(434)의 상부 부분에 위치되고 블록(434)을 한 쌍의 핑거(436A, 436B)로 분할할 수 있다. 각각의 핑거(436A/436B)는 x 방향 및 y 방향으로 배열된 복수의 NAND 메모리 스트링(410)을 포함할 수 있다. 일부 구현에서, 소스 접촉 구조는 각각, 절연 스페이서 및 절연 스페이서 내의 전도성 재료를 포함한다. 절연 스페이서는 실리콘 산화물과 같은 적합한 유전체 재료를 포함할 수 있고, 전도성 재료는 W, Co, Al, Cu, 폴리실리콘, 실리사이드 등을 포함할 수 있다. 일부 구현에서, DSG 절단부(428)는 x 방향으로 연장되며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 적합한 유전체 재료를 포함한다.
일부 구현에서, DSG 라인(예컨대, DSG 라인(313))을 통해 동일한 핑거 내의 NAND 메모리 스트링(410)의 DSG(예컨대, DSG(312))에 동일한 전압이 인가된다. 일부 구현에서, 각각의 핑거 내의 NAND 메모리 스트링(410)의 DSG는 개개의 DSG 라인을 통해 개개의 전압을 인가함으로써 개별적으로 제어될 수 있다. 프로그래밍 패스에서, 블록(434)에서 동일한 워드 라인(예컨대, 워드 라인(318))에 결합된 메모리 셀(예컨대, 메모리 셀(306))에는 동일한 프로그래밍 전압/펄스가 인가될 수 있고 그러한 메모리 셀은 전압을 동시에 검증할 수 있다. 일부 구현에서, SSG 라인(예컨대, SSG 라인(315))을 통해 블록(434) 내의 통해 NAND 메모리 스트링(410)의 SSG(예컨대, SSG(310))에 동일한 전압이 인가된다. 일부 구현에서, 각각의 NAND 메모리 스트링(410)에는 개개의 비트 라인(예컨대, 비트 라인(316))을 통해 개개의 전압이 인가된다. 블록(434) 내의 NAND 메모리 스트링(410)에 대해 멀티 패스 프로그래밍을 수행하기 위해, 제어 로직(212)은 개개의 전압을 인가하도록 각각의 주변 회로(302)를 제어할 수 있다. 세부사항은 다음과 같이 예시된다.
다시 도 2를 참조하면, 페이지 버퍼(204)는 제어 로직(212)의 제어에 따라 메모리 셀 어레이(202)로부터 데이터를 판독하고 메모리 셀 어레이(202)에 데이터를 프로그래밍하도록 구성될 수 있다. 일례로, 페이지 버퍼(204)는 메모리 셀 어레이(202)의 하나의 페이지(320)에 프로그래밍될 프로그램 데이터(기록 데이터)의 하나의 페이지를 저장할 수 있다. 다른 예에서, 페이지 버퍼(204)는 또한, 데이터가 선택된 워드 라인(318)에 결합된 메모리 셀(306)에 적절하게 프로그래밍되었음을 보장하기 위해 검증 동작을 수행한다.
행 디코더/워드 라인 드라이버(208)는 제어 로직(212)에 의해 제어되도록 구성될 수 있다. 행 디코더/워드 라인 드라이버(208)는 메모리 셀 어레이(202)의 블록(304) 및 선택된 블록(304)의 워드 라인(318)(페이지(320))을 선택/선택 해제할 수 있다. 행 디코더/워드 라인 드라이버(208)는 전압 발생기(210)로부터 발생된 워드 라인 전압을 사용하여, 선택된 워드 라인(318)을 구동하도록 추가로 구성될 수 있다. 행 디코더/워드 라인 드라이버(208)는 또한 블록(304)의 핑거를 선택하도록 구성될 수 있다. 전압 발생기(210)는 제어 로직(212)에 의해 제어되고 메모리 셀 어레이(202)에 공급될 워드 라인 전압(예컨대, 판독 전압, 프로그램 전압, 통과 전압, 로컬 전압 및 검증 전압)을 발생시키도록 구성될 수 있다. 열 디코더/비트 라인 드라이버(206)는 제어 로직(212)에 의해 제어되고 전압 발생기(210)로부터 발생된 비트 라인 전압을 인가함으로써 하나 이상의 NAND 메모리 스트링(308)을 선택하도록 구성될 수 있다. 예를 들어, 열 디코더/비트 라인 드라이버(206)는 판독 동작에서 출력될 데이터의 한 세트의 N 비트를 페이지 버퍼(204)로부터 선택하기 위한 열 신호를 인가할 수 있다.
제어 로직(212)은 각각의 주변 회로(302)에 결합 또는 배치될 수 있고, 주변 회로(302)의 동작을 제어하도록 구성될 수 있다. 예를 들어, 제어 로직(212)은 비-최종 프로그래밍 패스에서의 개시된 NGS 방식을 포함하는 멀티 패스 프로그래밍을 수행하도록 주변 회로(302)를 제어할 수 있다. 레지스터(214)는 제어 로직(212)에 결합될 수 있고, 각각의 주변 회로(302)의 동작을 제어하기 위해 상태 정보, 커맨드 연산 코드(OP 코드) 및 커맨드 주소를 저장하기 위한 상태 레지스터, 커맨드 레지스터 및 주소 레지스터를 포함할 수 있다. 인터페이스(216)는 제어 로직(212)에 결합될 수 있고, (도시되지 않은) 호스트로부터 수신된 제어 커맨드를 제어 로직(212)으로 그리고 제어 로직(212)으로부터 수신된 상태 정보를 호스트로 버퍼링 및 중계하기 위한 제어 버퍼로서 작용할 수 있다. 인터페이스(216)는 또한 메모리 제어기(106)에 결합될 수 있고, 메모리 제어기(106)로부터 수신된 프로그램 데이터를 버퍼링하고 제어 로직(212)에 중계하기 위한 데이터 버퍼 및 I/O 인터페이스로서 작용할 수 있다.
도 5a는 일부 구현에 따른, 블록(304)(또는 블록(434))의 선택된 워드 라인(예컨대, 워드 라인(318)) 상에 적용되는 예시적인 멀티 패스 프로그래밍(500)을 예시한다. 도 5b는 일부 구현에 따른, 멀티 패스 프로그래밍(500)의 비-최종 프로그래밍 패스(502)에서 NGS 동작을 포함하는 예시적인 프로그램 루프(506)를 예시한다. 도 5c는 일부 구현에 따른, 멀티 패스 프로그래밍(500)의 최종 프로그래밍 패스(504)에서 NGS 동작이 없는 예시적인 프로그램 루프(508)를 예시한다.
도 5a는 본 개시내용의 구현에 따른, 멀티 패스 프로그래밍(500)에서 선택된 워드 라인에 결합된 메모리 셀 상에 선택된 워드 라인을 통해 인가되는 전압의 일례를 예시한다. 멀티 패스 프로그래밍(500)은 하나 이상의 비-최종 프로그래밍 패스(502) 및 최종 프로그래밍 패스(504)를 포함할 수 있다. 예를 들어, 멀티 패스 프로그래밍(500)은 제1 프로그래밍/비-최종 패스(502) 및 제2/최종 프로그래밍 패스(504)를 포함하는 2-패스 프로그래밍일 수 있다. 각각의 프로그래밍 패스는 하나 이상의 프로그램 루프를 포함할 수 있다. 예를 들어, 비-최종 프로그래밍 패스(502)는 복수의 프로그램 루프(506)를 포함할 수 있고, 최종 프로그래밍 패스(504)는 복수의 프로그램 루프(508)를 포함할 수 있다. 각각의 프로그램 루프(506/508)는 프로그래밍 동작에 의해 인가되는 프로그래밍 전압/펄스 및 검증 동작에 의해 인가되는 하나 이상의 검증 전압을 포함할 수 있다. 프로그래밍 동작은 선택된 워드 라인에 프로그래밍 전압을 인가하여, 선택된 워드 라인 내의 메모리 셀을 데이터 상태로 프로그래밍할 수 있다. 일부 구현에서, 프로그래밍 전압은 고정된 또는 가변적인 단계 크기를 사용하여 프로그래밍 패스의 하나 이상의 프로그램 루프에서 진폭이 단계적으로 증가한다. 일부 구현에서, 프로그래밍 전압이 초기 레벨에서 시작하여 프로그래밍 패스가 완료될 때까지 각각의 연속적인 프로그램 루프의 단계에서 증가하는 점진적 단계 펄스 프로그래밍(ISPP: incremental step pulse programming)이 수행될 수 있다. 검증 동작은 선택된 워드 라인 내의 메모리 셀의 임계 전압이 원하는 데이터 상태로 프로그래밍되었는지를 테스트하기 위해, 선택된 워드 라인 상에 하나 이상의 검증 전압을 인가할 수 있다. 프로그래밍 전압 및 검증 전압의 실제 진폭은 본 개시내용의 구현에 의해 제한되지 않는다는 점이 주목되어야 한다. 프로그래밍 패스(504)에서의 프로그래밍 전압이 도 5a의 프로그래밍 패스(502)에서의 프로그래밍 전압보다 더 높은 것으로 도시되지만, 동작에 따라, 프로그래밍 패스(504)에서의 프로그래밍 전압은 또한 프로그래밍 패스(502)에서의 프로그래밍 전압보다 낮거나 같을 수 있다.
도 5b는 본 개시내용의 구현에 따른, 프로그램 루프(506)에서 선택된 워드 라인 상에 인가되는 전압의 일례를 예시한다. 일부 구현에서, 프로그램 루프(506)는 프로그래밍 동작(510), 프로그래밍 동작(510)에 후속하는 NGS 동작(512), 및 NGS 동작(512)에 후속하는 검증 동작(514)을 포함한다. 프로그래밍 동작(510)에서, 선택된 워드 라인에 프로그래밍 전압(VPGM1)이 인가되어, 선택된 워드 라인에 결합된 메모리 셀의 임계 전압이 더 높은 데이터 상태에 할당되게 할 수 있다. 이어서, 선택된 워드 라인 상에 저전압(VL)을 인가함으로써, 선택된 워드 라인에 결합된 모든 메모리 셀에 대해 NGS 동작(512)이 인에이블될 수 있다. NGS 동작(512)의 세부사항은 도 6a 및 도 6b에서 다음과 같이 설명된다. 일부 구현에서, 도 5b에 도시된 바와 같이, 더 높은 데이터 상태에 할당된 메모리 셀의 임계 전압이 검증 전압(VR1)(예컨대, 중간 검증 전압)에 도달하는지 여부를 테스트하기 위해 NGS 동작(512) 후에 검증 동작(514)이 수행된다.
도 5c는 본 개시내용의 구현에 따른, 프로그램 루프(508)에서 선택된 워드 라인 상에 인가되는 전압의 일례를 예시한다. 일부 구현에서, 프로그램 루프(508)는 프로그래밍 동작(520) 및 프로그래밍 동작(520)에 후속하는 검증 동작(524)을 포함한다. 일부 구현에 따르면 어떠한 프로그램 루프(508)에서도 NGS 동작이 수행되지 않는다. 일부 구현에서, 도 5c에 도시된 바와 같이, 프로그램 루프(508)에서 모든 메모리 셀에 대해 NGS 동작이 금지된다. 프로그래밍 동작(520)에서, 선택된 워드 라인에 프로그래밍 전압(VPGM2)이 인가되어, 선택된 워드 라인에 결합된 메모리 셀의 임계 전압이 더 높은 데이터 상태에 할당되게 하고 그리고/또는 더 좁은 분포를 갖게 할 수 있다. 일부 구현에서, 도 5c에 도시된 바와 같이, 더 높은 데이터 상태에 할당된 메모리 셀의 임계 전압이 검증 전압(VR2)(예컨대, 최종 검증 전압)에 도달하는지 여부를 테스트하기 위해 프로그래밍 동작(520) 후에 검증 동작(524)이 수행된다. 일부 구현에서는, 도시되지 않았지만, NGS 동작은 선택된 워드 라인에 결합되며 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀에 대해서만 선택적으로 인에이블된다.
비-최종 프로그래밍 패스(502)는 멀티 패스 프로그래밍(500)에서 첫 번째 프로그래밍 패스일 수도 또는 그렇지 않을 수도 있다. 비-최종 프로그래밍 패스(502)가 첫 번째 프로그래밍 패스가 아니라면, 선택된 워드 라인에 결합된 메모리 셀은 비-최종 프로그래밍 패스(502) 이전에 개개의 검증 동작을 통과한 메모리 셀 및 비-최종 프로그래밍 패스(502) 이전에 개개의 검증 동작을 통과하지 않은 메모리 셀을 포함할 수 있다. 비-최종 프로그래밍 패스(502)가 첫 번째 프로그래밍 패스라면, 선택된 워드 라인에 결합된 모든 메모리 셀은 비-최종 프로그래밍 패스(502) 이전에 개개의 검증 동작을 통과하지 않는 것으로 취급될 수 있다. 본 개시내용에 따르면, 선택된 워드 라인에 결합된 모든 메모리 셀은 비-최종 프로그래밍 패스(502)에서 NGS 동작을 거칠 수 있다. 그러나 알려진 멀티 패스 프로그래밍에서는, 비-최종 프로그래밍 패스(502)에서, 비-최종 프로그래밍 패스(502) 이전에 개개의 검증 동작을 통과하지 않은 메모리 셀만이 개개의 NGS 동작을 거치도록 선택되는 한편, 비-최종 프로그래밍 패스(502) 이전에 개개의 검증 동작을 통과한 메모리 셀에서는 NGS 동작이 금지된다.
도 6a는 본 개시내용의 일부 구현에 따른 예시적인 NGS 동작에서의 메모리 스트링(600)을 예시한다. 도 6b는 본 개시내용의 일부 구현에 따른, 프로그램 루프(506)에서 선택된 워드 라인 상에 인가되는 전압의 일례를 예시한다. 예시의 편의상, 도 6a 및 도 6b가 함께 설명된다.
도 6a에 도시된 바와 같이, 메모리 스트링(600)은 예컨대, z 방향으로 개개의 셀 깊이로 배열된 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 각각은 개개의 워드 라인에 결합될 수 있다. 예시의 편의상, 메모리 셀(602)은 선택된 워드 라인(610)(예컨대, 318)에 결합되고, 메모리 셀(603)은 선택된 워드 라인(610)에 인접한 선택되지 않은 워드 라인(611)에 결합되며, 다른 메모리 셀(608)은 각각 선택되지 않은 워드 라인(612)에 결합된다. 메모리 스트링(600)은 또한 상부 단부에 있는 DSG 트랜지스터(604) 및 하부 단부에 있는 SSG 트랜지스터(606)를 포함할 수 있다. DSG 트랜지스터(604)는 DSG 라인(614)에 결합되는 DSG(예컨대, 312)를 갖고, SSG 트랜지스터(606)는 SSG 라인(616)에 결합되는 SSG(예컨대, 310)를 갖는다. DSG, SSG, 선택된 워드 라인(610), DSG 라인(614) 및 SSG 라인(616)은 도 3에 예시된 DSG(312), SSG(310), 선택된 워드 라인(318), DSG 라인(313) 및 SSG 라인(315)의 개개의 예일 수 있다.
각각의 프로그래밍 패스(502, 504)에 대해, 동일한 블록(예컨대, 블록(304)) 내의 워드 라인(612, 611, 610)에 z 방향으로, 예컨대 SSG 트랜지스터(606)로부터 DSG 트랜지스터(604)까지의 또는 그 반대의 방향으로 최하부에서 최상부까지 또는 최상부에서 최하부까지 개개의 전압이 순차적으로 인가될 수 있다. 일례로, 워드 라인(612, 611, 610)은 z 방향으로 최상부에서 최하부까지 프로그래밍되고, 워드 라인(611)은 워드 라인(610) 바로 아래에 위치된다. 일부 구현에서, 메모리 셀(603)은 메모리 셀(602) 이전에 프로그래밍되지만, 멀티 패스 프로그래밍은 메모리 셀(602)에서 시작되기 전에 메모리 셀(603)에서 완료되지 않을 수 있다. 워드 라인(610) 상에서 프로그램 루프(506)가 수행될 때, 프로그래밍 동작(510)은 워드 라인(610), 즉 선택된 워드 라인 상에 프로그래밍 전압(VPGM1)을 인가하는 워드 라인 드라이버(예컨대, 도 2의 208)를 포함할 수 있다. 워드 라인(610)(예컨대, 메모리 셀(602))에 결합된 메모리 셀의 임계 전압은 더 높은 데이터 상태로 프로그래밍될 수 있다. 프로그래밍 동작(510) 후에, 워드 라인(610)(예컨대, 메모리 셀(602))에 결합된 일부 또는 모든 메모리 셀(세부사항은 아래에서 제공됨)에 대해 NGS 동작(512)이 인에이블될 수 있다. NGS 동작(512)은 워드 라인(610) 상에 저전압(VL)을 인가하고 워드 라인(612) 상에 고전압(VP)을 인가하는 워드 라인 드라이버를 포함할 수 있다. 저전압(VL)은 워드 라인(610)에 결합된 메모리 셀(예컨대, 메모리 셀(602))에 인가되는 VSS/GND 또는 음의 전압일 수 있다. 고전압(VP)은 NGS 동작(512) 동안 메모리 셀(608)을 온(on)으로 유지하는 충분히 높은 양의 전압일 수 있다. 일부 구현에서, VP는 VDD보다 높다. NGS 동작(512) 후에, 워드 라인(610)에 결합된 메모리 셀(예컨대, 메모리 셀(602))에 대해 검증 동작(514)이 수행될 수 있다. 검증 동작(514)은 워드 라인(610)에 결합된 임의의 메모리 셀의 임계 전압이 더 높은 데이터 상태로 성공적으로 프로그래밍되었는지 여부를 테스트하기 위해 워드 라인(610) 상에 검증 전압(VR1)을 인가하는 워드 라인 드라이버를 포함할 수 있다.
NGS 동작(512)은 워드 라인(610)에 결합된 모든 메모리 셀(예컨대, 메모리 셀(602))에서 적어도 일부 얕게 포획된 전하를 제거하기 위한 "얕은 에칭"으로서 기능할 수 있다. 구체적으로, 메모리 셀(602)에 대한 NGS 동작(512)을 인에이블하기 위해, 메모리 셀(602)이 위치되는 메모리 스트링(600)은 "부동" 상태에 있도록 구성되고, 메모리 스트링(600)의 전위가 증가되는 전위 상승을 겪는다. 본 개시내용에서, 메모리 스트링(600)을 "부동" 상태로 설정하기 위해, DSG 트랜지스터(604) 및 SSG 트랜지스터(606) 둘 다 오프 전환된다. 구체적으로, VL의 값은, DSG 라인(614) 상의 전압에서 비트 라인(예컨대, 316) 상의 전압을 뺀 값이 DSG 트랜지스터(604)의 임계 전압 미만임을 보장하기에 충분히 낮다. 따라서 DSG 트랜지스터(604)는 검증 동작을 통과된 메모리 셀과 통과하지 않은 메모리 셀 모두에 대해 오프 전환된다. 이에 따라, 검증 동작을 통과한 메모리 셀과 통과하지 않은 메모리 셀 모두에 대해 NGS 동작이 인에이블될 수 있다. 선택된 워드 라인에 결합되며 개개의 검증 동작을 통과하지 않은 메모리 셀에 대해서만 인에이블되는 알려진 NGS 동작과는 달리, NGS 동작(512)은 프로그램 루프(506)에서 워드 라인(610)이 프로그래밍되고 있을 때, 선택된 워드 라인, 예컨대 워드 라인(610)에 결합된 모든 메모리 셀에 대해 인에이블된다.
본 개시내용에서는, 메모리 셀(602, 603)에 대해 동시에 NGS 동작(512)이 인에이블될 수 있다. 즉, 메모리 셀(603)이 프로그래밍될 수 있고 그리고/또는 메모리 셀(602) 전에 개개의 NGS 동작을 거칠 수 있지만, 메모리 셀(602)에 대해 NGS 동작(512)이 인에이블될 때, 메모리 셀(603)은 또한 메모리 셀(602)과 동시에 개개의 NGS 동작(예컨대, 512)을 거칠 수 있다. 일부 구현에서, 워드 라인(610)과 동시에 워드 라인(611) 상에 저전압(VL)이 또한 인가될 수 있다. 메모리 스트링(600)이 "부동" 상태에 있기 때문에, 메모리 셀(603)은 또한, 메모리 셀(603)에서 적어도 일부 얕게 포획된 전하를 추가로 제거하기 위해 얕은 에칭을 거칠 수 있다. 일부 구현에서, 워드 라인(610, 611)에 결합되고 동일한 핑거 내에 있는 적어도 모든 메모리 셀이 동시에 NGS 동작을 거친다.
다시 도 4b를 참조하면, 일례로, 핑거(436B)에 메모리 스트링(600)이 위치될 수 있다. 일부 구현에서, 동일한 핑거, 예컨대 436A 또는 436B 내의 모든 NAND 메모리 스트링(410)의 DSG 트랜지스터 상에 동일한 전압이 인가된다. 메모리 셀(602)은 NGS 동작(512) 직전에 개개의 검증 동작을 통과할 수도 또는 통과하지 않을 수도 있다. 메모리 셀(602)이 검증 동작을 통과했다면, 일부 구현에서는, 메모리 셀(602, 603)에 대한 NGS 동작(512)을 인에이블하기 위해, 메모리 스트링(600)은 개개의 핑거의 DSG 라인(614)을 통해 DSG 트랜지스터(604) 상에 오프 전환 전압을 인가하고, 개개의 핑거의 SSG 라인(616)을 통해 SSG 트랜지스터(606) 상에 오프 전환 전압을 인가하고, 메모리 스트링(600)에 결합된 (도시되지 않은) 비트 라인 상에 저전압을 인가함으로써 "부동"이 되도록 설정된다. 메모리 셀(602)이 검증 동작을 통과하지 못했다면, 일부 구현에서는, 메모리 셀(602, 603)에 대한 NGS 동작(512)을 인에이블하기 위해, 메모리 스트링(600)은 개개의 핑거의 DSG 라인(614)을 통해 DSG 트랜지스터(604) 상에 오프 전환 전압을 인가하고, 개개의 핑거의 SSG 라인(616)을 통해 SSG 트랜지스터(606) 상에 오프 전환 전압을 인가하고, 메모리 스트링(600)에 결합된 (도시되지 않은) 비트 라인 상에 고전압을 인가함으로써 "부동"이 되도록 설정된다. 즉, 핑거(436B)가 워드 라인(610)에 결합된 메모리 셀을 포함하고 워드 라인(610)이 프로그래밍을 위해 선택될 때 NGS 동작(512) 직전에 개개의 검증 동작을 통과하지 않았더라도, 핑거(436B) 내의 모든 메모리 스트링의 DSG 트랜지스터(604)는 오프 전환되어, 워드 라인(610, 611)에 결합된 (예컨대, 메모리 셀(602, 603)을 포함하는) 적어도 일부 메모리 셀에서 NGS 동작(512)을 인에이블한다. 일부 구현에서, 오프 전환 전압은 저전압 또는 음의 전압을 포함하고, 온 전환 전압은 양의 전압을 포함한다. 일부 구현에서, 오프 전환 전압은 VSS/GND이고, 온 전환 전압은 VDD이다. 한편, 워드 라인(610, 611)을 통해 메모리 셀(602, 603) 상에 각각 저전압(VL)이 인가될 수 있고, 워드 라인(612)을 통해 메모리 셀(608) 상에 고전압(VP)이 인가될 수 있다. 일부 구현에서, 저전압(VL)은 VSS 및 음의 전압 중 하나를 포함하고, 고전압(VP)은 VDD보다 높은 양의 전압을 포함한다.
도 6a 및 도 4b에 도시된 바와 같이, 메모리 셀(602, 603)은 동일한 메모리 스트링(600) 및 동일한 핑거(436B)에 있다. 상이한 핑거 내의 메모리 셀의 경우, 프로그래밍 시퀀스에 따라, 핑거의 DSG 트랜지스터에 인가되는 전압은 달라질 수 있다. 도 7a - 도 7c는 워드 라인 우선순위 시퀀스 및 워드 라인 우선순위 시퀀스에서 이용되는 전압의 예시적인 파형을 예시한다. 도 8a, 도 8b 및 도 7c는 톱니 시퀀스 및 톱니 시퀀스에 이용되는 전압의 예시적인 파형을 예시한다.
도 7a는 비-최종 프로그래밍 패스(502) 및 최종 프로그래밍 패스(504)가 수행되는 워드 라인 우선순위 시퀀스를 예시한다. 도 7b는 일부 구현에 따른, 프로그램 루프(506)에서의 NGS 동작(512)에서 메모리 스트링(600)의 특정 엘리먼트 상에 인가되는 전압의 예시적인 파형을 예시한다. 도 7c는 일부 구현에 따른, 프로그램 루프(508)에서의 NGS 동작에서 메모리 스트링(600)의 특정 엘리먼트 상에 인가되는 전압의 파형을 예시한다. 다양한 구현에서, 도 7b에 도시된 전압은 비-최종 프로그래밍 패스에서 인가되고, 도 7c에 도시된 전압은 비-최종 프로그래밍 패스 또는 최종 프로그래밍 패스에서 인가될 수 있다. 일부 구현에서, 도 5c 및 관련 설명을 다시 참조하는 바와 같이, 프로그램 루프(508)에서 NGS 동작이 금지된다.
도 7a에 도시된 바와 같이, 워드 라인 우선순위 시퀀스는, 단일 행의 인접한 핑거 내의 메모리 셀이 순차적으로, 예컨대 하나씩 차례로 프로그래밍되고, 메모리 셀의 인접한 행이 인터리빙된 방식으로 프로그래밍되는 시퀀스를 포함한다. 도 7a에서, "핑거 0" - "핑거 5"는 메모리 디바이스에 배열된 6개의 핑거를 나타낸다. 핑거 0 및 핑거 1은 각각 메모리 셀 어레이의 핑거(436A, 436B)의 예일 수 있다. "WL#"은 워드 라인의 순서 번호를 나타낸다. 예를 들어, WL0은 최하부에서의 워드 라인(예컨대, SSG 바로 위의 제0 워드 라인)을 나타내고, WL1은 제0 워드 라인 바로 위의 워드 라인(예컨대, 제1 워드 라인)을 나타내고, WL2는 제1 워드 라인 바로 위의 워드 라인(예컨대, 제2 워드 라인)을 나타내고, …, WL64는 최상부의 워드 라인(예컨대, DSG 바로 아래의 제63 워드 라인)을 나타낸다. 일부 구현에서, 워드 라인은 제0 워드 라인으로부터 제1 워드 라인까지 프로그래밍된다. 일례로, 멀티 패스 프로그래밍은 첫 번째 패스 프로그래밍(예컨대, 비-최종 프로그래밍 패스) 및 두 번째 패스 프로그래밍(예컨대, 최종 프로그래밍 패스)을 갖는 2-패스 프로그래밍이다. 핑거 0 - 핑거 6의 메모리 셀은 각각 개개의 첫 번째 패스 프로그래밍 및 개개의 두 번째 패스 프로그래밍을 거친다. 도 7a에서, "1st"는 첫 번째 패스 프로그래밍의 순서 번호를 나타내고, "2nd"는 두 번째 패스 프로그래밍의 순서 번호를 나타낸다.
일부 구현에서, 제0 행의 메모리 셀, 즉 제0 워드 라인에 결합된 메모리 셀은 첫 번째 패스 프로그래밍(예컨대, 502)을 거치도록 핑거 0에서부터 핑거 5까지 순차적으로 프로그래밍된다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 0 - 순서 번호 5로서 도시된다. 이어서, 제1 행의 메모리 셀, 즉 제1 워드 라인에 결합된 메모리 셀은 첫 번째 패스 프로그래밍을 거치도록 핑거 0에서부터 핑거 5까지 순차적으로 프로그래밍된다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 6 - 순서 번호 11로서 도시된다. 이어서, 제1 행의 메모리 셀은 두 번째 패스 프로그래밍(예컨대, 504)을 거치도록 핑거 0에서부터 핑거 5까지 순차적으로 프로그래밍된다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 12 - 순서 번호 17로서 도시된다. 이어서, 제2 행의 메모리 셀, 즉 제2 워드 라인에 결합된 메모리 셀은 첫 번째 패스 프로그래밍(예컨대, 502)을 거치도록 핑거 0에서부터 핑거 5까지 순차적으로 프로그래밍된다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 18 - 순서 번호 23으로서 도시된다. 이어서, 제1 행의 메모리 셀은 두 번째 패스 프로그래밍을 거치도록 핑거 0에서부터 핑거 5까지 순차적으로 프로그래밍된다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 24 - 순서 번호 29로서 도시된다. 이어서, 제3 행의 메모리 셀, 즉 제3 워드 라인에 결합된 메모리 셀은 첫 번째 패스 프로그래밍을 거치도록 핑거 0에서부터 핑거 5까지 순차적으로 프로그래밍된다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 30 - 순서 번호 35로서 도시된다. 이어서, 제2 행의 메모리 셀은 두 번째 패스 프로그래밍을 거치도록 핑거 0에서부터 핑거 5까지 순차적으로 프로그래밍된다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 36 - 순서 번호 41로서 도시된다. 워드 라인의 나머지에 결합된 메모리 셀은 위에서 설명된 바와 같이, 제63 워드 라인에 결합된 메모리 셀이 두 번째 패스 프로그래밍을 거칠 때까지 워드 라인 우선순위 시퀀스에 후속하여 반복적으로 프로그래밍될 수 있다.
일례로, 제2 워드 라인은 610과 유사하게, 선택된 워드 라인일 수 있고, 제2 워드 라인에 결합된 핑거 0 - 핑거 5의 메모리 셀은 선택된 행의 메모리 셀일 수 있다. 제1 워드 라인은 611과 유사한, 선택되지 않은 워드 라인일 수 있다. 선택된 행의 메모리 셀이 첫 번째 패스 프로그래밍을 거치고 있을 때, 제1 워드 라인에 결합된 행의 모든 메모리 셀은 이미 첫 번째 패스 프로그래밍을 거쳤지만, 어느 것도 두 번째 패스 프로그래밍을 거치지 않았다. 예를 들어, 핑거 0에 있고 제2 워드 라인에 결합된 메모리 셀은 먼저 (순서 번호 18로) 첫 번째 패스 프로그래밍을 거칠 수 있고, 그 다음, 핑거 1에 있고 제2 워드 라인에 결합된 메모리 셀은 (순서 번호 19로) 첫 번째 패스 프로그래밍을 거칠 수 있으며, 이어서 핑거 0에 있고 제1 워드 라인에 결합된 메모리 셀은 (순서 번호 24로) 두 번째 패스 프로그래밍을 거칠 수 있고, 이어서 핑거 1에 있고 제1 워드 라인에 결합된 메모리 셀은 (순서 번호 25로) 두 번째 패스 프로그래밍을 거칠 수 있고, 이어서 핑거 0에 있고 제2 워드 라인에 결합된 메모리 셀은 (순서 번호 36으로) 두 번째 패스 프로그래밍을 거칠 수 있고, 이어서 핑거 1에 있고 제2 워드 라인에 결합된 메모리 셀은 (순서 번호 37로) 두 번째 패스 프로그래밍을 거칠 수 있다. 즉, 선택된 행의 메모리 셀이 첫 번째 패스 프로그래밍을 거치고 있을 때, 선택된 행 바로 아래의 선택되지 않은 행의 메모리 셀은 두 번째 패스 프로그래밍을 거치지 않았다. 일부 구현에서, 제2 워드 라인에 결합된 메모리 셀이 NGS 동작을 거치고 있을 때, 제1 워드 라인에 결합된 메모리 셀이 또한 동시에 NGS를 거친다.
도 7b 및 도 7c는 첫 번째 패스 프로그래밍 및 두 번째 패스 프로그래밍에서 DSG 라인(614) 및 워드 라인(610, 611, 612) 상에 인가된 전압의 파형을 도시한다. NGS 동작은 위상(700, 701)에서 각각 인에이블될 수 있다. 일부 구현에서, DSG 라인(614) 및 워드 라인(610, 611, 612)은, NGS 동작이 인에이블될 수 있도록, 위상(700/701)에서 초기 전압으로부터 개개의 전압으로 램핑(ramp)된다. WLn은 프로그래밍되고 있는 선택된 워드 라인을 나타낸다. WLn+1은 z 방향으로 WLn 바로 위의 워드 라인을 나타낸다. WL(above)은 WLn+1 위의 다른 모든 워드 라인을 나타낸다. WLn-1은 z 방향으로 WLn 바로 아래의 워드 라인, 예컨대 도 6a의 예에 따른 선택되지 않은 워드 라인을 나타낸다. WL(below)은 WLn-1 아래의 다른 모든 워드 라인을 나타낸다. DSG(sel)는 WLn에 결합되며 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀을 갖는 핑거의 DSG 상에 인가되는 전압의 파형을 나타낸다. DSG(unsel)는 WLn에 결합되며 NGS 동작 직전에 개개의 검증 동작을 모두 통과한 메모리 셀을 갖는 핑거의 DSG 상에 인가된 전압의 파형을 나타낸다.
도 7b에 도시된 바와 같이, 위상(700)에서는, WLn(예컨대, 610)이 프로그래밍되고 있고, 저전압이 인가된다. 핑거 내의 모든 메모리 스트링의 DSG 트랜지스터가 오프 전환될 수 있도록 DSG 라인(614)에 저전압이 인가될 수 있다. 일부 구현에서, WLn에 결합된 모든 핑거(예컨대, 핑거 0 - 핑거 5)의 DSG 트랜지스터는 오프 전환된다. 일부 구현에서, 저전압은 VSS/GND이다. 그 사이에, WLn 및 WLn-1 위와 아래의 다른 워드 라인(612)(예컨대, WL(above), WLn+1, WL(below))에는 각각 고전압이 인가된다. 일부 구현에서, 다른 워드 라인에는 VP의 양의 전압이 인가된다. 일부 구현에서, VP는 VDD보다 높다.
NGS 동작(512)과는 달리, 도 7c에 예시된 NGS 동작은 WLn에 결합되며 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀에 대해서만 인에이블될 수 있다. 예를 들어, 메모리 셀(602)이 검증 동작을 통과하지 않았다면, DSG 라인(614)에는 VDSG_P_L의 전압이 인가될 수 있고; 메모리 셀(602)이 검증 동작을 통과했다면, DSG 라인(614)에는 VDSG_P_H의 전압이 인가될 수 있다. 일부 구현에서, VDSG_P_L 및 VDSG_P_H는 각각 양의 전압이고, VDSG_P_H는 VDSG_P_L보다 높다. 위에서 설명된 바와 같이, NGS 동작에서, WLn과 결합되고 검증 동작을 통과하지 않은 메모리 셀을 갖는 메모리 스트링의 비트 라인에는 고전압, 예컨대 VDD가 인가될 수 있고; 선택된 워드 라인에 있으며 검증 동작을 모두 통과한 메모리 셀을 갖는 메모리 스트링의 비트 라인에는 저전압, 예컨대 VSS가 인가될 수 있다. VDSG_P_L에서 VDD를 뺀 값은, DSG 트랜지스터가 오프 전환되어, 워드 라인(610)과 결합되고 개개의 검증 동작을 통과하지 않은 메모리 셀에 대해 NGS 동작을 인에이블하도록 DSG 트랜지스터의 임계 전압보다 더 낮다. VDSG_P_H에서 VDD를 뺀 값은, DSG 트랜지스터가 온 전환되어, 워드 라인(610)과 결합되고 개개의 검증 동작을 통과한 메모리 셀에 대해 NGS 동작을 금지하도록 DSG 트랜지스터의 임계 전압보다 더 높다.
도 8a는 비-최종 프로그래밍 패스(502) 및 최종 프로그래밍 패스(504)가 수행되는 톱니 시퀀스를 예시한다. 도 8b는 일부 구현에 따른, 프로그램 루프(506)에서의 NGS 동작(512)에서 메모리 스트링(600)의 특정 엘리먼트 상에 인가되는 전압의 예시적인 파형을 예시한다. 프로그램 루프(508)에서의 NGS 동작은 도 7c에 도시된 것과 동일한 전압 파형을 포함할 수 있으며, 여기서 상세한 설명은 반복되지 않는다. 다양한 구현에서, 도 8b에 도시된 전압은 비-최종 프로그래밍 패스에서 인가되고, 도 7c에 도시된 전압은 비-최종 프로그래밍 패스 또는 최종 프로그래밍 패스에서 인가될 수 있다. 일부 구현에서, 도 5c 및 관련 설명을 다시 참조하는 바와 같이, 프로그램 루프(508)에서 NGS 동작이 금지된다.
도 8a에 도시된 바와 같이, 톱니 시퀀스는 인접한 행의 메모리 셀이 순차적으로, 예컨대 하나씩 차례로 프로그래밍되는 시퀀스를 포함한다. 일부 구현에서, 제0 행의 메모리 셀, 즉 제0 워드 라인에 결합된 메모리 셀은 첫 번째 패스 프로그래밍(예컨대, 502)을 거치도록 핑거 0에서부터 핑거 5까지 순차적으로 프로그래밍된다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 0 - 순서 번호 5로서 도시된다. 이어서, 핑거 0 내의 제1 행의 메모리 셀, 즉 제1 워드 라인에 결합되며 핑거 0 내에 있는 메모리 셀은 첫 번째 패스 프로그래밍을 거친다. 이어서, 핑거 1 내의 제0 행의 메모리 셀, 즉 제0 워드 라인에 결합되며 핑거 1 내에 있는 메모리 셀은 두 번째 패스 프로그래밍을 거친다. 이어서, 핑거 1 내의 제1 행의 메모리 셀, 즉 제1 워드 라인에 결합되며 핑거 1 내에 있는 메모리 셀은 첫 번째 패스 프로그래밍을 거친다. 이어서, 핑거 2 내의 제0 행의 메모리 셀, 즉 제0 워드 라인에 결합되며 핑거 2 내에 있는 메모리 셀은 두 번째 패스 프로그래밍을 거친다. 프로그래밍되는 핑거의 시퀀스는 순서 번호 6 - 순서 번호 9로서 도시된다. 메모리 셀의 나머지에 결합된 메모리 셀은 위에서 설명된 바와 같이, 제63 워드 라인에 결합된 메모리 셀이 두 번째 패스 프로그래밍을 거칠 때까지 워드 라인 우선순위 시퀀스에 후속하여 반복적으로 프로그래밍될 수 있다.
일례로, 제2 워드 라인은 610과 유사하게, 선택된 워드 라인일 수 있고, 제2 워드 라인에 결합된 핑거 0 - 핑거 5의 메모리 셀은 선택된 행의 메모리 셀일 수 있다. 제1 워드 라인은 611과 유사한, 선택되지 않은 워드 라인일 수 있다. 핑거의 선택된 행의 메모리 셀이 첫 번째 패스 프로그래밍을 거치고 있을 때, 핑거 이전에 프로그래밍된 다른 핑거의 선택되지 않은 행의 메모리 셀은 이미 두 번째 패스 프로그래밍을 거쳤다. 예를 들어, 핑거 0에 있고 제2 워드 라인에 결합된 메모리 셀은 먼저 (순서 번호 18로) 첫 번째 패스 프로그래밍을 거칠 수 있고, 그 다음, 핑거 0에 있고 제1 워드 라인에 결합된 메모리 셀은 (순서 번호 19로) 두 번째 패스 프로그래밍을 거칠 수 있으며, 이어서 핑거 0에 있고 제2 워드 라인에 결합된 메모리 셀은 (순서 번호 20으로) 첫 번째 패스 프로그래밍을 거칠 수 있고, 이어서 핑거 2에 있고 제1 워드 라인에 결합된 메모리 셀은 (순서 번호 21로) 두 번째 패스 프로그래밍을 거칠 수 있고, 이어서 핑거 0에 있고 제2 워드 라인에 결합된 메모리 셀은 (순서 번호 31로) 두 번째 패스 프로그래밍을 거칠 수 있고, 이어서 핑거 1에 있고 제2 워드 라인에 결합된 메모리 셀은 (순서 번호 33으로) 두 번째 패스 프로그래밍을 거칠 수 있다. 즉, 선택된 행의 메모리 셀이 첫 번째 패스 프로그래밍을 거치고 있을 때, 선택된 행 바로 아래의 선택되지 않은 행의 메모리 셀은 두 번째 패스 프로그래밍을 거쳤을 수도 또는 거치지 않았을 수도 있다. 일부 구현에서, 선택된 행 내의 그리고 하나의 핑거(예컨대, 핑거 1) 내의 메모리 셀이 첫 번째 패스 프로그래밍을 거치고 있을 때, 핑거 이전에 프로그래밍된 다른 핑거(예컨대, 핑거 0) 내의 선택되지 않은 행의 메모리 셀이 두 번째 패스 프로그래밍을 거쳤을 수 있다. 나머지 핑거(예컨대, 핑거 2 - 핑거 5)의 선택되지 않은 행의 메모리 셀은 두 번째 패스 프로그래밍을 거치지 않았다. 따라서 선택되지 않은 행에 있는 그리고 두 번째 패스 프로그래밍을 거친 메모리 셀은 선택된 행의 메모리 셀과 동시에 NGS 동작을 거치지 않을 수 있다.
일부 구현에서, 선택된 행 및 선택되지 않은 행의 메모리 셀에 대해, 선택된 핑거 내의 메모리 셀만이 동시에 NGS 동작을 거칠 수 있다. 선택된 핑거는 선택된 행 및 선택되지 않은 행에서, NGS 동작 이전에 개개의 검증 동작을 통과하지 않은 메모리 셀을 갖는 핑거를 포함할 수 있다. 일부 구현에서, 선택된 핑거는 또한 선택된 행 및 선택되지 않은 행 내의 그리고 두 번째 패스 프로그래밍을 거치지 않은 메모리 셀을 갖는 핑거를 포함할 수 있다. 선택된 행 및 선택되지 않은 행 내의 그리고 선택되지 않은 핑거 내의 메모리 셀은 동시에 NGS 동작을 거치지 않을 수 있다. 일부 구현에서, 선택되지 않은 핑거는 선택된 행 및 선택되지 않은 행에서 두 번째 패스 프로그래밍을 거친 메모리 셀을 갖는 핑거를 포함한다. 일부 구현에서, 선택되지 않은 핑거에서, 선택된 행 및 선택되지 않은 행의 모든 메모리 셀은 NGS 동작 이전에 개개의 검증 동작을 통과하였다.
일례로, 제2 워드 라인에 결합되고 핑거 1에 있는 메모리 셀이 첫 번째 패스 프로그래밍을 거치고 있을 때, 핑거 1은 선택된 핑거일 수 있다. 제1 워드 라인에 결합되며 핑거 0에 있는 메모리 셀은 두 번째 패스 프로그래밍을 거쳤다. 핑거 0은 선택되지 않은 핑거일 수 있다. 일부 구현에서, 핑거 0에 있으며 제1 워드 라인 및 제2 워드 라인에 결합된 모든 메모리 셀이 검증 동작을 통과했다면, 핑거 0은 선택되지 않은 핑거이다. 핑거 0에 있으며 제1 워드 라인 및 제2 워드 라인에 결합된 적어도 하나의 메모리 셀이 검증 동작을 통과하지 않았다면, 핑거 0은 선택된 핑거이다. 일부 구현에서, 핑거 2 - 핑거 5는 각각 선택된 핑거일 수 있다.
NGS 동작(512)과는 달리, 도 8b에 예시된 NGS 동작은 WLn 및 WLn-1에 결합되며 선택된 핑거에 있는 메모리 셀에 대해서만 인에이블될 수 있다. NGS 동작은 위상(800)에서 수행될 수 있다. 예를 들어, 메모리 셀(602)이 선택된 핑거 내에 있다면, DSG 라인(614)에는 VSS의 전압이 인가될 수 있고; 메모리 셀(602)이 선택되지 않은 핑거 내에 있다면, DSG 라인(614)에는 VDSG_P_H의 전압이 인가될 수 있다. 일부 구현에서, VDSG_P_H는 VDD보다 더 높은 양의 전압이다. 위에서 설명된 바와 같이, NGS 동작에서, WLn과 결합되고 검증 동작을 통과하지 않은 메모리 셀을 갖는 메모리 스트링의 비트 라인에는 고전압, 예컨대 VDD가 인가될 수 있고; 선택된 워드 라인에 있으며 검증 동작을 모두 통과한 메모리 셀을 갖는 메모리 스트링의 비트 라인에는 저전압, 예컨대 VSS가 인가될 수 있다. Vss에서 VDD를 뺀 값은, DSG 트랜지스터가 오프 전환되어, 워드 라인(610, 611)과 결합되고 선택된 핑거 내에 있는 메모리 셀에 대해 NGS 동작을 인에이블하도록 DSG 트랜지스터의 임계 전압보다 더 낮다. VDSG_P_H에서 VDD를 뺀 값은, DSG 트랜지스터가 온 전환되어, 워드 라인(610, 611)과 결합되고 선택되지 않은 핑거 내에 있는 메모리 셀에 대해 NGS 동작을 금지하도록 DSG 트랜지스터의 임계 전압보다 더 높다.
도 9는 본 개시내용의 일부 구현에 따라, 메모리 디바이스를 동작시키기 위한 예시적인 방법(900)의 흐름도이다. 도 9에 도시된 메모리 디바이스의 예는 도 1a에 도시된 메모리 디바이스(104)를 포함한다. 예시의 편의상, 도 9는 도 3, 도 5a - 도 5c, 도 6a, 도 6b, 도 7a - 도 7c, 도 8a 및 도 8b에 예시된 동작을 고려하여 설명될 수 있다. 방법(900)에 도시된 동작은 총망라한 것은 아니며, 예시된 동작 중 임의의 동작 이전, 이후, 또는 그 사이에 다른 동작이 수행될 수 있다고 이해된다. 추가로, 동작 중 일부는 도 9에 도시된 것과는 다른 순서로 또는 동시에 수행될 수 있다. 일부 구현에서, 방법(900)은 주변 회로(302)에 의해 수행된다. 구체적으로, 워드 라인 드라이버(예컨대, 208)는 워드 라인, DSG 라인 및 SSG 라인 상에 전압을 인가하도록 구성될 수 있고, 비트 라인 드라이버(예컨대, 206)는 비트 라인 상에 전압을 인가하도록 구성될 수 있다.
도 9를 참조하면, 방법(900)은 동작(902)에서 시작되며, 여기서 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대해 비-최종 프로그래밍 패스가 수행된다. 비-최종 프로그래밍 패스는 하나 이상의 프로그램 루프를 포함한다. 프로그램 루프 중 적어도 하나는 프로그래밍 동작, 프로그래밍 동작 이후의 NGS 동작, 및 NGS 동작 이후의 검증 동작을 포함한다. NGS 동작은 선택된 행의 메모리 셀 및 선택된 행에 인접한 선택되지 않은 행의 메모리 셀에 대해 수행될 수 있다.
도 5a - 도 5c, 도 6a, 도 6b, 도 7a - 도 7c, 도 8a 및 도 8b를 다시 참조하면, 선택된 워드 라인, 예컨대 610/WLn에 결합된 선택된 행의 메모리 셀에 대해 비-최종 프로그래밍 패스, 예컨대 502가 수행될 수 있다. 비-최종 프로그래밍 패스는 하나 이상의 프로그램 루프, 예컨대 506을 포함할 수 있다. 프로그램 루프 중 적어도 하나는 프로그래밍 동작(예컨대, 510), 프로그래밍 동작 이후의 NGS 동작(예컨대, 512), 및 NGS 동작 이후의 검증 동작(예컨대, 514)을 포함한다. 프로그래밍 동작은 먼저, 선택된 워드 라인에 프로그램 전압/펄스(예컨대, VPGM1)를 인가함으로써 수행된다. NGS 동작은 하나 이상의 프로그램 루프(506)(예컨대, 각각의 프로그램 루프(506)) 내의 선택된 행의 일부 또는 모든 메모리 셀에 대해 인에이블될 수 있다. 동시에, NGS 동작은 또한, 선택된 행에 인접한 선택되지 않은 행의 일부 또는 모든 메모리 셀에서 인에이블될 수 있다. NGS 동작을 가능하게 하기 위해, 도 7b 및 도 8a에 예시된 바와 같이, 선택된 워드 라인 및 선택되지 않은 워드 라인에 결합된 메모리 셀을 포함하는 일부 핑거 내의 DSG(예컨대, 614)에 각각 개개의 전압이 인가된다. 워드 라인 우선순위 시퀀스의 경우, 모든 핑거의 DGS에는 낮은 전압, 예컨대 VSS가 인가된다. 톱니 시퀀스의 경우, 선택된 핑거의 DSG에는 낮은 전압, 예컨대 VSS가 인가되고, 선택되지 않은 핑거의 DSG에는 높은 전압, 예컨대 VDSG_P_H가 인가된다. 검증 동작을 통과하지 않은 메모리 셀 및 검증 동작을 통과한 메모리 셀을 갖는 메모리 스트링의 비트 라인에는 각각 높은 전압(예컨대, VDD) 및 낮은 전압(VSS)이 인가된다. 핑거 내의 SSG(예컨대, 616)에는 낮은 전압, 예컨대 Vss가 인가된다. 그 사이에, 도 6b, 도 7b 및 도 8a에 예시된 바와 같이, 선택된 워드 라인 및 선택되지 않은 워드 라인 상에 낮은 전압, GND 또는 음의 전압이 인가되고, 선택된 워드 라인 및 선택되지 않은 워드 라인 위와 아래의 워드 라인 상에 양의 전압이 인가된다. 워드 라인 우선순위 시퀀스의 경우, 선택된 워드 라인 및 선택되지 않은 워드 라인과 결합된 모든 메모리 셀이 동시에 NGS 동작을 거칠 수 있다. 톱니 시퀀스의 경우, 선택된 워드 라인 및 선택되지 않은 워드 라인과 결합되며 선택된 핑거 내에 있는 메모리 셀만이 동시에 NGS 동작을 거칠 수 있다. 선택된 워드 라인 상에 하나 이상의 검증 전압(예컨대, VR1)을 인가함으로써 NGS 동작 후에, 선택된 워드 라인에 결합된 메모리 셀에 대해 검증 동작이 수행될 수 있다.
일부 구현에서, NGS 동작은 비-최종 프로그래밍 패스의 각각의 프로그램 루프에서 인에이블된다. 일부 구현에서, 프로그램 루프가 첫 번째 프로그램 루프라면, 예컨대 임의의 검증 동작이 수행되기 전에, 선택된 워드 라인에 결합된 각각의 메모리 셀은 NGS 동작 이전에 개개의 검증 동작을 통과하지 않은 메모리 셀로서 취급된다.
다시 도 9를 참조하면, 방법(900)은 동작(904)으로 진행하며, 여기서 선택된 워드 라인에 대해 최종 프로그래밍 패스가 수행된다. 최종 프로그래밍 패스는 하나 이상의 프로그램 루프를 포함한다. 프로그램 루프는 임의의 NGS 동작을 포함하지 않거나 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀에 대해서만 인에이블되는 NGS 동작을 포함할 수 있다.
도 5a - 도 5c, 도 6a, 도 6b, 도 7a - 도 7c, 도 8a 및 도 8b를 다시 참조하면, 선택된 워드 라인, 예컨대 610/WLn에 대해 최종 프로그래밍 패스, 예컨대 504가 수행될 수 있다. 최종 프로그래밍 패스는 하나 이상의 프로그램 루프, 예컨대 508을 포함할 수 있다. 비-최종 프로그래밍 패스에서의 프로그램 루프와는 달리, 프로그래밍 루프는 어떠한 메모리 셀에 대해 어떠한 NGS 동작도 포함하지 않을 수 있거나, NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀에 대해서만 인에이블되는 NGS 동작을 포함할 수 있다. 일부 구현에서, NGS 동작은 검증 동작을 통과한 메모리 셀에 대해서는 인에이블되지 않는다. 일부 구현에서, 도 5c에 도시된 바와 같이, 프로그래밍 동작(예컨대, 520)과 후속 검증 동작(524) 사이에서 NGS 동작이 금지된다. 일부 구현에서, NGS 동작은 프로그래밍 동작과 후속 검증 동작 사이에서 인에이블되고, 선택된 워드 라인에 결합되며 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀에 대해서만 인에이블된다. NGS 동작은 하나 이상의 프로그램 루프(508)에서 인에이블될 수 있다. 프로그래밍 동작 및 검증 동작은 도 5c의 설명을 참조할 수 있으며, 여기서 상세한 설명은 반복되지 않는다. 선택된 워드 라인에 결합되고 검증 동작을 통과한 메모리 셀에 대한 NGS 동작을 금지하기 위해, 도 7c에 예시된 바와 같이, 이러한 메모리 셀을 포함하는 핑거 내의 DSG(예컨대, 614)에 각각 낮은 양의 전압(예컨대, VDSG_P_L)이 인가된다. 선택된 워드 라인에 결합되고 검증 동작을 통과하지 않은 메모리 셀에 대한 NGS 동작을 가능하게 하기 위해, 도 7c에 예시된 바와 같이, 이러한 메모리 셀을 포함하는 핑거 내의 DSG(예컨대, 614)에는 각각 높은 양의 전압(예컨대, VDSG_P_H)이 인가된다. 검증 동작을 통과하지 않은 메모리 셀 및 검증 동작을 통과한 메모리 셀을 갖는 메모리 스트링의 비트 라인에는 각각 높은 전압(예컨대, VDD) 및 낮은 전압(예컨대, VSS)이 인가된다. 핑거 내의 SSG(예컨대, 616)에는 낮은 전압이 인가되고 오프 전환된다. 그 사이에, 도 6b, 도 7b 및 도 8a에 예시된 바와 같이, 선택된 워드 라인 상에 낮은 전압, 예컨대 음의 또는 GND 전압이 인가되고, 선택된 워드 라인 위와 아래의 워드 라인 상에 양의 전압이 인가된다. 선택된 워드 라인 상에 하나 이상의 검증 전압(예컨대, VR2)을 인가함으로써 NGS 동작 후에, 선택된 워드 라인에 결합된 메모리 셀에 대해 검증 동작이 수행될 수 있다. 일부 구현에서, 동작(904)은 주변 회로(302)에 의해 수행된다. 다양한 구현에서, 검증 동작(예컨대, 514 및/또는 524)이 모든 프로그램 루프에서 수행되는 것은 아닐 수 있다는 점이 주목되어야 한다.
본 개시내용의 일부 양상은 메모리 디바이스를 제공한다. 메모리 디바이스는 복수의 행으로 배열된 메모리 셀의 어레이, 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인, 및 워드 라인에 결합되며, 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대한 멀티 패스 프로그래밍을 수행하도록 구성된 주변 회로를 포함한다. 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함한다. 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함한다. 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 메모리 셀의 비-최종 프로그래밍 패스에서, 프로그래밍 동작과 검증 동작 사이에 선택된 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하고; 그리고 동시에, 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성된다. 선택되지 않은 워드 라인은 선택된 워드 라인에 인접한다.
일부 구현에서, 주변 회로는 복수의 워드 라인에 결합된 워드 라인 드라이버를 포함한다. 선택된 행 및 선택되지 않은 행의 메모리 셀에 대해 NGS 동작을 수행하기 위해, 워드 라인 드라이버는 선택된 워드 라인 및 선택되지 않은 워드 라인에 각각 음의 전압 또는 GND 전압 중 하나를 인가하도록 구성된다.
일부 구현에서, 선택된 행 및 선택되지 않은 행의 메모리 셀에 대해 NGS 동작을 수행하기 위해, 워드 라인 드라이버는 워드 라인의 나머지 상에 양의 전압을 인가하도록 추가로 구성된다.
일부 구현에서, 메모리 디바이스는 복수의 비트 라인을 더 포함한다. 메모리 셀의 어레이는 복수의 비트 라인에 결합된 복수의 스트링을 포함한다. 스트링은 각각 SSG 트랜지스터를 포함한다. 선택된 행의 메모리 셀은 각각 복수의 스트링에 있다. 선택된 행의 메모리 셀 및 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하기 위해, 주변 회로는 스트링 각각의 SSG 트랜지스터를 오프 전환하도록 추가로 구성된다.
일부 구현에서, 메모리 셀의 행이 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀을 갖는 것에 대한 응답으로, 비트 라인 전압은 양의 전압이다. 일부 구현에서, 메모리 셀의 행이 NGS 동작 직전에 개개의 검증 동작을 통과한 메모리 셀을 포함하는 것에 대한 응답으로, 비트 라인 전압은 GND 전압이다.
일부 구현에서, 복수의 스트링은 복수의 핑거로 배열되고, 멀티 패스 프로그래밍은 시퀀스를 포함한다. 시퀀스는 핑거 중 제1 핑거에서 선택된 행의 제1 메모리 셀에 대해 비-최종 프로그래밍 패스를 수행하는 것, 제1 메모리 셀에 대한 비-최종 프로그래밍 직후 핑거 중 제2 핑거에서 선택된 행의 제2 메모리 셀에 대해 비-최종 프로그래밍 패스를 수행하는 것, 그리고 제2 메모리 셀에 대한 비-최종 프로그래밍 패스 후에 제1 핑거에서 선택되지 않은 행의 제3 메모리 셀에 대해 최종 프로그래밍 패스를 수행하는 것을 포함한다.
일부 구현에서, NGS 동작은 선택된 행 및 선택되지 않은 행의 각각의 메모리 셀에 대해 수행된다.
일부 구현에서, 스트링은 각각 DSG 트랜지스터를 포함한다. 일부 구현에서, 선택된 행의 메모리 셀 및 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하기 위해, 주변 회로는 복수의 핑거 내의 스트링 각각의 DSG 트랜지스터를 오프 전환하도록 추가로 구성된다.
일부 구현에서, 주변 회로는 복수의 비트 라인에 결합된 비트 라인 드라이버를 포함하고, 워드 라인 드라이버는 DSG 라인을 통해 DSG 트랜지스터에 결합된다. 일부 구현에서, 제1 스트링 및 제2 스트링의 DSG 트랜지스터를 오프 전환하기 위해, 비트 라인 드라이버는 스트링 각각에 비트 라인 전압을 각각 인가하도록 구성된다. 일부 구현에서, 워드 라인 드라이버는 스트링 각각에 대해, DSG 라인을 통해 DSG 트랜지스터 상에 DSG 전압을 각각 인가하도록 구성되며, DSG 전압에서 비트 라인 전압을 뺀 값은 DSG 트랜지스터의 임계 전압보다 낮다.
일부 구현에서, DSG 전압은 GND 전압이다.
일부 구현에서, 복수의 스트링은 복수의 핑거로 배열되고, 멀티 패스 프로그래밍은 시퀀스를 포함한다. 시퀀스는 핑거 중 제1 핑거에서 선택된 행의 제1 메모리 셀에 대해 비-최종 프로그래밍 패스를 수행하는 것, 제1 메모리 셀에 대한 비-최종 프로그래밍 패스 직후 제1 핑거에서 선택되지 않은 행의 제2 메모리 셀에 대해 최종 프로그래밍 패스를 수행하는 것, 그리고 제2 메모리 셀에 대한 최종 프로그래밍 직후 핑거 중 제2 핑거에서 선택된 행의 제3 메모리 셀에 대해 비-최종 프로그래밍 패스를 수행하는 것을 포함한다.
일부 구현에서, 선택된 행 및 선택되지 않은 행에서, (ⅰ) 최종 프로그래밍 패스가 수행되지 않는 것 또는 (ⅱ) 최종 프로그래밍 패스가 수행되고 선택된 핑거가 개개의 검증 동작을 통과하지 않은 적어도 하나의 메모리 셀을 포함하는 것에 대한 응답으로, 선택된 핑거의 메모리 셀에 대해 NGS 동작이 수행된다. 일부 구현에서, (ⅰ) 최종 프로그래밍 패스가 수행되는 것 그리고 (ⅱ) 메모리 셀이 모두 개개의 검증 동작을 통과한 것에 대한 응답으로, 선택되지 않은 핑거 내의 메모리 셀에 대해 NGS 동작이 금지된다.
일부 구현에서, 스트링은 각각 DSG 트랜지스터를 포함한다. 일부 구현에서, 선택된 행의 메모리 셀 및 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하기 위해, 주변 회로는 선택된 핑거에 대해 최종 프로그래밍 패스가 수행되지 않는 것에 대한 응답으로, 선택된 핑거 내의 스트링의 DSG 트랜지스터를 오프 전환하고; 그리고 선택되지 않은 핑거에 대해 최종 프로그래밍 패스가 수행되는 것에 대한 응답으로, 선택되지 않은 핑거 내의 스트링의 DSG 트랜지스터를 온 전환하도록 추가로 구성된다.
일부 구현에서, 주변 회로는 복수의 비트 라인에 결합된 비트 라인 드라이버를 포함하고, 워드 라인 드라이버는 DSG 라인을 통해 DSG 트랜지스터에 결합된다. 일부 구현에서, 비트 라인 드라이버는 스트링 각각에서, 개개의 비트 라인 상에 비트 라인 전압을 인가하도록 구성된다. 일부 구현에서, 워드 라인 드라이버는 스트링 각각에서, DSG 라인을 통해 DSG 트랜지스터 상에 DSG 전압을 인가하도록 구성된다. 일부 구현에서, 스트링 각각의 DSG 트랜지스터를 오프 전환하기 위해, DSG 전압에서 비트 라인 전압을 뺀 값은 DSG 트랜지스터의 임계 전압보다 낮다. 일부 구현에서, 스트링 각각의 DSG 트랜지스터를 온 전환하기 위해, DSG 전압에서 비트 라인 전압을 뺀 값은 DSG 트랜지스터의 임계 전압보다 높다.
일부 구현에서, 선택된 핑거 상에 인가된 DSG 전압은 GND 전압이고, 선택되지 않은 핑거 상에 인가된 DSG 전압은 양의 전압이다.
일부 구현에서, 주변 회로는 스트링 각각의 SSG 트랜지스터에 결합된 SSG 라인 및 SSG 라인에 결합된 소스 드라이버를 포함한다. 일부 구현에서, 소스 드라이버는 SSG 라인 상에 GND 전압을 인가하도록 구성된다.
일부 구현에서, 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 최종 프로그래밍 패스에서, 선택된 행 또는 선택되지 않은 행 내의 메모리 셀 중 하나가 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하는 것에 대한 응답으로, 메모리 셀 중 하나에 대한 개개의 NGS 동작을 금지하도록 구성된다. 일부 구현에서, 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 최종 프로그래밍 패스에서, 선택된 행 또는 선택되지 않은 행 내의 메모리 셀 중 다른 하나가 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하지 않는 것에 대한 응답으로, 메모리 셀 중 다른 하나에 대해 개개의 NGS 동작을 수행하도록 구성된다.
일부 구현에서, 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 최종 프로그래밍 패스에서, 선택된 행 및 선택되지 않은 행의 메모리 셀 내의 메모리 셀 각각에 대한 개개의 NGS를 금지하도록 구성된다.
일부 구현에서, 개개의 프로그래밍 동작과 개개의 검증 동작 사이에서 NGS 동작이 수행된다.
일부 구현에서, 비-최종 프로그래밍 패스는 복수의 프로그래밍 동작 및 복수의 검증 동작을 포함한다. NGS 동작은 프로그래밍 동작 각각 이후에 그리고 개개의 검증 동작 전에 수행된다.
일부 구현에서, 메모리 디바이스는 3D NAND 플래시 메모리 디바이스이다.
본 개시내용의 일부 양상은, 복수의 행으로 배열된 메모리 셀의 어레이, 및 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인을 갖는 메모리 디바이스를 동작시키기 위한 방법을 제공한다. 이 방법은 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대해 멀티 패스 프로그래밍을 수행하는 단계를 포함한다. 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함한다. 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함한다. 멀티 패스 프로그래밍을 수행하는 단계는, 메모리 셀의 비-최종 프로그래밍 패스에서, 프로그래밍 동작과 검증 동작 사이에 선택된 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하는 단계를 포함한다. 멀티 패스 프로그래밍을 수행하는 단계는 또한 동시에, 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하는 단계를 포함하며, 선택되지 않은 워드 라인은 선택된 워드 라인에 인접한다.
일부 구현에서, 선택된 행 및 선택되지 않은 행의 메모리 셀에 대해 NGS 동작을 수행하는 것은, 선택된 워드 라인 및 선택되지 않은 워드 라인에 각각 음의 전압 또는 GND 전압 중 하나를 인가하는 것을 포함한다.
일부 구현에서, 선택된 행 및 선택되지 않은 행의 메모리 셀에 대해 NGS 동작을 수행하는 것은, 워드 라인의 나머지 상에 양의 전압을 인가하는 것을 더 포함한다.
일부 구현에서, 메모리 디바이스는 복수의 비트 라인을 포함하며, 메모리 셀의 어레이는 복수의 비트 라인에 결합된 복수의 스트링을 포함한다. 스트링은 각각 SSG 트랜지스터를 포함한다. 선택된 행의 메모리 셀은 각각 복수의 스트링에 있다. 일부 구현에서, 선택된 행의 메모리 셀 및 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하는 것은, 스트링 각각의 SSG 트랜지스터를 오프 전환하는 것을 포함한다.
일부 구현에서, 이 방법은 메모리 셀의 행이 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀을 갖는 것에 대한 응답으로, 비트 라인 전압으로서 양의 전압을 인가하는 단계를 더 포함한다. 일부 구현에서, 이 방법은 메모리 셀의 행이 NGS 동작 직전에 개개의 검증 동작을 통과한 메모리 셀을 포함하는 것에 대한 응답으로, 비트 라인 전압으로서 GND 전압을 인가하는 단계를 더 포함한다.
일부 구현에서, 복수의 스트링은 복수의 핑거로 배열되고, 멀티 패스 프로그래밍은 시퀀스를 포함한다. 시퀀스는 핑거 중 제1 핑거에서 선택된 행의 제1 메모리 셀에 대해 비-최종 프로그래밍 패스를 수행하는 것, 제1 메모리 셀에 대한 비-최종 프로그래밍 직후 핑거 중 제2 핑거에서 선택된 행의 제2 메모리 셀에 대해 비-최종 프로그래밍 패스를 수행하는 것, 그리고 제2 메모리 셀에 대한 비-최종 프로그래밍 패스 후에 제1 핑거에서 선택되지 않은 행의 제3 메모리 셀에 대해 최종 프로그래밍 패스를 수행하는 것을 포함한다.
일부 구현에서, 이 방법은 선택된 행 및 선택되지 않은 행의 각각의 메모리 셀에 대해 NGS 동작을 수행하는 단계를 포함한다.
일부 구현에서, 스트링은 각각 DSG 트랜지스터를 포함한다. 일부 구현에서, 선택된 행의 메모리 셀 및 선택되지 않은 행의 대해 개개의 NGS 동작을 수행하는 것은, 복수의 핑거 내의 스트링 각각의 DSG 트랜지스터를 오프 전환하는 것을 포함한다.
일부 구현에서, 이 방법은 스트링 각각에 비트 라인 전압을 각각 인가하는 단계를 포함한다. 일부 구현에서, 이 방법은 또한, 스트링 각각에 대해, DSG 라인을 통해 DSG 트랜지스터 상에 DSG 전압을 각각 인가하는 단계를 포함한다. DSG 전압에서 비트 라인 전압을 뺀 값은 DSG 트랜지스터의 임계 전압보다 낮다.
일부 구현에서, DSG 전압은 GND 전압이다.
일부 구현에서, 복수의 스트링은 복수의 핑거로 배열되고, 멀티 패스 프로그래밍은 시퀀스를 포함한다. 시퀀스는 핑거 중 제1 핑거에서 선택된 행의 제1 메모리 셀에 대해 비-최종 프로그래밍 패스를 수행하는 것, 제1 메모리 셀에 대한 비-최종 프로그래밍 패스 직후 제1 핑거에서 선택되지 않은 행의 제2 메모리 셀에 대해 최종 프로그래밍 패스를 수행하는 것, 그리고 제2 메모리 셀에 대한 최종 프로그래밍 직후 핑거 중 제2 핑거에서 선택된 행의 제3 메모리 셀에 대해 비-최종 프로그래밍 패스를 수행하는 것을 포함한다.
일부 구현에서, 이 방법은 또한, 선택된 행 및 선택되지 않은 행에서, (ⅰ) 최종 프로그래밍 패스가 수행되지 않는 것 또는 (ⅱ) 최종 프로그래밍 패스가 수행되고 선택된 핑거가 개개의 검증 동작을 통과하지 않은 적어도 하나의 메모리 셀을 포함하는 것에 대한 응답으로, 선택된 핑거의 메모리 셀에 대해 NGS 동작을 수행하는 단계를 포함한다. 일부 구현에서, 이 방법은 또한, 선택된 행 및 선택되지 않은 행에서, (ⅰ) 최종 프로그래밍 패스가 수행되는 것 그리고 (ⅱ) 메모리 셀이 모두 개개의 검증 동작을 통과한 것에 대한 응답으로, 선택되지 않은 핑거 내의 메모리 셀에 대해 NGS 동작을 금지하는 단계를 포함한다.
일부 구현에서, 스트링은 각각 DSG 트랜지스터를 포함한다. 일부 구현에서, 선택된 행의 메모리 셀 및 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하는 것은, 선택된 핑거에 대해 최종 프로그래밍 패스가 수행되지 않는 것에 대한 응답으로, 선택된 핑거 내의 스트링의 DSG 트랜지스터를 오프 전환하는 것을 포함한다. 일부 구현에서, 선택된 행의 메모리 셀 및 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하는 것은 또한, 선택되지 않은 핑거에 대해 최종 프로그래밍 패스가 수행되는 것에 대한 응답으로, 선택되지 않은 핑거 내의 스트링의 DSG 트랜지스터를 온 전환하는 것을 포함한다.
일부 구현에서, 이 방법은 스트링 각각에서, 개개의 비트 라인 상에 비트 라인 전압을 인가하는 단계를 포함한다. 일부 구현에서, 이 방법은 또한, 스트링 각각에 대해, DSG 라인을 통해 DSG 트랜지스터 상에 DSG 전압을 인가하는 단계를 포함한다. 일부 구현에서, 이 방법은 스트링 각각의 DSG 트랜지스터를 오프 전환하는 단계를 더 포함하며, DSG 전압에서 비트 라인 전압을 뺀 값은 DSG 트랜지스터의 임계 전압보다 낮다. 일부 구현에서, 이 방법은 스트링 각각의 DSG 트랜지스터를 온 전환하는 단계를 더 포함하며, DSG 전압에서 비트 라인 전압을 뺀 값은 DSG 트랜지스터의 임계 전압보다 높다.
일부 구현에서, 이 방법은 선택된 핑거 상에 DSG 전압으로서 GND 전압을 인가하는 단계, 및 선택되지 않은 핑거 상에 DSG 전압으로서 양의 전압을 인가하는 단계를 포함한다.
일부 구현에서, 메모리 디바이스는 스트링 각각의 SSG 트랜지스터에 결합된 SSG 라인을 포함하고, 이 방법은 SSG 라인 상에 GND 전압을 인가하는 단계를 포함한다.
일부 구현에서, 멀티 패스 프로그래밍을 수행하는 단계는, 최종 프로그래밍 패스에서, 선택된 행 또는 선택되지 않은 행 내의 메모리 셀 중 하나가 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하는 것에 대한 응답으로, 메모리 셀 중 하나에 대한 개개의 NGS 동작을 금지하는 단계를 포함한다. 일부 구현에서, 멀티 패스 프로그래밍을 수행하는 단계는, 최종 프로그래밍 패스에서, 선택된 행 또는 선택되지 않은 행 내의 메모리 셀 중 다른 하나가 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하지 않는 것에 대한 응답으로, 메모리 셀 중 다른 하나에 대해 개개의 NGS 동작을 수행하는 단계를 포함한다.
일부 구현에서, 멀티 패스 프로그래밍을 수행하는 단계는 최종 프로그래밍 패스에서, 선택된 행 및 선택되지 않은 행의 메모리 셀 내의 메모리 셀 각각에 대한 개개의 NGS를 금지하는 단계를 포함한다.
일부 구현에서, 이 방법은 개개의 프로그래밍 동작과 개개의 검증 동작 사이에서 NGS 동작을 수행하는 단계를 포함한다.
일부 구현에서, 비-최종 프로그래밍 패스는 복수의 프로그래밍 동작 및 복수의 검증 동작을 포함하고, 이 방법은 프로그래밍 동작 각각 이후에 그리고 개개의 검증 동작 전에 NGS 동작을 수행하는 단계를 포함한다.
본 개시내용의 일부 양상은 시스템을 추가로 제공한다. 이 시스템은 데이터를 저장하도록 구성된 메모리 디바이스, 및 메모리 디바이스에 결합되며 메모리 디바이스를 제어하도록 구성된 메모리 제어기를 포함한다. 메모리 디바이스는 복수의 행으로 배열된 메모리 셀의 어레이, 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인, 및 워드 라인에 결합되며, 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대한 멀티 패스 프로그래밍을 수행하도록 구성된 주변 회로를 포함한다. 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함한다. 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함한다. 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 메모리 셀의 비-최종 프로그래밍 패스에서, 프로그래밍 동작과 검증 동작 사이에 선택된 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성된다. 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 동시에, 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성되며, 선택되지 않은 워드 라인은 선택된 워드 라인에 인접한다.
일부 구현에서, 시스템은 메모리 제어기에 결합되고 데이터를 송신 또는 수신하도록 구성된 호스트를 더 포함한다.
일부 구현에서, 메모리 디바이스는 3D NAND 플래시 메모리 디바이스이다.
일부 구현에서, 주변 회로는 복수의 워드 라인에 결합된 워드 라인 드라이버를 포함하며, 선택된 행 및 선택되지 않은 행의 메모리 셀에 대해 NGS 동작을 수행하기 위해, 워드 라인 드라이버는 선택된 워드 라인 및 선택되지 않은 워드 라인에 각각 음의 전압 또는 접지(GND) 전압 중 하나를 인가하도록 구성된다.
일부 구현에서, 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 최종 프로그래밍 패스에서, 선택된 행 또는 선택되지 않은 행 내의 메모리 셀 중 하나가 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하는 것에 대한 응답으로, 메모리 셀 중 하나에 대한 개개의 NGS 동작을 금지하도록 구성된다. 일부 구현에서, 멀티 패스 프로그래밍을 수행하기 위해, 주변 회로는 또한, 선택된 행 또는 선택되지 않은 행 내의 메모리 셀 중 다른 하나가 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하지 않는 것에 대한 응답으로, 메모리 셀 중 다른 하나에 대해 개개의 NGS 동작을 수행하도록 구성된다.
특정 구현의 앞서 말한 설명은 다양한 애플리케이션에 대해 쉽게 수정 및/또는 적응될 수 있다. 따라서 그러한 적응 및 수정은 본 명세서에서 제시되는 교시 및 안내에 기반하여, 개시된 구현의 등가물의 의미 및 범위 내에 있는 것으로 의도된다.
본 개시내용의 폭 및 범위는 위에서 설명된 예시적인 구현 중 어떠한 구현에 의해서도 제한되어야 하는 것이 아니라, 다음의 청구항 및 이들의 등가물에 따라서만 정의되어야 한다.

Claims (46)

  1. 메모리 디바이스로서,
    복수의 행으로 배열된 메모리 셀의 어레이;
    상기 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인; 및
    상기 워드 라인에 결합되며, 상기 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대한 멀티 패스 프로그래밍(multi-pass programming)을 수행하도록 구성된 주변 회로를 포함하고,
    상기 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함하며,
    상기 프로그래밍 패스의 각각은 프로그래밍 동작 및 검증 동작을 포함하고,
    상기 멀티 패스 프로그래밍을 수행하기 위해, 상기 주변 회로는 메모리 셀의 비-최종 프로그래밍 패스에서,
    상기 프로그래밍 동작과 상기 검증 동작 사이에 상기 선택된 행의 메모리 셀 내의 메모리 셀에 대해 네거티브 게이트 스트레스(NGS: negative gate stress) 동작을 수행하고; 그리고
    동시에, 상기 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성되며,
    상기 선택되지 않은 워드 라인은 상기 선택된 워드 라인에 인접하는,
    메모리 디바이스.
  2. 제1항에 있어서,
    상기 주변 회로는 상기 복수의 워드 라인에 결합된 워드 라인 드라이버를 포함하며,
    상기 선택된 행 및 상기 선택되지 않은 행의 메모리 셀에 대해 상기 NGS 동작을 수행하기 위해, 상기 워드 라인 드라이버는 상기 선택된 워드 라인 및 상기 선택되지 않은 워드 라인에 각각 음의 전압 또는 접지(GND: ground) 전압 중 하나를 인가하도록 구성되는,
    메모리 디바이스.
  3. 제2항에 있어서,
    상기 선택된 행 및 상기 선택되지 않은 행의 메모리 셀에 대해 상기 NGS 동작을 수행하기 위해, 상기 워드 라인 드라이버는 상기 워드 라인의 나머지 상에 양의 전압을 인가하도록 추가로 구성되는,
    메모리 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    복수의 비트 라인을 더 포함하며,
    상기 메모리 셀의 어레이는 상기 복수의 비트 라인에 결합된 복수의 스트링(string)을 포함하며, 상기 스트링은 각각 소스 선택 게이트(SSG: source-select gate) 트랜지스터를 포함하고;
    상기 선택된 행의 메모리 셀은 각각 상기 복수의 스트링에 있고; 그리고
    상기 선택된 행의 메모리 셀 및 상기 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하기 위해, 상기 주변 회로는 상기 스트링 각각의 SSG 트랜지스터를 오프 전환하도록 추가로 구성되는,
    메모리 디바이스.
  5. 제4항에 있어서,
    상기 메모리 셀의 행이 상기 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀을 포함하는 것에 대한 응답으로, 비트 라인 전압은 양의 전압을 갖고; 그리고
    상기 메모리 셀의 행이 상기 NGS 동작 직전에 개개의 검증 동작을 통과한 메모리 셀을 포함하는 것에 대한 응답으로, 상기 비트 라인 전압은 GND 전압인,
    메모리 디바이스.
  6. 제5항에 있어서,
    상기 복수의 스트링은 복수의 핑거(finger)로 배열되고, 상기 멀티 패스 프로그래밍은 시퀀스를 포함하며,
    상기 시퀀스는:
    상기 핑거 중 제1 핑거에서 상기 선택된 행의 제1 메모리 셀에 대해 상기 비-최종 프로그래밍 패스를 수행하는 것;
    상기 제1 메모리 셀에 대한 상기 비-최종 프로그래밍 패스 직후 상기 핑거 중 제2 핑거에서 상기 선택된 행의 제2 메모리 셀에 대해 상기 비-최종 프로그래밍 패스를 수행하는 것; 그리고
    상기 제2 메모리 셀에 대한 상기 비-최종 프로그래밍 패스 후에 상기 제1 핑거에서 상기 선택되지 않은 행의 제3 메모리 셀에 대해 최종 프로그래밍 패스를 수행하는 것을 포함하는,
    메모리 디바이스.
  7. 제6항에 있어서,
    상기 NGS 동작은 상기 선택된 행 및 상기 선택되지 않은 행의 각각의 메모리 셀에 대해 수행되는,
    메모리 디바이스.
  8. 제6항 또는 제7항에 있어서,
    상기 스트링은 각각 드레인 선택 게이트(DSG: drain-select gate) 트랜지스터를 포함하고; 그리고
    상기 선택된 행의 메모리 셀 및 상기 선택되지 않은 행의 메모리 셀에 대해 상기 개개의 NGS 동작을 수행하기 위해, 상기 주변 회로는 상기 복수의 핑거 내의 스트링 각각의 DSG 트랜지스터를 오프 전환하도록 추가로 구성되는,
    메모리 디바이스.
  9. 제8항에 있어서,
    상기 주변 회로는 상기 복수의 비트 라인에 결합된 비트 라인 드라이버를 포함하고, 상기 워드 라인 드라이버는 DSG 라인을 통해 상기 DSG 트랜지스터에 결합되며,
    제1 스트링 및 제2 스트링의 DSG 트랜지스터를 오프 전환하기 위해,
    상기 비트 라인 드라이버는 상기 스트링 각각에 비트 라인 전압을 각각 인가하도록 구성되고; 그리고
    상기 워드 라인 드라이버는 상기 스트링 각각에 대해, 상기 DSG 라인을 통해 상기 DSG 트랜지스터 상에 DSG 전압을 각각 인가하도록 구성되고,
    상기 DSG 전압에서 상기 비트 라인 전압을 뺀 값은 상기 DSG 트랜지스터의 임계 전압보다 낮은,
    메모리 디바이스.
  10. 제9항에 있어서,
    상기 DSG 전압은 GND 전압인,
    메모리 디바이스.
  11. 제5항에 있어서,
    상기 복수의 스트링은 복수의 핑거로 배열되고, 상기 멀티 패스 프로그래밍은 시퀀스를 포함하며,
    상기 시퀀스는:
    상기 핑거 중 제1 핑거에서 상기 선택된 행의 제1 메모리 셀에 대해 상기 비-최종 프로그래밍 패스를 수행하는 것;
    상기 제1 메모리 셀에 대한 상기 비-최종 프로그래밍 패스 직후 상기 제1 핑거에서 상기 선택되지 않은 행의 제2 메모리 셀에 대해 최종 프로그래밍 패스를 수행하는 것; 그리고
    상기 제2 메모리 셀에 대한 상기 최종 프로그래밍 패스 직후 상기 핑거 중 제2 핑거에서 상기 선택된 행의 제3 메모리 셀에 대해 상기 비-최종 프로그래밍 패스를 수행하는 것을 포함하는,
    메모리 디바이스.
  12. 제11항에 있어서,
    상기 선택된 행 및 상기 선택되지 않은 행에서,
    (ⅰ) 상기 최종 프로그래밍 패스가 수행되지 않는 것 또는 (ⅱ) 상기 최종 프로그래밍 패스가 수행되고 선택된 핑거가 상기 개개의 검증 동작을 통과하지 않은 적어도 하나의 메모리 셀을 포함하는 것에 대한 응답으로, 상기 선택된 핑거의 메모리 셀에 대해 상기 NGS 동작이 수행되고; 그리고
    (ⅰ) 상기 최종 프로그래밍 패스가 수행되는 것 그리고 (ⅱ) 상기 메모리 셀이 모두 상기 개개의 검증 동작을 통과한 것에 대한 응답으로, 선택되지 않은 핑거 내의 메모리 셀에 대해 상기 NGS 동작이 금지되는,
    메모리 디바이스.
  13. 제11항 또는 제12항에 있어서,
    상기 스트링은 각각 드레인 선택 게이트(DSG) 트랜지스터를 포함하고; 그리고
    상기 선택된 행의 메모리 셀 및 상기 선택되지 않은 행의 메모리 셀에 대해 상기 개개의 NGS 동작을 수행하기 위해, 상기 주변 회로는:
    상기 선택된 핑거에 대해 상기 최종 프로그래밍 패스가 수행되지 않은 것에 대한 응답으로, 상기 선택된 핑거 내의 스트링의 DSG 트랜지스터를 오프 전환하고; 그리고
    상기 선택되지 않은 핑거에 대해 상기 최종 프로그래밍 패스가 수행되는 것에 대한 응답으로, 상기 선택되지 않은 핑거 내의 스트링의 DSG 트랜지스터를 온 전환하도록 추가로 구성되는,
    메모리 디바이스.
  14. 제13항에 있어서,
    상기 주변 회로는 상기 복수의 비트 라인에 결합된 비트 라인 드라이버를 포함하고, 상기 워드 라인 드라이버는 DSG 라인을 통해 상기 DSG 트랜지스터에 결합되며;
    상기 비트 라인 드라이버는 상기 스트링 각각에서, 상기 개개의 비트 라인 상에 비트 라인 전압을 인가하도록 구성되고;
    상기 워드 라인 드라이버는 상기 스트링 각각에서, 상기 DSG 라인을 통해 상기 DSG 트랜지스터 상에 DSG 전압을 인가하도록 구성되며;
    상기 스트링 각각의 DSG 트랜지스터를 오프 전환하기 위해, 상기 DSG 전압에서 상기 비트 라인 전압을 뺀 값은 상기 DSG 트랜지스터의 임계 전압보다 낮고; 그리고
    상기 스트링 각각의 DSG 트랜지스터를 온 전환하기 위해, 상기 DSG 전압에서 상기 비트 라인 전압을 뺀 값은 상기 DSG 트랜지스터의 임계 전압보다 높은,
    메모리 디바이스.
  15. 제14항에 있어서,
    상기 선택된 핑거 상에 인가된 DSG 전압은 GND 전압이고; 그리고
    상기 선택되지 않은 핑거 상에 인가된 DSG 전압은 양의 전압인,
    메모리 디바이스.
  16. 제4항 내지 제15항 중 어느 한 항에 있어서,
    상기 주변 회로는 상기 스트링 각각의 SSG 트랜지스터에 결합된 SSG 라인 및 상기 SSG 라인에 결합된 소스 드라이버를 포함하고,
    상기 소스 드라이버는:
    상기 SSG 라인 상에 GND 전압을 인가하도록 구성되는,
    메모리 디바이스.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 멀티 패스 프로그래밍을 수행하기 위해, 상기 주변 회로는 최종 프로그래밍 패스에서:
    상기 선택된 행 또는 상기 선택되지 않은 행 내의 메모리 셀 중 하나가 상기 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하는 것에 대한 응답으로, 상기 메모리 셀 중 하나에 대한 개개의 NGS 동작을 금지하고; 그리고
    상기 선택된 행 또는 상기 선택되지 않은 행 내의 메모리 셀 중 다른 하나가 상기 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하지 않는 것에 대한 응답으로, 상기 메모리 셀 중 다른 하나에 대해 개개의 NGS 동작을 수행하도록 구성되는,
    메모리 디바이스.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    상기 멀티 패스 프로그래밍을 수행하기 위해, 상기 주변 회로는 상기 최종 프로그래밍 패스에서, 상기 선택된 행 및 상기 선택되지 않은 행의 메모리 셀 내의 메모리 셀 각각에 대한 개개의 NGS를 금지하도록 구성되는,
    메모리 디바이스.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    개개의 프로그래밍 동작과 개개의 검증 동작 사이에서 상기 NGS 동작이 수행되는,
    메모리 디바이스.
  20. 제19항에 있어서,
    상기 비-최종 프로그래밍 패스는 복수의 프로그래밍 동작 및 복수의 검증 동작을 포함하고, 상기 프로그래밍 동작 각각 이후에 그리고 개개의 검증 동작 전에 상기 NGS 동작이 수행되는,
    메모리 디바이스.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서,
    상기 메모리 디바이스는 3차원(3D: three-dimensional) NAND 플래시 메모리 디바이스인,
    메모리 디바이스.
  22. 복수의 행으로 배열된 메모리 셀의 어레이, 및 상기 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인을 포함하는 메모리 디바이스를 동작시키기 위한 방법으로서,
    상기 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대해 멀티 패스 프로그래밍을 수행하는 단계를 포함하고,
    상기 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함하며,
    상기 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함하고,
    상기 멀티 패스 프로그래밍을 수행하는 단계는,
    메모리 셀의 비-최종 프로그래밍 패스에서, 상기 프로그래밍 동작과 상기 검증 동작 사이에 상기 선택된 행의 메모리 셀 내의 메모리 셀에 대해 네거티브 게이트 스트레스(NGS) 동작을 수행하는 단계; 및
    동시에, 상기 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하는 단계를 포함하며,
    상기 선택되지 않은 워드 라인은 상기 선택된 워드 라인에 인접하는,
    메모리 디바이스를 동작시키기 위한 방법.
  23. 제22항에 있어서,
    상기 선택된 행 및 상기 선택되지 않은 행의 메모리 셀에 대해 상기 NGS 동작을 수행하는 것은, 상기 선택된 워드 라인 및 상기 선택되지 않은 워드 라인에 각각 음의 전압 또는 접지(GND) 전압 중 하나를 인가하는 것을 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  24. 제23항에 있어서,
    상기 선택된 행 및 상기 선택되지 않은 행의 메모리 셀에 대해 상기 NGS 동작을 수행하는 것은, 상기 워드 라인의 나머지 상에 양의 전압을 인가하는 것을 더 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서,
    상기 메모리 디바이스는 복수의 비트 라인을 포함하고,
    상기 메모리 셀의 어레이는 상기 복수의 비트 라인에 결합된 복수의 스트링을 포함하며,
    상기 스트링은 각각 소스 선택 게이트(SSG) 트랜지스터를 포함하고;
    상기 선택된 행의 메모리 셀은 각각 상기 복수의 스트링에 있고; 그리고
    상기 선택된 행의 메모리 셀 및 상기 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하는 것은, 상기 스트링 각각의 SSG 트랜지스터를 오프 전환하는 것을 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  26. 제25항에 있어서,
    상기 메모리 셀의 행이 상기 NGS 동작 직전에 개개의 검증 동작을 통과하지 않은 메모리 셀을 포함하는 것에 대한 응답으로, 비트 라인 전압으로서 양의 전압을 인가하는 단계; 및
    상기 메모리 셀의 행이 상기 NGS 동작 직전에 개개의 검증 동작을 통과한 메모리 셀을 포함하는 것에 대한 응답으로, 상기 비트 라인 전압으로서 GND 전압을 인가하는 단계를 더 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  27. 제26항에 있어서,
    상기 복수의 스트링은 복수의 핑거로 배열되고, 상기 멀티 패스 프로그래밍은 시퀀스를 포함하며,
    상기 시퀀스는:
    상기 핑거 중 제1 핑거에서 상기 선택된 행의 제1 메모리 셀에 대해 상기 비-최종 프로그래밍 패스를 수행하는 것;
    상기 제1 메모리 셀에 대한 상기 비-최종 프로그래밍 패스 직후 상기 핑거 중 제2 핑거에서 상기 선택된 행의 제2 메모리 셀에 대해 상기 비-최종 프로그래밍 패스를 수행하는 것; 그리고
    상기 제2 메모리 셀에 대한 상기 비-최종 프로그래밍 패스 후에 상기 제1 핑거에서 상기 선택되지 않은 행의 제3 메모리 셀에 대해 최종 프로그래밍 패스를 수행하는 것을 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  28. 제27항에 있어서,
    상기 선택된 행 및 상기 선택되지 않은 행의 각각의 메모리 셀에 대해 상기 NGS 동작을 수행하는 단계를 더 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  29. 제27항 또는 제28항에 있어서,
    상기 스트링은 각각 드레인 선택 게이트(DSG) 트랜지스터를 포함하고; 그리고
    상기 선택된 행의 메모리 셀 및 상기 선택되지 않은 행의 메모리 셀에 대해 개개의 NGS 동작을 수행하는 것은, 상기 복수의 핑거 내의 스트링 각각의 DSG 트랜지스터를 오프 전환하는 것을 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  30. 제29항에 있어서,
    상기 스트링 각각에 비트 라인 전압을 각각 인가하는 단계; 및
    상기 스트링 각각에 대해, 상기 DSG 라인을 통해 상기 DSG 트랜지스터 상에 DSG 전압을 각각 인가하는 단계를 포함하고,
    상기 DSG 전압에서 상기 비트 라인 전압을 뺀 값은 상기 DSG 트랜지스터의 임계 전압보다 낮은,
    메모리 디바이스를 동작시키기 위한 방법.
  31. 제30항에 있어서,
    상기 DSG 전압은 GND 전압인,
    메모리 디바이스를 동작시키기 위한 방법.
  32. 제26항에 있어서,
    상기 복수의 스트링은 복수의 핑거로 배열되고, 상기 멀티 패스 프로그래밍은 시퀀스를 포함하며,
    상기 시퀀스는:
    상기 핑거 중 제1 핑거에서 상기 선택된 행의 제1 메모리 셀에 대해 상기 비-최종 프로그래밍 패스를 수행하는 것;
    상기 제1 메모리 셀에 대한 상기 비-최종 프로그래밍 패스 직후 상기 제1 핑거에서 상기 선택되지 않은 행의 제2 메모리 셀에 대해 최종 프로그래밍 패스를 수행하는 것; 그리고
    상기 제2 메모리 셀에 대한 상기 최종 프로그래밍 패스 직후 상기 핑거 중 제2 핑거에서 상기 선택된 행의 제3 메모리 셀에 대해 상기 비-최종 프로그래밍 패스를 수행하는 것을 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  33. 제32항에 있어서,
    상기 선택된 행 및 상기 선택되지 않은 행에서,
    (ⅰ) 상기 최종 프로그래밍 패스가 수행되지 않는 것 또는 (ⅱ) 상기 최종 프로그래밍 패스가 수행되고 선택된 핑거가 상기 개개의 검증 동작을 통과하지 않은 적어도 하나의 메모리 셀을 포함하는 것에 대한 응답으로, 상기 선택된 핑거의 메모리 셀에 대해 상기 NGS 동작을 수행하는 단계; 및
    (ⅰ) 상기 최종 프로그래밍 패스가 수행되는 것 그리고 (ⅱ) 상기 메모리 셀이 모두 상기 개개의 검증 동작을 통과한 것에 대한 응답으로, 선택되지 않은 핑거 내의 메모리 셀에 대해 상기 NGS 동작을 금지하는 단계를 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  34. 제32항 또는 제33항에 있어서,
    상기 스트링은 각각 드레인 선택 게이트(DSG) 트랜지스터를 포함하고; 그리고
    상기 선택된 행의 메모리 셀 및 상기 선택되지 않은 행의 메모리 셀에 대해 상기 개개의 NGS 동작을 수행하는 것은:
    상기 선택된 핑거에 대해 상기 최종 프로그래밍 패스가 수행되지 않은 것에 대한 응답으로, 상기 선택된 핑거 내의 스트링의 DSG 트랜지스터를 오프 전환하는 것; 그리고
    상기 선택되지 않은 핑거에 대해 상기 최종 프로그래밍 패스가 수행되는 것에 대한 응답으로, 상기 선택되지 않은 핑거 내의 스트링의 DSG 트랜지스터를 온 전환하는 것을 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  35. 제34항에 있어서,
    상기 스트링 각각에서, 상기 개개의 비트 라인 상에 비트 라인 전압을 인가하는 단계;
    상기 스트링 각각에서, 상기 DSG 라인을 통해 상기 DSG 트랜지스터 상에 DSG 전압을 인가하는 단계;
    상기 스트링 각각의 DSG 트랜지스터를 오프 전환하는 단계 ― 상기 DSG 전압에서 상기 비트 라인 전압을 뺀 값은 상기 DSG 트랜지스터의 임계 전압보다 낮음 ―; 및
    상기 스트링 각각의 DSG 트랜지스터를 온 전환하는 단계를 포함하며,
    상기 DSG 전압에서 상기 비트 라인 전압을 뺀 값은 상기 DSG 트랜지스터의 임계 전압보다 높은,
    메모리 디바이스를 동작시키기 위한 방법.
  36. 제35항에 있어서,
    상기 선택된 핑거 상에 상기 DSG 전압으로서 GND 전압을 인가하는 단계; 및
    상기 선택되지 않은 핑거 상에 상기 DSG 전압으로서 양의 전압을 인가하는 단계를 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  37. 제25항 내지 제36항 중 어느 한 항에 있어서,
    상기 메모리 디바이스는 상기 스트링 각각의 SSG 트랜지스터에 결합된 SSG 라인을 포함하며,
    상기 방법은:
    상기 SSG 라인 상에 GND 전압을 인가하는 단계를 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  38. 제22항 내지 제37항 중 어느 한 항에 있어서,
    상기 멀티 패스 프로그래밍을 수행하는 단계는 최종 프로그래밍 패스에서:
    상기 선택된 행 또는 상기 선택되지 않은 행 내의 메모리 셀 중 하나가 상기 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하는 것에 대한 응답으로, 상기 메모리 셀 중 하나에 대한 개개의 NGS 동작을 금지하는 단계; 및
    상기 선택된 행 또는 상기 선택되지 않은 행 내의 메모리 셀 중 다른 하나가 상기 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하지 않는 것에 대한 응답으로, 상기 메모리 셀 중 다른 하나에 대해 개개의 NGS 동작을 수행하는 단계를 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  39. 제22항 내지 제38항 중 어느 한 항에 있어서,
    상기 멀티 패스 프로그래밍을 수행하는 단계는 상기 최종 프로그래밍 패스에서, 상기 선택된 행 및 상기 선택되지 않은 행의 메모리 셀 내의 메모리 셀 각각에 대한 개개의 NGS를 금지하는 단계를 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  40. 제22항 내지 제39항 중 어느 한 항에 있어서,
    개개의 프로그래밍 동작과 개개의 검증 동작 사이에서 상기 NGS 동작을 수행하는 단계를 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  41. 제40항에 있어서,
    상기 비-최종 프로그래밍 패스는 복수의 프로그래밍 동작 및 복수의 검증 동작을 포함하고,
    상기 방법은 상기 프로그래밍 동작 각각 이후에 그리고 개개의 검증 동작 전에 상기 NGS 동작을 수행하는 단계를 포함하는,
    메모리 디바이스를 동작시키기 위한 방법.
  42. 시스템으로서,
    데이터를 저장하도록 구성된 메모리 디바이스 ― 상기 메모리 디바이스는:
    복수의 행으로 배열된 메모리 셀의 어레이;
    상기 메모리 셀의 복수의 행에 각각 결합된 복수의 워드 라인; 및
    상기 워드 라인에 결합되며, 상기 워드 라인 중 선택된 워드 라인에 결합된 선택된 행의 메모리 셀에 대한 멀티 패스 프로그래밍을 수행하도록 구성된 주변 회로를 포함하고,
    상기 멀티 패스 프로그래밍은 복수의 프로그래밍 패스를 포함하며,
    상기 프로그래밍 패스 각각은 프로그래밍 동작 및 검증 동작을 포함하고,
    상기 멀티 패스 프로그래밍을 수행하기 위해, 상기 주변 회로는 메모리 셀의 비-최종 프로그래밍 패스에서,
    상기 프로그래밍 동작과 상기 검증 동작 사이에 상기 선택된 행의 메모리 셀 내의 메모리 셀에 대해 네거티브 게이트 스트레스(NGS) 동작을 수행하고; 그리고
    동시에, 상기 워드 라인 중 선택되지 않은 워드 라인에 결합된 선택되지 않은 행의 메모리 셀 내의 메모리 셀에 대해 NGS 동작을 수행하도록 구성되며,
    상기 선택되지 않은 워드 라인은 상기 선택된 워드 라인에 인접함 ―; 및
    상기 메모리 디바이스에 결합되며 상기 메모리 디바이스를 제어하도록 구성된 메모리 제어기를 포함하는,
    시스템.
  43. 제42항에 있어서,
    상기 메모리 제어기에 결합되고 상기 데이터를 송신 또는 수신하도록 구성된 호스트를 더 포함하는,
    시스템.
  44. 제42항 또는 제43항에 있어서,
    상기 메모리 디바이스는 3차원(3D) NAND 플래시 메모리 디바이스인,
    시스템.
  45. 제42항 내지 제44항 중 어느 한 항에 있어서,
    상기 주변 회로는 상기 복수의 워드 라인에 결합된 워드 라인 드라이버를 포함하며,
    상기 선택된 행 및 상기 선택되지 않은 행의 메모리 셀에 대해 상기 NGS 동작을 수행하기 위해, 상기 워드 라인 드라이버는 상기 선택된 워드 라인 및 상기 선택되지 않은 워드 라인에 각각 음의 전압 또는 접지(GND) 전압 중 하나를 인가하도록 구성되는,
    시스템.
  46. 제42항 내지 제45항 중 어느 한 항에 있어서,
    상기 멀티 패스 프로그래밍을 수행하기 위해, 상기 주변 회로는 최종 프로그래밍 패스에서:
    상기 선택된 행 또는 상기 선택되지 않은 행 내의 메모리 셀 중 하나가 상기 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하는 것에 대한 응답으로, 상기 메모리 셀 중 하나에 대한 개개의 NGS 동작을 금지하고; 그리고
    상기 선택된 행 또는 상기 선택되지 않은 행 내의 메모리 셀 중 다른 하나가 상기 최종 프로그래밍 패스 직전에 개개의 검증 동작을 통과하지 않는 것에 대한 응답으로, 상기 메모리 셀 중 다른 하나에 대해 개개의 NGS 동작을 수행하도록 구성되는,
    시스템.
KR1020227044645A 2021-03-29 2021-03-29 멀티 패스 프로그래밍에서의 네거티브 게이트 스트레스 동작 및 그 메모리 디바이스 KR20230010767A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/083511 WO2022204853A1 (en) 2021-03-29 2021-03-29 Negative gate stress operation in multi-pass programming and memory device thereof

Publications (1)

Publication Number Publication Date
KR20230010767A true KR20230010767A (ko) 2023-01-19

Family

ID=79734937

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227044645A KR20230010767A (ko) 2021-03-29 2021-03-29 멀티 패스 프로그래밍에서의 네거티브 게이트 스트레스 동작 및 그 메모리 디바이스

Country Status (4)

Country Link
US (1) US11538537B2 (ko)
KR (1) KR20230010767A (ko)
CN (1) CN113994433A (ko)
WO (1) WO2022204853A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894072B2 (en) * 2022-04-20 2024-02-06 Sandisk Technologies Llc Two-side staircase pre-charge in sub-block mode of three-tier non-volatile memory architecture

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818764A (en) * 1997-02-06 1998-10-06 Macronix International Co., Ltd. Block-level wordline enablement to reduce negative wordline stress
JP4467728B2 (ja) * 2000-07-28 2010-05-26 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6798694B2 (en) * 2002-08-29 2004-09-28 Micron Technology, Inc. Method for reducing drain disturb in programming
KR100890016B1 (ko) * 2007-05-10 2009-03-25 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
KR101552211B1 (ko) * 2009-03-25 2015-09-10 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
KR101710089B1 (ko) * 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR20160107549A (ko) * 2015-03-04 2016-09-19 에스케이하이닉스 주식회사 반도체 장치
US10026486B1 (en) 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory

Also Published As

Publication number Publication date
CN113994433A (zh) 2022-01-28
US11538537B2 (en) 2022-12-27
WO2022204853A1 (en) 2022-10-06
US20220310182A1 (en) 2022-09-29

Similar Documents

Publication Publication Date Title
US12100462B2 (en) Memory device and multi-pass program operation thereof
CN113196402B (zh) 存储器件及其编程操作
US20230238067A1 (en) Method of programming and verifying memory device and related memory device
US11538537B2 (en) Negative gate stress operation in multi-pass programming and memory device thereof
US11527292B2 (en) Memory device and erase operation thereof
CN114882924A (zh) 一种存储装置及其操作方法、包括存储装置的存储系统
CN114999552A (zh) 一种存储装置、控制方法和存储器系统
CN113853655A (zh) 存储器件及其编程操作
US11664078B2 (en) Negative gate stress operation in multi-pass programming and memory device thereof
US12009036B2 (en) NAND flash memory device and method of reducing program disturb thereof
US11848069B2 (en) Page buffer including latches and memory device including the page buffer
US20240355399A1 (en) Memory device and operation method thereof, and memory system
WO2024138879A1 (en) Memory device and read operation thereof
WO2024050689A1 (en) Memory device, operating method thereof, system, and storage medium
WO2021190448A1 (en) Memory device and program operation thereof
CN115565580A (zh) 存储器装置及其操作方法、存储器系统
CN118072790A (zh) 存储器装置及其操作方法、存储器系统
CN114999547A (zh) 存储器装置及其操作方法、存储器系统
CN115512750A (zh) 存储器装置及其操作方法、存储器系统
CN118072791A (zh) 存储器装置及其操作方法、存储器系统
CN115148269A (zh) 存储器装置及其操作方法、存储器系统
CN114333956A (zh) 三维存储器装置、三维存储器装置的编程处理方法
KR20240137661A (ko) 메모리 장치, 메모리 시스템 및 그 작동 방법
CN115171761A (zh) 存储器及其操作方法、存储器系统
CN115019860A (zh) 存储器及其操作方法、存储器系统

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal