CN110021329A - 存储器件 - Google Patents

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Abstract

本发明公开了存储器件，所述存储器件包括：存储单元阵列，所述存储单元阵列包括多条字线、在所述多条字线上方的第一串选择线，以及在所述第一串选择线与所述多条字线之间的第二串选择线；以及控制器。在读取连接到所述多条字线中的第一字线的第一存储单元的数据的操作期间，所述控制器向所述第一串选择线供应第一电压并向所述第二串选择线供应第二电压，其中所述第二电压大于所述第一电压。

Description

存储器件
相关申请的交叉引用
2018年1月8日在韩国知识产权局提交的名为“存储器件”的韩国专利申请No.10-2018-0002122通过引用的方式全文结合于本申请中。
技术领域
实施例涉及存储器件。
背景技术
存储器件是能够存储数据或输出数据的器件，用于各种领域。具体而言，在具有垂直结构的存储器件中存储数据的存储单元沿垂直方向堆叠，已对这种存储器件进行了各种开发，并且已经积极地进行了对存储单元高度集成以增加存储器件容量的技术研究。
发明内容
根据一个方面，一种存储器件包括：存储单元阵列，所述存储单元阵列包括多条字线、在所述多条字线上方的第一串选择线，以及在所述第一串选择线与所述多条字线之间的第二串选择线；以及控制器。在对连接到所述多条字线中的第一字线的第一存储单元的操作期间，所述控制器可以向所述第一串选择线供应第一电压并向所述第二串选择线供应第二电压，其中所述第二电压大于所述第一电压。
根据一个方面，一种存储器件包括：多个存储单元，所述多个存储单元沿垂直于衬底上表面的方向排列；至少一个接地选择晶体管，所述至少一个接地选择晶体管连接在所述多个存储单元与所述衬底之间；连接到所述多个存储单元上方的位线的第一串选择晶体管；连接在所述多个存储单元与所述第一串选择晶体管之间的第二串选择晶体管；以及控制器。所述控制器可以，在读取所述多个存储单元中的至少一个存储单元的数据时，向所述第一串选择晶体管、所述第二串选择晶体管和所述至少一个接地选择晶体管中的至少一个供应第一补偿电压，以调整其阈值电压。
根据一个方面，一种存储器件包括：上存储区，所述上存储区包括沿垂直于衬底的上表面的方向彼此连接的多个上存储单元，以及设置在所述多个上存储单元的上方的上虚设存储单元；下存储区，所述下存储区包括与所述多个上存储单元共享沟道区域的多个下存储单元；以及所述多个下存储单元与所述多个上存储单元之间的中间虚设存储单元。在读取所述多个上存储单元中的至少一个上存储单元的数据时，输入到所述上虚设存储单元的补偿电压大于输入到所述中间虚设存储单元的补偿电压，以及在读取所述多个下存储单元中的至少一个下存储单元的数据时，输入到所述上虚设存储单元的补偿电压低于输入到所述中间虚设存储单元的补偿电压。
附图说明
通过参考附图详细描述示例性实施例，本领域技术人员将会明白这些特征，其中：
图1示出了根据示例性实施例的存储器件的示意性框图；
图2示出了根据示例性实施例的存储器件中包括的存储单元阵列的示意性电路图；
图3示出了根据示例性实施例的存储器件的结构的示意图；
图4和图5示出了根据示例性实施例的操作存储器件的示图；
图6示出了根据示例性实施例的操作存储器件的流程图；
图7至图9示出了根据示例性实施例的操作存储器件的示图；
图10示出了根据示例性实施例的存储器件的结构的示意图；
图11和图12示出了根据示例性实施例的操作存储器件的示图；以及
图13示出了根据示例性实施例的包括存储器件的电子器件的示意图。
具体实施方式
在下文中，将参考附图描述示例性实施例。
图1是根据示例性实施例的存储器件的框图。图2是根据示例性实施例的存储器件中包括的存储单元阵列的示图。
参照图1，根据示例性实施例的存储器件10可以包括存储控制器20和存储单元阵列30。存储控制器20可以包括控制逻辑21、行驱动器22和列驱动器23等。存储单元阵列30可以包括多个存储单元MC。
在示例性实施例中，行驱动器22可以通过字线WL、串选择线SSL、公共源极线CSL、接地选择线GSL等连接到存储单元MC。列驱动器23可以通过位线BL连接到存储单元MC。在示例性实施例中，行驱动器22可以包括选择要写入或读取数据的存储单元MC的地址译码器电路，列驱动器23可以包括页面缓冲器以将数据写入存储单元MC或者从存储单元MC读取数据。行驱动器22和列驱动器23可以由控制逻辑21来控制。
参照图2，根据示例性实施例的存储单元阵列30可以包括多个存储单元MC。该多个存储单元MC可以分别被布置在多条字线WL和多条位线BL彼此相交的点上，例如形成矩阵。例如，每个存储单元MC可以连接到字线WL之一和位线BL之一。
多个存储单元MC可以彼此串联连接，从而提供单个存储单元串MCS。除了存储单元MC之外，存储单元串MCS还可以包括串选择晶体管SST和接地选择晶体管GST。串选择晶体管SST可以连接到存储单元串MCS中的存储单元MC上方的位线BL之一。接地选择晶体管GST可以连接到存储单元MC下方的公共源极线CSL。
尽管图2的示例性实施例示出一个存储单元串MCS包括一个接地选择晶体管GST和两个串选择晶体管SST1和SST2，但是接地选择晶体管GST和串选择晶体管SST1和SST2的数量可以改变。另外，设置在接地选择晶体管GST与字线WL之间的下虚设字线DWLDN的数量，以及设置在串选择晶体管SST与字线WL之间的上虚设字线DWLUP的数量，也可以进行各种改变。
图3是根据示例性实施例的存储器件的结构的示意图。图3是包括在存储器件100中的存储单元阵列的局部透视图。
参照图3，根据示例性实施例的存储器件100可包括衬底101、垂直于衬底101的上表面(例如，图1的示例性实施例中的x-y平面)(例如，沿z轴方向)的多个沟道结构CH和虚设沟道结构DCH、以及(例如，沿z轴方向)堆叠在衬底101上以与沟道结构CH邻近并且可以在x-y平面上延伸的多个栅电极层131至138(栅电极层130)等。多个栅电极层130可以例如沿z轴方向与多个绝缘层141至149(绝缘层140)交替地堆叠。多个栅电极层130中的一部分栅电极层130可以例如在x-y平面中被隔离绝缘层155划分成多个部分。
多个栅电极层130可以提供接地选择线131、串选择线137和138，以及多条字线132至136。接地选择线131可以与沟道结构CH一起提供接地选择晶体管GST，串选择线137和138可以提供包括两个串选择晶体管SST1和SST2的串选择晶体管SST。参照图3，第一串选择晶体管SST1可以对应于第一串选择线138，第二串选择晶体管SST2可以对应于第二串选择线137。接地选择线131与串选择线137和138之间的多条字线132至136与沟道结构CH一起可以提供多个存储单元MC1至MCn。
多个栅电极层130可以通过公共源极线151和设置在公共源极线151的侧壁上的隔离物109被划分成多个部分。公共源极线151可以由导电材料(例如金属、金属化合物或多晶硅等)形成，并且可以电连接到衬底101中的源极区域103。源极区域103可以被设置为接地选择晶体管GST的源极区域。公共源极线151可以通过隔离物109与多个栅电极层130电隔离。
多个沟道结构CH和虚设沟道结构DCH可以在垂直于衬底101的上表面的方向(例如，沿图3所示出的示例性实施例中的z轴方向)上延伸。每个沟道结构CH可以包括沟道区域110、填充沟道区域110的内部空间的嵌入式绝缘层115、布置在沟道区域110上的漏极区113、布置在沟道区域110与栅电极层130之间的栅极绝缘层160等。栅极绝缘层160可以包括隧穿层、电荷存储层和阻挡层等，并且栅极绝缘层160的至少一部分可以形成为具有围绕栅电极层130的形式。根据示例性实施例，沟道区域110可以为柱形形状，例如圆柱形状或棱柱形状，并且可以没有嵌入式绝缘层115。另外，各个沟道结构CH可以根据纵横比具有朝向衬底101变窄的倾斜的侧表面(例如，锥形侧壁)。
多个沟道结构CH和虚设沟道结构DCH可以在x-y平面上彼此分离。根据示例性实施例，可以不同地改变多个沟道结构CH和虚设沟道结构DCH的数量和布置类型。例如，多个沟道结构CH和虚设沟道结构DCH可以沿至少一个方向以Z字形图案进行布置。图3的示例性实施例示出了多个沟道结构CH关于其间的隔离绝缘层155(例如仅穿过第一串选择线138)彼此对称，并且多个虚设沟道结构DCH穿透隔离绝缘层155。或者，隔离绝缘层155可以延伸穿过串选择线137和138，并且/或者多个沟道结构CH可以是非对称的。
沟道区域110可以经由设置在其下方的外延层105电连接到衬底101。沟道区域110可以包括半导体材料(例如多晶硅或单晶硅)，并且半导体材料可以未掺杂或者可以掺杂有P型杂质或N型杂质。外延层105可以是使用选择性外延生长(SEG)工艺生长的层。如图3所示，外延层105可以形成为具有凹陷到衬底101中预定深度的形式。
增加堆叠在衬底101上的栅电极层130的数量，以增加存储器件100的容量。随着栅电极层130的数量增加，栅电极层130的厚度已经减小到保持所期望的小厚度。由于这种厚度减小，多个存储单元MC1至MCn、虚设存储单元DMCDN和DMCUP、接地选择晶体管GST和串选择晶体管SST1和SST2之间在垂直方向(例如，沿z轴方向)上对于彼此的干扰可能增加。
因此，在示例性实施例中，随着栅电极层130的相应厚度减小，提供了一种方法，以此方法可以显著减小在垂直方向上彼此相邻的多个存储单元MC1至MCn、虚设存储单元DMCDN和DMCUP、接地选择晶体管GST以及串选择晶体管SST1和SST2之间的干扰。详细地，在示例性实施例中，可以提供各种通过对累积在虚设存储单元DMCDN和DMCUP的电荷存储层中的空穴进行移动来补偿对与虚设存储单元DMCDN和DMCUP相邻的其他器件的影响的方法，其中除补偿操作之外仅重复执行擦除操作。
图4和图5是根据示例性实施例的操作存储器件的示图。图4是根据示例性实施例的存储器件200的部分的放大视图。图5示出了串选择晶体管的阈值电压的变化。
参照图4，根据示例性实施例的存储器件200可以包括第一串选择晶体管SST1、第二串选择晶体管SST2、上虚设存储单元DMCUP和第n存储单元MCn等。存储器件200中包括的多个存储单元串中的每一个可以包括n个存储单元。
第一串选择晶体管SST1、第二串选择晶体管SST2、上虚设存储单元DMCUP和第n存储单元MCn可以共享沟道区域210。第一串选择晶体管SST1可以由沟道区域210和第一串选择线SSL1来提供，第二串选择晶体管SST2可以由沟道区域210和第二串选择线SSL2来提供。上虚设存储单元DMCUP和第n存储单元MCn可以分别连接到上虚设字线DWLUP和第n字线WLn。
沟道区域210可以具有圆柱形状，并且其内部可以填充有嵌入式绝缘层230。栅极绝缘层220可以形成在沟道区域210的外侧，并且可以包括隧穿层和电荷存储层等。例如，当执行编程操作并且编程电压被输入到第n字线WLn时，电子可以移动通过沟道区域210从而在电荷存储层中被捕获。因此，可以改变第n存储单元MCn的阈值电压。另外，当在存储器件200中执行擦除操作时，在电荷存储层中被捕获的电子可以通过对连接到沟道区域210的衬底施加的电压而逸出。因此，第n存储单元MCn的阈值电压可以返回到原始状态。在电荷存储层中捕获的电子通过擦除操作逸出的操作也可以被描述为空穴在电荷存储层中被捕获的操作。
上虚设存储单元DMCUP可以不是实际存储数据的存储单元。因此，可以不在上虚设存储单元DMCUP中执行可以针对每个单元单独执行的编程操作。另一方面，可以对整个存储单元串执行擦除操作。因此，可以在上虚设存储单元DMCUP中执行擦除操作，并且如图4所示，可以在上虚设存储单元DMCUP的电荷存储层中连续地捕获空穴。
空穴可以在沿着沟道区域210的外侧垂直延伸的电荷存储层内向上和向下移动。移动到上虚设存储单元DMCUP的下部的空穴可以在对第n存储单元MCn的编程操作过程中得到补偿。由于在串选择晶体管SST1和SST2中不执行编程操作，因此移动到上虚设存储单元DMCUP的上部的空穴未被移除。因此，串选择晶体管SST1和SST2的阈值电压可能意外地被改变。例如，如图5所示，串选择晶体管SST1和SST2的阈值电压可能由于从上虚设存储单元DMCUP移动的空穴而减小。如图5所示，在与上虚设存储单元DMCUP相邻的第二串选择晶体管SST2中，阈值电压的降低可能相对较大。
在示例性实施例中，在存储器件200执行特定操作的同时，可以将补偿电压输入到与上虚设存储单元DMCUP相邻的串选择晶体管SST1和SST2中的至少一个。因此，可以补偿由从上虚设存储单元DMCUP移动的空穴引起的阈值电压的变化。另外地或可选地，当下虚设存储单元(图3的DMCDN)位于存储器件200的接地选择晶体管(图3的GST)与最下面的第一存储单元(图3的MC1)之间时，存储器件也可以将补偿电压输入到接地选择晶体管，从而可以补偿接地选择晶体管的阈值电压的变化。作为示例，输入到串选择晶体管SST1和SST2、或接地选择晶体管等的补偿电压的电压值可以低于用于存储单元的编程操作的编程电压的电压值。
图6是提供以示出根据示例性实施例的操作存储器件的流程图。
参照图6，根据示例性实施例的存储器件的操作可以从存储器件的控制器对针对存储块的编程/擦除操作的重复次数进行计数开始(S10)。例如，存储块可以是执行擦除操作的区域，并且一个存储块可以包括多个存储单元串。
如上所述，在虚设存储单元中，除补偿操作之外，可以仅重复执行擦除操作。随着擦除操作的重复，空穴可能累积在虚设存储单元的电荷存储层中。累积在虚设存储单元中的空穴可以在沿沟道区域延伸的电荷存储层内移动，从而引起与虚存储单元相邻的串选择晶体管或接地选择晶体管的阈值电压的变化。
在S11中，存储器件的控制器可以对在S10中计数的操作次数与第一阈值进行比较。作为S11中的比较的结果，例如，当计数的操作次数小于该第一阈值时，控制器可以继续对编程/擦除操作的次数进行计数。当在S11的比较结果中计数的操作次数大于或等于该第一阈值时，控制器可以在S12中检测包括在存储块中的多个串选择晶体管中的具有变化的阈值电压的串选择晶体管的数量。
在S13中，控制器可以将在S12中检测到的串选择晶体管的数量与S13中的第二阈值进行比较。作为S13中的比较的结果，例如，当具有变化的阈值电压的串选择晶体管的数量小于第二阈值时，控制器可以不对存储器件执行单独的补偿操作。另一方面，例如，当确定了具有变化的阈值电压的串选择晶体管的数量大于或等于第二阈值时，可以在S14中将补偿电压输入到具有变化的阈值电压的串选择晶体管SST。
在示例性实施例中，在S14中输入到串选择晶体管的补偿电压的值，也可以小于在一般编程操作中输入到要编程的存储单元的编程电压的值。另外，操作S14可以与读取操作(例如，读取存储块中所包括的存储单元中的至少一个存储单元的数据)、擦除验证操作和编程验证操作中的至少一个操作一起执行。例如，在示例性实施例中，由于不需要单独的操作时间来补偿串选择晶体管的阈值电压的变化，所以可以提高存储器件的操作效率。
当操作S14完成时，控制器可以在S15中确定已经输入了补偿电压的串选择晶体管的阈值电压是否已经返回到正常范围。在示例中，正常范围可以是相对于串选择晶体管初始设置的阈值电压的范围。当在S15中确定已经输入了补偿电压的串选择晶体管的阈值电压返回到正常范围时，控制器可以在S10中重新计数存储块的编程/擦除操作的次数。
另一方面，当串选择晶体管的阈值电压即使在输入了补偿电压之后也没有返回到正常范围时，在S16中，控制器可以将存储块标记为有缺陷。控制器标记为有缺陷的存储块不会被选择用于此后由控制器执行的编程操作等操作。
另外地或可选地，图6中阐述的操作可以被用来监视和补偿接地选择晶体管GST。
图7至图9是根据示例性实施例的存储器件的操作的视图。
参照图7，根据示例性实施例的存储器件300可以包括多个存储块BLK。在示例中，每个存储块BLK可以是执行擦除操作的区域单位。每个存储块BLK可以包括多个存储单元串，并且可以基于沟道区域310来限定每个存储单元串。可以将嵌入式绝缘层330设置在沟道区域310中，可以将包括电荷存储层的栅极绝缘层320设置在沟道区域310的外部。外延层303可以形成在沟道区域310与衬底301之间。
然后，参照图8，单个存储单元串MCS可以包括第一串选择晶体管SST1、第二串选择晶体管SST2、上虚设存储单元DMCUP、多个存储单元MC、下虚设存储单元DMCDN和接地选择晶体管GST等。第一串选择晶体管SST1可以通过漏极区305连接到存储单元串上方的位线BL，接地选择晶体管GST可以经由衬底301连接到源极区域302。
在示例中，第一串选择晶体管SST1的阈值电压可以大于第二串选择晶体管SST2的阈值电压。因此，在编程操作期间，当沟道区域310升压时形成的电势可以具有线性特性。在图8中所示出的示例性实施例中，用于执行编程操作的电压的偏置条件可以如下面的表1中所示。表1中的偏置条件可以是包括要编程的编程存储单元的存储单元串MCS的偏置条件。除了0V之外的VDD可以被输入到包括编程存储单元的存储单元串MCS的位线以及共享多条字线WL1至WLn的其他存储单元串MCS的位线。在表1所示的偏置条件下，通过电压VPASS可以低于编程电压VPGM。
[表1]
BL SSL1 SSL2 DWL<sub>UP</sub> WL<sub>UNSEL</sub> WL<sub>SEL</sub> DWL<sub>DN</sub> GSL CSL
0 VDD VDD V<sub>PASS</sub> V<sub>PASS</sub> V<sub>PGM</sub> V<sub>PASS</sub> 0 VDD
另一方面，针对存储单元串MCS执行读取操作的电压的偏置条件可以如下面的表2所示。表1和表2中指示的通过电压VPASS可以具有不同的值。根据示例性实施例，与表2不同，擦除电压VERS也可以被输入到位线BL和串选择线SSL1和SSL2。
[表2]
BL SSL1 SSL2 DWL<sub>UP</sub> WL<sub>UNSEL</sub> DWL<sub>DN</sub> GSL CSL 衬底
浮置 浮置 浮置 V<sub>PASS</sub> 0 V<sub>PASS</sub> V<sub>ERS</sub> V<sub>ERS</sub> V<sub>ERS</sub>
参照表1和表2，编程电压VPGM可以通过存储器件的操作被输入到字线WL1至WLn，因此，电子可以在多个存储单元MC的电荷存储层中被捕获。另一方面，编程电压VPGM未被输入到虚设字线DWLUP和DWLDN。因此，可以在虚设存储单元DMCUP和DMCDN中仅重复执行擦除操作，使得空穴可能在虚设存储单元DMCUP和DMCDN的电荷存储层中重复地被捕获并累积，这可能导致与虚设存储单元DMCUP和DMCDN邻近的其他存储单元MC、串选择晶体管SST1和SST2或接地选择晶体管GST的特性劣化。
在示例性实施例中，提供了一种用于补偿由于多个存储单元MC、串选择晶体管SST1和SST2以及接地选择晶体管GST的阈值电压等的变化引起的特性劣化的方法。根据示例性实施例，在执行读取操作、擦除验证操作和编程验证操作中的至少一个操作期间，可以针对已经确定具有变化的阈值电压的器件来执行软编程，从而补偿阈值电压的变化。例如，在从多个存储单元MC之一读取数据的读取操作期间，根据示例性实施例的电压偏置条件可以如下面的表3中所示。
[表3]
SSL1 SSL2 DWL<sub>UP</sub> WL<sub>UNSEL</sub> WL<sub>SEL</sub> DWL<sub>DN</sub> GSL CSL
V<sub>PASS</sub> V<sub>SPGM</sub> V<sub>PASS</sub> V<sub>PASS</sub> V<sub>READ</sub> V<sub>PASS</sub> V<sub>PASS</sub> 0
参照表3，可以将补偿电压(例如，用于执行软编程操作的软编程电压VSPGM)输入到第二串选择线，并且软编程电压VSPGM的值可以高于通过电压VPASS的值。当控制器从特定存储单元读取数据时，可以发生软编程操作，在该软编程操作中电子在第二串选择晶体管SST2的电荷存储层中被捕获。因此，由于擦除操作累积在上虚设存储单元DMCUP中并且向第二串选择晶体管SST2移动的空穴可以通过软编程操作来抵消，并且第二串选择晶体管SST2的阈值电压的减小可以得到补偿。
在示例性实施例中，与上虚设存储单元DMCUP相对邻近(例如，更靠近)的第二串选择晶体管SST2可能比第一串选择晶体管SST1更受累积的空穴的影响。在读取操作期间，控制器可以向第二串选择线SSL2输入补偿电压，该补偿电压大于输入到第一串选择线SSL1的补偿电压，从而有效地抵消了累积的空穴的影响。
此外，在示例性实施例中，在执行读取操作时，也可以将用于执行软编程操作的补偿电压输入到上虚设字线DWLUP和下虚设字线DWLDN。例如，控制器可以将补偿电压(例如，虚设电压)输入到下虚设字线DWLDN，该补偿电压的值小于输入到上虚设字线DWLUP的补偿电压(例如，虚设电压)的值。随着栅极绝缘层320的厚度朝向衬底301减小，电子可能更容易在下虚设存储单元DMCDN中的电荷存储层中而不是上虚设存储单元DMCUP中的电荷存储层中被捕获。因此，考虑到上述特性，控制器可以向下虚设字线DWLDN输入补偿电压，该补偿电压的值小于输入到上虚设字线DWLUP的补偿电压的值。
可选地，对虚设存储单元DMCUP和DMCDN中累积的空穴的影响的补偿也可以与擦除验证操作或编程验证操作一起执行。作为示例，用于执行擦除验证操作的电压的偏置条件可以如上面表3中所示。擦除验证操作可以执行多次。
在示例性实施例中，例如，当顺序执行第一擦除验证操作和第二擦除验证操作时，控制器可以仅在第一擦除验证操作和第二擦除验证操作中的至少一个中向第二串选择线SSL2输入补偿电压。另一方面，在第一擦除验证操作和第二擦除验证操作中的另一操作中，控制器也可以向第一串选择线SSL1和虚设字线DWLUP和DWLDN输入补偿电压。
例如，在根据示例性实施例的存储器件中，可以将第一字线电压输入到所选择的存储单元，并且可以将第二字线电压输入到未选择的剩余存储单元，以从多个存储单元MC中的任何一个中读取数据。在示例性实施例中，第一字线电压可以小于第二字线电压。
另外，在从多个存储单元MC中的一个读取数据期间，可以将大于第二字线电压的补偿电压输入到串选择线SSL1和SSL2以及虚设字线DWLUP和DWLDN中的至少一个，使得可以在串选择晶体管SST1和SST2以及虚设存储单元的DMCUP和DMCDN中的至少一个中执行软编程操作。因此，可以有效地补偿当在串选择晶体管SST1和SST2以及虚设存储单元DMCUP和DMCDN的电荷存储层中累积空穴时出现的阈值电压的变化以及由此发生的操作中的错误，由此可以改善存储器件的可靠性。
然后，参照图9，根据示例性实施例的存储单元串MCS'可以具有与根据上面参照图8描述的示例性实施例的存储单元串MCS的结构类似的结构，而在图9所示出的实施例中，存储单元串MCS'可以包括第一接地选择晶体管GST1和第二接地选择晶体管GST2。第一接地选择晶体管GST1可以由外延层303提供，而第二接地选择晶体管GST2可以包括沟道区域310和栅极绝缘层320。例如，第一接地选择晶体管GST1和第二接地选择晶体管GST2可以具有不同的结构。
在示例性实施例中，第一接地选择晶体管GST1和第二接地选择晶体管GST2可以具有不同的阈值电压。例如，第一接地选择晶体管GST1的阈值电压可以大于第二接地选择晶体管GST2的阈值电压，使得沟道区域310可以在编程操作中被升压以均匀地形成电势。
另一方面，由于第二接地选择晶体管GST2包括栅极绝缘层320，所以第二接地选择晶体管GST2的阈值电压可能由于在下虚设存储单元DMCDN中累积并在栅极绝缘层320的电荷存储层内移动的空穴而减小。在示例性实施例中，在读取操作、擦除验证操作或编程验证操作等操作中，可以将具有不同值的电压输入到第一接地选择线GSL1和第二接地选择线GSL2，从而补偿第二接地选择晶体管GST2的阈值电压的变化。根据以上示例性实施例的电压的偏置条件可以如下面的表4中所示。与如表4所示的偏置条件不同，存储器件的控制器也可以在需要时向虚设字线DWLUP和DWLDN或第一串选择线SSL1输入用于执行软编程的补偿电压(例如，软编程电压VSPGM)。
[表4]
SSL1 SSL2 DWL<sub>UP</sub> WL<sub>UNSEL</sub> WL<sub>SEL</sub> DWL<sub>DN</sub> GSL2 GSL1 CSL
V<sub>PASS</sub> V<sub>SPGM</sub> V<sub>PASS</sub> V<sub>PASS</sub> V<sub>READ</sub> V<sub>PASS</sub> V<sub>SPGM</sub> V<sub>PASS</sub> 0
在参照表4描述的示例性实施例中，输入到各个线的软编程电压VSPGM可以是彼此不同的。在示例中，输入到第二串选择线SSL2的软编程电压VSPGM可以大于输入到虚设字线DWLUP和DWLDN或第二接地选择线GSL2的软编程电压VSPGM，这可能是因为与第二串选择线SSL2的内部邻近的栅极绝缘层320的厚度大于与虚设字线DWLUP和DWLDN或第二接地选择线GSL2的内部邻近的栅极绝缘层320的厚度。
在示例性实施例中，当存储块BLK的编程/擦除操作的次数等于或大于第一阈值，并且包括在存储块BLK中的串选择晶体管SST1和SST2中的阈值电压偏离正常范围的串选择晶体管的数量等于或大于第二阈值时，可以执行参照图7至图9描述的操作。例如，当具有未返回到正常范围的阈值电压的串选择晶体管SST1和SST2存在于相关存储块BLK中时，即使在已经针对串选择线SSL1和SSL2中的至少一个执行了补偿之后，控制器也可以将相关存储块BLK标记为有缺陷。
图10是根据示例性实施例的存储器件的结构的示意图。图10是包括在存储器件400中的存储单元阵列的一部分的透视图。
参照图10，根据示例性实施例的存储器件400可以包括衬底401、垂直于衬底401的上表面(例如，图10中示出的示例性实施例的x-y平面)的多个沟道结构CH和虚设沟道结构DCH、和堆叠在衬底401上以与沟道结构CH邻近的多个栅电极层431至439(栅电极层430)等。多个栅电极层430可以与多个绝缘层441至449(绝缘层440)交替堆叠，并且栅电极层的至少部分438和439可以被隔离绝缘层455分成多个部分。
在图10中所示出的示例性实施例中，沟道区域410可以包括下沟道区域410A和上沟道区域410B。下沟道区域410A可以连接到上沟道区域410B。邻近下沟道区域410A与上沟道区域410B之间的边界的栅电极层434可以提供中间虚设存储单元DMCCT。在虚设存储单元的DMCUP、DMCCT和DMCDN中，编程操作不能以不同于其他存储单元MC1至MCn的方式执行。由于沟道区域410形成为被划分成下沟道区域410A和上沟道区域410B，因此可以防止由于存储器件400的级数增加而导致的工艺问题。
上存储单元UMC1至UMCn可以在中间虚设存储单元DMCCT之上，下存储单元LMC1至LMCn可以在中间虚设存储单元DMCCT之下。上存储单元UMC1至UMCn可以由共享上沟道区域410B的多条上字线提供，下存储单元LMC1至LMCn可以由共享下沟道区域410A的多条下字线提供。
除了沟道区域410和中间虚设存储单元DMCCT之外的其他组件可以类似于图3中所示的存储器件100的那些组件。栅电极层430可以被公共源极线451和隔离物409分成多个区域，并且公共源极线451可以连接到形成在衬底401中的源极区域403。栅极绝缘层420可以形成在沟道区域410与栅电极层430之间。栅极绝缘层420可以包括多个层(诸如阻挡层)、电荷存储层和隧穿层等，其中至少一个可以分离地形成在沟道区域410的外表面和栅电极层430的相应外表面上。
图11和图12是根据示例性实施例的操作存储器件的视图。
参照图11，根据示例性实施例的存储器件500可以包括多个存储块BLK。每个存储块BLK可以包括多个存储单元串，并且可以基于沟道区域510来定义每个存储单元串。嵌入式绝缘层530可以位于沟道区域510中，并且包括电荷存储层的栅极绝缘层520可以位于沟道区域510之外。外延层503可以形成在沟道区域510与衬底501之间。
在图11和图12的示例性实施例中，每个存储单元串可以包括基于中间虚设存储单元DMCCT划分的上存储单元UMC1至UMCn(UMC)和下存储单元LMC1至LMCn(LMC)。尽管图11和图12中的示例性实施例示出了上存储单元UMC和下存储单元LMC的数量是彼此相同的，但上存储单元UMC的数量和下存储单元LMC的数量可以不同。多个上存储单元UMC可以包括在上存储区UMA中，多个下存储单元LMC可以包括在下存储区LMA中。
上虚设存储单元DMCUP可以被设置在上存储单元UMC与串选择晶体管SST1和SST2之间，下虚设存储单元DMCDN可以被设置在下存储单元LMC与接地选择晶体管GST之间。如上所述，由于重复执行擦除操作，空穴可能在上虚设存储单元DMCUP的电荷存储层中累积，累积的空穴可能在电荷存储层内移动从而降低串选择晶体管SST1和SST2的阈值电压。在示例性实施例中，通过在执行读取操作、擦除验证操作或编程验证操作等操作的同时向串选择线SSL1和SSL2中的至少一个提供补偿电压，由累积的空穴降低的阈值电压可以得到恢复。
另一方面，由于重复执行擦除操作，也可能在中间虚设存储单元DMCCT的电荷存储层中累积空穴。在中间虚设存储单元DMCCT的电荷存储层中累积的空穴可能朝向第一上存储单元UMC1或第n下存储单元LMCn移动，从而劣化第一上存储单元UMC1或第n下存储单元LMCn的特性。在示例性实施例中，通过在执行读取操作、擦除验证操作、编程验证操作等操作的同时将补偿电压(例如，虚设电压)输入到中间虚设字线DWLCT，累积在中间虚设存储单元DMCCT的电荷存储层中的空穴可以被抵消。在示例中，当对多个下存储单元LMC中的任何一个执行读取操作、擦除验证操作、编程验证操作等操作时，存储器件的控制器可以将补偿电压输入到中间虚设字线DWLCT。
当控制器从多个上存储单元UMC中的一个读取数据时，控制器可以将电压输入到上虚设字线DWLUP，该电压大于输入到中间虚设字线DWLCT的电压。在示例中，输入到中间虚设字线DWLCT的电压可以是输入到除了读取数据的存储单元之外的剩余存储单元的通过电压。另一方面，当从多个下存储单元LMC中的任何一个读取数据时，控制器可以向上虚设字线DWLUP输入电压，该电压小于输入到中间虚设字线DWLCT的电压。在这种情况下，可以将通过电压输入到上虚设字线DWLUP。
在示例性实施例中，用于在多个上存储单元UMC中的任何一个中执行数据读取操作和数据擦除验证操作等操作的电压偏置条件可以如下面的表5中所示。
[表5]
SSL1 SSL2 DWL<sub>UP</sub> UWL<sub>UNSEL</sub> UWL<sub>SEL</sub> DWL<sub>CT</sub> LWL DWL<sub>DN</sub> GSL CSL
V<sub>PASS</sub> V<sub>SPGM</sub> V<sub>SPGM</sub> V<sub>PASS</sub> V<sub>READ</sub> V<sub>PASS</sub> V<sub>PASS</sub> V<sub>PASS</sub> V<sub>PASS</sub> 0
另外，在示例性实施例中，用于在多个下存储单元LMC中的任何一个中执行读取操作和擦除验证操作等操作的电压偏置条件可以如下面的表6中所示。
[表6]
SSL1 SSL2 DWL<sub>UP</sub> UWL DWL<sub>CT</sub> LWL<sub>UNSEL</sub> LWL<sub>SEL</sub> DWL<sub>DN</sub> GSL CSL
V<sub>PASS</sub> V<sub>SPGM</sub> V<sub>PASS</sub> V<sub>PASS</sub> V<sub>SPGM</sub> V<sub>PASS</sub> V<sub>READ</sub> V<sub>PASS</sub> V<sub>PASS</sub> 0
在表5和表6中，控制器也可以将软编程电压VSPGM输入到下虚设字线DWLDN。在示例性实施例中，输入到第二串选择线SSL2的软编程电压VSPGM可以大于输入到上虚设字线DWLUP或中间虚设字线DWLCT等的软编程电压VSPGM。另外，输入到上虚设字线DWLUP的软编程电压VSPGM可以大于输入到中间虚设字线DWLCT的软编程电压VSPGM，这可能是由于在存储单元串MCS``中沟道区域510和栅极绝缘层520的厚度朝向衬底501减小而导致的。例如，即使朝向衬底501使用具有相对低的值的软编程电压VSPGM，也可以去除累积在电荷存储层中的空穴。
在示例性实施例中，当存储块BLK的编程/擦除操作的次数等于或大于第一阈值，并且包括在存储块BLK中的串选择晶体管SST1和SST2中的阈值电压偏离正常范围的串选择晶体管的数量等于或大于第二阈值时，可以执行参照图11至图12描述的操作。例如，当具有未返回到正常范围的阈值电压的串选择晶体管SST1和SST2存在于相关存储块BLK中时，即使在软编程电压VSPGM被施加到串选择线SSL1和SSL2中的至少一个之后，控制器也可以将相关存储块BLK标记为有缺陷。
图13是根据示例性实施例的包括存储器件的电子设备的示意图。
参照图13，根据示例性实施例的电子设备1000可以包括显示器1010、通信单元1020、存储器1030、端口1040和处理器1050等。电子设备1000的示例可以包括电视机、台式计算机等，以及诸如智能电话、平板电脑和膝上型计算机等的移动设备。诸如显示器1010、通信单元1020、存储器1030、端口1040和处理器1050的组件可以经由总线1060彼此通信。
存储器1030可以经由总线1060接收由处理器1050发送的命令，以执行诸如编程、读取和擦除操作等操作。存储器1030的示例可以包括NAND型闪存存储器件，并且可以包括根据上面参考图1至图12描述的各种示例性实施例的存储器件中的任何一个。
对于上述控制器，一个或更多个输出可以采取各种形式。例如，当控制器包含在集成电路芯片内时，一个或更多个输出可以是一个或更多个输出端子、引线、导线、端口、信号线和/或未耦接到或耦接到控制器的其他类型的接口。
本文描述的实施例的控制器和其他处理特征可以以逻辑来实现，该逻辑例如可以包括硬件、软件或此两者。当至少部分地以硬件实现时，控制器和其他处理特征可以是例如各种集成电路中的任何一种，所述各种集成电路包括但不限于专用集成电路、现场可编程门阵列、逻辑门的组合、系统级芯片、微处理器或其他类型的处理或控制电路。
当至少部分地以软件实现时，控制器和其他处理特征可以包括例如存储器或其他存储设备，用于存储要由例如计算机、处理器、微处理器、控制器或其他信号处理设备来执行的代码或指令。计算机、处理器、微处理器、控制器或其他信号处理设备可以是本文描述的那些或除了本文描述的元件之外的一个。因为详细描述了形成方法(或计算机、处理器、微处理器、控制器或其他信号处理设备的操作)的基础的算法，所以用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换为用于执行本文所述的方法的专用处理器。
如上所述，根据示例性实施例，在执行读取存储单元中存储的数据的操作期间，可以将大于通过电压的电压输入到栅电极层的至少一部分。因此，可以防止由于在没有编程操作的情况下仅执行擦除操作而在虚设存储单元的电荷存储层中累积空穴而产生缺陷的发生，并且可以提高存储器件的可靠性。具体地，根据一个或更多个实施例公开了一种对由于累积的空穴引起的串选择晶体管SST等的阈值电压的变化进行补偿而无需确保单独的操作周期的方法。在读取存储单元中的任何一个的数据的操作中(例如在读取操作、编程验证操作或擦除验证操作等操作中)，可以将引起软编程现象的软编程电压输入到已被检测为具有变化的阈值电压的串选择晶体管。由于软编程电压，电子可以在串选择晶体管的电荷存储层中被捕获，从而去除从虚设存储单元移动的空穴。除了串选择晶体管之外，可以将补偿电压(例如，软编程电压)输入到虚设存储单元等。
本文已经公开了示例性实施例，尽管采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时显而易见的，除非另外特别指出，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种存储器件，所述存储器件包括：
存储单元阵列，所述存储单元阵列包括：多条字线、在所述多条字线上方的第一串选择线，以及在所述第一串选择线与所述多条字线之间的第二串选择线；以及
控制器，所述控制器对连接到所述多条字线中的第一字线的第一存储单元的操作期间，向所述第一串选择线供应第一电压并向所述第二串选择线供应第二电压，其中所述第二电压大于所述第一电压。
2.根据权利要求1所述的存储器件，其中，所述操作包括：读取存储在所述第一存储单元中的数据的读取操作、验证所述第一存储单元是否被擦除的擦除验证操作，以及读取和验证被编程在所述第一存储单元中的数据的编程验证操作。
3.根据权利要求1所述的存储器件，其中，所述控制器向所述第一字线供应第一字线电压，并向所述多条字线中不同于所述第一字线的第二字线供应大于所述第一字线电压的第二字线电压。
4.根据权利要求3所述的存储器件，其中，所述控制器向所述第一串选择线供应所述第二字线电压，并向所述第二串选择线供应大于所述第二字线电压的第三电压。
5.根据权利要求3所述的存储器件，其中，所述第一字线和所述第二字线共享单个沟道区域。
6.根据权利要求1所述的存储器件，其中，所述存储单元阵列包括：
所述多条字线下方的第一接地选择线，以及
所述多条字线与所述第一接地选择线之间的第二接地选择线。
7.根据权利要求6所述的存储器件，其中，当执行读取所述第一存储单元的数据时，所述控制器：
向所述第一接地选择线供应第一接地选择线电压；以及
向所述第二接地选择线供应大于所述第一接地选择线电压的第二接地选择线电压。
8.根据权利要求6所述的存储器件，其中，连接到所述第一接地选择线的第一接地选择晶体管的阈值电压大于连接到所述第二接地选择线的第二接地选择晶体管的阈值电压。
9.根据权利要求1所述的存储器件，其中，连接到所述第一串选择线的第一串选择晶体管的阈值电压大于连接到所述第二串选择线的第二串选择晶体管的阈值电压。
10.根据权利要求1所述的存储器件，其中，所述存储单元阵列包括：
所述多条字线与所述第二串选择线之间的上虚设字线；以及
所述多条字线下方的下虚设字线。
11.根据权利要求10所述的存储器件，其中，在所述第一存储单元的擦除验证期间，所述控制器向所述上虚设字线和所述下虚设字线中的至少一个供应大于所述第一电压的第一虚设电压。
12.根据权利要求11所述的存储器件，其中，所述第一虚设电压小于或等于所述第二电压。
13.根据权利要求11所述的存储器件，其中，所述控制器向所述上虚设字线供应所述第一虚设电压并向所述下虚设字线供应第二虚设电压，其中所述第二虚设电压小于或等于所述第一虚设电压。
14.根据权利要求1所述的存储器件，其中，所述多条字线包括：
共享下沟道区域的多条下字线，以及
多条上字线，所述多条上字线共享连接到所述下沟道区域的上部的上沟道区域，并且
其中所述存储器件还包括：
在所述多条下字线与所述多条上字线之间的中间虚设字线。
15.根据权利要求14所述的存储器件，其中，在读取连接到所述多条下字线中的任何一条下字线的所述第一存储单元的数据期间，所述控制器向所述中间虚设字线供应大于所述第一电压的第三虚设电压。
16.一种存储器件，所述存储器件包括：
多个存储单元，所述多个存储单元沿垂直于衬底上表面的方向排列；
至少一个接地选择晶体管，所述至少一个接地选择晶体管连接在所述多个存储单元与所述衬底之间；
第一串选择晶体管，所述第一串选择晶体管连接到所述多个存储单元上方的位线；
第二串选择晶体管，所述第二串选择晶体管连接在所述多个存储单元与所述第一串选择晶体管之间；以及
控制器，所述控制器用于在读取所述多个存储单元中的至少一个存储单元的数据时，向所述第一串选择晶体管、所述第二串选择晶体管和所述至少一个接地选择晶体管中的至少一个供应第一补偿电压，以调整其阈值电压。
17.根据权利要求16所述的存储器件，还包括：
所述多个存储单元与所述第二串选择晶体管之间的上虚设存储单元；以及
所述多个存储单元与所述至少一个接地选择晶体管之间的下虚设存储单元。
18.根据权利要求17所述的存储器件，其中，在读取所述多个存储单元中的至少一个存储单元的数据时，所述控制器：
向所述上虚设存储单元供应小于或等于所述第一补偿电压的第二补偿电压，以及
向所述下虚设存储单元供应小于或等于所述第二补偿电压的第三补偿电压。
19.一种存储器件，所述存储器件包括：
上存储区域，所述上存储区域包括沿垂直于衬底的上表面的方向彼此连接的多个上存储单元，以及在所述多个上存储单元上方的上虚设存储单元；
下存储区域，所述下存储区域包括与所述多个上存储单元一起共享沟道区域的多个下存储单元；以及
中间虚设存储单元，位于所述多个下存储单元与所述多个上存储单元之间，其中
在读取所述多个上存储单元中的至少一个上存储单元的数据时，输入到所述上虚设存储单元的补偿电压大于输入到所述中间虚设存储单元的补偿电压，并且
在读取所述多个下存储单元中的至少一个下存储单元的数据时，输入到所述上虚设存储单元的补偿电压低于输入到所述中间虚设存储单元的补偿电压。
20.根据权利要求19所述的存储器件，还包括：
所述上虚设存储单元上方的第一串选择晶体管，以及
所述上虚设存储单元与所述第一串选择晶体管之间的第二串选择晶体管，
其中，在读取所述多个上存储单元与所述多个下存储单元中的至少一个存储单元的数据时，输入到所述第二串选择晶体管的补偿电压大于输入到所述第一串选择晶体管的补偿电压。
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