CN102467965A - 非易失性存储装置、擦除方法及包括该装置的存储系统 - Google Patents

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Abstract

本发明提供了一种非易失性存储装置、擦除方法及包括该非易失性存储装置的存储系统。所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。

Description

非易失性存储装置、擦除方法及包括该装置的存储系统
技术领域
本发明涉及半导体存储装置，更具体地涉及非易失性存储装置、其擦除方法、和包括该非易失性存储装置的存储系统。
背景技术
半导体存储装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)之类的半导体制造的存储装置。半导体存储装置粗略地分为易失性存储装置和非易失性存储装置。
易失性存储装置在断电时会丢失所存储的数据。易失性存储装置包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储装置即使在断电时也可以保持所存储的内容。非易失性存储装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除及可编程ROM(EEPROM)、闪存装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存装置粗略地分成NOR型和NAND型。
近年来，已经开发出具有三维阵列结构的半导体存储装置以改进半导体存储装置的集成度。
发明内容
本发明的目的在于提供更可靠的非易失性存储装置、其擦除方法、和包括该非易失性存储装置的存储系统。
本发明构思的实施例的一个方面旨在提供一种非易失性存储装置的擦除方法，所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。。
在该实施例中，控制所述接地选择线的电压的步骤包括：将所述衬底的电压与所述接地选择线的电压之间的电压差保持在一个特定范围内。
在该实施例中，控制所述接地选择线的电压的步骤包括：将接地选择线电压施加到所述接地选择线。
在该实施例中，所述接地选择线的电压的上升斜率被控制为小于所述衬底的电压的上升斜率。
在该实施例中，控制所述接地选择线的电压的步骤包括：在施加了所述擦除电压并且经过了一个延迟时间之后，将接地选择线电压施加到所述接地选择线。
在该实施例中，控制所述接地选择线的电压的步骤包括：在施加了所述擦除电压并且经过了一个延迟时间之后，将所述接地选择线浮置。
在该实施例中，控制所述接地选择线的电压的步骤包括：当所述衬底的电压达到目标电压时，将接地选择线电压施加到所述接地选择线。
在该实施例中，控制所述多个串选择线的电压的步骤包括：将所述衬底的电压与所述多个串选择线的电压之间的电压差保持在一个特定范围内。
本发明构思的实施例的另一方面旨在提供一种非易失性存储装置，包括：存储单元阵列，其包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于衬底的方向上堆叠的多个单元晶体管；地址解码器，其经由接地选择线、多个字线、和多个串选择线与所述多个单元串相连接；读/写电路，其经由多个位线与所述多个单元串相连接；和电压产生电路，其被构成用于在擦除操作时将擦除电压供给所述衬底，并经由所述地址解码器将字线擦除电压供给所述多个字线，并响应将所述擦除电压供给所述衬底，将所述接地选择线的电压和所述多个串选择线的电压从接地电压进行控制。
在该实施例中，所述电压产生电路还被构成用于将所述衬底的电压与所述接地选择线的电压之间的电压差保持在一个特定范围内。
在该实施例中，所述电压产生电路响应所述擦除电压的施加来将接地选择线电压施加到所述接地选择线，并且将所述接地选择线的电压的上升斜率控制为小于所述衬底的电压的上升斜率。
在该实施例中，所述电压产生电路被构成用于在与施加所述擦除电压的同时施加所述接地选择线电压。
在该实施例中，所述电压产生电路包括：擦除电压产生器，其被构成用于响应擦除使能信号来产生施加到所述衬底的所述擦除电压；延迟电路，其被构成用于将所述擦除使能信号延迟一个特定时间；和接地选择线驱动器，其被构成用于响应所述延迟电路的输出信号来产生将被供给所述接地选择线的接地选择线电压。
在该实施例中，所述电压产生电路包括：擦除电压产生器，其被构成用于响应擦除使能信号来产生施加到所述衬底的所述擦除电压；延迟电路，其被构成用于将所述擦除使能信号延迟一个特定时间；和接地选择线驱动器，其被构成用于响应所述延迟电路的输出信号来使所述接地选择线的电压悬浮。
在该实施例中，非易失性存储装置还包括衬底监控电路，其被构成用于当所述衬底的电压电平达到一个目标电压电平时激活选择使能信号，并且，所述电压产生电路包括：擦除电压产生器，其被构成用于响应擦除使能信号来产生施加到所述衬底的所述擦除电压；门电路，其被构成用于接收所述擦除使能信号和选择使能信号而进行“与”(AND)运算；和接地选择线驱动器，其被构成用于响应所述门电路的输出信号来产生将被供给所述接地选择线的接地选择线电压。
在该实施例中，所述电压产生电路将所述衬底的电压与所述多个串选择线的电压之间的电压差保持在一个特定范围内。
在该实施例中，所述存储单元阵列包括：多个结构体，其包括在垂直于所述衬底的方向上交替堆叠的导电材料和绝缘材料；和多个支柱，其被构造为在垂直于所述衬底的方向上穿过所述多个结构体而与所述衬底接触，其中所述多个结构体和所述多个支柱构成所述多个单元串。
在该实施例中，所述存储单元阵列还包括多个掺杂区，所述多个掺杂区设置在所述衬底中的所述多个结构体之间的部分，所述多个掺杂区形成与所述多个单元串共同连接的共源极线。
本发明构思的又一方面旨在提供一种存储系统，包括：非易失性存储装置；和控制器，其构成用于控制所述非易失性存储装置，其中所述非易失性存储装置包括：存储单元阵列，其包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管；地址解码器，其经由接地选择线、多个字线、和多个串选择线与所述多个单元串相连接；读/写电路，其经由位线与所述多个单元串相连接；和电压产生电路，其被构成用于在擦除操作时将擦除电压供给所述衬底，并经由所述地址解码器将字线擦除电压供给所述多个字线，并响应将所述擦除电压供给所述衬底，将所述接地选择线的电压和所述多个串选择线的电压从接地电压进行控制。
在该实施例中，所述非易失性存储装置和所述控制器构成固态驱动器。
根据本发明，可以防止接地选择晶体管以及串选择晶体管在擦除操作中被导通。即，可以防止接地选择晶体管以及串选择晶体管被擦除或编程，从而可以正常地擦除存储单元。因此，可以提供更可靠的非易失性存储装置、其擦除方法、和包括该非易失性存储装置的存储系统。
附图说明
图1是示出根据本发明的第一实施例的非易失性存储装置的框图。
图2是示出图1中的存储单元阵列的框图。
图3是示出图2的多个存储块中的一个存储块的一部分的根据第一实施例的平面示图。
图4是沿图3中的存储块的线I-I’截取的透视图。
图5是沿图3中的线I-I’截取的横截面图的第一例。
图6是示出图5中的一个单元晶体管的放大示图。
图7是示出在图3至图6中描述的存储块的等效电路的第一例的电路图。
图8是示出图1中的非易失性存储装置在擦除操作时的电压条件的示图。
图9是示出当形成了接地选择晶体管的沟道时沿图3的线I-I’截取的横截面图。
图10是示出根据本发明实施例的擦除方法的流程图。
图11是用于描述图10的擦除方法中的控制接地选择线的电压的步骤和控制串选择线的电压的步骤的第一例的流程图。
图12是示出根据图10和图11的擦除方法的电压变化的时序图。
图13是示出根据本发明第二实施例的非易失性存储装置的框图。
图14是用于说明图10的擦除方法中的控制接地选择线的电压的步骤和控制串选择线的电压的步骤的第二例的流程图。
图15是示出根据图10和图14中描述的擦除方法的电压变化的时序图。
图16是示出图13中的电压产生电路的框图。
图17是用于描述图10的擦除方法中的控制接地选择线的电压的步骤和控制串选择线的电压的步骤的第三例的流程图。
图18是示出根据图10和图17中描述的擦除方法的电压变化的时序图。
图19是示出根据本发明第三实施例的非易失性存储装置的框图。
图20是用于描述图10的擦除方法中的控制接地选择线的电压的步骤和控制串选择线的电压的步骤的第四例的流程图。
图21是示出根据图10和图20中描述的擦除方法的电压变化的时序图。
图22是示出图19中的衬底监控电路的框图。
图23是示出图22中的上调整器(up-trimmer)的电路图。
图24是示出图19中的电压产生电路的框图。
图25是示出图3至图6中的存储块的第二例的等效电路的电路图。
图26是示出图3至图6中的存储块的第三例的等效电路的电路图。
图27是示出图3至图6中的存储块的第四例的等效电路的电路图。
图28是示出图3至图6中的存储块的第五例的等效电路的电路图。
图29是示出图3至图6中的存储块的第六例的等效电路的电路图。
图30是示出图3至图6中的存储块的第七例的等效电路的电路图。
图31是沿图3中的线I-I’截取的横截面图。
图32是示出图2的多个存储块中的一个存储块的一部分的根据第二实施例的平面视图。
图33是示出沿图32的线I-I’截取的存储块的透视图。
图34是示出根据本发明实施例的存储系统的框图。
图35是示出图34中的存储系统的一个应用例的框图。
图36是示出包括了图35中描述的存储系统的一个计算系统的框图。
具体实施方式
下文参照附图更充分地描述本发明的构思，附图中示出了本发明构思的实施例。然而，本发明构思可以以许多不同形式来实现，而不应当理解为限于本文所述的实施例。相反，提供这些实施例来使得本公开详尽和完全，并且将本发明构思的范围充分传达给本领域技术人员。
图1是示出根据本发明的第一实施例的非易失性存储装置100的框图。参照图1，非易失性存储装置100可以包括存储单元阵列110、地址解码器120、读/写电路130、电压产生电路140和控制逻辑150。
存储单元阵列110可以包括多个存储单元组。例如，存储单元阵列110可以包括沿行和列方向布置在衬底上的多个单元串。每个单元串可以包括沿垂直于衬底的方向堆叠的多个存储单元。即，存储单元可以沿行和列设置在衬底上并且可以在垂直于衬底的方向上堆叠来形成三维结构。在一个示例实施例中，存储单元阵列110包括每个存储单元可以存储数据的一个或多个位的多个存储单元。
地址解码器120可以经由字线WL、串选择线SSL和接地选择线GSL与存储单元阵列110耦接。地址解码器120可以构造为响应于控制逻辑150的控制而操作。地址解码器120可以从外部装置接收地址ADDR。
地址解码器120可以构造为对输入地址ADDR的行地址进行解码。地址解码器120可以构造为选择字线WL中与已解码行地址对应的字线。地址解码器120可以构造为选择串选择线SSL和接地选择线GSL中与已解码行地址对应的串选择线SSL和接地选择线GSL。
地址解码器120可以构造为对输入地址ADDR的列地址进行解码。地址解码器120可以将已解码列地址DCA提供到读/写电路130。
在一个示例实施例中，地址解码器120可以包括对行地址进行解码的行解码器、对列地址进行解码的列解码器、和存储输入地址ADDR的地址缓冲器。
读/写电路130可以经由位线BL与存储单元阵列110耦接。读/写电路130可以构造为与外部装置交换数据。读/写电路130可以响应于控制逻辑150的控制来操作。读/写电路130可以从地址解码器120接收已解码列地址DCA。读/写电路130可以响应于已解码列地址DCA来选择位线BL。
在一个示例实施例中，读/写电路130可以从外部装置接收数据以将其写入存储单元阵列110中。读/写电路130可以从存储单元阵列110读取数据以将其输出到外部装置。读/写电路130可以从存储单元阵列110的第一存储区域读取数据以将其写入存储单元阵列110的第二存储区域中。即，读/写电路130可以执行拷回操作。
在一个示例实施例中，读/写电路130可以包括诸如页面缓冲器(或页面寄存器)、列选择电路、数据缓冲器之类的构成元件。在另一示例实施例中，读/写电路130可以包括诸如读出放大器、写驱动器、列选择电路、数据缓冲器之类的构成元件。
电压产生电路140可以响应于控制逻辑150的控制来操作。电压产生电路140可以构造为产生用于非易失性存储装置100的各种电压。在一个示例实施例中，电压产生电路140可以构造为响应于擦除使能信号Een将擦除电压Vers供给存储单元阵列110。电压产生电路140可以构造为响应于擦除使能信号Een而经由地址解码器120来驱动接地选择线GSL、字线WL和串选择线SSL。
控制逻辑150可以与地址解码器120、读/写电路130和电压产生电路140耦接。控制逻辑150可以构造为控制非易失性存储装置100的整体操作。在擦除操作时，控制逻辑150可以构造为将擦除使能信号Een提供给电压产生电路140。
图2是示出图1中的存储单元阵列110的示图。参照图1和图2，存储单元阵列110可以包括多个存储块BLK1至BLKz，它们中的每一个存储块均与多个位线BL、多个串选择线SSL、多个字线WL、接地选择线GSL和共源极线CSL相连接。
在一个示例实施例中，多个存储块BLK1至BLKz可以通过地址解码器120来选择。例如，地址解码器120可以构造为在多个存储块BLK1至BLKz当中选择对应于输入地址ADDR的存储块。
存储块BLK1至BLKz中的每一个可以被形成为具有三维结构(或者垂直结构)。例如，存储块BLK1至BLKz中的每一个可以包括沿第一至第三方向延伸的结构。例如，存储块BLK1至BLKz中的每一个可以包括沿第二方向延伸的多个单元串。例如，多个单元串可以沿第一和第三方向彼此分隔开特定距离。每个单元串可以与位线BL、串选择线SSL、多个字线WL、接地选择线GSL和共源极线CSL耦接。
图3是示出图2的存储块BLK1至BLKz中的一个存储块BLKa的一部分的根据第一实施例的平面示图。在一个示例实施例中，图3示出了存储块BLKa的导电层的平面示图。图4是沿图3中的存储块BLKa的线I-I’截取的透视图。图5是沿图3中的线I-I’截取的横截面图的第一例。
参照图3至图5，存储块BLKa可以包括沿第一至第三方向延伸的结构体。
提供衬底111。衬底111例如可以是具有第一导电类型的阱。衬底111可以是其中注入了III族元素(比如硼)的p阱。衬底111可以是设置于n阱内的袋状p阱(pocket p-well)。下面，假设衬底111是p阱(或者袋状p阱)。不过，衬底111不限于p型。
可以在衬底111中设置沿第一方向延伸的多个掺杂区311至313。掺杂区311至313在衬底111上可以沿第三方向分隔开特定距离。在图3至图5中示出的掺杂区311至313可以分别称为第一至第三掺杂区311至313。
第一至第三掺杂区311至313可以是与衬底111的导电类型不同的第二导电类型。例如，第一至第三掺杂区311至313可以是n型。下面，假设第一至第三掺杂区311至313是n型的。不过，第一至第三掺杂区311至313不限于n型。
在第一至第三掺杂区311至313中相邻的两个掺杂区之间，可以沿第二方向(即，垂直于衬底111的方向)在衬底111上顺序地设置多个绝缘材料112和112a。绝缘材料112和112a可以形成为沿第二方向分隔开特定距离。在一个示例实施例中，绝缘材料112和112a可以沿第一方向延伸。例如，绝缘材料112和112a可以包括诸如氧化硅之类的绝缘材料。在一个示例实施例中，与衬底111接触的绝缘材料112a的厚度可以比绝缘材料112的厚度薄。
在第一至第三掺杂区311至313中相邻的两个掺杂区之间，可以沿第一方向顺序地布置多个支柱PL11、PL12、PL21和PL22，使得其沿第二方向穿透多个绝缘材料112和112a。例如，支柱PL11、PL12、PL21和PL22可以穿过绝缘材料112和112a与衬底111接触。
在一个示例实施例中，支柱PL11、PL12、PL21和PL22可以分别具有多层结构。例如，支柱PL11、PL12、PL21和PL22可以包括沟道膜114和内部材料115。在支柱PL11、PL12、PL21和PL22的每一个中，可以设置内部材料和包围内部材料的沟道膜。
沟道膜114可以包括具有第一导电类型的半导体材料(例如，硅)。例如，沟道膜114可以包括具有与衬底111相同的导电类型的半导体材料(例如，硅)。下面，假设沟道膜114包括p型硅。不过，沟道膜114可以不限于包括p型硅。例如，沟道膜114可以包括作为非导体的本征半导体。
内部材料115可以包括绝缘材料。例如，内部材料115可以包括诸如氧化硅之类的绝缘材料。例如，内部材料115可以包括空气隙。
在第一至第三掺杂区311至313中相邻的两个掺杂区之间，可以沿绝缘材料112和112a以及支柱PL11、PL12、PL21和PL22的暴露表面设置信息存储膜116。在一个示例实施例中，信息存储膜116的厚度可以小于绝缘材料112和112a之间的距离的一半。
在第一至第三掺杂区311至313中相邻的两个掺杂区之间，可以在信息存储膜116的暴露表面上设置导电材料CM1至CM8。具体地，可以在于绝缘材料112和112a中的上部绝缘材料的下表面上设置的信息存储膜116与于绝缘材料112和112a中的下部绝缘材料的上表面上设置的信息存储膜116这二者之间，设置沿第一方向延伸的导电材料CM1至CM8。
可以通过字线切口在掺杂区311至313上将导电材料CM1至CM8以及绝缘材料112和112a分隔开。在一个示例实施例中，导电材料CM1至CM8可以包括金属导电材料。导电材料CM1至CM8可以包括非金属导电材料，比如多晶硅。
在一个示例实施例中，处于绝缘材料112和112a当中的最上层的绝缘材料的上表面上所设置的信息存储膜可被去除。作为示例，在绝缘材料112和112a的各侧面当中与支柱PL11、PL12、PL21和PL22相对的侧面上所设置的信息存储膜可被去除。
可以在多个支柱PL11、PL12、PL21和PL22上分别设置多个漏极320。漏极320例如可以包括具有第二导电类型的半导体材料(例如，硅)。漏极320可以包括n型半导体材料(例如，硅)。下面，假设漏极320包括n型硅。不过，本发明不限于此。漏极320可以延伸到支柱PL11、PL12、PL21和PL22的沟道膜114的上面。
可以在漏极320上设置沿第三方向延伸的位线BL1和BL2，使得位线BL1和BL2沿第一方向彼此分隔开特定距离。位线BL1和BL2可以与漏极320耦接。在本实施例中，漏极320与位线BL1和BL2可以经由接触插塞(未示出)连接。位线BL1和BL2可以包括金属导电材料。作为选择，位线BL1和BL2可以包括非金属导电材料，比如多晶硅。
下面，可以定义存储块BLKa中的支柱PL11、PL12、PL21和PL22的行和列。在一个示例实施例中，可以根据导电材料CM1至CM8是否被分隔来定义支柱PL11、PL12、PL21和PL22的行。在图3至图5中，导电材料CM1至CM8以第二掺杂区312作为中心被分隔。
经由在第一掺杂区311与第二掺杂区312之间设置的导电材料CM1至CM8和信息存储膜116相连接的支柱PL11和PL12可以构成第一行支柱。经由在第二掺杂区312与第三掺杂区313之间设置的导电材料CM1至CM8和信息存储膜116相连接的支柱PL21和PL22可以构成第二行支柱。
可以沿位线BL1和BL2定义支柱PL11、PL12、PL21和PL22的列。经由漏极320与第一位线BL1连接的支柱PL11和PL21可以构成第一列支柱。经由漏极320与第二位线BL2连接的支柱PL12和PL22可以构成第二列支柱。
下面，可以定义导电材料CM1至CM8的高度。根据与衬底111的距离，导电材料CM1至CM8可以具有第一至第八高度。与衬底111最接近的第一导电材料CM1可以具有第一高度。与位线BL1和BL2最接近的第八导电材料CM8可以具有第八高度。
支柱PL11、PL12、PL21和PL22中的每一个与相邻信息存储膜116和相邻导电材料CM1至CM8均可以构成一个单元串。即，支柱PL11、PL12、PL21和PL22与信息存储膜116和多个导电材料CM1至CM8可以构成多个单元串。
每个单元串可以包括在垂直于衬底111的方向上堆叠的多个单元晶体管CT。将参照图6更全面地描述单元晶体管CT。
图6是示出图5中的一个单元晶体管的放大示图。在一个示例实施例中，在图6中，示出了在与第一行及第一列的支柱PL11相对应的多个单元晶体管CT当中具有第五高度的单元晶体管。
参照图3至图6，单元晶体管CT可以由第五导电材料CM5、支柱PL11上与第五导电材料CM5相邻的部分、和在导电材料CM5与支柱PL11之间设置的信息存储膜形成。
信息存储膜116可以从导电材料CM1至CM8与支柱PL11、PL12、PL21和PL22之间延伸到导电材料CM1至CM8的上表面和下表面。信息存储膜116中的每一个均可以包括第一至第三子绝缘膜117、118和119。
在单元晶体管CT中，支柱PL11、PL12、PL21和PL22的沟道膜114可以包括与衬底111相同的p型硅。沟道膜114可以作为单元晶体管CT的主体。沟道膜114可以在垂直于衬底111的方向上形成。因此，支柱PL11、PL12、PL21和PL22的沟道膜114可以作为垂直主体。并且，可以在支柱PL11、PL12、PL21和PL22的沟道膜114处形成的沟道是垂直沟道。
与支柱PL11、PL12、PL21和PL22相邻的第一子绝缘膜117可以作为单元晶体管CT的隧穿绝缘膜。例如，与支柱PL11、PL12、PL21和PL22相邻的各第一子绝缘膜117可以分别包括热氧化膜。各第一子绝缘膜117可以分别包括氧化硅膜。
第二子绝缘膜118可以作为单元晶体管CT的电荷存储膜。例如，各第二子绝缘膜118可以分别作为电荷捕获膜。例如，各第二子绝缘膜118可以分别包括氮化物膜或金属氧化物膜(例如，氧化铝膜、氧化铪膜等)。第二子绝缘膜118可以包括氮化硅膜。
与导电材料CM1至CM8相邻的第三子绝缘膜119可以作为单元晶体管CT的阻挡绝缘膜。在该实施例中，第三子绝缘膜119可以由单层或多层形成。第三子绝缘膜119可以是高介电膜(例如氧化铝膜、氧化铪膜等)，其介电常数比第一和第二子绝缘膜117和118的介电常数高。各第三子绝缘膜119可以分别包括氧化硅膜。
在该实施例中，第一至第三子绝缘膜117至119可以构成ONO(氧化物-氮化物-氧化物)。
多个导电材料CM1至CM8可以分别作为栅极(或控制栅极)。
即，作为栅极(或控制栅极)的多个导电材料CM1至CM8、作为阻挡绝缘膜的第三子绝缘膜119、作为电荷存储膜的第二子绝缘膜118、作为隧穿绝缘膜的第一子绝缘膜117、和作为垂直主体的沟道膜114可以构成单元晶体管CT。作为示例，单元晶体管CT可以是电荷捕获型单元晶体管。
单元晶体管CT根据高度可以用于不同用途。例如，在单元晶体管CT当中，置于上部的至少一个单元晶体管可以用作串选择晶体管SST。在单元晶体管CT当中，置于下部的至少一个单元晶体管可以用作接地选择晶体管GST。其余单元晶体管可以用作存储单元和伪(dummy)存储单元。
导电材料CM1至CM8可以沿行方向(第一方向)延伸以与多个支柱PL11和PL12或PL21和PL22连接。即，导电材料CM1至CM8可以构成将同一行中的支柱PL11和PL12或者PL21和PL22的单元晶体管CT进行互连的导电线。
在该实施例中，导电材料CM1至CM8根据高度可以用作串选择线SSL、接地选择线GSL、字线WL、或伪字线DWL。
图7是示出在图3至图6中描述的存储块BLKa的等效电路BLKa1的第一例的电路图。参照图3至图7，可以在第一位线BL1与共源极线CSL之间连接单元串CS11和CS21，并且可以在第二位线BL2与共源极线CSL之间连接单元串CS12和CS22。单元串CS11、CS21、CS12和CS22可以分别对应于支柱PL11、PL21、PL12和PL22。
第一行第一列的支柱PL11可以与导电材料CM1至CM8和信息存储膜116一起形成第一行第一列的单元串CS11。第一行第二列的支柱PL12可以与导电材料CM1至CM8和信息存储膜116一起形成第一行第二列的单元串CS12。第二行第一列的支柱PL21可以与导电材料CM1至CM8和信息存储膜116一起形成第二行第一列的单元串CS21。第二行第二列的支柱PL22可以与导电材料CM1至CM8和信息存储膜116一起形成第二行第二列的单元串CS22。
在单元串CS11、CS21、CS12和CS22中，具有第一高度的单元晶体管可以作为接地选择晶体管GST。同一行的单元串可以共享一个接地选择线GSL。不同行的单元串可以共享接地选择线GSL。在一个示例实施例中，各第一导电材料CM1可以互连以形成所述接地选择线GSL。
在单元串CS11、CS21、CS12和CS22中，具有第二至第六高度的单元晶体管可以作为第一至第六存储单元MC1至MC6。第一至第六存储单元MC1至MC6可以分别与第一至第六字线WL1至WL6连接。具有相同高度并且对应于同一行的各存储单元可以共享一个字线。具有相同高度并对应于不同行的各存储单元可以共享一个字线。即，具有相同高度的各存储单元MC可以共享一个字线。
在一个示例实施例中，各第二导电材料CM2可以互连以形成第一字线WL1。各第三导电材料CM3可以互连以形成第二字线WL2。各第四导电材料CM4可以互连以形成第三字线WL3。各第五导电材料CM5可以互连以形成第四字线WL4。各第六导电材料CM6可以互连以形成第五字线WL5。各第七导电材料CM7可以互连以形成第六字线WL6。
在单元串CS11、CS21、CS12和CS22中，具有第八高度的单元晶体管可以作为串选择晶体管SST。串选择晶体管SST可以与第一和第二串选择线SSL1和SSL2连接。同一行的单元串可以共享一个串选择线SSL。不同行的单元串可以与不同的串选择线连接。在一个示例实施例中，第一和第二串选择线SSL1和SSL2中的每一个均可以对应于第八导电材料CM8。即支柱PL11、PL12、PL21和PL22的行(即单元串CS11、CS21、CS12和CS22的行)可以由第一和第二串选择线SSL1和SSL2来定义。
下面，与第一串选择线SSL1连接的串选择晶体管可以称为第一串选择晶体管SST1，与第二串选择线SSL2连接的串选择晶体管可以称为第二串选择晶体管SST2。
共源极线CSL可以与单元串CS11、CS12、CS21和CS22共同连接。例如，第一至第三掺杂区311至313可以互连以形成共源极线CSL。
如图7所示，具有相同高度的存储单元可以共同连接到一个字线。因此，当选择了具有特定高度的字线时，就可以选择与所选字线连接的所有单元串CS11、CS12、CS21和CS22。
不同行的单元串可以与不同的串选择线连接。因此，在与同一字线连接的单元串CS11、CS12、CS21和CS22中，通过不选择第一串选择线SSL1或第二串选择线SSL2，可以将未选行的单元串CS11和CS12或者CS21和CS22与位线BL1和BL2电隔离。通过选择第一串选择线SSL1或第二串选择线SSL2，所选行的单元串CS21和CS22或者CS11和CS12可以与位线BL1和BL2电连接。
即，通过选择和不选择第一串选择线SSL1和第二串选择线SSL2，可以选择单元串CS11、CS21、CS12和CS22的行。通过选择位线BL1和BL2，可以选择所选行中的单元串的列。
在一个示例实施例中，字线WL1至WL6中的至少一个可以用作伪字线。例如，与串选择线SSL1和SSL2相邻的字线、与接地选择线GSL相邻的字线、或者处在串选择线SSL1和SSL2与接地选择线GSL之间的多个字线中的至少一个可以用作伪字线。
在一个示例实施例中，导电材料CM1至CM8中的至少两个高度的导电材料可以形成串选择线。例如，第七和第八导电材料CM7和CM8可以用作串选择线。此时，同一行中的第七和第八导电材料CM7和CM8可以共同连接。
在一个示例实施例中，导电材料CM1至CM8中的至少两个高度的导电材料可以形成接地选择线。例如，第一和第二导电材料CM1和CM2可以用作接地选择线。此时，第一和第二导电材料CM1和CM2可以共同连接。
在一个示例实施例中，第一导电材料CM1可以分别形成电隔离的两个接地选择线。
图8是示出图1中的非易失性存储装置在擦除操作时的电压条件的示图。在一个示例实施例中，擦除操作可以以存储块为单位执行。下面，将参照图3至图7中描述的存储块BLKa来描述擦除操作。
在擦除操作中，串选择线SSL1和SSL2可以被浮置，并且可以将字线擦除电压Vwe施加到字线WL1至WL6。例如，字线擦除电压Vwe可以是接地电压Vss。接地选择线GSL可以被浮置，并且可以将擦除电压Vers供给衬底111。
衬底111与沟道膜114具有相同的导电类型。因此，施加到衬底111的擦除电压Vers可以传递到沟道膜114。在一个示例实施例中，擦除电压Vers可以是高电压。
接地选择线GSL以及串选择线SSL1和SSL2可以被浮置。因此，当沟道膜114的电压变化时，接地选择线GSL以及串选择线SSL1和SSL2会受到耦接的影响。即，当沟道膜114的电压增大到擦除电压Vers时，接地选择线GSL以及串选择线SSL1和SSL2的电压也会增大。因此，接地选择晶体管GST以及串选择晶体管SST1和SST2会被禁止擦除。
字线擦除电压Vwe可以施加到字线WL1至WL6。在一个示例实施例中，字线擦除电压Vwe可以是低电压。例如，字线擦除电压Vwe可以是接地电压Vss。由于沟道膜114与字线WL1至WL6之间的电压差，在存储单元MC1至MC6处会产生Fowler-Nordheim隧穿。这意味着存储单元MC1至MC6被擦除。
如果接地选择线GSL处于浮置状态，则接地选择晶体管GST可以具有准导通状态。即，当擦除电压Vers施加到衬底111时，在对应于接地选择晶体管GST的沟道膜114部分形成沟道。在图9中，示出当形成了接地选择晶体管GST的沟道时沿线I-I’截取的横截面图。
参照图9，衬底111和沟道膜114可以是p型，而在接地选择晶体管GST处形成的沟道IC可以是n型。因此，通过接地选择晶体管GST可以切断供给衬底111的擦除电压Vers。这意味着擦除电压Vers没有传递到对应于存储单元MC1至MC6的沟道膜114部分。
此时，存储单元MC 1至MC6不会被擦除。另外，由于对应于存储单元MC1至MC6的沟道膜114部分与衬底111之间的电压差，在接地选择晶体管GST与第一存储单元MC1之间会产生栅致漏极泄漏(GIDL)。如果产生GIDL，则可以对接地选择晶体管GST编程。
作为另一示例，在衬底111的电压传递到对应于接地选择线GSL的沟道膜114部分之前，接地选择线GSL的电压会由于来自衬底111的耦接而被增大。此时，利用接地选择线GSL的电压可以形成接地选择晶体管GST的沟道IC。在这种情况下，存储单元MC1至MC6也可以不被擦除，并且由于GIDL而可以对接地选择晶体管GST编程。
随着接地选择线GSL的负载增加，接地选择线GSL的电压的上升程度由于来自衬底111和沟道膜114的耦接而减小。如果接地选择线GSL的电压减小，则接地选择晶体管GST会由于接地选择线GSL的电压与沟道膜114的电压之间的电压差而被擦除。
即，如果接地选择线GSL在擦除操作时被浮置，则接地选择晶体管GST可以被编程或者擦除。同样地，在串选择晶体管SST1和SST2中也会发生这种现象。即，如果串选择晶体管SST1和SST2在擦除操作时被浮置，则它们可以被编程或者擦除。
利用本发明构思的擦除方法，可以通过控制接地选择线GSL来防止上述现象。另外，根据本发明构思的擦除方法，还可以控制串选择线SSL1和SSL2。
下面，将使用其中在擦除操作时控制接地选择线GSL以及串选择线SSL1和SSL2的一个实施例来描述本发明的构思。不过，本发明构思不限于此。例如，本发明构思的精神可以应用于仅控制接地选择线GSL的技术或者仅控制串选择线SSL1和SSL2中的至少一个的技术。
图10是示出根据本发明实施例的擦除方法的流程图。参照图1、图3至图7、和图10，在步骤S110中，可以将接地电压Vss施加到接地选择线GSL以及串选择线SSL1和SSL2。在步骤S120中，可以将字线擦除电压Vwe施加到字线WL1至WL6。在步骤S130中，可以将擦除电压Vers施加到衬底111。在步骤S140中，可以根据擦除电压Vers的施加来控制接地选择线GSL的电压。在操作S150中，可以根据擦除电压Vers的施加来控制串选择线SSL的电压。
在一个示例实施例中，接地选择线GSL的负载可以小于衬底111的负载。此时，尽管电压同时施加到接地选择线GSL和衬底111上，然而接地选择线GSL的电压会比衬底111的电压更迅速地增大。如果接地选择线GSL的电压变得比衬底111的电压高出一预定电平，则在接地选择晶体管GST处会发生Fowler-Nordheim隧穿。即，接地选择晶体管GST可被编程。同样地，在串选择晶体管SST1和SST2中也会发生这种现象。即，串选择晶体管SST1和SST2可被编程。
根据本发明构思的一个示例实施例的擦除方法可以包括控制接地选择线GSL以及串选择线SSL1和SSL2的电压，以使得接地选择晶体管GST以及串选择晶体管SST1和SST2不被编程和擦除并且不进入准导通和导通状态。在一个示例实施例中，衬底111与接地选择线GSL以及串选择线SSL1和SSL2之间的电压差可以保持在特定范围之内。例如，可以将接地选择线GSL以及串选择线SSL1和SSL2的电压控制在以衬底111的电压的一半为基准的特定范围之内。
图11是用于描述图10的擦除方法中的控制接地选择线GSL的电压的步骤和控制串选择线SSL1和SSL2的电压的步骤的第一例的流程图。参照图1、图3至图7、和图11，在操作S210中，可以将第一接地选择线电压VGSL1施加到接地选择线GSL，其中，第一接地选择线电压VGSL1的上升斜率小于衬底111的电压的上升斜率。
在步骤S220中，可以将第一串选择线电压VSSL1施加到串选择线SSL1和SSL2，其中，第一串选择线电压VSSL1的上升斜率小于衬底111的电压的上升斜率。
图12是示出根据图10和图11的擦除方法的电压变化的时序图。参照图12，在第一时刻t1，可以将第一串选择线电压VSSL1施加到串选择线SSL1和SSL2。可以将字线擦除电压Vwe施加到字线WL1至WL6。可以将第一接地选择线电压VGSL1施加到接地选择线GSL，以及可以将擦除电压Vers施加到衬底111。
在一个示例实施例中，可以控制串选择线SSL1和SSL2的电压以使得串选择线SSL1和SSL2的电压的上升斜率小于衬底111的电压的上升斜率。
可以控制串选择线SSL1和SSL2的电压、更具体地控制串选择线SSL1和SSL2的电压的上升斜率以使得串选择晶体管SST1和SST2不被编程。例如，可以控制串选择线SSL1和SSL2的电压的上升斜率以使得串选择线SSL1和SSL2的电压低于衬底111的电压。
可以控制串选择线SSL1和SSL2的电压、更具体地控制串选择线SSL1和SSL2的电压的上升斜率以使得串选择晶体管SST1和SST2不被擦除。例如，可以控制串选择线SSL1和SSL2的电压的上升斜率以使得串选择线SSL1和SSL2的电压不会变得比衬底111的电压低特定电平以上。
可以控制串选择线SSL1和SSL2的电压、更具体地控制串选择线SSL1和SSL2的电压的上升斜率以使得串选择晶体管SST1和SST2不进入准导通或者导通状态。
可以控制接地选择线GSL的电压以使得接地选择线GSL的电压的上升斜率小于衬底111的电压的上升斜率。
可以控制接地选择线GSL的电压、更具体地控制接地选择线GSL的电压的上升斜率以使得接地选择晶体管GST不被编程。例如，可以控制接地选择线GSL的电压的上升斜率以使得接地选择线GSL的电压不高于衬底111的电压。
可以控制接地选择线GSL的电压、更具体地控制接地选择线GSL的电压的上升斜率以使得接地选择晶体管GST不被擦除。例如，可以控制接地选择线GSL的电压的上升斜率以使得接地选择线GSL的电压不会变得比衬底111的电压低特定电平以上。
可以控制接地选择线GSL的电压、更具体地控制接地选择线GSL的电压的上升斜率以使得接地选择晶体管GST不进入准导通或者导通状态。
在第三时刻t3，串选择线SSL1和SSL2的电压可以达到第一串选择线电压VSSL1，接地选择线GSL的电压可以达到第一接地选择线电压VGSL1，并且衬底111的电压可以达到擦除电压Vers。在一个示例实施例中，可以控制第一串选择线电压VSSL1以使得串选择晶体管SST1和SST2不会由于第一串选择线电压VSSL1与擦除电压Vers之间的电压差而被擦除。例如，第一串选择线电压VSSL1可以被控制为具有处在以擦除电压Vers的一半为基准的特定范围之内的电平。
可以控制第一接地选择线电压VGSL1以使得接地选择晶体管GST不会由于第一接地选择线电压VGSL1与擦除电压Vers之间的电压差而被擦除。例如，第一接地选择线电压VGSL1可以被控制为具有处在以擦除电压Vers的一半为基准的特定范围之内的电平。
可以通过字线擦除电压Vwe与擦除电压Vers之间的电压差来擦除存储单元MC1至MC6。
在第四时刻t4，串选择线SSL1和SSL2的电压可以开始从第一串选择线电压VSSL1减小。接地选择线GSL的电压可以开始从第一接地选择线电压VGSL1减小。衬底111的电压可以开始从擦除电压Vers减小。
在第五时刻t5，串选择线SSL1和SSL2、接地选择线GSL以及衬底111的电压可被降低到接地电压VSS。
在一个示例实施例中，可以控制串选择线SSL1和SSL2的电压以使得串选择线SSL1和SSL2的电压的下降斜率小于衬底111的电压的下降斜率。
可以控制串选择线SSL1和SSL2的电压、更具体地控制串选择线SSL1和SSL2的电压的下降斜率以使得串选择晶体管SST1和SST2不被编程。例如，可以控制串选择线SSL1和SSL2的电压的下降斜率以使得串选择线SSL1和SSL2的电压不高于衬底111的电压。
可以控制串选择线SSL1和SSL2的电压、更具体地控制串选择线SSL1和SSL2的电压的下降斜率以使得串选择晶体管SST1和SST2不被擦除。例如，可以控制串选择线SSL1和SSL2的电压的下降斜率以使得串选择线SSL1和SSL2的电压不会变得比衬底111的电压低特定电平以上。
可以控制串选择线SSL1和SSL2的电压、更具体地控制串选择线SSL1和SSL2的电压的下降斜率以使得串选择晶体管SST1和SST2不会进入准导通或者导通状态。
可以控制接地选择线GSL的电压以使得接地选择线GSL的电压的下降斜率小于衬底111的电压的下降斜率。
可以控制接地选择线GSL的电压、更具体地控制接地选择线GSL的电压的下降斜率以使得接地选择晶体管GST不被编程。例如，可以控制接地选择线GSL的电压的下降斜率以使得接地选择线GSL的电压不高于衬底111的电压。
可以控制接地选择线GSL的电压、更具体地控制接地选择线GSL的电压的下降斜率以使得接地选择晶体管GST不被擦除。例如，可以控制接地选择线GSL的电压的下降斜率以使得接地选择线GSL的电压不会变得比衬底111的电压低特定电平以上。
可以控制接地选择线GSL的电压、更具体地控制接地选择线GSL的电压的下降斜率以使得接地选择晶体管GST不进入准导通或者导通状态。
如上所述，基于向衬底111施加擦除电压Vers，接地选择线GSL的电压的上升和下降斜率可以被控制为小于衬底111的电压的上升和下降斜率。接地选择线GSL的电压与衬底111的电压之间的电压差可以被保持在特定范围之内。
例如，可以防止接地选择线GSL的电压增大到衬底111的电压之上。因此，可以防止对接地选择晶体管GST编程。另外，可以防止接地选择线GSL的电压变得比衬底111的电压低特定电平以上。因此，可以防止接地选择晶体管GST被擦除。另外，可以防止接地选择晶体管GST在衬底111的电压被传递到沟道膜114之前就进入准导通或者导通状态。因此，可以防止由于GIDL导致的接地选择晶体管GST的劣化的编程。
同样地，基于向衬底111施加擦除电压Vers，串选择线SSL1和SSL2的电压的上升和下降斜率可以被控制为小于衬底111的电压的上升和下降斜率。串选择线SSL1和SSL2的电压与衬底111的电压之间的电压差可以保持在特定范围之内。
例如，可以防止串选择线SSL1和SSL2的电压增大到衬底111的电压之上。因此，可以防止对串选择晶体管SST1和SST2编程。另外，可以防止串选择线SSL1和SSL2的电压变得比衬底111的电压低特定电平以上。因此，可以防止对串选择晶体管SST1和SST2擦除。另外，可以防止串选择晶体管SST1和SST2在衬底111的电压被传递到沟道膜114之前就进入准导通或者导通状态。因此，可以防止由于GIDL导致的串选择晶体管SST1和SST2的劣化的编程。
图13是示出根据本发明第二实施例的非易失性存储装置100a的框图。参照图13，非易失性存储装置100a可以包括存储单元阵列110、地址解码器120、读/写电路130、电压产生电路140a和控制逻辑150。
除了电压产生电路140a以外，非易失性存储装置100a基本上与图1中所示的非易失性存储装置100相同，因此省略重复的描述。
电压产生电路140a可以构造为产生用于非易失性存储装置100a的各种电压。在一个示例实施例中，电压产生电路140a可以构造为响应于擦除使能信号Een将擦除电压Vers供给存储单元阵列110。电压产生电路140a可以构造为响应于擦除电压Vers的施加而经由地址解码器120来控制接地选择线GSL、字线WL和串选择线SSL的电压。
电压产生电路140a可以包括延迟电路141。延迟电路141可以在擦除使能信号Een被接收并且经过特定时间之后产生一个内部信号。电压产生电路140a可以响应于该内部信号而经由地址解码器120来驱动接地选择线GSL、字线WL和串选择线SSL。即，电压产生电路140a可以在擦除电压Vers被施加并且经过特定时间之后经由地址解码器120来控制接地选择线GSL、字线WL和串选择线SSL的电压。
图14是用于说明图10的擦除方法中的控制接地选择线GSL的电压的步骤和控制串选择线SSL1和SSL2的电压的步骤的第二例的流程图。参照图3至图7、图11、图13和图14，在步骤S310中，可以在延迟时间之后将第二接地选择线电压VGSL2施加到接地选择线GSL。在步骤S320中，可以在延迟时间DT之后施加第二串选择线电压VSSL2。延迟时间DT可以是由延迟电路141确定的时间。
图15是示出根据图10和图14中描述的擦除方法的电压变化的时序图。参照图3至图7、图10、以及图13至图15，在第一时刻t1，可以将字线擦除电压Vwe施加到字线WL1至WL6。可以将擦除电压Vers施加到衬底111。可以将串选择线SSL1、SSL2和接地选择线GSL的电压保持为接地电压VSS。
在延迟时间DT之后，即在第二时刻t2，可以将第二串选择线电压VSSL2施加到串选择线SSL1和SSL2。可以将第二接地选择线电压VGSL2施加到接地选择线GSL。
可以控制延迟时间DT以使得串选择晶体管SST1和SST2不被编程。例如，可以控制延迟时间DT以使得串选择线SSL1和SSL2的电压不高于衬底111的电压。
可以控制延迟时间DT以使得串选择晶体管SST1和SST2不被擦除。例如，可以控制延迟时间DT以使得串选择线SSL1和SSL2的电压不会变得比衬底111的电压低特定电平以上。
可以控制延迟时间DT以使得串选择晶体管SST1和SST2不会进入准导通或者导通状态。
可以控制延迟时间DT以使得接地选择晶体管GST不被编程。例如，可以控制延迟时间DT以使得接地选择线GSL的电压不高于衬底111的电压。
可以控制延迟时间DT以使得接地选择晶体管GST不被擦除。例如，可以控制延迟时间DT以使得接地选择线GSL的电压不会变得比衬底111的电压低特定电平以上。
可以控制延迟时间DT以使得接地选择晶体管GST不会进入准导通或者导通状态。
在第三时刻t3，串选择线SSL1和SSL2的电压可以达到第二串选择线电压VSSL2，接地选择线GSL的电压可以达到第二接地选择线电压VGSL2，并且衬底111的电压可以达到擦除电压Vers。
可以控制第二串选择线电压VSSL2以使得串选择晶体管SST1和SST2不会由于串选择线SSL1和SSL2与衬底111之间的电压差而被擦除。例如，第二串选择线电压VSSL2可以被控制为具有处在以擦除电压Vers的一半为基准的特定范围之内的电平。
可以控制第二接地选择线电压VGSL2以使得接地选择晶体管GST不会由于接地选择线GSL与衬底111之间的电压差而被擦除。例如，第二接地选择线电压VGSL2可以被控制为具有处在以擦除电压Vers的一半为基准的特定范围之内的电平。
存储单元MC1至MC6可以通过字线WL1至WL6与衬底111之间的电压差而被擦除。
在第四时刻t4，串选择线SSL1和SSL2的电压可以开始从第二串选择线电压VSSL2减小。接地选择线GSL的电压可以开始从第二接地选择线电压VGSL2减小。衬底111的电压可以开始从擦除电压Vers减小。
在串选择线SSL1和SSL2以及接地选择线GSL的电压降低到接地电压VSS之后，在第五时刻t5，衬底111的电压可以降低到接地电压VSS。
如上所述，在将擦除电压Vers施加到衬底111并且延迟时间DT过去之后，可以将第二串选择线电压VSSL2供给串选择线SSL1和SSL2。串选择线SSL1和SSL2与衬底111之间的电压差可以保持在特定范围之内。
例如，可以防止串选择线SSL1和SSL2的电压增大到衬底111的电压之上。因此，可以防止对串选择晶体管SST1和SST2编程。另外，可以防止串选择线SSL1和SSL2的电压变得比衬底111的电压低特定电平以上。因此，可以防止对串选择晶体管SST1和SST2的擦除。另外，可以防止串选择晶体管SST1和SST2在衬底111的电压被传递到沟道膜114之前就进入准导通或者导通状态。因此，可以防止由于GIDL导致的串选择晶体管SST1和SST2的劣化的编程。
同样地，在将擦除电压Vers施加到衬底111并且延迟时间DT过去之后，可以将第二接地选择线电压VGSL2供给接地选择线GSL。接地选择线GSL与衬底111之间的电压差可以保持在特定范围之内。
例如，可以防止接地选择线GSL的电压增大到衬底111的电压之上。因此，可以防止对接地选择晶体管GST编程。另外，可以防止接地选择线GSL的电压变得比衬底111的电压低特定电平以上。因此，可以防止对接地选择晶体管GST的擦除。另外，可以防止接地选择晶体管GST在衬底111的电压被传递到沟道膜114之前就进入准导通或者导通状态。因此，可以防止由于GIDL导致的接地选择晶体管GST的劣化的编程。
图16是示出图13中的电压产生电路140a的框图。参照图13利图16，电压产生电路140a可以包括延迟电路141、擦除电压产生器142、接地选择线驱动器143、和串选择线驱动器144。
延迟电路141和擦除电压产生器142可以构造为接收擦除使能信号Een。延迟电路141可以构造为在输入擦除使能信号Een并且延迟时间DT过去之后激活内部信号IS。
擦除电压产生器142可以构造为响应于擦除使能信号Een来产生擦除电压Vers。可以将擦除电压Vers供给存储单元阵列110的衬底111。
接地选择线驱动器143可以构造为响应于内部信号IS来产生第二接地选择线电压VGSL2。可以经由地址解码器120将第二接地选择线电压VGSL2供给所选的存储块BLKa的接地选择线GSL。
串选择线驱动器144可以构造为响应于内部信号IS来产生第二串选择线电压VSSL2。可以经由地址解码器120将第二串选择线电压VSSL2供给所选的存储块BLKa的串选择线SSL1和SSL2。
图17是用于描述图10的擦除方法中的控制接地选择线GSL的电压的步骤和控制串选择线SSL1和SSL2的电压的步骤的第三例的流程图。参照图3至图7、图10、图13、和图16，在步骤S410中，可以在延迟时间DT之后将接地选择线GSL浮置。在一个示例实施例中，在响应于擦除使能信号Een来产生擦除电压Vers之后，如果经过了延迟时间DT，则电压产生电路140a可以将接地选择线GSL浮置。
在步骤S420中，可以在延迟时间DT之后将串选择线SSL1和SSL2浮置。在一个示例实施例中，在响应于擦除使能信号Een产生擦除电压Vers之后，如果经过了延迟时间DT，则电压产生电路140a可以将串选择线SSL1和SSL2浮置。
图18是示出根据图10和图17中描述的擦除方法的电压变化的时序图。参照图3至图7、图10、图13、图17和图18，在第一时刻t1，可以将字线擦除电压Vwe施加到字线WL1至WL6。可以将擦除电压Vers施加到衬底111。串选择线SSL1和SSL2以及接地选择线GSL电压可以保持为接地电压VSS。
在延迟时间DT之后，即在第二时刻t2，串选择线SSL1和SSL2可以被浮置。接地选择线GSL可以被浮置。
可以控制延迟时间DT以使得串选择晶体管SST1和SST2不被编程。例如，可以控制延迟时间DT以使得串选择线SSL1和SSL2的电压不高于衬底111的电压。
可以控制延迟时间DT以使得串选择晶体管SST1和SST2不被擦除。例如，可以控制延迟时间DT以使得串选择线SSL1和SSL2的电压不会变得比衬底111的电压低特定电平以上。
可以控制延迟时间DT以使得串选择晶体管SST1和SST2不会进入准导通或者导通状态。
可以控制延迟时间DT以使得接地选择晶体管GST不被编程。例如，可以控制延迟时间DT以使得接地选择线GSL的电压不高于衬底111的电压。
可以控制延迟时间DT以使得接地选择晶体管GST不被擦除。例如，可以控制延迟时间DT以使得接地选择线GSL的电压不会变得比衬底111的电压低特定电平以上。
可以控制延迟时间DT以使得接地选择晶体管GST不会进入准导通或者导通状态。
在第三时刻t3，串选择线SSL1和SSL2的电压可以达到第一串选择线悬浮电压VSF1，接地选择线GSL的电压可以达到第一接地选择线悬浮电压VGF1，以及衬底111的电压可以达到擦除电压Vers。
可以控制延迟时间DT以使得串选择晶体管SST1和SST2不会由于串选择线SSL1和SSL2与衬底111之间的电压差而被擦除。例如，可以控制延迟时间DT以使得第一串选择线悬浮电压VSF1具有处在以擦除电压Vers的一半为基准的特定范围之内的电平。可以根据由耦合效应引起的串选择线SSL1和SSL2的电压上升的斜率来控制延迟时间DT。
可以控制延迟时间DT以使得接地选择晶体管GST不会由于接地选择线GSL与衬底111之间的电压差而被擦除。例如，可以控制延迟时间DT以使得第一接地选择线悬浮电压VGF1具有处在以擦除电压Vers的一半为基准的特定范围之内的电平。可以根据由耦合效应引起的接地选择线GSL的电压上升斜率来控制延迟时间DT。
存储单元MC1至MC6可以利用字线WL1至WL6与衬底111之间的电压差来擦除。
在第四时刻t4，串选择线SSL1和SSL2的电压可以开始从第一串选择线悬浮电压VSF1减小。接地选择线GSL的电压可以开始从第一接地选择线悬浮电压VGF1减小。衬底111的电压可以开始从擦除电压Vers减小。
在串选择线SSL1和SSL2以及接地选择线GSL的电压降低到接地电压VSS之后，在第五时刻t5，衬底111的电压可以降低到接地电压VSS。
如上所述，在将擦除电压Vers施加到衬底111并且经过了延迟时间DT之后，可以将串选择线SSL1和SSL2浮置。串选择线SSL1和SSL2与衬底111之间的电压差可以保持在特定范围之内。
例如，可以防止串选择线SSL1和SSL2的电压增大到衬底111的电压之上。因此，可以防止对串选择晶体管SST1和SST2编程。另外，可以防止串选择线SSL1和SSL2的电压变得比衬底111的电压低特定电平以上。因此，可以防止对串选择晶体管SST1和SST2的擦除。另外，可以防止串选择晶体管SST1和SST2在衬底111的电压被传递到沟道膜114之前就进入准导通或者导通状态。因此，可以防止由于GIDL导致的串选择晶体管SST1和SST2的劣化的编程。
同样地，在将擦除电压Vers施加到衬底111并且延迟时间DT过去之后，可以将接地选择线GSL浮置。接地选择线GSL与衬底111之间的电压差可以保持在特定范围之内。
例如，可以防止接地选择线GSL的电压增大到衬底111的电压之上。因此，可以防止对接地选择晶体管GST编程。另外，可以防止接地选择线GSL的电压变得比衬底111的电压低特定电平以上。因此，可以防止接地选择晶体管GST被擦除。另外，可以防止接地选择晶体管GST在衬底111的电压被传递到沟道膜114之前就进入准导通或者导通状态。因此，可以防止由于GIDL导致的接地选择晶体管GST的劣化的编程。
除了接地选择线GSL以及串选择线SSL1和SSL2根据内部信号IS被浮置以外，电压产生电路140a与参照图16所描述的电压产生电路具有相同的结构。
图19是示出根据本发明第三实施例的非易失性存储装置100b的框图。参照图19，非易失性存储装置100b可以包括存储单元阵列110、地址解码器120、读/写电路130、电压产生电路140b、控制逻辑150、和衬底监控电路160。
除了电压产生电路140b的变形和衬底监控电路160的追加以外，非易失性存储装置100b与图1中所示的非易失性存储装置100具有相同的结构，因此省略重复的描述。
电压产生电路140b可以构造为响应于擦除使能信号Een而将擦除电压Vers供给存储单元阵列110的衬底111。电压产生电路140b可以构造为响应于选择信号SE而经由地址解码器120来控制接地选择线GSL、字线WL、和串选择线SSL的电压。
衬底监控电路160可以构造为监控存储单元阵列110的衬底111的电压。如果衬底111的电压达到目标电压Vtar的电平，则衬底监控电路160可以激活选择信号SE。
图20是用于描述图10的擦除方法中的控制接地选择线GSL的电压的步骤和控制串选择线SSL1和SSL2的电压的步骤的第四例的流程图。参照图3至图7、图10、图19和图20，在步骤S510中，当衬底111的电压达到目标电压Vtar时，可以将第三接地选择线电压VGSL3施加到接地选择线GSL。在步骤S520中，当衬底111的电压达到目标电压Vtar时，可以将第三串选择线电压VSSL3施加到串选择线SSL1和SSL2。
图21是示出根据图10和图20中描述的擦除方法的电压变化的时序图。参照图3至图7、图10、和图19至图21，在第一时刻t1，可以将字线擦除电压Vwe施加到字线WL1至WL6。可以将擦除电压Vers施加到衬底111。串选择线SSL1和SSL2以及接地选择线GSL电压可以保持为接地电压VSS。
在第二时刻t2，衬底111的电压可以达到目标电压Vtar。此时，衬底监控电路160可以激活选择信号SE。电压产生电路140b可以响应于选择信号SE而经由地址解码器120将第三串选择线电压VSSL3供给串选择线SSL1和SSL2。另外，电压产生电路140b可以经由地址解码器120将第三接地选择线电压VGSL3供给接地选择线GSL。
可以控制第三串选择线电压VSSL3和目标电压Vtar以使得串选择晶体管SST1和SST2不被编程。例如，可以控制第三串选择线电压VSSL3和目标电压Vtar以使得串选择线SSL1和SSL2的电压低于衬底111的电压。
可以控制第三串选择线电压VSSL3和目标电压Vtar以使得串选择晶体管SST1和SST2不被擦除。例如，可以控制第三串选择线电压VSSL3和目标电压Vtar以使得串选择线SSL1和SSL2的电压不会变得比衬底111的电压低特定电平以上。
可以控制第三串选择线电压VSSL3和目标电压Vtar以使得串选择晶体管SST 1和SST2不会进入准导通或者导通状态。
可以控制第三接地选择线电压VGSL3和目标电压Vtar以使得接地选择晶体管GST不被编程。例如，可以控制第三接地选择线电压VGSL3和目标电压Vtar以使得接地选择线GSL的电压不高于衬底111的电压。
可以控制第三接地选择线电压VGSL3和目标电压Vtar以使得接地选择晶体管GST不被擦除。例如，可以控制第三接地选择线电压VGSL3和目标电压Vtar以使得接地选择线GSL的电压不会变得比衬底111的电压低特定电平以上。
可以控制第三接地选择线电压VGSL3和目标电压Vtar以使得接地选择晶体管GST不会进入准导通或者导通状态。
在第三时刻t3，串选择线SSL1和SSL2的电压可以达到第三串选择线电压VSSL3，接地选择线GSL的电压可以达到第三接地选择线电压VGSL3，并且衬底111的电压可以达到擦除电压Vers。
可以控制第三串选择线电压VSSL3以使得串选择晶体管SST1和SST2不会由于串选择线SSL1和SSL2与衬底111之间的电压差而被擦除。例如，第三串选择线电压VSSL3可以被控制为具有处在以擦除电压Vers的一半为基准的特定范围之内的电平。
可以控制第三接地选择线电压VGSL3以使得接地选择晶体管GST不会由于接地选择线GSL与衬底111之间的电压差而被擦除。例如，第三接地选择线电压VGSL3可以被控制为具有处在以擦除电压Vers的一半为基准的特定范围之内的电平。
存储单元MC 1至MC6可以通过字线WL1至WL6与衬底111之间的电压差来擦除。
在第四时刻t4，串选择线SSL1和SSL2的电压可以开始从第三串选择线电压VSSL3减小。接地选择线GSL的电压可以开始从第三接地选择线电压VGSL3减小。衬底111的电压可以开始从擦除电压Vers减小。
在一个示例实施例中，在串选择线SSL1、SSL2和接地选择线GSL的电压降低到接地电压VSS之后，在第五时刻t5，衬底111的电压可以降低到接地电压VSS。
如上所述，当衬底111的电压达到目标电压Vtar时，可以将第三串选择线电压VSSL3施加到串选择线SSL1和SSL2。串选择线SSL1和SSL2与衬底111之间的电压差可以保持在特定范围之内。
例如，可以防止串选择线SSL1和SSL2的电压增大到衬底111的电压之上。因此，可以防止对串选择晶体管SST1和SST2编程。另外，可以防止串选择线SSL1和SSL2的电压变得比衬底111的电压低特定电平以上。因此，可以防止串选择晶体管SST1和SST2被擦除。另外，可以防止串选择晶体管SST1和SST2在衬底111的电压被传递到沟道膜114之前就进入准导通或者导通状态。因此，可以防止由于GIDL导致的串选择晶体管SST1和SST2的劣化的编程。
同样地，当衬底111的电压达到目标电压Vtar时，可以将第三接地选择线电压VGSL3施加到接地选择线GSL。接地选择线GSL与衬底111之间的电压差可以保持在特定范围之内。
例如，可以防止接地选择线GSL的电压增大到衬底111的电压之上。因此，可以防止对接地选择晶体管GST编程。另外，可以防止接地选择线GSL的电压变得比衬底111的电压低特定电平以上。因此，可以防止接地选择晶体管GST被擦除。另外，可以防止接地选择晶体管GST在衬底111的电压传递到沟道膜114之前就进入准导通或者导通状态。因此，可以防止由于GIDL导致的接地选择晶体管GST的劣化的编程。
图22是示出图19中的衬底监控电路160的框图。参照图22，衬底监控电路160可以包括上调整器161、下调整器163和比较器165。
衬底电压Vsub可以提供给上调整器161。下调整器163以与接地端子连接。上调整器161与下调整器163之间的中间节点C可以与比较器165连接。上调整器161和下调整器163可以构造为对衬底电压Vsub进行分压。例如，上调整器161和下调整器163可以构造为具有电阻值。即，可以将由上调整器161和下调整器163划分的电压提供给比较器165。
在一个示例实施例中，上调整器161和下调整器163可以构造为具有可变电阻值。例如，上调整器161可以构造为响应于第一代码信号CODE1来调节电阻值。下调整器163可以构造为响应于第二代码信号CODE2来调节电阻值。
比较器165可以对中间节点C的电压与目标电压Vtar进行比较，以根据该比较结果来激活或不激活选择信号SE。选择信号SE可以被传递到电压产生电路140b。电压产生电路140b可以响应于选择信号SE来将第三接地选择线电压VGSL3供给所选的存储块BLKa的接地选择线GSL。电压产生电路140b可以响应于选择信号SE来将第三串选择线电压VSSL3供给所选的存储块BLKa的串选择线SSL1和SSL2。即，可以根据上调整器161和下调整器163的分压比以及参考电压Vref的电平来确定目标电压Vtar。
可以根据第一和第二代码信号CODE1和CODE2来控制上调整器161和下调整器163的分压比。因此，可以根据代码信号CODE1和CODE2来改变目标电压Vtar的电平。
在图22中，示例性地描述了将比较器165的输出用作选择信号SE的一个示例。然而，还可以提供一个通过调节比较器165的输出来输出选择信号SE的逻辑块。
图23是示出图22中的上调整器161的电路图。参照图23，上调整器161可以包括第一至第n电阻器R1至Rn以及第一至第n开关T1至Tn。在一个示例实施例中，第一至第n开关T1至Tn可以由晶体管形成。然而，本发明构思不限于此。
第一至第n电阻器R1至Rn可以串联连接。第一至第n电阻器R1至Rn可以分别与第一至第n晶体管T1至Tn并联连接。第一至第n晶体管T1至Tn可以响应于第一代码信号CODE1而进行操作。在一个示例实施例中，如果第一晶体管T1导通，则其可以提供第一电阻器R1的旁路路径。因此，上调整器131的电阻值会减小。如果第一晶体管T1截止，则不会形成第一电阻器R1的旁路路径。因此，第一电阻器R1的电阻值会反映到上调整器131的电阻值中。
除了给图22中的下调整器163提供第二代码信号CODE2以外，下调整器163与上调整器161具有相同的结构，因此省略重复的描述。
如上所述，可以根据第一代码信号CODE1调节上调整器161的电阻值。另外，可以根据第二代码信号CODE2调节下调整器163的电阻值。结果，可以根据第一和第二代码信号CODE1和CODE2来改变目标电压Vtar的电平。
图24是示出图19中的电压产生电路140b的框图。参照图19和图24，电压产生电路140b可以包括擦除电压产生器142、接地选择线驱动器143、串选择线驱动器144和门电路145。
擦除电压产生器142可以响应于擦除使能信号Een进行操作。擦除电压产生器142可以构造为响应于擦除使能信号Een来产生擦除电压Vers。擦除电压Vers可以供给存储单元阵列110的衬底111。
门电路145可以响应于擦除使能信号Een和选择信号SE进行操作。当擦除使能信号Een和选择信号SE处于激活状态时，门电路145可以激活内部信号IS。内部信号IS可以被提供给接地选择线驱动器143和串选择线驱动器144。
接地选择线驱动器143可以构造为响应于内部信号IS产生第三接地选择线电压VGSL3。可以经由地址解码器120将第三接地选择线电压VGSL3供给接地选择线GSL。
串选择线驱动器144可以构造为响应于内部信号IS产生第三串选择线电压VSSL3。可以经由地址解码器120将第三串选择线电压VSSL3供给串选择线SSL1和SSL2。
如上所述，利用本发明构思的擦除方法，可以将接地电压VSS供给接地选择线GSL以及串选择线SSL1和SSL2。由于将接地电压VSS供给接地选择线GSL以及串选择线SSL1和SSL2，因此可以防止接地选择晶体管GST以及串选择晶体管SST1和SST2进入准导通或者导通状态。
另外，利用本发明构思的擦除方法，可以响应于擦除电压Vers的施加，将接地选择线GSL以及串选择线SSL1和SSL2的电压从接地电压VSS进行控制。在一个示例实施例中，接地选择线GSL以及串选择线SSL1和SSL2的电压与衬底111的电压之间的差可以保持在特定范围之内。因此，可以防止接地选择晶体管GST以及串选择晶体管SST1和SST2被编程和擦除。
图25是示出图3至图6中的存储块BLKa的第二例的等效电路BLKa2的电路图。参照图3至图6以及图25，存储块BLKa2可以沿第二方向分成多个子块。在各子块之间可以设置伪存储单元DMC1和DMC2以及与伪存储单元DMC1和DMC2连接的伪字线DWL1和DWL2。
在一个示例实施例中，等效电路BLKa2的存储单元MC1至MC4可以构成一个存储块。在擦除操作时，除了将伪字线电压VDWL供给伪字线DWL1和DWL2或者将伪字线DWL1和DWL2浮置以外，等效电路BLKa2的擦除方法与参照图7中的等效电路BLKa1所描述的擦除方法可以相同。伪字线电压VDWL是用于防止伪存储单元DMC 1和DMC2被擦除的电压。伪字线电压VDWL可以高于字线擦除电压Vwe而低于擦除电压Vers。
在另一实施例中，可以基于伪存储单元DMC1和DMC2将等效电路BLKa2的存储单元MC1至MC4分成多个子存储块。
第二和第三导电材料CM2和CM3可以形成第一和第二存储单元MC1和MC2以及第一和第二字线WL1和WL2，它们构成第一子块。第四和第五导电材料CM4和CM5可以形成伪存储单元DMC1和DMC2以及伪字线DWL1和DWL2。第六和第七导电材料CM6和CM7可以形成第三和第四存储单元MC3和MC4以及第三和第四字线WL3和WL4，它们构成第二子块。
存储块BLKa2可以以子块为单位进行擦除。如参照图10至图24所述，可以将字线擦除电压Vwe施加到所选子块的字线。未选子块的字线可以被禁止编程。例如，可以将未选子块的字线浮置。可以将中间电压施加到未选子块的字线。中间电压可以介于擦除电压Vers与字线擦除电压Vwe之间。
除了以子块为单位进行擦除之外，存储块BLKa2可以如参照图10至图24所述的那样被擦除。在擦除操作时，可以将接地电压VSS施加到接地选择线GSL以及串选择线SSL1和SSL2。可以响应于将擦除电压Vers施加到衬底111，将接地选择线GSL以及串选择线SSL1和SSL2的电压从接地电压VSS进行控制。
在一个示例实施例中，示例性地描述了将存储块BLKa2分成两个子块的示例。然而，子块的数量不限于此。另外，示例性地描述了在存储块BLKa2的子块之间设置两个伪字线DWL1和DWL2的示例。然而，在各子块之间设置的伪字线DWL1和DWL2的数量不限于此。
图26是示出图3至图6中的存储块BLKa的第三例的等效电路BLKa3的电路图。参照图3至图6以及图26，同一行的单元串可以共享一个接地选择线。不同行的单元串可以与不同的接地选择线连接。即，接地选择晶体管GST可以分别与第一和第二接地选择线GSL1和GSL2连接。
除了被提供有多个接地选择线GSL1和GSL2以外，存储块BLKa可以如参照图10至图24所述的那样被擦除。在擦除操作时，可以将接地电压VSS施加到接地选择线GSL1和GSL2以及串选择线SSL1和SSL2。可以响应于将擦除电压Vers施加到衬底111，将接地选择线GSL1和GSL2以及串选择线SSL1和SSL2的电压从接地电压VSS进行控制。
图27是示出图3至图6中的存储块BLKa的第四例的等效电路BLKa4的电路图。与图7中的等效电路BLKa1相比，存储块BLKa4还可以包括为每个单元串设置的横向晶体管LTR。
参照图3至图6以及图27，每个单元串中的横向晶体管LTR可以连接在接地选择晶体管GST与共源极线CSL之间。横向晶体管LTR的栅极(或控制栅极)可以与接地选择晶体管GST的栅极(或控制栅极)一起连接到接地选择线GSL。
第一导电材料CM1可以分别对应于第一和第二接地选择线GSL1和GSL2。如果将特定电压施加到第一导电材料CM1，则可以在沟道膜114上与第一导电材料CM1相邻的部分处形成沟道。即，可以形成接地选择晶体管GST的沟道。如果将特定电压施加到第一导电材料CM1，则可以在衬底111中与第一导电材料CM1相邻的部分处形成沟道。
可以将第一至第三掺杂区311至313互连以形成共源极线CSL。经由在衬底111中通过接地选择线GSL的电压产生的沟道(例如水平沟道)和在沟道膜114中产生的沟道(例如垂直沟道)，可以将共源极线CSL与存储单元MC1至MC6的沟道电连接。
即，在共源极线CSL与第一存储单元MC1之间，可以提供垂直于衬底111的晶体管和平行于衬底111的晶体管。这些晶体管可以由接地选择线GSL驱动。垂直于衬底的晶体管可以是接地选择晶体管GST，并且平行于衬底111的晶体管可以是横向晶体管LTR。
图28是示出图3至图6中的存储块BLKa的第五例的等效电路BLKa5的电路图。与图7中的等效电路BLKa1相比，在每个单元串中，可以在存储单元MC1至MC4与共源极线CSL之间提供两个接地选择晶体管GSTa和GSTb，并且可以在存储单元MC1至MC4与位线BL1和BL2之间提供两个串选择晶体管SSTa和SSTb。
第一导电材料CM1可以形成第a接地选择晶体管GSTa，并且第二二导电材料CM2可以形成第b接地选择晶体管GSTb。在同一行的单元串中，接地选择晶体管GSTa和GSTb可以共享一个接地选择线GSL。在不同行的单元串中，接地选择晶体管GSTa和GSTb可以共享一个接地选择线GSL。即，接地选择晶体管GSTa和GSTb可以共同连接到一个接地选择线GSL。
第七导电材料CM7可以形成第a串选择晶体管SSTa，并且第八导电材料CM8可以形成第b串选择晶体管SSTb。在同一行的单元串中，具有相同高度的串选择晶体管SSTa或SSTb可以共享一个串选择线。具有不同高度的串选择晶体管SSTa和SSTb可以与不同的串选择线连接。
在第一行的单元串CS11至CS12中，第a串选择晶体管SSTa可以共享第1a串选择线SSL1a，而第b串选择晶体管SSTb可以共享第1b串选择线SSL1b。在第二行的单元串CS21至CS22中，第a串选择晶体管SSTa可以共享第2a串选择线SSL2a，而第b串选择晶体管SSTb可以共享第2b串选择线SSL2b。
示例性地描述了每个单元串包括两个接地选择晶体管GSTa和GSTb的示例。即，第一和第二导电材料CM1和CM2可以形成接地选择晶体管GSTa和GSTb。然而，每个单元串中包括的接地选择晶体管的数量不限于此。例如，每个单元串可以构造为包括至少一个接地选择晶体管。
示例性地描述了每个单元串包括两个串选择晶体管SSTa和SSTb的示例。即，第七和第八导电材料CM7和CM8可以形成串选择晶体管SSTa和SSTb。然而，每个单元串中包括的串选择晶体管的数量不限于此。例如，每个单元串可以构造为包括至少一个串选择晶体管。
图29是示出图3至图6中的存储块BLKa的第六例的等效电路BLKa6的电路图。与图28中的等效电路BLKa5不同，在同一行的单元串中，串选择晶体管SSTa和SSTb可以共享一个串选择线。
第一行的单元串CS11和CS12的串选择晶体管SSTa和SSTb可以共同连接到第一串选择线SSL1。第二行的单元串CS21和CS22的串选择晶体管SSTa和SSTb可以共同连接到第二串选择线SSL2。
如参照图28所述，每个单元串中包括的串选择晶体管和接地选择晶体管的数量不限于本公开。
图30是示出图3至图6中的存储块BLKa的第七例的等效电路BLKa7的电路图。与图7中的等效电路BLKa1不同，可以在存储单元MC2与接地选择晶体管GST之间提供第一伪存储单元DMC1。第一伪存储单元DMC1可以共同连接到第一伪字线DWL1。第一导电材料CM1可以互连以形成第一伪字线DWL1。
可以在存储单元MC5与串选择晶体管SST之间提供第二伪存储单元DMC2。第二伪存储单元DMC2可以共同连接到第二伪字线DWL2。第八导电材料CM8可以互连以形成第二伪字线DWL2。
示例性地描述了每个单元串包括两个伪存储单元DMC1和DMC2的情况。即，第一和第八导电材料CM1和CM8可以形成伪存储单元DMC1和DMC2。然而，每个单元串中包括的伪存储单元的数量不限于此。例如，每个单元串可以构造为包括至少一个与接地选择晶体管相邻的伪存储单元。另外，每个单元串还可以构造为包括至少一个与串选择晶体管相邻的伪存储单元。
图31是沿图3中的线I-I’截取的横截面图。参照图3、图4和图31，支柱PL11、PL12、PL21和PL22可以包括下部支柱PL11a、PL12a、PL21a和PL22a以及上部支柱PL11b、PL12b、PL21b和PL22b。
下部支柱PL11a、PL12a、PL21a和PL22a可以设置在衬底111上。下部支柱PL11a、PL12a、PL21a和PL22a可以包括下部沟道膜114a和下部内部材料115a。下部沟道膜114a可以包括导电类型与衬底111相同的半导体材料或者本征半导体。下部沟道膜114a可以作为第二方向主体。下部内部材料115a可以包括绝缘材料。
上部支柱PL11b、PL12b、PL21b和PL22b可以设置在下部支柱PL11a、PL12a、PL21a和PL22a上。上部支柱PL11b、PL12b、PL21b和PL22b可以包括上部沟道膜114b和上部内部材料115b。上部沟道膜114b可以包括导电类型与衬底111相同的半导体材料或者本征半导体。上部沟道膜114b可以作为第二方向主体。上部内部材料115b可以包括绝缘材料。
下部沟道膜114a和上部沟道膜114b可以互连以形成第二方向主体。在一个示例实施例中，可以在下部支柱PL11a、PL12a、PL21a和PL22a上设置半导体焊盘SP。半导体焊盘SP可以包括导电类型与衬底111相同的半导体材料或者本征半导体。可以经由半导体焊盘SP来耦接下部沟道膜114a和上部沟道膜114b。
存储块BLKa的等效电路可以与图7中的等效电路BLKa1相同。因此，存储块BLKa可以根据参照图7中的等效电路BLKa1描述的方法进行操作。
在该实施例中，在具有第一至第八高度的导电材料CM1至CM8当中，与半导体焊盘SP相邻的导电材料可以构成伪字线和伪存储单元。例如，与半导体焊盘SP相邻的第四导电材料CM4、第五导电材料CM5、或者第四和第五导电材料CM4和CM5可以构成伪字线和伪存储单元。
此时，存储块BLKa的等效电路可以与图25中的等效电路BLKa2相同。因此，存储块BLKa可以根据参照图25中的等效电路BLKa2描述的方法进行操作。
图32是示出图2的存储块BLK1至BLKz中的一个存储块BLKb的一部分的根据第二实施例的平面视图。在一个示例实施例中，图32中示出了存储块BLKb的导电层的平面视图。图33是示出沿图32的线I-I’截取的存储块BLKb的透视图。沿线I-I’截取的存储块BLKb的横截面图可以与图5中所示的相同。因此，将参照图5、图32和图33来描述存储块BLKb。
与参照图3至图5描述的存储块BLKa不同，存储块BLKb的支柱PL11、PL12、PL21和PL22可以形成为具有方形柱形状。在同一行的支柱PL11和PL12、或者PL21和PL22之间可以提供绝缘材料IM。绝缘材料IM可以在第二方向上延伸以接触衬底111。
在第一和第二掺杂区311和312之间，导电材料CM1至CM8可以被支柱PL11和PL12以及绝缘材料IM分隔成两个部分。处在支柱PL11和PL12与第一掺杂区311之间的导电材料CM1至CM8可与支柱PL11和PL12一起构成一行单元串。处在支柱PL11和PL12与第二掺杂区312之间的导电材料CM1至CM8可与支柱PL11和PL12一起构成另一行单元串。
在第二和第三掺杂区312和313之间，导电材料CM1至CM8可以被支柱PL21和PL22以及绝缘材料IM分隔成两个部分。处在支柱PL21和PL22与第二掺杂区312之间的导电材料CM1至CM8可以与支柱PL21和PL22一起构成一行单元串。处在支柱PL21和PL22与第三掺杂区313之间的导电材料CM1至CM8可与支柱PL21和PL22一起构成另一行单元串。
即，一行支柱可以与分隔的导电材料构成两行单元串。除了单元串的行数被加倍以外，存储块BLKb的等效电路可以对应于参照图25至图30所描述的存储块BLKa1至BLKa7中的一个。即，存储块BLKb可以根据参照图7以及图25至图30的存储块BLKa1至BLKa7中的一个描述的方法进行操作。
图32和图33中的存储块BLKb的沿线I-I’截取的横截面图可以与图31中所示的相同。即，方形柱形状的支柱PL11、PL12、PL21和PL22可以包括下部支柱PL11a、PL12a、PL21a和PL22a以及上部支柱PL11b、PL12b、PL21b和PL22b。此时，除了单元串的行数被加倍以外，存储块BLKb的等效电路可以对应于参照图25描述的存储块BLKa2。即，存储块BLKb可以根据参照图25中的存储块BLKa2描述的方法进行操作。
图34是示出根据本发明实施例的存储系统1000的框图。参照图34，存储系统1000可以包括非易失性存储装置1100和控制器1200。
非易失性存储装置1100可以与根据本发明第一实施例至第三实施例的非易失性存储装置100、100b和100c中的一个相同。即，非易失性存储装置1100可以包括设置在衬底111上的多个单元串CS11、CS12、CS21和CS22，每个单元串包括在垂直于衬底111的方向上堆叠的多个单元晶体管CT。非易失性存储装置1100可以构造为响应于擦除电压Vers的施加来控制串选择线SSL1、SSL2以及接地选择线GSL的电压。
控制器1200可以与主机和非易失性存储装置1100耦接。控制器1200可以构造为响应于来自主机的请求而访问非易失性存储装置1100。控制器1200可以构造为例如控制非易失性存储装置1100的读/写、擦除、以及后台运行。控制器1200可以构造为提供非易失性存储装置1100与主机之间的接口。控制器1200可以构造为驱动用于控制非易失性存储装置1100的固件。
控制器1200可以构造为向非易失性存储装置1100提供控制信号CTRL和地址ADDR。非易失性存储装置1100可以构造为响应于来自控制器1200的控制信号CTRL和地址ADDR来执行读/写、擦除操作。
在一个示例实施例中，控制器1200还可以包括诸如RAM、处理单元、主机接口、存储器接口之类的组成元件。RAM可以用作处理单元的工作存储器、非易失性存储装置1100与主机之间的高速缓冲存储器、或者非易失性存储装置1100与主机之间的缓冲存储器中的至少一个。处理单元可以控制控制器1200的整体操作。
主机接口可以包括用于执行主机与控制器1200之间的数据交换的协议。作为示例，控制器1200可以经由如下各种协议中的至少一种来与外部装置(例如主机)进行通信：比如，USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI(外围部件互连)协议、PCI-E(PCI-Express)协议、ATA(先进技术附件)协议、串行ATA协议、并行ATA协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议、和IDE(集成驱动电子设备)协议。存储器接口可以与非易失性存储装置1100接口。存储器接口可以包括NAND接口或者NOR接口。
存储系统1000还可以包括错误校正块。错误校正块可以构造为使用错误校正码ECC来对从非易失性存储装置1100读取的数据的错误进行检测和校正。错误校正块可以提供作为控制器1200的元件或者作为非易失性存储装置1100的元件。
控制器1200和非易失性存储装置1100可以集成在单个半导体装置中。控制器1200和非易失性存储装置1100可以集成在单个半导体装置中以形成存储卡。例如，控制器1200和非易失性存储装置1100可以集成在单个半导体装置中以形成这样的存储卡，比如PC(PCMCIA)卡、CF卡、SM(或SMC)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、安全卡(SD、miniSD、microSD、SDHC)、通用闪速存储器(UFS)装置等。
控制器1200和非易失性存储装置1100可以集成在单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括构造为将数据存储在半导体存储器中的存储装置。如果存储系统1000用作SSD，则有可能显著提高与存储系统1000耦接的主机的运行速度。
在一个示例实施例中，存储系统1000可以用作计算机、超小型移动PC(UMPC)、工作站、上网本、PDA、便携式计算机、上网平板机(web tablet)、平板电脑、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、便携式游戏机、导航系统、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储器、能够在无线环境下发送和接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置、或者构成计算系统的各种电子装置之一。
在一个示例实施例中，非易失性存储装置1100或者存储系统1000可以以各种类型的封装来进行装配，比如PoP(层叠封装)、球栅阵列(BGAs)、芯片尺寸封装(CSPs)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫晶片封装(Die inWaffle Pack)、晶圆形式的晶片(Die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料标准四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外形封装集成电路(SOIC)、缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级结构封装(WFP)、晶圆级处理堆叠封装(WSP)等。
图35是示出图34中的存储系统1000的一个应用例的框图。参照图35，存储系统2000可以包括非易失性存储装置2100和控制器2200。非易失性存储装置2100可以包括分类为多个组的多个非易失性存储芯片。每一组中的非易失性存储芯片可以经由公共信道与控制器2200进行通信。在图35中，示例性地示出多个存储芯片经由第一至第k信道CH1至CHk与控制器2200进行通信的情况。
每个非易失性存储器芯片可以构造为与根据本发明第一至第三实施例的非易失性存储装置100、100a和100b相同。即，每个非易失性存储芯片可以包括设置在衬底111上的多个单元串CS11、CS12、CS21和CS22，每个单元串包括在垂直于衬底111的方向上堆叠的多个单元晶体管CT。每个非易失性存储装置可以构造为响应于擦除电压Vers的施加来控制串选择线SSL1、SSL2以及接地选择线GSL的电压。
如图35所示，一个信道可以与多个非易失性存储芯片连接。然而，可以将存储系统2000修改为一个信道与一个非易失性存储芯片连接。
图36是示出包括了图35中描述的存储系统2000的一个计算系统3000的框图。参照图36，计算系统3000可以包括CPU 3100、RAM3200、用户接口3300、电源3400和存储系统2000。
存储系统2000可以与CPU 3100、RAM 3200、用户接口3300和电源3400电连接。经由用户接口3300提供的或者由CPU 3100处理的数据可以存储在存储系统2000中。
如图36所示，非易失性存储装置2100可以经由控制器2200连接到系统总线3500。然而，非易失性存储装置2100可以与系统总线3500直接连接。
图36中的存储系统2000可以是图35中描述的存储系统。然而，存储系统2000可以由参照图34描述的存储系统1000来替代。
在一个示例实施例中，计算系统可以构造为包括参照图34和图35描述的所有存储系统1000和2000。
如上所述，虽然在本发明的详细说明中对具体的实施例进行说明，但是在不偏离本发明的范畴和技术构思的范围内，可以进行各种变形。因此，本发明的范围应该不限于所说明的实施例，应该根据上述的权利要求范围和与该权利要求范围等同的内容来确定。

Claims (20)

1.一种非易失性存储装置的擦除方法，所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：
将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；
将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；
将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；
将擦除电压施加到所述衬底；
响应所述擦除电压的施加来控制所述接地选择线的电压；和
响应所述擦除电压的施加来控制所述多个串选择线的电压。
2.根据权利要求1的擦除方法，其中控制所述接地选择线的电压的步骤包括：
将所述衬底的电压与所述接地选择线的电压之间的电压差保持在一个特定范围内。
3.根据权利要求1的擦除方法，其中控制所述接地选择线的电压的步骤包括：
将接地选择线电压施加到所述接地选择线。
4.根据权利要求3的擦除方法，其中所述接地选择线的电压的上升斜率被控制为小于所述衬底的电压的上升斜率。
5.根据权利要求1的擦除方法，其中控制所述接地选择线的电压的步骤包括：
在施加了所述擦除电压并且经过了一个延迟时间之后，将接地选择线电压施加到所述接地选择线。
6.根据权利要求1的擦除方法，其中控制所述接地选择线的电压的步骤包括：
在施加了所述擦除电压并且经过了一个延迟时间之后，将所述接地选择线浮置。
7.根据权利要求1的擦除方法，其中控制所述接地选择线的电压的步骤包括：
当所述衬底的电压达到目标电压时，将接地选择线电压施加到所述接地选择线。
8.根据权利要求1的擦除方法，其中控制所述多个串选择线的电压的步骤包括：
将所述衬底的电压与所述多个串选择线的电压之间的电压差保持在一个特定范围内。
9.一种非易失性存储装置，包括：
存储单元阵列，其包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于衬底的方向上堆叠的多个单元晶体管；
地址解码器，其经由接地选择线、多个字线、和多个串选择线与所述多个单元串相连接；
读/写电路，其经由多个位线与所述多个单元串相连接；和
电压产生电路，其被构成用于在擦除操作时将擦除电压供给所述衬底，并经由所述地址解码器将字线擦除电压供给所述多个字线，并响应将所述擦除电压供给所述衬底，将所述接地选择线的电压和所述多个串选择线的电压从接地电压进行控制。
10.根据权利要求9的非易失性存储装置，其中所述电压产生电路还被构成用于将所述衬底的电压与所述接地选择线的电压之间的电压差保持在一个特定范围内。
11.根据权利要求9的非易失性存储装置，其中所述电压产生电路响应所述擦除电压的施加来将接地选择线电压施加到所述接地选择线，并且将所述接地选择线的电压的上升斜率控制为小于所述衬底的电压的上升斜率。
12.根据权利要求11的非易失性存储装置，其中所述电压产生电路被构成用于在与施加所述擦除电压的同时施加所述接地选择线电压。
13.根据权利要求9的非易失性存储装置，其中所述电压产生电路包括：
擦除电压产生器，其被构成用于响应擦除使能信号来产生施加到所述衬底的所述擦除电压；
延迟电路，其被构成用于将所述擦除使能信号延迟一个特定时间；和
接地选择线驱动器，其被构成用于响应所述延迟电路的输出信号来产生将被供给所述接地选择线的接地选择线电压。
14.根据权利要求9的非易失性存储装置，其中所述电压产生电路包括：
擦除电压产生器，其被构成用于响应擦除使能信号来产生施加到所述衬底的所述擦除电压；
延迟电路，其被构成用于将所述擦除使能信号延迟一个特定时间；和
接地选择线驱动器，其被构成用于响应所述延迟电路的输出信号来使所述接地选择线的电压悬浮。
15.根据权利要求9的非易失性存储装置，还包括衬底监控电路，其被构成用于当所述衬底的电压电平达到一个目标电压电平时激活选择使能信号，并且，所述电压产生电路包括：
擦除电压产生器，其被构成用于响应擦除使能信号来产生施加到所述衬底的所述擦除电压；
门电路，其被构成用于接收所述擦除使能信号和选择使能信号而进行“与”(AND)运算；和
接地选择线驱动器，其被构成用于响应所述门电路的输出信号来产生将被供给所述接地选择线的接地选择线电压。
16.根据权利要求9的非易失性存储装置，其中所述电压产生电路将所述衬底的电压与所述多个串选择线的电压之间的电压差保持在一个特定范围内。
17.根据权利要求9的非易失性存储装置，其中所述存储单元阵列包括：
多个结构体，其包括在垂直于所述衬底的方向上交替堆叠的导电材料和绝缘材料；和
多个支柱，其被构造为在垂直于所述衬底的方向上穿过所述多个结构体而与所述衬底接触，
其中所述多个结构体和所述多个支柱构成所述多个单元串。
18.根据权利要求17的非易失性存储装置，其中所述存储单元阵列还包括多个掺杂区，所述多个掺杂区设置在所述衬底中的所述多个结构体之间的部分，所述多个掺杂区形成与所述多个单元串共同连接的共源极线。
19.一种存储系统，包括：
非易失性存储装置；和
控制器，其构成用于控制所述非易失性存储装置，
其中所述非易失性存储装置包括：
存储单元阵列，其包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管；
地址解码器，其经由接地选择线、多个字线、和多个串选择线与所述多个单元串相连接；
读/写电路，其经由位线与所述多个单元串相连接；和
电压产生电路，其被构成用于在擦除操作时将擦除电压供给所述衬底，并经由所述地址解码器将字线擦除电压供给所述多个字线，并响应将所述擦除电压供给所述衬底，将所述接地选择线的电压和所述多个串选择线的电压从接地电压进行控制。
20.根据权利要求19的存储系统，其中所述非易失性存储装置和所述控制器构成固态驱动器。
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