CN110246532A - 非易失性存储器设备和包括其的存储器系统 - Google Patents

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Abstract

非易失性存储器设备包括存储器单元阵列、擦除体电压发生器、和擦除源电压发生器。存储器单元阵列包括存储器块，存储器块中的每一个存储器块包括单元串，每个单元串包括在垂直于基底的方向上堆叠的地选择晶体管、存储器单元、和串选择晶体管。擦除体电压发生器在擦除操作期间将擦除体电压施加到基底。擦除源电压发生器在擦除操作期间将擦除源电压施加到与单元串的地选择晶体管连接的公共源极线。

Description

非易失性存储器设备和包括其的存储器系统
相关申请的交叉引用
做出对于2018年3月9日在韩国知识产权局提交的韩国专利申请No.10-2018-0028029的优先权的要求，其全部内容通过引用合并于此。
技术领域
本文中本发明构思涉及半导体存储器，并且更具体地涉及非易失性存储器设备和包括非易失性存储器设备的存储器系统。
背景技术
非易失性存储器设备可以在其它类型的存储器当中包括例如只读存储器(readonly memory，ROM)、可编程ROM(programmable ROM，PROM)、电可编程ROM(electricallyprogrammable ROM，EPROM)、电可擦除可编程ROM(electrically erasable andprogrammable ROM，EEPROM)、快闪存储器、相变随机存取存储器(phase-change randomaccess memory，PRAM)、磁RAM(random access memory，随机存取存储器)(magnetic RAM，MRAM)、电阻RAM(resistive RAM，RRAM)、和铁电RAM(ferroelectric RAM，FRAM)。
非易失性存储器设备可以例如是以固态驱动器或存储器卡的形式实施，以及以其它形式实施。非易失性存储器设备典型地用于在诸如例如计算机、智能电话、智能平板、和可穿戴设备等的各种计算设备中储存数据。
随着最近已经开发出半导体制造技术，非易失性存储器设备的集成度和容量已经增大。随着非易失性存储器设备的集成已经增大，非易失性存储器设备的制造成本已经因此减小。然而，伴随由于增大了的集成而引起的非易失性存储器设备的结构中的改变，非易失性存储器设备的规模已经减小，这导致各种问题。
例如，由于非易失性存储器设备的工艺特性，存在非易失性存储器设备的可靠性的最终减小。因此，由于非易失性存储器设备的工艺特性，存在对于防止非易失性存储器设备的可靠性中的减小的新技术的正在增大的需求。
发明内容
本发明构思的实施例防止了非易失性存储器设备的单元串的擦除速度由于工艺特性而变化，并且防止了非易失性存储器设备的可靠性由于擦除速度的差异而减小。
本发明构思的实施例提供了一种非易失性存储器设备，该非易失性存储器设备包括存储器单元阵列，该存储器单元阵列包括存储器块，存储器块中的每一个存储器块包括单元串，每个单元串包括在垂直于基底的方向上堆叠的地选择晶体管、存储器单元、和串选择晶体管。非易失性存储器设备进一步包括擦除体电压发生器和擦除源电压发生器，该擦除体电压发生器在擦除操作期间将擦除体电压施加到基底，该擦除源电压发生器在擦除操作期间将擦除源电压施加到与单元串的地选择晶体管连接的公共源极线。
本发明构思的实施例进一步提供了一种非易失性存储器设备，该非易失性存储器设备包括存储器单元阵列，该存储器单元阵列包括存储器块，存储器块中的每一个存储器块包括单元串，每个单元串包括在垂直于基底的方向上堆叠的地选择晶体管、存储器单元、和串选择晶体管。非易失性存储器设备进一步包括擦除体电压发生器，并且擦除体电压发生器在擦除操作期间将擦除体电压施加到基底。基底包括在基底的与单元串的地选择晶体管相邻的区域中的公共源区域。公共源区域的导电率不同于基底的导电率。非易失性存储器设备进一步包括擦除源电压发生器，擦除源电压发生器被配置为在擦除操作期间将擦除电压施加到公共源区域以扩展公共源区域。
本发明构思的实施例又进一步提供了一种存储器系统，该存储器系统包括发出擦除命令的控制器；和基于擦除命令执行擦除操作的非易失性存储器设备。非易失性存储器设备包括存储器单元阵列，该存储器单元阵列包括存储器块，存储器块中的每一个存储器块包括多个单元串，每个单元串包括在垂直于基底的方向上堆叠的地选择晶体管、存储器单元、和串选择晶体管。非易失性存储器设备进一步包括擦除体电压发生器和擦除源电压发生器，该擦除体电压发生器在擦除操作期间将擦除体电压施加到基底，该擦除源电压发生器在擦除操作期间将擦除源电压施加到与单元串的地选择晶体管连接的公共源极线。
本发明构思的实施例还提供了一种非易失性存储器设备，该非易失性存储器设备包括存储器单元阵列，该存储器单元阵列包括存储器块，存储器块中的每一个存储器块包括沿垂直于基底的方向在基底之上延伸的多个单元串，基底包括：在与多个单元串相邻的区域中并且连接到多个单元串的公共源区域；和控制电路，该控制电路通过将擦除源电压施加到公共源区域来调整多个单元串的擦除速度，以在擦除操作期间扩展公共源区域并且在擦除操作期间将擦除体电压施加到基底。
附图说明
鉴于以下参考附图做出的示例性实施例的详细描述，本发明构思的以上和其它目的和特征将变得显而易见。
图1示出了根据本发明构思的实施例的非易失性存储器设备的框图。
图2示出了图1的存储器块的一个存储器块的示例的电路图。
图3示出了与第三和第四位线相对应的单元串的示例性结构的透视截面图。
图4示出了根据本发明构思的实施例的非易失性存储器设备的操作方法的流程图。
图5示出了其中通过擦除体电压擦除与第四位线连接的存储器单元的示例的图。
图6示出了其中通过擦除体电压和擦除源电压擦除与第四位线连接的存储器单元的示例的图。
图7示出了其中控制逻辑块施加擦除体电压和擦除源电压的第一示例的图。
图8示出了其中控制逻辑块施加擦除体电压和擦除源电压的第二示例的图。
图9示出了其中控制逻辑块施加擦除体电压和擦除源电压的第三示例的图。
图10示出了其中控制逻辑块施加擦除体电压和擦除源电压的第四示例的图。
图11示出了其中非易失性存储器设备执行擦除操作的示例的流程图。
图12示出了根据本发明构思的实施例的存储器系统的框图。
具体实施方式
在下文中，详细且清楚地描述了本发明构思的实施例，使得本领域普通技术人员可以容易地实施本发明构思。
如在本发明构思的领域中传统的是，可以依据施行所描述的一个或多个功能的块来描述和说明实施例。这些块(本文可以称为单位或模块等)由诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路物理地实施，并且可以可选地由固件和/或软件驱动。电路可以，例如，体现在一个或多个半导体芯片中，或者体现在诸如印刷电路板等的基底支撑件上。构成块的电路可以由专用硬件实施，或者由处理器(例如，一个或多个编程的微处理器和关联电路)实施，或者由执行块的一些功能的专用硬件和执行块的其它功能的处理器的组合实施。在不脱离本发明构思的范围的情况下，可以将实施例的每个块物理地分开成两个或多个交互和离散块。同样地，在不脱离本发明构思的范围的情况下，可以将实施例的块物理地组合成更复杂的块。
图1示出了根据本发明构思的实施例的非易失性存储器设备100的框图。参考图1，非易失性存储器设备100包括存储器单元阵列110、行解码器块120、页面缓冲器块130、通过-失败检查块(pass-fail check，PFC)140、数据输入和输出块150、和控制逻辑块(即，控制电路)160。
存储器单元阵列110包括多个存储器块BLK1、BLK2、BLK3、BLK4至BLKz。存储器块BLK1至BLKz中的每一个存储器块包括多个存储器单元。存储器块BLK1至BLKz中的每一个存储器块可以通过至少一条地选择线GSL(ground selection line，地选择线)、多条字线WL(word line，字线)、多条虚拟字线DWL(dummy word line，虚拟字线)、和至少一条串选择线SSL(string selection line，串选择线)连接到行解码器块120。
存储器块BLK1至BLKz中的每一个存储器块可以通过多条位线BL(bit line，位线)连接到页面缓冲器块130。多个存储器块BLK1至BLKz可以共同连接到多条位线BL。多个存储器块BLK1至BLKz的存储器单元可以具有相同的结构。
在实施例中，存储器块BLK1至BLKz中的每一个存储器块可以与擦除操作的单位相对应。可以针对每个存储器块擦除存储器单元阵列110的存储器单元。换句话说，存储器单元阵列110可以以存储器块为单位被擦除，也就是说存储器块接着存储器块地被擦除。属于一个存储器块的存储器单元可以同时被擦除。作为另一示例，在另一实施例中，存储器块BLK1至BLKz中的每一个存储器块可以被划分成多个子块。多个子块中的每一个子快可以与擦除操作的单位相对应。
在实施例中，每个存储器块可以包括多个物理页面，多个物理页面中的每一个物理页面包括多个存储器单元。物理页面可以与编程操作的单位相对应。可以同时编程每个物理页面的存储器单元。每个物理页面可以包括多个逻辑页面。
在每个物理页面的存储器单元中被编程的位可以构成逻辑页面。在每个物理页面的存储器单元中被编程的第一位可以构成第一逻辑页面。在每个物理页面的存储器单元中被编程的第K位(K是正整数)可以构成第K逻辑页面。
行解码器块120通过多条地选择线GSL、多条字线WL、多条虚拟字线DWL、和多条串选择线SSL连接到存储器单元阵列110。行解码器块120在控制逻辑块160的控制之下进行操作。
行解码器块120可以解码通过输入和输出信道从控制器接收的地址，并且可以取决于所解码的地址控制要施加到串选择线SSL、字线WL、虚拟字线DWL、和地选择线GSL的电压。例如，在写入(编程)操作中，行解码器块120可以将编程电压施加到由地址选择的存储器块的所选择的字线并且可以将通过电压施加到所选择的存储器块的未选择的字线。
作为进一步示例，在读取操作中，行解码器块120可以将选择读取电压施加到由地址选择的存储器块的所选择的字线，并且可以将非选择读取电压施加到所选择的存储器块的未选择的字线。在擦除操作中，行解码器块120可以将擦除字线电压(例如，地电压、或具有与地电压的电平相似的电平的低电压)施加到由地址选择的存储器块的字线。
页面缓冲器块130通过多条位线BL连接到存储器单元阵列110。页面缓冲器块130通过多条数据线DL(data line，数据线)与数据输入和输出块150连接。页面缓冲器块130在控制逻辑块160的控制之下进行操作。
在编程操作期间，页面缓冲器块130可以储存要在存储器单元中编程的数据。页面缓冲器块130可以基于所储存的数据将电压施加到多条位线BL。在读取操作或验证读取操作中，页面缓冲器块130可以感测位线BL的电压并且可以储存感测的结果。
在验证读取操作之后，通过-失败检查块140可以从页面缓冲器块130接收感测结果。通过-失败检查块140可以基于所接收的感测结果确定通过或失败。
例如，在编程验证操作中，页面缓冲器块130可以从验证读取操作的结果中计数在验证读取操作中接通的导通单元(on-cell)的数量。当导通单元的数量不小于阈值时，通过-失败检查块140可以确定编程操作的失败状态。当导通单元的数量小于阈值时，通过-失败检查块140可以确定编程操作的通过状态。
例如，在擦除验证操作中，页面缓冲器块130可以从验证读取操作的结果中计数在验证读取操作中断开的关断单元(off-cell)的数量。当关断单元的数量不小于阈值时，通过-失败检查块140可以确定擦除操作的失败状态。当关断单元的数量小于阈值时，通过-失败检查块140可以确定擦除操作的通过状态。通过或失败确定的结果被提供给控制逻辑块160。
数据输入和输出块150通过多条数据线DL与页面缓冲器块130连接。数据输入和输出块150可以通过输入和输出信道将由页面缓冲器块130读取的数据输出到控制器，并且可以通过输入和输出信道将从控制器接收的数据发送到页面缓冲器块130。
控制逻辑块160可以从控制器通过控制信道接收控制信号。响应于控制信号，控制逻辑块160可以通过输入和输出信道接收命令。响应于控制信号，控制逻辑块160可以将通过输入和输出信道接收的地址路由到行解码器块120。
响应于控制信号，控制逻辑块160可以将通过输入和输出信道接收的数据路由到数据输入和输出块150。控制逻辑块160可以解码所接收的命令并且可以取决于所解码的命令控制非易失性存储器设备100。
例如，在控制逻辑块160的控制之下，可以取决于擦除命令、写入命令、或读取命令执行非易失性存储器设备100的编程、读取、或擦除操作。
控制逻辑块160可以包括擦除体电压发生器(erase body voltage generator，EBVG)170和擦除源电压发生器(erase source voltage generator，ESVG)180。擦除体电压发生器170可以生成擦除体电压EBV(erase body voltage，擦除体电压)。在擦除操作中可以将擦除体电压EBV施加到存储器单元阵列110的基底101(参考图2和图3)。
擦除源电压发生器180可以生成擦除源电压ESV(erase source voltage，擦除源电压)。在擦除操作中，擦除源电压ESV可以施加到存储器单元阵列110的公共源极线CSL(common source line，公共源极线)(参考图2)。例如，擦除源电压ESV可以施加到存储器块BLK1至BLKz的公共源极线，或者施加到从存储器块BLK1至BLKz中选择的存储器块的公共源极线。
例如，擦除源电压ESV的电平可以不同于擦除体电压EBV的电平。擦除源电压ESV的电平可以高于擦除体电压EBV的电平。
图2示出了图1的存储器块BLK1至BLKz的一个存储器块BLKa的示例的电路图。参考图2，多个单元串CS(cell string，单元串)可以沿第一方向(例如，行方向)和第二方向(例如，列方向)在基底101上布置。
多个单元串CS可以与沿第二方向延伸的第一至第四位线BL1、BL2、B13、和BL4连接。放置在相同列的单元串CS可以与相同位线连接。多个单元串CS可以包括沿垂直于基底101的第三方向(例如，高度方向)堆叠的单元晶体管。
例如，单元晶体管可以用作地选择晶体管GST(ground selection transistor，地选择晶体管)、虚拟存储器单元DMC1、DMC2、DMC3和DMC4、存储器单元MC1至MC4和MC5至MC8、和串选择晶体管SST(string selection transistor，串选择晶体管)。例如，单元晶体管可以具有相同结构。
存储器块BLKa在图2中被例示为包括与四行和四列相对应的单元串CS。然而，包括在存储器块BLKa中的单元串的数量不限于图2的示例。此外，包括在每个单元串CS中的单元晶体管的数量不限于图2的示例。
图3是示出与第三和第四位线BL3和BL4相对应的单元串CS的示例性结构的透视截面图。参考图2和图3，在基底101上提供沿第一方向延伸并且沿第二方向彼此隔开的公共源区域CSR(common source region，公共源区域)。
在实施例中，基底101可以包括P型半导体材料。公共源区域CSR可以包括N型半导体材料。可以在公共源区域CSR上提供公共源壁CSW(common source wall，公共源壁)。公共源壁CSW可以包括高导电率的材料，例如金属。
像公共源区域CSR，公共源壁CSW可以沿第一方向延伸并且可以沿第二方向彼此间隔开。公共源壁CSW可以沿第三方向延伸并且可以具有高于基底101的上表面的上表面。公共源区域CSR和公共源壁CSW可以彼此共同连接以形成公共源极线CSL。
在公共源区域CSR或公共源壁CSW之间，绝缘层112和112a沿垂直于基底101的第三方向顺序堆叠在基底101上。绝缘层112和112a可以沿第三个方向彼此间隔开。在实施例中，绝缘层112和112a可以包括氧化硅或氮化硅。
在实施例中，从绝缘层112和112a当中，与基底101接触的绝缘层112a的厚度(例如，沿第三方向的厚度)可以比剩余绝缘层112中的每一个绝缘层的厚度(例如，沿第三方向的厚度)更薄(即，更少)。
在公共源区域CSR或公共源壁CSW之间提供柱PL(pillars，柱)，柱PL沿第一方向和第二方向彼此间隔开放置并且沿第三方向穿透绝缘层112和112a。在实施例中，柱PL可以通过绝缘层112和112a与基底101接触。柱PL中的每一个柱可以包括内部材料114、沟道层115、和第一绝缘层116。
内部材料114可以包括绝缘材料或气隙。沟道层115可以包括P型半导体材料或本征半导体材料。第一绝缘层116可以包括一个或多个绝缘层(例如，不同的绝缘层)，诸如例如氧化硅层、氮化硅层、和氧化铝层。
在公共源区域CSR或公共源壁CSW之间，第二绝缘层117被提供在绝缘层112和112a的上表面和下表面、以及柱PL的暴露的外表面上。可以去除在绝缘层112和112a当中的最上面的绝缘层的上表面上提供的第二绝缘层117。
在柱PL中的每一个柱中，第一绝缘层116和第二绝缘层117可以与彼此相邻耦合以形成信息存储层。例如，第一绝缘层116和第二绝缘层117可以包括氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)或氧化物-氮化物-铝(oxide-nitride-aluminum，ONA)。第一绝缘层116和第二绝缘层117可以形成隧道绝缘层、电荷陷阱层、和阻挡绝缘层。
在公共源区域CSR或公共源壁CSW之间以及绝缘层112与112a之间，导电材料CM1至CM15(即，CM1、CM2、CM3、CM4、CM5、CM6、CM7、CM8、CM9、CM10、CM11、CM12、CM13、CM14、CM15)被提供在第二绝缘层117的暴露的外表面上。导电材料CM1至CM15可以包括金属导电材料。漏极118被提供在柱PL上。在实施例中，漏极118可以包括N型半导体材料(例如，硅)。在实施例中，漏极118可以与柱PL中的沟道层115的上表面接触。
在漏极118上提供第三和第四位线BL3和BL4，第三和第四位线BL3和BL4沿第二方向延伸并且沿第一方向彼此间隔开。第三和第四位线BL3和BL4与漏极118连接。在实施例中，漏极118以及第三和第四位线BL3和BL4可以通过接触插塞彼此连接。第三和第四位线BL3和BL4可以包括金属导电材料。
柱PL与第一和第二绝缘层116和117以及导电材料CM1至CM15一起形成单元串CS。柱PL与第一和第二绝缘层116和117以及相邻导电材料CM1至CM15一起形成单元串。
第一导电材料CM1可以与相邻绝缘层116和117以及沟道层115一起形成地选择晶体管GST。第一导电材料CM1可以沿第一方向延伸并且可以共同连接以形成地选择线GSL。由于第一导电材料CM1共同连接，地选择晶体管GST可以共同连接到地选择线GSL。
在实施例中，第一导电材料CM1可以在其处形成第一导电材料CM1的高度处，或者大于在其处形成第一导电材料CM1的高度的高度处彼此共同连接。在下文中，特定导电材料共同连接可以理解为意味着导电材料在其自身高度处或在大于其自身高度的高度处彼此共同连接。
第二导电材料CM2可以与相邻绝缘层116和117以及沟道层115一起形成第一虚拟存储器单元DMC1。第二导电材料CM2可以沿第一方向延伸并且可以共同连接以形成第一虚拟字线DWL1。由于第二导电材料CM2共同连接，第一虚拟存储器单元DMC1可以共同连接到第一虚拟字线DWL1。
如在以上描述中，第三至第六导电材料CM3、CM4、CM5和CM6可以与相邻绝缘层116和117以及沟道层115一起形成第一至第四存储器单元MC1、MC2、MC3和MC4。第三至第六导电材料CM3至CM6的第i导电材料CMi(i是从3至6的范围中的整数)可以沿第一方向延伸并且可以共同连接。
由于第i导电材料CMi共同连接，第i’存储器单元MCi’(i’是从1到4的范围中的整数)可以共同连接到第i’字线WLi’。第三至第六导电材料CM3至CM6可以分别形成第一至第四字线WL1、WL2、WL3和WL4。
如在以上描述中，第七和第八导电材料CM7和CM8可以与相邻第一和第二绝缘层116和117以及沟道层115一起形成第二和第三虚拟存储器单元DMC2和DMC3。第七和第八导电材料CM7和CM8的第j导电材料CMj(j为7或8)可以沿第一方向延伸并且可以共同连接。
由于第j导电材料CMj共同连接，第j’存储器单元MCj’(j’为2或3)可以共同连接到第j’虚拟字线DWLj’。第七和第八导电材料CM7和CM8可以分别形成第二和第三虚拟字线DWL2和DWL3。
如在以上描述中，第九至第十二导电材料CM9、CM10、CM11和CM12可以与相邻第一和第二绝缘层116和117以及沟道层115一起形成第五至第八存储器单元MC5至MC8。第九至第十二导电材料CM9至CM12的第k导电材料CMk(k是从9至12的范围中的整数)可以沿第一方向延伸并且可以共同连接。
由于第k导电材料CMk共同连接，第k’存储器单元MCk’(k’是从5到8的范围中的整数)可以共同连接到第k’字线WLK’。第九至第十二导电材料CM9至CM12可以分别形成第五至第八字线WL5、WL6、WL7和WL8。
第十三导电材料CM13可以与相邻绝缘层116和117以及沟道层115一起形成第四虚拟存储器单元DMC4。第十三导电材料CM13可以沿第一方向延伸并且可以共同连接以形成第四虚拟字线DWL4。
第十四和第十五导电材料CM14和CM15可以与相邻绝缘层116和117以及沟道层115一起形成串选择晶体管SST。第十四和第十五导电材料CM14和CM15可以分别沿第一方向延伸并且可以形成串选择线SSL。
第十四导电材料CM14可以形成与存储器单元MC1至MC8或虚拟存储器单元DMC1至DMC4相邻的下串选择晶体管。第十四导电材料CM14可以沿第一方向延伸并且可以形成与下串选择晶体管连接的第一至第四串选择线SSL1至SSL4(或下串选择线)。
第十五导电材料CM15可以形成与位线BL3或BL4相邻的上串选择晶体管。第十五导电材料CM15可以沿第一方向延伸并且可以形成与上串选择晶体管连接的第一至第四串选择线SSL1至SSL4(或上串选择线)。
在柱PL中的每一个柱中，由于沟道层115由第一至第十五导电材料CM1至CM15共享，每个单元串CS中的地选择晶体管GST、第一至第四虚拟存储器单元DMC1至DMC4、第一至第八存储器单元MC1至MC8、和串选择晶体管SST可以沿第三方向串联连接。
柱PL中的每一个柱中的沟道层115可以形成每个单元串CS中的地选择晶体管GST、第一至第四虚拟存储器单元DMC1至DMC4、第一至第八存储器单元MC1至MC8、和串选择晶体管SST的垂直主体。
由于例如在与第一至第七导电材料CM1至CM7相对应的区域中，制造诸如快闪存储器设备的非易失性存储器设备的工艺的特性，柱PL的宽度或横截面积随着距基底101的距离减小可以变得更小，或者随着距基底101的距离增大可以变得更大。同样地，在与第八至第十五导电材料CM8至CM15相对应的区域中，柱PL的宽度或横截面积随着距基底101的距离减小可以变得更小，或者随着距基底101的距离增大可以变得更大。
例如，每个柱PL的宽度或横截面积可以指在沿着平行于基底101的上表面的平面切割柱PL时看到的截面的宽度或面积。在与第七和第八导电材料CM7和CM8相对应的区域中，柱PL可以包括硅焊盘SP(silicon pad，SP)。
硅焊盘SP可以插入在与第一至第七导电材料CM1至CM7相对应的区域的沟道层115、和与第八至第十五导电材料CM8至CM15相对应的区域的沟道层115之间。硅焊盘SP可以由与沟道层115相同的材料形成。硅焊盘SP可以包括本征硅或P型硅。
例如，第一至第八存储器单元MC1至MC8可以在写入操作中取决于写入数据被编程为具有与各种编程状态相对应的阈值电压，并且可以在擦除操作中被擦除以具有与擦除状态相对应的阈值电压。
可以控制第一至第四虚拟存储器单元DMC1至DMC4以具有特定范围内的阈值电压。在第一至第八存储器单元MC1至MC8的写入操作或擦除操作期间，第一至第四虚拟存储器单元DMC1至DMC4可以被写入禁止或擦除禁止。可以执行独立的写入操作或独立的擦除操作以将第一至第四虚拟存储器单元DMC1至DMC4的阈值电压控制在特定范围内。
如在第一至第四虚拟存储器单元DMC1至DMC4中，可以控制串选择晶体管SST和地选择晶体管GST以具有特定范围内的阈值电压。
在实施例中，放置在相同高度处并且与串选择线SSL1、SSL2、SSL3、或SSL4之一相关联的存储器单元可以形成一个物理页面。一个物理页面的存储器单元可以连接到一条子字线。放置在相同高度处的物理页面的子字线可以共同连接到一条字线。
存储器块BLKa可以实施为三维(three-dimensional，3D)存储器阵列的部分。3D存储器阵列在存储器单元MC的阵列的一个或多个物理级中单片地形成，存储器单元MC具有放置在基底101以上的有源区域和与那些存储器单元MC的操作相关联的电路。与存储器单元MC的操作相关联的电路可以位于这种基底之上或之内。术语“单片”意味着阵列的每一级的层直接沉积在3D存储器阵列的每一个底层级的层上。
在本发明构思的实施例中，3D存储器阵列包括垂直单元串CS(或NAND串)，垂直单元串CS(或NAND串)垂直定向以使得至少一个存储器单元位于另一存储器单元之上。至少一个存储器单元可以包括电荷陷阱层。每个单元串可以进一步包括安置在存储器单元MC之上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元MC相同的结构并且可以与存储器单元MC一致地形成。
通过引用结合于此的以下专利文件描述了用于三维存储器阵列的合适配置，其中三维存储器阵列被配置为多个级，具有级之间共享的字线和/或位线：美国专利Nos.7,679,133；8,553,466；8,654,587；8,559,235；和美国专利公开No.2011/0233648。
以其擦除单元串CS的存储器单元MC1至MC8的速度可以由于制造非易失性存储器设备100或存储器单元阵列110的工艺特性而变化。例如，从单元串CS当中，相对于上表面居中的第一单元串可以具有第一擦除速度。从单元串CS当中，相对于上表面放置在周边的第二单元串可以具有第二擦除速度。
例如，第一单元串可以是与第二和第三位线BL2和BL3连接并且与第二和第三串选择线SSL2和SSL3连接的单元串。第二单元串可以是与第一和第四位线BL1和BL4连接并且与第一和第四串选择线SSL1和SSL4连接的单元串。
例如，第二擦除速度可以高于第一擦除速度。例如，在擦除操作中，以其从第二单元串的第一至第八存储器单元MC1至MC8电荷释放的速度可以高于以其从第一单元串的第一至第八存储器单元MC1至MC8电荷释放的速度。
在单元串的擦除速度不同的情况下，在完成擦除操作之后存储器块BLKa中的存储器单元MC1至MC8的阈值电压分布变得比当单元串的擦除速度一致时更宽。因此，在擦除操作之后对存储器单元MC1至MC8执行写入操作的情况下，擦除状态的存储器单元MC1至MC8的阈值电压与编程状态的存储器单元MC1至MC8的阈值电压之间的差异(即，读取裕度)减小。
在读取裕度减小的情况下，用于区分存储器单元MC1至MC8的擦除状态和编程状态的读取操作可能失败的概率增大。也就是说，非易失性存储器设备100的可靠性可能减小。
为了解决以上问题，根据本发明构思的实施例的非易失性存储器设备100控制单元串CS的擦除速度为相似的，不管单元串的位置如何，该位置是相对于单元串CS的上表面来确定的。例如，非易失性存储器设备100可以控制相对于基底101的上表面居中的第一单元串的擦除速度和相对于基底101的上表面放置在周边的第二单元串的擦除速度为相似的。
图4示出了根据本发明构思的实施例的非易失性存储器设备100的操作方法的流程图。在实施例中，与擦除操作相关联的非易失性存储器设备100的操作方法在图4中示出。参考图1至图4，在操作S110中，控制逻辑块160的擦除体电压发生器170将擦除体电压EBV施加到基底101。擦除体电压EBV可以是正高电压。
在操作S120中，控制逻辑块160的擦除源电压发生器180将擦除源电压ESV施加到公共源极线CSL。擦除源电压ESV可以是正高电压。擦除源电压ESV可以高于(即，大于)擦除体电压EBV。
在操作S130中，行解码器块120将擦除字线电压施加到第一至第八字线WL1至WL8。擦除字线电压可以是地电压、或者具有与地电压的电平相似的电平的正或负电压。
在操作S140中，行解码器块120浮置包括地选择线GSL和串选择线SSL的选择线、以及第一至第四虚拟字线DWL1至DWL4。在实施例中，包括地选择线GSL和串选择线SSL的选择线可以在除接地之外的某个电位处被浮置。
当执行操作S110至操作S140时，存储器块BLKa中的存储器单元MC1至MC8的阈值电压可以减小。通过施加擦除源电压ESV可以将存储器单元MC1至MC8的擦除速度控制为相似的。
在实施例中，存储器块BLKa可以被划分成两个或多个子块。例如，存储器块BLKa可以被划分成两个子块。放置在硅焊盘SP以下的第一至第四存储器单元MC1至MC4可以构成第一子块。放置在硅焊盘SP以上的第五至第八存储器单元MC5至MC8可以构成第二子块。
第一子块和第二子块可以彼此独立地被擦除。也就是说，可以针对每个子块擦除存储器单元MC1至MC8。当擦除第一子块时，行解码器块120可以将擦除字线电压施加到第一至第四字线WL1至WL4，并且可以浮置第五至第八字线WL5至WL8。
当擦除第二子块时，行解码器块120可以将擦除字线电压施加到第五至第八字线WL5至WL8，并且可以浮置第一至第四字线WL1至WL4。
图5示出了其中由擦除体电压EBV擦除与第四位线BL4连接的存储器单元的示例的图。为了降低图5的复杂性，图3中提到的参考标号和参考标记中的一些被省略。
参考图1至图3和图5，擦除体电压EBV被示出为施加到基底101。也就是说，可以将空穴(+)供应给基底101。因为基底101和沟道层115是P型，或者因为基底101是P型并且沟道层115是本征硅，所以供应到基底101的空穴(+)可以转移到沟道层115。
通过转移到沟道层115的空穴(+)可以增大沟道层115的电压。将擦除字线电压施加到与第一至第四字线WL1至WL4相对应的第三至第六导电材料CM3到CM6。由沟道层115与第三至第六导电材料CM3至CM6的电位差生成电场，并且由电场从第一至第四存储器单元MC1至MC4释放电荷。
同样地，当将擦除字线电压施加到与第五至第八字线WL5至WL8相对应的第九至第十二导电材料CM9至CM12时，可以从第五至第八字线WL5至WL8释放电荷。
图6示出了其中通过擦除体电压EBV和擦除源电压ESV擦除与第四位线BL4连接的存储器单元的示例的图。为了降低图6的复杂性，图3中提到的参考标号和参考标记中的一些被省略了。
参考图1至图3和图6，如参考图5所描述的，将擦除体电压EBV施加到基底101。不像参考图5给出的描述，擦除源电压ESV在图6中示出为通过公共源壁CSW施加到公共源区域CSR。
在图6的实施例中，公共源区域CSR是N型，并且基底101是P型。施加到公共源区域CSR的擦除源电压ESV高于施加到基底101的擦除体电压EBV。也就是说，如图6中所示的公共源区域CSR和基底101是反向偏置的。
可以通过反向偏置将公共源区域CSR扩展为扩展的公共源区域CSR_E。扩展的公共源区域CSR_E可以防止供应到基底101的空穴(+)的部分移动到沟道层115(X)。因此，以其通过空穴(+)增大沟道层115的电压的速度被减小。
在沟道层115的电压的增大速度减小的情况下，单元串CS中的存储器单元MC1至MC8的擦除速度可以减小。例如，单元串CS的擦除速度可以减小n％(n是大于“0”或小于“100”的正数)。
在擦除速度按比例减小的情况下，具有更高擦除速度的第二单元串的擦除速度的减量大于具有更慢擦除速度的第一单元串的擦除速度的减量。因此，可以将存储器块BLKa中的单元串CS的擦除速度控制为相似的，并且因此，可以提高非易失性存储器设备100的可靠性。
图7示出了其中控制逻辑块160施加擦除体电压EBV和擦除源电压ESV的第一示例的图。参考图1至图3和图7，在第一时间T1处，擦除体电压发生器170将擦除体电压EBV供应到基底101，并且擦除源电压发生器180将擦除源电压ESV供应到公共源极线CSL。
在第二时间T2处，基底电压V_SUB可以达到擦除体电压EBV的目标电平，并且公共源极线电压V_CSL可以达到擦除源电压ESV的目标电平。在第三时间T3处，擦除体电压发生器170停止擦除体电压EBV的供应，并且擦除源电压发生器180停止擦除源电压ESV的供应。
也就是说，可以同时施加擦除体电压EBV和擦除源电压ESV。可以同时停止擦除体电压EBV的供应和擦除源电压ESV的供应。
图8示出了其中控制逻辑块160施加擦除体电压EBV和擦除源电压ESV的第二示例的图。参考图1至图3和图8，在第一时间T1处，擦除体电压发生器170将擦除体电压EBV供应到基底101，并且擦除源电压发生器180将擦除源电压ESV供应到公共源极线CSL。
在第二时间T2处，基底电压V_SUB可以达到擦除体电压EBV的目标电平，并且公共源极线电压V_CSL可以达到擦除源电压ESV的目标电平。在第三时间T3处，擦除源电压发生器180停止擦除源电压ESV的供应。
在当停止擦除源电压ESV的供应的时间点处，公共源区域CSR和基底101是反向偏置的。因此，停止擦除源电压ESV的供应可以将公共源极线电压V_CSL减小到基底电压V_SUB。在第四时间T4处，擦除体电压发生器170停止擦除体电压EBV的供应。
也就是说，可以同时施加擦除体电压EBV和擦除源电压ESV。可以在停止擦除体电压EBV的供应之前停止擦除源电压ESV的供应。
图9示出了其中控制逻辑块160施加擦除体电压EBV和擦除源电压ESV的第三示例的图。参考图1至图3和图9，在第一时间T1处，擦除体电压发生器170将擦除体电压EBV供应到基底101。
在没有将擦除源电压ESV供应到公共源极线CSL的情况下，公共源区域CSR和基底101是正向偏置的。因此，公共源极线电压V_CSL可以跟随基底电压V_SUB。
在第二时间T2处，擦除源电压发生器180将擦除源电压ESV供应到公共源极线CSL。在这种实施例中，公共源极线电压V_CSL高于基底电压V_SUB。
在第三时间T3处，基底电压V_SUB可以达到擦除体电压EBV的目标电平。在第四时间T4处，公共源极线电压V_CSL可以达到擦除源电压ESV的目标电平。在第五时间T5处，擦除源电压发生器180停止擦除源电压ESV的供应，并且擦除体电压发生器170停止擦除体电压EBV的供应。
也就是说，可以在施加擦除体电压EBV之后施加擦除源电压ESV。可以同时停止擦除源电压ESV的供应和擦除体电压EBV的供应。
图10示出了其中控制逻辑块160施加擦除体电压EBV和擦除源电压ESV的第四示例的图。参考图1至图3和图10，在第一时间T1处，擦除体电压发生器170将擦除体电压EBV供应到基底101。
在没有将擦除源电压ESV供应到公共源极线CSL的情况下，公共源区域CSR和基底101是正向偏置的。因此，公共源极线电压V_CSL可以跟随基底电压V_SUB。
在第二时间T2处，擦除源电压发生器180将擦除源电压ESV供应到公共源极线CSL。在这种实施例中，公共源极线电压V_CSL高于基底电压V_SUB。
在第三时间T3处，基底电压V_SUB可以达到擦除体电压EBV的目标电平。在第四时间T4处，公共源极线电压V_CSL可以达到擦除源电压ESV的目标电平。在第五时间T5处，擦除源电压发生器180停止擦除源电压ESV的供应。
在当停止擦除源电压ESV的供应的时间点处，公共源区域CSR和基底101是反向偏置的。因此，停止擦除源电压ESV的供应可以将公共源极线电压V_CSL减小到基底电压V_SUB。在第六时间T6处，擦除体电压发生器170停止擦除体电压EBV的供应。
也就是说，可以在施加擦除体电压EBV之后施加擦除源电压ESV。可以在停止擦除体电压EBV的供应之前停止擦除源电压ESV的供应。
图11示出了其中非易失性存储器设备100执行擦除操作的示例的流程图。参考图1至图3和图11，在操作S210中，非易失性存储器设备100从控制器接收擦除命令和地址。地址可以指向存储器块BLK1至BLKz中的一个存储器块或一个存储器块的一个子块(或者是其地址)。
在操作S220中，非易失性存储器设备100对所选择的存储器块(或所选择的子块)执行擦除操作。可以根据参考图4描述的方法执行擦除操作。例如，擦除操作可以包括将擦除体电压EBV施加到基底101并且将擦除源电压ESV施加到公共源极线CSL。
可以对所选择的存储器块或所选择的子块执行操作S220。在擦除操作中，未选择的(多个)存储器块或未选择的(多个)子块中的字线可以被浮置。
在操作S230中，非易失性存储器设备100对所选择的存储器块(或所选择的子块)执行擦除验证操作。擦除验证操作包括擦除验证读取操作和通过-失败检查操作。在擦除验证读取操作中，页面缓冲器块130可以利用电源电压或具有与电源电压的电平相似的电平的正电压预充电位线BL1至BL4。
行解码器块120可以将擦除验证电压施加到连接到目标用于验证的所选择的存储器单元的字线。擦除验证电压可以是地电压、或者具有与地电压的电平相似的电平的正或负电压。可以由页面缓冲器块130感测位线BL1至BL4上预充电的电压的改变作为擦除验证读取操作的结果。可以将擦除验证读取操作的结果提供到通过-失败检查块140。
非易失性存储器设备100的通过-失败检查块140可以执行通过-失败检查操作。例如，当擦除验证读取操作的结果指示关断单元的数量不小于阈值时，通过-失败检查块140可以确定擦除操作的失败状态。当擦除验证读取操作的结果指示关断单元的数量小于阈值时，通过-失败检查块140可以确定擦除操作的通过状态。
当在操作S240中确定失败状态时(即，在操作S240中为否)，执行操作S250。在操作S250中，非易失性存储器设备100的控制逻辑块160确定擦除循环是否已经达到最大循环计数。例如，操作S220至操作S240可以构成擦除循环。控制逻辑块160可以确定执行(或重复)的擦除循环的数量是否已经达到最大循环计数。
在操作S250中确定执行(或重复)的擦除循环的数量尚未达到最大循环计数的情况下(即，在操作S250中为否)，执行操作S260。在操作S260中，控制逻辑块160调整擦除体电压EBV或擦除源电压ESV的电平或施加时间。
例如，控制逻辑块160可以在操作S260中分别控制擦除体电压发生器170和擦除源电压发生器180，使得擦除体电压EBV的电平和擦除源电压ESV的电平增大。
例如，控制逻辑块160可以在操作S260中控制擦除源电压发生器180以便调整(例如，延迟或提前)施加擦除源电压ESV时的定时和停止擦除源电压ESV的供应时的定时。在完成操作S260之后，非易失性存储器设备100再次在操作S220中执行擦除循环。
在操作S250中确定执行(或重复)的擦除循环的数量已经达到最大循环计数的情况下(即，在操作S250中为是)，执行操作S270。例如，在擦除循环已经达到最大循环计数的时间之前未确定擦除通过状态的情况下，执行操作S270。在操作S270中，控制逻辑块160可以确定擦除错误。控制逻辑块160可以向控制器报告擦除错误。
在操作S240中确定通过状态的情况下(即，在操作S240中为是)，执行操作S280。例如，在擦除循环达到最大循环计数的时间确定擦除通过状态的情况下，执行操作S280。在操作S280中，控制逻辑块160确定完成擦除操作。控制逻辑块160可以向控制器报告擦除完成。
在实施例中，非易失性存储器设备100可以确定是否供应擦除源电压ESV(激活或去激活)。当擦除源电压ESV的供应被去激活时，可以执行擦除操作而无需如参考图5所描述的施加擦除源电压ESV。
当擦除源电压ESV的供应被激活时，可以通过使用擦除源电压ESV和擦除体电压EBV来执行擦除操作，如参考图6所描述的。例如，是否供应擦除源电压ESV可以由控制器控制。
图12示出了根据本发明构思的实施例的存储器系统200的框图。例如，存储器系统200可以包括诸如例如应用服务器、客户服务器、或数据服务器的服务器。作为另一示例，存储器系统可以包括个人计算机或工作站。存储器系统200可以包括诸如例如智能手机、智能平板、或智能手表的移动设备。
参考图12，存储器系统200包括处理器210、主存储器模块220、存储级存储器模块230、根复合体240、和存储设备250。处理器210可以控制存储器系统200的组件和组件的操作。处理器210可以运行操作系统和应用并且可以通过使用操作系统和应用来处理数据。
处理器210可以包括存储器控制器211和高速缓存存储器212。存储器控制器211可以控制主存储器模块220和存储级存储器模块230。例如，存储器控制器211可以控制主存储器模块220和存储级存储器模块230遵照相同的通信标准。高速缓存存储器212可以包括高速存储器，诸如静态随机存取存储器(static random access memory，SRAM)。
主存储器模块220和存储级存储器模块230可以用作存储器系统200的主存储器。主存储器模块220和存储级存储器模块230可以遵照存储器模块(诸如例如双列直插式存储器模块(dual in-line memory module，DIMM)、寄存式DIMM(registered DIMM，RDIMM)、和负载降低的DIMM(load reduced DIMM，LRDIMM))的标准与存储器控制器211通信。
主存储器模块220可以包括随机存取存储器，诸如动态随机存取存储器(dynamicrandom access memory，DRAM)。随机存取存储器可以由存储器控制器211直接访问。主存储器模块220可以将随机存取存储器提供为存储器控制器211的存储空间。
存储级存储器模块230可以包括模块控制器231、随机存取存储器232、和非易失性存储器设备233。模块控制器231可以响应于存储器控制器211的请求控制随机存取存储器232和非易失性存储器设备233。
例如，存储级存储器模块230可以将非易失性存储器设备233提供为存储器控制器211的存储空间。存储级存储器模块230可以使用随机存取存储器232作为与非易失性存储器设备233相关联的高速缓存存储器。随机存取存储器232可以由存储器控制器211直接访问。
模块控制器231可以将从存储器控制器211请求的数据当中、从随机存取存储器232中缺失的数据从非易失性存储器设备233备份到随机存取存储器232。模块控制器231可以将储存在随机存取存储器232中的数据刷新到非易失性存储器设备233。
根复合体240可以提供信道，处理器210通过信道访问各种外围设备。例如，存储设备250可以连接到根复合体240。存储设备250可以例如包括硬盘驱动器、光盘驱动器、固态驱动器等。
例如，存储设备250可以包括存储控制器251和非易失性存储器设备252。存储控制器251可以取决于通过根复合体240从处理器210发送的请求来访问非易失性存储器设备252。
例如，存储控制器(即，控制器)251可以向非易失性存储器设备252发出写入命令、读取命令、或擦除命令。通过使用写入命令，存储控制器251可以在非易失性存储器设备252中写入通过根复合体240从主存储器模块220或存储级存储器模块230发送的数据。
通过使用读取命令，存储控制器251可以读取储存在非易失性存储器设备252中的数据。存储控制器251可以通过根复合体240将读取的数据发送到主存储器模块220或存储级存储器模块230。
在实施例中，非易失性存储器设备233或非易失性存储器设备252可以包括根据本发明构思的实施例的非易失性存储器设备100(参考图1)。在擦除操作期间，非易失性存储器设备233或非易失性存储器设备252可以被配置为将擦除体电压EBV施加到基底101(参考图2和图3)并且将擦除源电压ESV施加到公共源极线CSL。
通过将擦除源电压ESV施加到公共源极线CSL，可以将非易失性存储器设备233或非易失性存储器设备252中的单元串CS的擦除速度控制为相似的。因此，可以提高非易失性存储器设备233或非易失性存储器设备252、包括非易失性存储器设备233的存储级存储器模块230、包括非易失性存储器设备252的存储设备250、和包括非易失性存储器设备233或非易失性存储器设备252的存储器系统200的可靠性。
在实施例中，模块控制器(即，控制器)231可以控制是否在非易失性存储器设备233的擦除操作期间供应擦除源电压ESV。例如，在特定存储器块中，随着编程/擦除周期的数量增大，特定存储器块的擦除速度可以增大。
例如，当与所选择的存储器块相关联的编程/擦除周期的数量小于阈值时，模块控制器231可以去激活擦除源电压ESV的施加。当与所选择的存储器块相关联的编程/擦除周期的数量不小于阈值时，模块控制器231可以激活擦除源电压ESV的施加。
如在以上描述中，存储控制器251可以控制是否在非易失性存储器设备252的擦除操作期间供应擦除源电压ESV。例如，当与所选择的存储器块相关联的编程/擦除周期的数量小于阈值时，存储控制器251可以去激活擦除源电压ESV的施加。当与所选择的存储器块相关联的编程/擦除周期的数量不小于阈值时，存储控制器251可以激活擦除源电压ESV的施加。
在上述实施例中，通过使用术语“块”来指代根据本发明构思的实施例的组件。“块”可以用各种硬件设备(诸如集成电路、专用IC(application specific IC，ASCI)、现场可编程门阵列(field programmable gate array，FPGA)、和复杂可编程逻辑设备(complexprogrammable logic device，CPLD))、软件(诸如固件和硬件设备中驱动的应用)、或硬件设备和软件的组合来实施。而且，“块”可以包括用半导体设备实施的电路或知识产权(intellectual property，IP)。
根据本发明构思，在非易失性存储器设备中，在擦除操作期间将高于施加到基底的电压的电压施加到公共源极线。因此，单元串的擦除速度减小。特别地，高于任何其它单元串的擦除速度的单元串的擦除速度，比其它单元串的擦除速度更大地减小。这样，可以使单元串的擦除速度相等，并且所擦除的存储器单元的阈值电压的分布变得更窄，提高了非易失性存储器设备的可靠性。
虽然已经参考本发明构思的示例性实施例描述了本发明构思，但是对于本领域普通技术人员显而易见的是，在不脱离本发明构思的精神和范围的情况下，可以对其做出各种改变和修改，如在以下权利要求中所阐述的。

Claims (20)

1.一种非易失性存储器设备，包括：
存储器单元阵列，其包括存储器块，其中，存储器块中的每一个存储器块包括单元串，每个单元串包括在垂直于基底的方向上堆叠的地选择晶体管、存储器单元和串选择晶体管；
擦除体电压发生器，被配置为在擦除操作期间将擦除体电压施加到基底；和
擦除源电压发生器，被配置为在擦除操作期间将擦除源电压施加到与单元串的地选择晶体管连接的公共源极线。
2.如权利要求1所述的非易失性存储器设备，其中，擦除源电压大于擦除体电压。
3.如权利要求1所述的非易失性存储器设备，其中，基底包括在基底的与地选择晶体管相邻的区域中的公共源区域，公共源区域的导电率不同于基底的导电率，并且公共源极线包括公共源区域。
4.如权利要求1所述的非易失性存储器设备，其中，擦除源电压发生器被配置为在擦除体电压发生器开始将擦除体电压施加到基底的同时开始将擦除源电压施加到公共源极线。
5.如权利要求1所述的非易失性存储器设备，其中，擦除源电压发生器被配置为在擦除体电压发生器停止将擦除体电压施加到基底的同时停止将擦除源电压施加到公共源极线。
6.如权利要求1所述的非易失性存储器设备，其中，擦除源电压发生器被配置为在擦除体电压发生器开始将擦除体电压施加到基底之后开始将擦除源电压施加到公共源极线。
7.如权利要求1所述的非易失性存储器设备，其中，擦除源电压发生器被配置为在擦除体电压发生器将擦除体电压施加到基底的同时停止将擦除源电压施加到公共源极线。
8.如权利要求1所述的非易失性存储器设备，其中，擦除操作包括擦除循环，擦除循环中的每一个擦除循环包括执行擦除和执行擦除验证，并且擦除体电压发生器和擦除源电压发生器被配置为在擦除期间分别施加擦除体电压和擦除源电压。
9.如权利要求8所述的非易失性存储器设备，其中，当在擦除验证期间未确定通过状态时，擦除操作前进到擦除循环当中的下一擦除循环。
10.如权利要求9所述的非易失性存储器设备，其中，在下一擦除循环中调整擦除体电压和擦除源电压中的至少一个的电平。
11.如权利要求10所述的非易失性存储器设备，其中，在下一擦除循环中擦除体电压的电平和擦除源电压的电平增大。
12.如权利要求9所述的非易失性存储器设备，其中，在下一擦除循环中调整擦除体电压和擦除源电压中的至少一个的施加时间。
13.如权利要求9所述的非易失性存储器设备，其中，擦除源电压发生器被配置为调整在下一擦除循环中施加擦除源电压的定时。
14.如权利要求9所述的非易失性存储器设备，其中，擦除源电压发生器被配置为调整在下一擦除循环中停止施加擦除源电压的定时。
15.一种非易失性存储器设备，包括：
存储器单元阵列，其包括存储器块，其中存储器块中的每一个存储器块包括单元串，每个单元串包括在垂直于基底的方向上堆叠的地选择晶体管、存储器单元和串选择晶体管；和
擦除体电压发生器，被配置为在擦除操作期间将擦除体电压施加到基底，
其中，基底包括在基底的与单元串的地选择晶体管相邻的区域中的公共源区域，公共源区域的导电率不同于基底的导电率；并且
公共源区域被配置为当将擦除体电压施加到基底时扩展。
16.如权利要求15所述的非易失性存储器设备，进一步包括：
擦除源电压发生器，被配置为将高于擦除体电压的擦除源电压施加到公共源区域以扩展公共源区域。
17.如权利要求15所述的非易失性存储器设备，其中，将公共源区域扩展到其中地选择晶体管的沟道和基底彼此接触的区域。
18.一种存储器系统，包括：
控制器，被配置为发出擦除命令；和
非易失性存储器设备，被配置为基于擦除命令执行擦除操作，
其中，非易失性存储器设备包括
存储器单元阵列，其包括存储器块，存储器块中的每一个存储器块包括多个单元串，每个单元串包括在垂直于基底的方向上堆叠的地选择晶体管、存储器单元和串选择晶体管，
擦除体电压发生器，被配置为在擦除操作期间将擦除体电压施加到基底，和
擦除源电压发生器，被配置为在擦除操作期间将擦除源电压施加到与单元串的地选择晶体管连接的公共源极线。
19.如权利要求18所述的存储器系统，其中，控制器被配置为基于外部主机设备的请求控制非易失性存储器设备，并且
其中，控制器和非易失性存储器设备构成固态驱动器。
20.如权利要求18所述的存储器系统，进一步包括：
随机存取存储器，基于外部主机设备的请求或在控制器的控制之下而被访问，
其中，控制器、非易失性存储器设备和随机存取存储器构成存储级存储器模块。
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