CN112053720A - 3d非易失性存储器的子区块大小缩减 - Google Patents

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Abstract

本发明题为“3D非易失性存储器的子区块大小缩减”。本公开描述了使用掩埋源极线减小三维非易失性存储器的物理存储器块内的子区块的大小的系统和方法。物理存储器块可以使用双掩埋源极线来制造，使得物理存储器块内的子区块可以在水平字线方向和竖直NAND串方向上被单独选择。物理存储器块可以包括多个子区块，这些子区块是可单独选择的，并且共享位线和/或源极侧选择栅极线。可单独选择的多个子区块可对应于同一NAND串的不同部分，其中多个子区块的第一子区块连接到NAND串的漏极侧选择栅极，并且多个子区块的第二子区块连接到NAND串的源极侧选择栅极。

Description

3D非易失性存储器的子区块大小缩减
背景技术
半导体存储器广泛用于各种电子设备，例如蜂窝电话、数码相机、个人数字助理、医疗电子设备、移动计算设备和非移动计算设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存(例如，NAND型闪存和NOR型闪存)和电可擦除可编程只读存储器(EEPROM)。
闪存和EEPROM通常都使用浮栅晶体管。对于每个浮栅晶体管，浮栅位于浮栅晶体管的沟道区上方并与之绝缘。沟道区位于浮栅晶体管的源极区和漏极区之间。控制栅位于浮栅上方并与浮栅绝缘。浮栅晶体管的阈值电压可以通过设置存储在浮栅上的电荷量来控制。浮栅上的电荷量通常使用福勒-诺德海姆(F-N)隧穿或热电子注入来控制。调节阈值电压的能力允许浮栅晶体管能够充当非易失性存储元件或存储器单元。在一些情况下，通过编程和读取多个阈值电压或阈值电压范围，可以提供每个存储器单元(即，多电平或多态存储器单元)一个以上的数据位。
NAND闪存结构通常将多个存储器单元晶体管(例如，浮栅晶体管或电荷俘获晶体管)与两个选择栅极(例如，漏极侧选择栅极和源极侧选择栅极)串联布置并位于两个选择栅极之间。串联的存储器单元晶体管和选择栅极可以被称为NAND串。近年来，为了降低每位的成本，NAND闪存已经被缩小尺寸。然而，随着工艺几何尺寸的缩小，出现了许多设计和工艺挑战。这些挑战包括晶体管特性的可变性随工艺、电压以及温度的变化而增加。
附图说明
图1A-1F描绘了存储器系统的各种实施方案。
图2描绘了单片三维存储器阵列的一部分的一个实施方案。
图3描绘了单片三维存储器阵列的一部分的另一个实施方案。
图4描绘了包括非易失性存储材料的竖直条的单片三维存储器阵列的一部分的一个实施方案。
图5描绘了使用图4中所示的竖直取向的选择设备的存储器结构的截面图。
图6A描绘了NAND串的一个实施方案。
图6B使用对应的电路图描绘了图6A的NAND串的一个实施方案。
图6C描绘了包括多个NAND串的存储器块的一个实施方案。
图6D描绘了每单元存储三位数据的存储器单元的可能阈值电压分布(或数据状态)的一个实施方案。
图7A描绘了四个NAND串的一个实施方案。
图7B描绘了包括四组NAND串的NAND结构的一个实施方案。
图7C描绘了包括四个子区块SB0-SB3的物理存储器块的一个实施方案。
图7D描绘了在子区块SB0的擦除操作期间图7C的物理存储器块的一个实施方案。
图7E描绘了在子区块SB0的编程操作期间图7C的物理存储器块的一个实施方案。
图7F描绘了包括四个子区块SB0-SB3的物理存储器块的一个实施方案。
图7G描绘了在子区块SB2的擦除操作期间图7F的物理存储器块的一个实施方案。
图7H描绘了在子区块SB2的编程操作期间图7F的物理存储器块的一个实施方案。
图7I-7J描绘了包括四个子区块SB0-SB3的物理存储器块的各种实施方案。
图8A是描述用于擦除物理存储器块的子区块内的存储器单元晶体管的过程的一个实施方案的流程图。
图8B是描述用于擦除物理存储器块的子区块内的存储器单元晶体管的过程的另一实施方案的流程图。
具体实施方式
描述了用于减小三维非易失性存储器的物理存储器块内的子区块的大小的技术。物理存储器块可以使用双掩埋源极线来制造，使得物理存储器块内的子区块可以在水平方向(例如，字线方向)和竖直方向(例如，NAND串方向)上被单独选择或未选择。物理存储器块可以包括多个子区块，这些子区块是可单独选择的，并且共享位线和/或源极侧选择栅极线。物理存储器块可以包括多个可单独选择的子区块，这些子区块包括同一NAND串的不同部分，其中多个子区块中的第一子区块连接到NAND串的漏极侧选择栅极，并且多个子区块中的第二子区块连接到NAND串的源极侧选择栅极。在一个示例中，物理存储器块可以包括四个子区块，其中四个子区块中的两个子区块在物理存储器块中竖直布置(例如，两个子区块中的第一子区块物理地形成在两个子区块中的第二子区块之上)，并且其中NAND串的第一部分对应于两个子区块中的第一子区块，并且NAND串的第二部分对应于两个子区块中的第二子区块。
在另一示例中，物理存储器块可以包括可单独选择的四个子区块，其中四个子区块中的两个子区块在物理存储器块内水平布置，并且其中源极侧选择线连接到延伸穿过两个子区块中的第一子区块的第一NAND串的第一源极侧选择栅极晶体管，并且源极侧选择线连接到延伸穿过两个子区块中的第二子区块的第二NAND串的第二源极侧选择栅极晶体管。在这种情况下，形成在两个子区块上方的位线可以连接到第一NAND串的第一漏极侧选择栅极晶体管和第二NAND串的第二漏极侧选择栅极。第一源极侧选择栅极晶体管可以邻接或连接到第一掩埋源极线，并且第二源极侧选择栅极晶体管可以邻接或连接到与第一掩埋源极线电隔离的第二掩埋源极线。在一个示例中，由于在切断公共源极线连接的物理存储器块的制造期间的蚀刻步骤，第一掩埋源极线可以与第二掩埋源极线电隔离。第一掩埋源极线可以通过二氧化硅层或电绝缘层与第二掩埋源极线电隔离。
在一些实施方案中，每个物理存储器块可以形成两条掩埋源极线，并且连接到物理存储器块内的两个子区块。两条掩埋源极线可以允许物理存储器块内的各个子区块沿着水平字线方向和/或竖直NAND串方向被单独选择或未选择。在一个示例中，三维存储器结构可以包括物理块，该物理块具有形成物理块的第一子区块的源极线连接的第一掩埋源极线和形成物理块的第二子区块的源极线连接的第二掩埋源极线。第一掩埋源极线和第二掩埋源极线可以被独立偏置。例如，可以在擦除操作期间将第一掩埋源极线设置为擦除电压(例如，22V)，而在擦除操作期间将第二掩埋源极线设置为VSS或0V。
增加竖直NAND串的串长度或增加每个物理存储器块的字线层数的一个技术问题是，物理存储器块的总大小也将增加(例如，从9MB到36MB)。较大的存储器块大小可能会导致垃圾收集不方便，并由于坏块数量的增加而降低存储器块效率。每个物理存储器块使用双掩埋源极线的一个技术优点是，物理存储器块内的较小子区块可以被单独选择和未选择，从而提高区块效率和促进垃圾收集。
在一些实施方案中，在物理存储器块的子区块的擦除操作期间，根据物理存储器块的偏置条件，可以从掩埋源极层注入空穴或者从位线注入空穴。在一些实施方案中，物理存储器块内的两个可单独选择的子区块可以共享NAND串，并且可以对NAND串执行双面擦除操作，其中用于从NAND串的源极侧擦除第二组存储器单元晶体管的源极侧擦除操作从掩埋源极线注入空穴，并且用于从NAND串的漏极侧擦除第一组存储器单元晶体管的漏极侧擦除操作使用栅致漏极泄漏(GIDL)。
在一些实施方案中，物理存储器块可以包括一个或多个存储器块层。一个或多个虚设字线可以布置在物理存储器块内，以在存储器操作期间(例如，在编程或擦除操作期间)隔离或连接存储器块层。或者，一个或多个层选择栅极晶体管也可用于在存储器操作期间隔离或连接存储器块层。在这种情况下，延伸穿过物理存储器块内的一个或多个存储器块层的NAND串可以包括位于NAND串的不同部分之间的一个或多个层选择栅极晶体管。在一个示例中，NAND串可以延伸通过两个存储器串层(例如，对应于两个可单独选择的子区块的两个子串)，这两个存储器串层可以通过一个或多个层选择栅极晶体管电连接在一起或电隔离。第一存储器串层可以包括第一组存储器单元晶体管(例如，浮栅或电荷俘获晶体管)，其可以被编程为存储第一组数据，并且第二存储器串层可以包括第二组存储器单元晶体管，其被布置在第一组晶体管之上并且可以被编程为存储第二组数据。在第一组存储器单元晶体管和第二组存储器单元晶体管之间，可以包括与第一组存储器单元晶体管和第二组存储器单元晶体管串联的层选择栅极晶体管和/或一个或多个虚设字线。层选择栅极晶体管可以包括可编程晶体管(例如，浮栅晶体管或电荷俘获晶体管)或不可编程晶体管(例如，NMOS晶体管、PMOS晶体管或没有电荷俘获层来修改晶体管的晶体管阈值电压的晶体管)。
在一个实施方案中，非易失性存储系统可以包括一个或多个二维非易失性存储器单元阵列。二维存储器阵列内的存储器单元可以形成单层存储器单元，并且可以通过控制线(例如，字线和位线)在X和Y方向上选择。在另一个实施方案中，非易失性存储系统可以包括一个或多个单片三维存储器阵列，其中两层或更多层存储器单元可以形成在没有任何中间衬底的单个衬底之上。在一些情况下，三维存储器阵列可以包括一个或多个竖直列的存储器单元，这些存储器单元位于衬底上方并与衬底正交，或者基本上与衬底正交(例如，在与衬底正交的法向量的2-5度范围内)。在一个示例中，非易失性存储系统可以包括具有竖直位线或与半导体衬底正交布置的位线的存储器阵列。衬底可以包括硅衬底。存储器阵列可以包括各种存储器结构，包括平面NAND结构、竖直NAND结构、位成本可缩放(BiCS)NAND结构、3D NAND结构或3D ReRAM结构。
在一些实施方案中，非易失性存储系统可以包括非易失性存储器，该非易失性存储器在存储器单元阵列的一个或多个物理级中单片形成，该存储器单元具有设置在硅衬底上方的有源区。非易失性存储系统还可以包括与存储器单元的操作相关联的电路(例如，解码器、状态机、页寄存器或用于控制存储器单元的读取和/或编程的控制电路)。与存储器单元的操作相关联的电路可以位于衬底上方或者位于衬底内。
在一些实施方案中，非易失性存储系统可以包括单片三维存储器阵列。单片三维存储器阵列可以包括一级或多级存储器单元。一级或多级存储器单元的第一级内的每个存储器单元可以包括位于衬底(例如，单晶衬底或晶体硅衬底)上方的有源区。在一个示例中，有源区可以包括半导体结(例如，P-N结)。有源区可以包括晶体管的源极或漏极区的一部分。在另一个示例中，有源区可以包括晶体管的沟道区。
图1A描绘了存储器系统101和主机106的一个实施方案。存储器系统101可以包括与主机(例如，移动计算设备或服务器)交接的非易失性存储系统。在一些情况下，存储器系统101可以嵌入主机106中。作为示例，存储器系统101可以包括存储卡、固态驱动器(SSD)，诸如高密度MLC SSD(例如，2位/单元或3位/单元)或高性能SLC SSD，或者混合HDD/SSD驱动器。如所描绘的，存储器系统101包括存储器芯片控制器105和存储器芯片102。存储器芯片102可以包括易失性存储器和/或非易失性存储器。尽管描绘了单个存储器芯片，但是存储器系统101可以包括一个以上的存储器芯片(例如，四个或八个存储器芯片)。存储器芯片控制器105可以从主机106接收数据和命令，并向主机106提供存储器芯片数据。存储器芯片控制器105可以包括一个或多个状态机、页寄存器、静态随机存取存储器(SRAM)和用于控制存储器芯片102的操作的控制电路。一个或多个状态机、页寄存器、SRAM和用于控制存储器芯片操作的控制电路可以被称为管理或控制电路。管理或控制电路可以促进一个或多个存储器阵列操作，包括形成、擦除、编程或读取操作。
在一些实施方案中，用于促进一个或多个存储器阵列操作的管理或控制电路(或管理或控制电路的一部分)可以集成在存储器芯片102内。存储器芯片控制器105和存储器芯片102可以布置在单个集成电路上或者布置在单个管芯上。在其他实施方案中，存储器芯片控制器105和存储器芯片102可以布置在不同的集成电路上。在一些情况下，存储器芯片控制器105和存储器芯片102可以集成在系统板、逻辑板或印刷电路板上。
存储器芯片102包括存储器核心控制电路104和存储器核心103。存储器核心控制电路104可包括逻辑，其用于控制存储器核心103内的存储器块(或阵列)的选择、控制用于将特定存储器阵列偏置到读取或写入状态的电压参考的生成、以及生成行和列地址。存储器核心103可以包括一个或多个二维存储器单元阵列或者一个或多个三维存储器单元阵列。在一个实施方案中，存储器核心控制电路104和存储器核心103可以布置在单个集成电路上。在其他实施方案中，存储器核心控制电路104(或存储器核心控制电路的一部分)和存储器核心103可以布置在不同的集成电路上。
参考图1A，当主机106向存储器芯片控制器105发送指令，指示其想要从存储器系统101读取数据或将数据写入存储器系统101时，可以发起存储器操作。在写入(或编程)操作的情况下，主机106可以向存储器芯片控制器105发送写入命令和要写入的数据。要写入的数据可以由存储器芯片控制器105缓冲，并且可以对应于要写入的数据生成纠错码(ECC)数据。让在传输或存储期间发生的数据错误能够被检测和/或校正的ECC数据可以被写入存储器核心103或存储在存储器芯片控制器105内的非易失性存储器中。在一个实施方案中，由存储器芯片控制器105内的电路生成ECC数据并校正数据错误。
参考图1A，存储器芯片102的操作可以由存储器芯片控制器105控制。在一个示例中，在向存储器芯片102发出写操作之前，存储器芯片控制器105可以检查状态寄存器，以确保存储器芯片102能够接受要写入的数据。在另一示例中，在向存储器芯片102发出读取操作之前，存储器芯片控制器105可以预读取与要读取的数据相关联的开销信息。开销信息可以包括与要读取的数据相关联的ECC数据或者指向存储器芯片102内的新存储位置的重定向指针，在该新存储位置中读取所请求的数据。一旦存储器芯片控制器105发起读取或写入操作，存储器核心控制电路104可为存储器核心103内的字线和位线产生适当的偏置电压，并产生适当的存储器块、行和列地址。
在一些实施方案中，一个或多个管理或控制电路可用于控制存储器核心103内的存储器阵列的操作。一个或多个管理或控制电路可以向存储器阵列提供控制信号，以便对存储器阵列执行读取操作和/或写入操作。在一个示例中，一个或多个管理或控制电路可以包括控制电路、状态机、解码器、读出放大器、读/写电路和/或控制器中的任何一个或其组合。一个或多个管理电路可以执行或促进一个或多个存储器阵列操作，包括擦除、编程或读取操作。在一个示例中，一个或多个管理电路可以包括片上存储器控制器，用于确定行和列地址、字线和位线地址、存储器阵列使能信号和数据锁存信号。
图1B描绘了存储器核心控制电路104的一个实施方案。如所描绘的，存储器核心控制电路104包括地址解码器170、用于选定控制线的电压发生器172和用于未选控制线的电压发生器174。控制线可以包括字线、位线或字线和位线的组合。选定控制线可以包括用于将存储器单元置于选定状态的选定字线或选定位线。未选控制线可以包括用于将存储器单元置于未选状态的未选字线或未选位线。用于选定控制线的电压发生器172(或电压调节器)可以包括用于产生选定控制线电压的一个或多个电压发生器。用于未选控制线的电压发生器174可以包括用于产生未选控制线电压的一个或多个电压发生器。地址解码器170可以生成存储器块地址以及特定存储器块的行地址和列地址。
图1C-1F描绘了存储器核心组织的一个实施方案，其包括具有多个存储器隔间的存储器核心，并且每个存储器隔间具有多个存储器块。尽管公开了一种存储器核心组织，其中存储器隔间包括存储器块，并且存储器块包括一组存储器单元，但是其他组织或分组也可以与本文描述的技术一起使用。
图1C描绘了图1A中的存储器核心103的一个实施方案。如所描绘的，存储器核心103包括存储器隔间330和存储器隔间331。在一些实施方案中，对于不同的实施方式，每个存储器核心的存储器隔间的数量可以不同。例如，存储器核心可以仅包括单个存储器隔间或多个存储器隔间(例如，16个存储器隔间或256个存储器隔间)。
图1D描绘了图1C中的存储器隔间330的一个实施方案。如所描绘的，存储器隔间330包括存储器块310-312和读/写电路306。在一些实施方案中，对于不同的实施方式，每个存储器隔间的存储器块的数量可以不同。例如，存储器隔间可以包括一个或多个存储器块(例如，每个存储器隔间有32个存储器块)。读/写电路306包括用于读取和写入存储器块310-312内的存储器单元的电路。如所描绘的，读/写电路306可以在存储器隔间内的多个存储器块之间共享。这让芯片面积能够缩减，因为单组读/写电路306可以用于支持多个存储器块。然而，在一些实施方案中，在特定时间只有单个存储器块可以电耦合到读/写电路306，以避免信号冲突。
在一些实施方案中，读/写电路306可用于将一页或多页数据写入存储器块310-312(或写入存储器块的子集)。存储器块310-312内的存储器单元可以允许页面的直接重写(即，表示页面或页面的一部分的数据可以被写入存储器块310-312，而不需要在写入数据之前对存储器单元执行擦除或重置操作)。在一个示例中，图1A中的存储器系统101可以接收写入命令，该写入命令包括目标地址和要写入目标地址的一组数据。存储器系统101可以执行写前读取(RBW)操作，以在执行将该组数据写入目标地址的写入操作之前读取当前存储在目标地址的数据。存储器系统101然后可以确定特定的存储器单元是可以保持在其当前状态(即，存储器单元已经处于正确状态)、需要被设置为“0”状态、还是需要被重置为“1”状态。之后，存储器系统101可将存储器单元的第一子集写为“0”状态，并且接着将存储器单元的第二子集写为“1”状态。可以跳过已经处于正确状态的存储器单元，从而提高编程速度并降低施加到未选存储器单元的累积电压应力。通过在第一极性(例如+1.5V)的特定存储器单元上施加第一电压差，可以将特定存储器单元设置为“1”状态。通过在与第一极性相反的第二极性(例如-1.5V)的特定存储器单元上施加第二电压差，特定存储器单元可以被重置为“0”状态。
在一些情况下，读/写电路306可以用于将特定存储器单元编程为处于三个或更多数据/电阻状态之一(即，特定存储器单元可以包括多电平存储器单元)。在一个示例中，读/写电路306可以在特定存储器单元上施加第一电压差(例如，2V)，以将特定存储器单元编程为三个或更多数据/电阻状态中的第一状态，或者在特定存储器单元上施加小于第一电压差的第二电压差(例如，1V)，以将特定存储器单元编程为三个或更多数据/电阻状态中的第二状态。在特定存储器单元上施加较小的电压差可能导致特定存储器单元以比施加较大电压差时更慢的速率被部分编程或编程。在另一示例中，读/写电路306可以在第一时间段(例如，150ns)内在特定存储器单元上施加第一电压差，以将特定存储器单元编程为三个或更多数据/电阻状态中的第一状态，或者在小于第一时间段的第二时间段(例如，50ns)内在特定存储器单元上施加第一电压差。跟随有存储器单元验证阶段的一个或多个编程脉冲可用于将特定存储器单元编程为处于正确状态。
图1E描绘了图1D中的存储器块310的一个实施方案。如所描绘的，存储器块310包括存储器阵列301、行解码器304和列解码器302。存储器阵列301可以包括具有连续字线和位线的连续存储器单元组。存储器阵列301可以包括一层或多层存储器单元。存储器阵列310可以包括二维存储器阵列或三维存储器阵列。行解码器304解码行地址，并在适当时(例如，当读取或写入存储器阵列301中的存储器单元时)选择存储器阵列301中的特定字线。列解码器302解码列地址，并在存储器阵列301中选择出特定的一组位线以电耦合至读/写电路，诸如图1D中的读/写电路306。在一个实施方案中，每个存储器层的字线数量是4K，每个存储器层的位线的数量是1K，并且存储器层的数量是4，提供了包含16M个存储器单元的存储器阵列301。
图1F描绘了存储器隔间332的一个实施方案。存储器隔间332是图1D中的存储器隔间330的替代实施方式的一个示例。在一些实施方案中，行解码器、列解码器和读/写电路可以在存储器阵列之间分离或共享。如所描绘的，行解码器349在存储器阵列352和354之间共享，因为行解码器349控制存储器阵列352和354二者中的字线(即，由行解码器349驱动的字线是共享的)。行解码器348和349可以是分离的，使得存储器阵列352中的偶数字线由行解码器348驱动，并且存储器阵列352中的奇数字线由行解码器349驱动。列解码器344和346可以是分离的，使得存储器阵列352中的偶数位线由列解码器346控制，并且存储器阵列352中的奇数位线由列解码器344驱动。由列解码器344控制的选定位线可以电耦合到读/写电路340。由列解码器346控制的选定位线可以电耦合到读/写电路342。当列解码器被分离时将读/写电路分离成读/写电路340和342可以允许存储器隔间实现更有效的布局。
在一个实施方案中，存储器阵列352和354可以包括定向在与支撑衬底水平的水平面中的存储器层。在另一个实施方案中，存储器阵列352和354可以包括定向在相对于支撑衬底竖直的竖直平面中的存储器层(即，竖直平面垂直于支撑衬底)。在这种情况下，存储器阵列的位线可以包括竖直位线。
图2描绘了单片三维存储器阵列201的一部分的一个实施方案，其包括位于第一存储器层218之上的第二存储器层220。存储器阵列201是图1E中存储器阵列301的实施方式的一个示例。位线206和210沿第一方向排列，并且字线208沿垂直于第一方向的第二方向排列。如所描绘的，第一存储器层218的上部导体可以用作位于第一存储器层之上的第二存储器层220的下部导体。在具有存储器单元的附加层的存储器阵列中，将存在位线和字线的对应附加层。
如图2所描绘的，存储器阵列201包括多个存储器单元200。存储器单元200可以包括可重写存储器单元。存储器单元200可以包括非易失性存储器单元或易失性存储器单元。相对于第一存储器层218，存储器单元200的第一部分位于位线206和字线208之间并连接到位线206和字线208。相对于第二存储器层220，存储器单元200的第二部分位于位线210和字线208之间并连接到位线210和字线208。在一个实施方案中，每个存储器单元包括操纵元件(例如，二极管)和存储器元件(即，状态改变元件)。在一个示例中，第一存储器层218的二极管可以是如箭头A1所示的向上指向的二极管(例如，p区域在二极管的底部)，而第二存储器层220的二极管可以是如箭头A2所示的向下指向的二极管(例如，n区域在二极管的底部)，反之亦然。在另一个实施方案中，每个存储器单元包括状态改变元件，但不包括操纵元件。存储器单元中没有二极管(或其他操纵元件)可以降低与制造存储器阵列相关的工艺复杂性和成本。
在一个实施方案中，图2的存储器单元200可以包括具有可逆电阻切换元件的可重写非易失性存储器单元。可逆电阻切换元件可以包括具有可以在两种或更多状态之间可逆切换的电阻率的可逆电阻率切换材料。在一个实施方案中，可逆电阻切换材料可以包括金属氧化物(例如，二元金属氧化物)。金属氧化物可以包括氧化镍或氧化铪。在另一个实施方案中，可逆电阻切换材料可以包括相变材料。相变材料可以包括硫属化物材料。在某些情况下，可重写非易失性存储器单元可以包括电阻式RAM(ReRAM)设备。
图3描绘了单片三维存储器阵列416的一部分的一个实施方案，其包括位于第二存储器层410下方的第一存储器层412。存储器阵列416是图1E中存储器阵列301的实施方式的一个示例。如所描绘的，局部位线LBL11-LBL33沿第一方向(即，竖直方向)布置，并且字线WL10-WL23沿与第一方向垂直的第二方向布置。单片三维存储器阵列中的竖直位线的该布置是竖直位线存储器阵列的一个实施方案。如所描绘的，设置在每个局部位线与每个字线的交点之间的是特定存储器单元(例如，存储器单元M111设置在局部位线LBL11与字线WL10之间)。在一个示例中，特定存储器单元可包括浮栅设备或电荷俘获设备(例如，使用氮化硅材料)。在另一个示例中，特定存储器单元可以包括可逆电阻切换材料、金属氧化物、相变材料或ReRAM材料。全局位线GBL1-GBL3沿与第一方向和第二方向两者垂直的第三方向布置。一组位线选择设备(例如，Q11-Q31)可用于选择一组局部位线(例如，LBL11-LBL31)。如所描绘的，位线选择设备Q11-Q31用于选择局部位线LBL11-LBL31并且使用行选择线SG1将局部位线LBL11-LBL31连接到全局位线GBL1-GBL3。类似地，位线选择设备Q12-Q32用于使用行选择线SG2将局部位线LBL12-LBL32选择性地连接到全局位线GBL1-GBL3，并且位线选择设备Q13-Q33用于使用行选择线SG3将局部位线LBL13-LBL33选择性地连接到全局位线GBL1-GBL3。
参考图3，由于每个局部位线仅使用单个位线选择设备，因此只有特定全局位线的电压可以施加到对应的局部位线。因此，当第一组局部位线(例如，LBL11-LBL31)偏置到全局位线GBL1-GBL3时，其他局部位线(例如，LBL12-LBL32和LBL13-LBL33)也必须被驱动到相同的全局位线GBL1-GBL3或被浮置。在一个实施方案中，在存储器操作期间，通过将每个全局位线连接到一个或多个局部位线，将存储器阵列内的所有局部位线首先偏置到未选位线电压。在局部位线被偏置到未选位线电压之后，仅将第一组局部位线LBL11-LBL31经由全局位线GBL1-GBL3偏置到一个或多个选定位线电压，而其他局部位线(例如，LBL12-LBL32和LBL13-LBL33)被浮置。一个或多个选定位线电压可以对应于例如读取操作期间的一个或多个读取电压或者编程操作期间的一个或多个编程电压。
在一个实施方案中，与沿着竖直位线的存储器单元的数量相比，竖直位线存储器阵列，例如存储器阵列416，包括更多数量的沿着字线的存储器单元(例如，沿着字线的存储器单元的数量可以是沿着位线的存储器单元的数量的10倍以上)。在一个示例中，沿着每条位线的存储器单元的数量可以是16或32，而沿着每条字线的存储器单元的数量可以是2048或4096以上。
图4描绘了包括非易失性存储材料的竖直条的单片三维存储器阵列的一部分的一个实施方案。图4中描绘的物理结构可以包括图3中描绘的单片三维存储器阵列的一部分的一种实施方式。非易失性存储材料的竖直条可以在垂直于衬底的方向上形成(例如，在Z方向上)。非易失性存储材料414的竖直条可以包括例如竖直氧化物层、竖直金属氧化物层(例如氧化镍或氧化铪)、竖直相变材料层或竖直电荷俘获层(例如氮化硅层)。材料竖直条可包括可由多个存储器单元或设备使用的单个连续材料层。在一个示例中，非易失性存储材料414的竖直条的部分可以包括与WL12和LBL13之间的横截面相关联的第一存储器单元的一部分和与WL22和LBL13之间的横截面相关联的第二存储器单元的一部分。在一些情况下，竖直位线诸如LBL13可以包括竖直结构(例如，矩形棱镜、圆柱或柱)，并且非易失性材料可以完全或部分地围绕竖直结构(例如，围绕竖直结构的侧面的相变材料共形层)。如所描绘的，每个竖直位线可以通过选择晶体管连接到一组全局位线中的一个。选择晶体管可以包括MOS设备(例如，NMOS设备)或竖直薄膜晶体管(TFT)。
图5描绘了使用图4中所示的竖直取向的选择设备的存储器结构的截面图。图5的存储器结构可以包括存储器元件的连续网状阵列，因为存在连接到位线两侧的存储器元件和连接到字线两侧的存储器元件。在图5的底部，描绘了硅衬底。在硅衬底的表面上实施有各种金属线，包括ML-0、ML-1和ML-2。ML-2的线526用作各自的全局位线(GBL)。柱选择层包括两个氧化物层520，栅极材料层522夹在其间。氧化物层520可以是SiO2。用作全局位线的金属线ML-2 526可以由任何合适的材料实现，包括钨、氮化钛粘合层上的钨或氮化钛粘合层上的钨上的n+多晶硅夹层。栅极材料522可以是多晶硅、氮化钛、氮化钽、硅化镍或任何其他合适的材料。栅极材料522实现行选择线SGx(例如，图4的SG1、SG2，……)，其在图5中被标记为行选择线580、582、584、586、588和590。
存储器层包括一组竖直位线530(包括N+多晶硅)。交替的氧化物层534和字线层536在竖直位线530之间交替。在一个实施方案中，字线由TiN制成。在竖直位线530和交替的氧化物层536和字线层536的叠层之间是可逆电阻切换材料532的竖直取向层。在一个实施方案中，可逆电阻切换材料由氧化铪HfO2制成。在另一个实施方案中，可逆电阻切换材料532可以包括非晶硅层(例如，Si阻挡层)和氧化钛层(例如，TiO2切换层)。框540描绘了一个示例存储器元件，其包括夹在字线536和竖直位线530之间的可逆电阻切换材料532。每个竖直位线530的正下方是竖直取向的选择设备504，每个选择设备包括(在一个示例实施方案中)n+/p-/n+TFT。每个竖直取向的选择设备504在每一侧都具有氧化物层505。图5还示出了n+多晶硅层524。如所描绘的，竖直取向的选择设备504的npn TFT可以用于将全局位线GBL(层526)与任何竖直位线530连接。
此外，图5示出了栅极材料层522中的六根行选择线(SGx)580、582、584、586、588和590，每一根行选择线位于多条字线的堆叠下方。行选择线580、582、584、586、588和590中的每一根位于两个竖直取向的选择设备504之间，并且位于衬底上方而不是在衬底中。每一行选择线可用作两个相邻竖直取向的选择设备504中任一个的栅极信号；因此，竖直取向的选择设备504被称为是双栅极的。在该实施方案中，每个竖直取向的选择设备504可以由两条不同的行选择线控制。结合到每个位线柱的基部的竖直取向的选择设备的一个方面是两个相邻的竖直取向的选择设备共享相同的栅极区域。这让竖直取向的选择设备能更加靠近在一起。
在一些实施方案中，存储器阵列的一部分可通过首先蚀穿字线层和介电层的交替堆叠(例如，蚀穿由氧化物层分隔的TiN层或多晶硅层)以形成多个存储器孔来形成。多个存储器孔可以包括矩形、正方形或圆柱形孔。多个存储器孔可以通过使用各种蚀刻技术(例如，干法蚀刻、湿法化学蚀刻、等离子体蚀刻或反应离子蚀刻(RIE))将材料图案化然后去除材料来形成。在创建了多个存储器孔之后，可以将用于在多个存储器孔内形成竖直柱的层沉积。可以使用各种沉积技术来沉积竖直柱的层，诸如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)。
图6A描绘了NAND串90的一个实施方案。图6B使用对应的电路图描绘了图6A的NAND串的一个实施方案。如所描绘的，NAND串90包括串联在第一选择栅极470(即，漏极侧选择栅极)和第二选择栅极471(即，源极侧选择栅极)之间的四个晶体管472-475。选择栅极470将NAND串90连接到位线426，并通过向选择线SGD施加适当的电压来控制。在这种情况下，位线426直接连接到NAND串的漏极侧端。选择栅极471将NAND串90连接到源极线428，并通过向选择线SGS施加适当的电压来控制。在这种情况下，源极线428直接连接到NAND串90的源极侧端。晶体管472-475的栅极分别连接到字线WL3、WL2、WL1和WL0。
注意，尽管图6A-6B示出了NAND串中的四个浮栅晶体管，但是四个浮栅晶体管的使用仅作为示例提供。NAND串可以具有少于四个或多于四个的浮栅晶体管(或存储器单元)。例如，一些NAND串可以包括16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。本文的讨论不受限于NAND串中任何特定数量的存储器单元。一个实施方案使用具有66个存储器单元的NAND串，其中64个存储器单元用于存储数据，并且两个存储器单元被称为虚设存储器单元，因为它们不存储数据。
使用NAND闪存结构的闪存系统的典型架构包括存储器块内的多个NAND串。存储器块可以包括擦除单元。在一些情况下，存储器块内的NAND串可以共享公共阱(例如，p阱)。每个NAND串可以通过其源极侧选择栅极(例如，由选择线SGS控制)连接到公共源极线，并且通过其漏极侧选择栅极(例如，由选择线SGD控制)连接到其相关联的位线。典型地，每个位线在垂直于字线的方向上在其相关联的NAND串的顶部(或上方)延伸，并且连接到读出放大器。
在一些实施方案中，在编程操作期间，不被编程的存储元件(例如，先前已经完成编程到目标数据状态的存储元件)可以通过升压相关联的沟道区(例如，经由字线耦合自升压沟道区)而被禁止或锁定不被编程。未选存储元件(或未选NAND串)可以被称为被禁止或锁定的存储元件(或被禁止的NAND串)，因为它在编程操作的给定编程迭代期间被禁止或锁定不被编程。
图6C描绘了包括多个NAND串的存储器块的一个实施方案。如所描绘的，每个NAND串包括(Y+1)个存储器单元。每个NAND串通过由漏极侧选择信号SGD控制的漏极侧选择栅极连接到漏极侧(X+1)根位线中的一根位线(即，位线BL0-BLX中的一根位线)。每个NAND串通过由源极侧选择信号SGS控制的源极侧选择栅极连接到源极线(源极)。在一个实施方案中，由源极侧选择信号SGS控制的源极侧选择栅极和由漏极侧选择信号SGD控制的漏极侧选择栅极可以包括没有浮栅的晶体管或者包括浮栅结构的晶体管。
在一个实施方案中，在编程操作期间，当对诸如NAND闪存单元的存储器单元进行编程时，可以将编程电压施加到存储器单元的控制栅极，并且对应的位线可以接地。这些编程偏置条件可导致电子经由场辅助电子隧穿注入浮栅，从而提高存储器单元的阈值电压。在编程操作期间施加到控制栅极的编程电压可以作为一系列脉冲施加。在一些情况下，编程脉冲的幅度可以随每个连续的脉冲以预定步长增大。可以在编程脉冲之间执行一个或更多个验证操作。在编程操作期间，已经达到其预期编程状态的存储器单元可以被锁定，并且通过升压被禁止编程的存储器单元的沟道区来禁止编程。
在一些实施方案中，在验证操作和/或读取操作期间，选定字线可以连接(或偏置)到这样一个电压，该电压的电平是针对每个读取和验证操作而指定的，以便确定特定存储单元的阈值电压是否已达到这样的电平。在向字线施加电压之后，可以测量(或感测)存储器单元的传导电流，以确定存储器单元是否响应于施加到字线的电压传导了足够量的电流。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的阈值电压。
有几种方法可以在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，存储器单元的传导电流可以通过其对读出放大器中的专用电容器放电或充电的速率来测量。在另一个示例中，选定存储器单元的传导电流允许(或不允许)包括该存储器单元的NAND串释放对应位线上的电压。可以在一段时间后测量位线的电压(或者读出放大器中专用电容器上的电压)，以确定位线是否已经放电了特定的量。
在一些情况下，在读取操作或感测操作期间，源极侧选择信号SGS可被设置为特定电压(例如，7V或10V)，以将施加到源极线(源极)的电压传递到浮栅晶体管的源极结，浮栅晶体管的栅极连接到WL0或最靠近源极侧选择栅极的字线。
图6D描绘了每单元存储三位数据的存储器单元(即，存储器单元可以存储三位数据)的可能阈值电压分布(或数据状态)的一个实施方案。然而，其他实施方案可以在每个存储器单元中使用多于或少于三位的数据(例如，诸如每个存储器单元中四位或更多位的数据)。在成功的编程过程(带有验证)结束时，存储器页或存储器块内的存储器单元的阈值电压应当在被编程的存储器单元的一个或多个阈值电压分布内，或者在被擦除的存储器单元的阈值电压分布内，视情况而定。
如所描绘的，每个存储器单元可以存储三位数据；因此，存在八个有效数据状态S0-S7。在一个实施方案中，数据状态S0低于0伏，并且数据状态S1-S7高于0伏。在其他实施方案中，所有八个数据状态都高于0伏，或者可以实现其他布置。在一个实施方案中，阈值电压分布S0比分布S1-S7宽。
每个数据状态S0-S7对应于存储在存储器单元中的三个位的唯一值。在一个实施方案中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001以及S7＝000。也可以使用数据到状态S0-S7的其他映射。在一个实施方案中，存储在存储器单元中的所有数据位都存储在同一逻辑页中。在其他实施方案中，存储在存储器单元中的每一位数据对应于不同的页。因此，存储三位数据的存储器单元将包括第一页中的数据、第二页中的数据以及第三页中的数据。在一些实施方案中，连接到相同字线的所有存储器单元将对相同的三页数据中的数据进行存储。在一些实施方案中，连接到字线的存储器单元可以被分组到不同的页集合中(例如，通过奇数和偶数位线)。
在一些示例实现方式中，将存储器单元擦除至状态S0。可以将存储器单元从状态S0编程至状态S1至S7中的任一状态。可以通过对存储器单元的控制栅极施加幅度增大的脉冲的集合来执行编程。可以在脉冲之间执行验证操作的集合以确定被编程的存储器单元是否已达到其目标阈值电压(例如，使用验证电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)。将对要被编程至状态S1的存储器单元进行测试以判定其阈值电压是否已达到Vv1。将对要被编程至状态S2的存储器单元进行测试以判定其阈值电压是否已达到Vv2。将对要被编程至状态S3的存储器单元进行测试以判定其阈值电压是否已达到Vv3。将对要被编程至状态S4的存储器单元进行测试以判定其阈值电压是否已达到Vv4。将对要被编程至状态S5的存储器单元进行测试以判定其阈值电压是否已达到Vv5。将对要被编程至状态S6的存储器单元进行测试以判定其阈值电压是否已达到Vv6。将对要被编程至状态S7的存储器单元进行测试以判定其阈值电压是否已达到Vv7。
当对存储三位数据的存储器单元进行读取时，将在读取比较点Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7处执行多次读取以确定存储器单元处于哪个状态。如果存储器单元响应于Vr1而导通，则该存储器单元处于状态S0。如果存储器单元响应于Vr2而导通但是不响应于Vr1而导通，则该存储器单元处于状态S1。如果存储器单元响应于Vr3而导通但是不响应于Vr2而导通，则该存储器单元处于状态S2。如果存储器单元响应于Vr4而导通但是不响应于Vr3而导通，则该存储器单元处于状态S3。如果存储器单元响应于Vr5而导通但是不响应于Vr4而导通，则该存储器单元处于状态S4。如果存储器单元响应于Vr6而导通但是不响应于Vr5而导通，则该存储器单元处于状态S5。如果存储器单元响应于Vr7而导通但是不响应于Vr6而导通，则该存储器单元处于状态S6。如果存储器单元不响应于Vr7而导通，则该存储器单元处于状态S7。
图7A描绘了四个NAND串705-708的一个实施方案。每个NAND串包括NAND串的第一部分(例如，对应于存储器单元晶体管704的第一层)、NAND串的第二部分(例如，对应于存储器单元晶体管702的第二层)、以及布置在NAND串的第一部分和NAND串的第二部分之间的层选择栅极晶体管703。层选择栅极晶体管703可以包括不带有在NMOS晶体管的沟道和NMOS晶体管的栅极之间的电荷俘获层的NMOS晶体管。
在一些实施方案中，两层存储器单元晶体管之间的电隔离可以通过偏置虚设字线DWL1和DWL0来执行，而不是将专用层选择栅极晶体管设置为非导通状态(例如，层选择栅极晶体管可以从NAND串中移除或省略)。NAND串的第一部分包括对应于字线WL0-WL47的存储器单元晶体管、连接到虚设字线DWL0且布置在层选择栅极晶体管703和连接到字线WL47的存储器单元晶体管之间的存储器单元晶体管、连接到源极侧的虚设字线WLDS1和WLDS0并且布置在连接到字线WL0的存储器单元晶体管和由源极侧选择栅极线SGS控制的源极侧选择栅极之间的存储器单元晶体管、以及由源极侧选择栅极线SGS和SGSB控制的源极侧选择栅极。NAND串的第二部分包括对应于字线WL48-WL95的存储器单元晶体管、连接到虚设字线DWL1并布置在层选择栅极晶体管703和连接到字线WL48的存储器单元晶体管之间的存储器单元晶体管、连接到漏极侧的虚设字线DD1和DD0并布置在连接到字线WL95的存储器单元晶体管和连接到SGD0的漏极侧选择栅极之间的存储器单元晶体管、以及由SGD0-SGD2控制的漏极侧选择栅极。如图7A所描绘的，源极线SL_0包括到NAND串705-706的源极侧连接，并且源极线SL_1包括到NAND串707-708的源极侧连接。源极线SL_0可以对应于第一掩埋源极线，并且源极线SL_1可以对应于与第一掩埋源极线电隔离的第二掩埋源极线。
在一个实施方案中，在用于擦除与连接到字线WL48-WL95的存储器单元晶体管相对应的存储器单元晶体管702的第二层内的存储器单元701的擦除操作期间，字线WL48-WL95可以被设置为VSS或0V，连接到NAND串705的位线可以被设置为擦除电压(例如，18V和23V之间的电压)，漏极侧选择栅极线SGD0-SGD2可以设置为等于或小于擦除电压的电压(例如，设置为11V和17V之间的电压)，字线WL0-WL47可以被浮置或设置为0V，源极侧选择栅极线SGS和SGSB可以设置为0V，并且源极线SL_0可以设置为0V。在存储器单元701的擦除操作期间，层选择栅极晶体管703可以被设置为非导通状态。在省略层选择栅极晶体管703的情况下，由虚设字线DWL1和DWL0控制的存储器单元晶体管可以被设置为非导通状态，同时存储器单元701被擦除。
在另一个实施方案中，在用于擦除与连接到字线WL0-WL47的存储器单元晶体管相对应的存储器单元晶体管704的第一层内的存储器单元700的擦除操作期间，字线WL0-WL47可以被设置为VSS或0V，连接到NAND串705的位线可以被设置为VSS或0V，漏极侧选择栅极线SGD0-SGD2可以被设置为0V，字线WL48-WL95可以被浮置或设置为0V，源极侧选择栅极线SGS和SGSB可以设置为16V，源极线SL_1可以设置为0V，并且源极线SL_0可以设置为擦除电压(例如，22V或23V)。在存储器单元700的擦除操作期间，层选择栅极晶体管703可以被设置为非导通状态。在省略层选择栅极晶体管703的情况下，由虚设字线DWL1和DWL0控制的存储器单元晶体管可以被设置为非导通状态，同时存储器单元700被擦除。
图7B描绘了包括四组NAND串的NAND结构的一个实施方案。四组NAND串中的每一组都包括四个NAND串。第一组NAND串包括第一NAND串775，并且第二组NAND串包括第二NAND串776。第三组NAND串包括第三NAND串773，并且第四组NAND串包括第四NAND串774。如所描绘的，位线779连接到第一NAND串775、第二NAND串776、第三NAND串773和第四NAND串774。第一NAND串775包括对应于三条SGD漏极侧选择栅极线的三个漏极侧选择栅极晶体管、对应于DD0和DD1线的四个漏极侧虚设字线晶体管、对应于96条字线的96个存储器单元晶体管、位于96个存储器单元晶体管的中间以将48个存储器单元晶体管的顶层与48个存储器单元晶体管的底层隔离并由DWU0和DWL0线(DWU0和DWL0线可对应于图7A中的DWL1和DWL0，其中层选择栅极晶体管703被省略)驱动的虚设字线晶体管、对应于DS1线和DS0线的三个源极侧虚设字线晶体管、以及对应于源极侧选择栅极线SGS和SGSB的两个源极侧选择栅极晶体管。第一NAND串775和第二NAND串776都连接到掩埋源极线BSL_0。第三NAND串773和第四NAND串774都连接到掩埋源极线BSL_1。掩埋源极线BSL_0可以经由第一源极线连接777被偏置到第一电压(例如，到擦除电压)，并且掩埋源极线BSL_1可以经由第二源极线连接778被偏置到不同于第一电压的第二电压(例如，到0V)。在一些情况下，诸如在读取操作期间，第一源极线连接777和第二源极线连接778可以被偏置到相同的电压。如图所示，源极侧选择栅极线SGS和SGSB延伸跨越所有四组NAND串。
图7C描绘了包括四个子区块SB0-SB3的物理存储器块的一个实施方案。在存储器操作期间，可以选择子区块SB0 782，而不选择子区块SB1-SB3。在一个示例中，可以执行用于擦除子区块SB0 782内的存储器单元晶体管的擦除操作，同时子区块SB1-SB3未被选择，并且子区块SB1-SB3内的存储器单元晶体管在擦除操作期间不被擦除。如所描绘的，第一NAND串具有由漏极侧选择栅极线SGD0控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，第二NAND串具有由漏极侧选择栅极线SGD1控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，第三NAND串具有由漏极侧选择栅极线SGD2控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，并且第四NAND串具有由漏极侧选择栅极线SGD3控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极。第一NAND串和第二NAND串连接到第一掩埋源极线BSL_0。第三NAND串和第四NAND串连接到第二掩埋源极线BSL_1。位线BL0连接到由漏极侧选择栅极线SGD0-SGD3驱动的四个漏极侧选择栅极。在一个实施方案中，第一NAND串可以对应于图7B中的第一NAND串775，并且第二NAND串可以对应于图7B中的第二NAND串776。
图7D描绘了在子区块SB0的擦除操作期间图7C的物理存储器块的一个实施方案。如所描绘的，包括位线BL0的位线已经被设置为0V，漏极侧选择栅极线SGD0-SGD3已经被设置为0V，连接到子区块SB2和SB3内的存储器单元晶体管的栅极的字线已经被浮置，连接到子区块SB0和SB1内的存储器单元晶体管的栅极的字线已经被设置为0V，源极侧选择栅极线SGS0已经被设置为16V，第一掩埋源极线BSL_0已经被设置为22V的擦除电压，并且第二掩埋源极线BSL_1已经被设置为0V。在这些偏置条件下，子区块SB0内的存储器单元晶体管可被设置为擦除状态，而子区块SB1-SB3内的存储器单元晶体管未被选择且未被擦除。
图7E描绘了在子区块SB0的编程操作期间图7C的物理存储器块的一个实施方案。如所描绘的，包括位线BL0的位线已经被设置为0V或2V，这取决于电连接到位线的存储器单元晶体管是被编程还是被禁止编程(位线图案因此是数据相关的)，漏极侧选择栅极线SGD0-SGD1已经被设置为2V，漏极侧选择栅极线SGD2-SGD3已经被设置为0V，连接到子区块SB2和SB3内的存储器单元晶体管的栅极的字线已经被设置为8V的通过电压，连接到子区块SB0和SB1内的未选存储器单元晶体管的栅极的未选字线(UWL)已经被设置为8V的通过电压，连接到子区块SB0和SB1内的选定存储器单元晶体管的栅极的选定字线(SWL)已被设置为22V的编程电压，源极侧选择栅极线SGS0已被设置为0V，第一掩埋源极线BSL_0已被设置为2V，并且第二掩埋源极线BSL_1已被设置为0V。在这些偏置条件下，被选择用于编程的子区块SB0内的存储器单元晶体管可被设置为编程数据状态，而子区块SB1-SB3内的存储器单元晶体管未被选择且未被编程。
图7F描绘了包括四个子区块SB0-SB3的物理存储器块的一个实施方案。在存储器操作期间，可以选择子区块SB2 783，而不选择子区块SB0-SB1和SB3。在一个示例中，可以执行用于擦除子区块SB2 783内的存储器单元晶体管的擦除操作，同时子区块SB0-SB1和SB3未被选择，并且子区块SB0-SB1和SB3内的存储器单元晶体管在擦除操作期间不被擦除。如所描绘的，第一NAND串具有由漏极侧选择栅极线SGD0控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，第二NAND串具有由漏极侧选择栅极线SGD1控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，第三NAND串具有由漏极侧选择栅极线SGD2控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，并且第四NAND串具有由漏极侧选择栅极线SGD3控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极。第一NAND串和第二NAND串连接到第一掩埋源极线BSL_0。第三NAND串和第四NAND串连接到第二掩埋源极线BSL_1。位线BL0连接到由漏极侧选择栅极线SGD0-SGD3驱动的四个漏极侧选择栅极。在一个实施方案中，第一NAND串可以对应于图7B中的第一NAND串775，并且第二NAND串可以对应于图7B中的第二NAND串776。
图7G描绘了在子区块SB2的擦除操作期间图7F的物理存储器块的一个实施方案。如所描绘的，包括位线BL0的位线已经被设置为22V的擦除电压，漏极侧选择栅极线SGD0-SGD1已经被设置为16V，漏极侧选择栅极线SGD2-SGD3已经被设置为0V，连接到子区块SB2和SB3内的存储器单元晶体管的栅极的字线已经被设置为0V，连接到子区块SB0和SB1内的存储器单元晶体管的栅极的字线已经被浮置，源极侧选择栅极线SGS0已经被设置为0V，第一掩埋源极线BSL_0已经被设置为0V，并且第二掩埋源极线BSL_1已经被设置为0V。在这些偏置条件下，子区块SB2内的存储器单元晶体管可被设置为擦除状态，而子区块SB0-SB1和SB3内的存储器单元晶体管未被选择且未被擦除。
图7H描绘了在子区块SB2的编程操作期间图7F的物理存储器块的一个实施方案。如所描绘的，包括位线BL0的位线已经被设置为0V或2V，这取决于电连接到位线的存储器单元晶体管是被编程还是被禁止编程。防止被禁止编程的存储器单元晶体管被编程。在编程操作期间施加到位线的位线电压取决于要被编程的数据模式。如图7H所描绘的，漏极侧选择栅极线SGD0-SGD1已经被设置为2V，漏极侧选择栅极线SGD2-SGD3已经被设置为0V，连接到子区块SB2和SB3内的未选存储器单元晶体管的栅极的未选字线(UWL)已经被设置为8V的通过电压，连接到子区块SB2和SB3内的选定存储器单元晶体管的栅极的选定字线(SWL)已经被设置为22V的编程电压，连接到子区块SB0和SB1内的存储器单元晶体管的栅极的字线已经被设置为0V的未选电压，源极侧选择栅极线SGS0已经被设置为0V，第一掩埋源极线BSL_0已经被设置为2V，并且第二掩埋源极线BSL_1已经被设置为0V。在这些偏置条件下，被选择用于编程的子区块SB2内的存储器单元晶体管可被设置为编程数据状态，而子区块SB0-SB1和SB3内的存储器单元晶体管未被选择且未被编程。
图7I-7J描绘了包括四个子区块SB0-SB3的物理存储器块的各种实施方案。如图7I所描绘的，在存储器操作期间，可以选择子区块SB1 784，而不选择子区块SB0和SB2-SB3。除了第一掩埋源极线BSL_0将被设置为0V的未选电压以及第二掩埋源极线BSL_1将被设置为22V的擦除电压之外，类似于图7D中所描绘的偏置条件可以被施加到图7I的物理存储器块，以便擦除子区块SB1 784内的存储器单元晶体管。
如图7J所描绘的，在存储器操作期间，可以选择子区块SB3 785，而不选择子区块SB0-SB2。除了漏极侧选择栅极线SGD0-SGD1将被设置为0V以及漏极侧选择栅极线SGD2-SGD3将被设置为16V之外，类似于图7G中所描绘的偏置条件可被应用于图7J的物理存储器块，以便擦除子区块SB3785内的存储器单元晶体管。
图8A是描述用于擦除物理存储器块的子区块内的存储器单元晶体管的过程的一个实施方案的流程图。物理存储器块可以对应于图7D所描绘的物理存储器块。在一个实施方案中，图8A的过程可以由存储器芯片控制器来执行，诸如图1A中描绘的存储器芯片控制器105。在另一个实施方案中，图8A的过程可以由布置在存储器芯片上的一个或多个控制电路来执行，诸如图1A中的存储器芯片102上的存储器核心控制电路104。
在步骤802中，识别存储器块内的第一子区块。存储器块可以通过对应于存储器块的字线地址和位线地址来识别。在一个实施方案中，存储器块可以对应于图7C中描绘的物理存储器块，并且第一子区块可以对应于图7C中的子区块SB0 782。存储器块可以包括作为存储器块的第一子区块和第二子区块的一部分的第一NAND串；第一NAND串可以延伸穿过第一子区块和第二子区块。存储器块可以包括作为存储器块的第三子区块和第四子区块的一部分的第二NAND串；第二NAND串可以延伸穿过第三子区块和第四子区块。位线连接到第一NAND串的第一漏极侧选择栅极和第二NAND串的第二漏极侧选择栅极。源极侧选择线连接到第一NAND串的第一源极侧选择栅极和第二NAND串的第二源极侧选择栅极。第一源极侧选择栅极可以连接到第一掩埋源极线，并且第二源极侧选择栅极可以连接到第二掩埋源极线。第一掩埋源极线可以包括掺杂多晶硅，诸如n型多晶硅。
在步骤804中，检测到第一子区块是存储器块的源极侧子区块。在一个示例中，如果第一子区块邻接或最靠近存储器块的源极侧选择栅极晶体管，则可以检测到第一子区块包括源极侧子区块。可以基于选定存储单元的行和列地址或者基于选定存储器单元晶体管的字线地址和位线地址，检测到第一子区块包括源极侧子区块。在步骤806中，第一漏极侧选择栅极和第二漏极侧选择栅极被设置为未选电压(例如，0V)。在步骤808中，第一源极侧选择栅极和第二源极侧选择栅极被设置为大于未选电压的擦除电压(例如，22V或18V和23V之间的电压)或大于未选电压的偏置电压(例如，16V或11V和17V之间的电压)。在步骤810中，连接到第二子区块的存储器单元晶体管的第二多条字线被浮置。在一些实施方案中，连接到第二子区块的存储器单元晶体管的第二多条字线可以被设置为0V而不是被浮置。在步骤812中，连接到第一子区块的存储器单元晶体管的第一多条字线被设置为未选电压(例如，0V)。在步骤814中，第二掩埋源极线被设置为未选电压(例如，0V)，并且第一掩埋源极线被设置为擦除电压(例如，22V)。在一个实施方案中，图7D中描绘的偏置条件可用于擦除源极侧子区块(诸如图7C中的子区块SB0 782)内的存储器单元晶体管。
图8B是描述用于擦除物理存储器块的子区块内的存储器单元晶体管的过程的另一实施方案的流程图。物理存储器块可以对应于图7G所描绘的物理存储器块。在一个实施方案中，图8B的过程可以由存储器芯片控制器来执行，诸如图1A中描绘的存储器芯片控制器105。在另一个实施方案中，图8B的过程可以由布置在存储器芯片上的一个或多个控制电路来执行，诸如图1A中的存储器芯片102上的存储器核心控制电路104。
在步骤832中，识别存储器块内的第一子区块。存储器块可以通过对应于存储器块的字线地址和/或位线地址来识别。在一个实施方案中，存储器块可以对应于图7F中描绘的物理存储器块，并且第一子区块可以对应于图7F中的子区块SB2 783。存储器块包括作为存储器块的第一子区块和第二子区块的一部分的第一NAND串；第一NAND串可以延伸穿过第一子区块和第二子区块。存储器块包括作为存储器块的第三子区块和第四子区块的一部分的第二NAND串；第二NAND串可以延伸穿过第三子区块和第四子区块。位线连接到第一NAND串的第一漏极侧选择栅极和第二NAND串的第二漏极侧选择栅极。源极侧选择线连接到第一NAND串的第一源极侧选择栅极和第二NAND串的第二源极侧选择栅极。第一源极侧选择栅极可以连接到第一掩埋源极线，并且第二源极侧选择栅极可以连接到第二掩埋源极线。第一掩埋源极线可以包括掺杂多晶硅的第一区域，诸如多晶硅的n型区域，并且第二掩埋源极线可以包括与掺杂多晶硅的第一区域电隔离的掺杂多晶硅的第二区域。
在步骤834中，检测到第一子区块包括存储器块的漏极侧子区块。在一个实施方案中，如果第一子区块邻接或直接连接到存储器块的漏极侧选择栅极，则检测到第一子区块包括存储器块的漏极侧子区块。可以基于选定存储单元的行和列地址或者基于选定存储器单元晶体管的字线地址和位线地址，检测到第一子区块包括漏极侧子区块。在步骤836中，第一漏极侧选择栅极被设置为大于未选电压(例如，0V)的擦除电压(例如，22V)或偏置电压(例如，16V)。第二漏极侧选择栅极被设置为未选电压(例如，0V)。在步骤838中，第一源极侧选择栅极被设置为未选电压，并且第二源极侧选择栅极被设置为未选电压。在步骤840中，连接到第二子区块的存储器单元晶体管的第二多条字线被浮置。在一些情况下，连接到第二子区块的存储器单元晶体管的第二多条字线被设置为未选电压，而不是被浮置。在步骤842中，连接到第一子区块的存储器单元晶体管的第一多条字线被设置为未选电压(例如，0V)。在步骤844中，位线被设置为擦除电压(例如，22V)。在一个实施方案中，图7G中描绘的偏置条件可用于擦除漏极侧子区块(诸如图7F中的子区块SB2 783)内的存储器单元晶体管。
所公开的技术的一个实施方案包括存储器块(例如，物理存储器块，诸如图7C所示的物理存储器块)和与存储器块通信的一个或多个控制电路。存储器块包括第一NAND串和第二NAND串。第一NAND串延伸穿过存储器块的第一子区块和第二子区块。第二NAND串延伸穿过存储器块存储器的第三子区块和第四子区块。源极侧选择线连接到第一NAND串的第一源极侧选择栅极晶体管，并连接到第二NAND串的第二源极侧选择栅极晶体管。位线连接到第一NAND串的第一漏极侧选择栅极晶体管和第二NAND串的第二漏极侧选择栅极晶体管。第一源极侧选择栅极晶体管连接到第一掩埋源极线，并且第二源极侧选择栅极晶体管连接到与第一掩埋源极线电隔离的第二掩埋源极线。一个或多个控制电路被配置为在擦除操作期间将第一漏极侧选择栅极晶体管和第二漏极侧选择栅极晶体管设置为非导通状态。所述一个或多个控制电路被配置为在擦除操作期间将源极侧选择线设置为第一电压，并且在擦除操作期间将连接到第一子区块的存储器单元晶体管的第一多条字线设置为小于第一电压的第二电压。所述一个或多个控制电路被配置为在擦除操作期间将第二掩埋源极线设置为第二电压，并将第一掩埋源极线设置为大于第一电压的擦除电压。
所公开的技术的一个实施方案包括存储器块(例如，物理存储器块，诸如图7C所示的物理存储器块)和与存储器块通信的一个或多个控制电路。存储器块包括第一NAND串和第二NAND串。第一NAND串延伸穿过存储器块的第一子区块和第二子区块两者。第二NAND串延伸穿过存储器块存储器的第三子区块和第四子区块两者。源极侧选择线连接到第一NAND串的第一源极侧选择栅极晶体管，并连接到第二NAND串的第二源极侧选择栅极晶体管。位线连接到第一NAND串的第一漏极侧选择栅极晶体管和第二NAND串的第二漏极侧选择栅极晶体管。第一源极侧选择栅极晶体管连接到第一掩埋源极线，并且第二源极侧选择栅极晶体管连接到与第一掩埋源极线电隔离的第二掩埋源极线。所述一个或多个控制电路被配置为在擦除操作期间将第一漏极侧选择栅极晶体管的栅极设置为第一电压，并将第二漏极侧选择栅极晶体管的栅极设置为小于第一电压的第二电压。所述一个或多个控制电路被配置为在擦除操作期间将源极侧选择线设置为第二电压，并且在擦除操作期间将连接到第二子区块的存储器单元晶体管的第二多条字线设置为第二电压。所述一个或多个控制电路被配置为在擦除操作期间将位线设置为大于第一电压的擦除电压。
所公开技术的一个实施方案包括识别物理存储器块内的第一子区块。物理存储器块包括第一NAND串和第二NAND串。第一NAND串延伸穿过存储器块的第一子区块和第二子区块。第二NAND串延伸穿过存储器块存储器的第三子区块和第四子区块。源极侧选择线连接到第一NAND串的第一源极侧选择栅极晶体管，并连接到第二NAND串的第二源极侧选择栅极晶体管。位线连接到第一NAND串的第一漏极侧选择栅极晶体管和第二NAND串的第二漏极侧选择栅极晶体管。第一源极侧选择栅极晶体管连接到第一掩埋源极线，并且第二源极侧选择栅极晶体管连接到与第一掩埋源极线电隔离的第二掩埋源极线。该方法还包括在擦除操作期间将第一漏极侧选择栅极晶体管和第二漏极侧选择栅极晶体管设置为非导通状态，在擦除操作期间将源极侧选择线设置为第一电压，在擦除操作期间浮置连接到第二子区块的存储器单元晶体管的第二多条字线，在擦除操作期间将连接到第一子区块的存储器单元晶体管的第一多条字线设置为小于第一电压的第二电压，将第二掩埋源极线设置为第二电压，并且在擦除操作期间将第一掩埋源极线设置为大于第一电压的擦除电压。
出于本文的目的，如果零个、一个或多个中间层在第一层和第二层之间，则第一层可以在第二层之上或上方。
出于本文的目的，应当注意，附图中描绘的各种特征的尺寸不一定按比例绘制。
出于本文的目的，说明书中对“实施方案(an embodiment)”、“一个实施方案(oneembodiment)”、“一些实施方案(some embodiments)”或“另一实施方案(anotherembodiment)”的引用可用于描述不同的实施方案，并且不一定指相同的实施方案。
出于本文的目的，连接可以是直接连接或间接连接(例如，通过另一部分)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接到另一个元件，或者经由居间元件间接连接到另一个元件。当元件被提及直接连接到另一个元件时，则在该元件与另一个元件之间没有居间元件。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中定义的主题不一定限于上述特定特征或动作。相反，上面描述的特定特征和动作被公开作为实现权利要求的示例形式。

Claims (20)

1.一种装置，包括：
存储器块，所述存储器块包括第一NAND串和第二NAND串，所述第一NAND串包括第一漏极侧选择栅极晶体管和第一源极侧选择栅极晶体管，所述第二NAND串包括第二漏极侧选择栅极晶体管和第二源极侧选择栅极晶体管，所述存储器块包括多个子区块，所述第一NAND串延伸穿过所述多个子区块的第一子区块和第二子区块，所述第二NAND串延伸穿过所述多个子区块的第三子区块和第四子区块；
第一掩埋源极线；
第二掩埋源极线，所述第二掩埋源极线与所述第一掩埋源极线电隔离；
源极侧选择线，所述源极侧选择线被配置为控制所述第一NAND串的所述第一源极侧选择栅极晶体管并控制所述第二NAND串的所述第二源极侧选择栅极晶体管，所述第一源极侧选择栅极晶体管连接到所述第一掩埋源极线，并且所述第二源极侧选择栅极晶体管连接到与所述第一掩埋源极线电隔离的所述第二掩埋源极线；
位线，所述位线连接到所述第一NAND串的所述第一漏极侧选择栅极晶体管的结和所述第二NAND串的所述第二漏极侧选择栅极晶体管的结；以及
一个或多个控制电路，所述一个或多个控制电路与所述存储器块通信，所述一个或多个控制电路被配置为在擦除操作期间将所述第一漏极侧选择栅极晶体管和所述第二漏极侧选择栅极晶体管设置为非导通状态，所述一个或多个控制电路被配置为在所述擦除操作期间将所述源极侧选择线设置为第一电压，并且在所述擦除操作期间将连接到所述第一子区块的存储器单元晶体管的第一多条字线设置为小于所述第一电压的第二电压，所述一个或多个控制电路被配置为将所述第二掩埋源极线设置为所述第二电压，并且在所述擦除操作期间将所述第一掩埋源极线设置为大于所述第一电压的擦除电压。
2.根据权利要求1所述的装置，其中：
所述第二掩埋源极线通过二氧化硅层与所述第一掩埋源极线电隔离。
3.根据权利要求1所述的装置，其中：
所述一个或多个控制电路被配置为在所述擦除操作期间浮置连接到所述第二子区块的存储器单元晶体管的第二多条字线。
4.根据权利要求1所述的装置，其中：
所述一个或多个控制电路被配置为在所述擦除操作期间将连接到所述第二子区块的存储器单元晶体管的第二多条字线设置为所述第二电压。
5.根据权利要求1所述的装置，其中：
所述第一NAND串包括层选择栅极晶体管；并且
所述一个或多个控制电路被配置为在所述擦除操作期间将所述层选择栅极晶体管设置为非导通状态。
6.根据权利要求5所述的装置，其中：
所述层选择栅极晶体管包括不可编程晶体管。
7.根据权利要求1所述的装置，其中：
所述第一NAND串包括布置在所述第一子区块的所述存储器单元晶体管和所述第二子区块的存储器单元晶体管之间的一个或多个虚设晶体管；并且
所述一个或多个控制电路被配置为在所述擦除操作期间将所述一个或多个虚设晶体管设置为非导通状态。
8.根据权利要求1所述的装置，其中：
所述一个或多个控制电路被配置为在所述擦除操作期间将所述位线设置为所述第二电压。
9.根据权利要求1所述的装置，其中：
所述一个或多个控制电路被配置为在所述擦除操作期间将所述第一NAND串的所述第一漏极侧选择栅极晶体管和所述第二NAND串的所述第二漏极侧选择栅极晶体管设置为非导通状态。
10.根据权利要求1所述的装置，其中：
所述第一NAND串包括与半导体衬底正交布置的竖直NAND串。
11.一种方法，包括：
识别物理存储器块内的第一子区块，所述物理存储器块包括第一NAND串和第二NAND串，所述第一NAND串延伸穿过所述存储器块的第一子区块和第二子区块，所述第二NAND串延伸穿过所述存储器块存储器的第三子区块和第四子区块，源极侧选择线连接到所述第一NAND串的第一源极侧选择栅极晶体管，并连接到所述第二NAND串的第二源极侧选择栅极晶体管，位线连接到所述第一NAND串的第一漏极侧选择栅极晶体管和所述第二NAND串的第二漏极侧选择栅极晶体管，所述第一源极侧选择栅极晶体管连接到第一掩埋源极线，并且所述第二源极侧选择栅极晶体管连接到与所述第一掩埋源极线电隔离的第二掩埋源极线；
在擦除操作期间将所述第一漏极侧选择栅极晶体管和所述第二漏极侧选择栅极晶体管设置为非导通状态；
在所述擦除操作期间将所述源极侧选择线设置为第一电压；
在所述擦除操作期间浮置连接到所述第二子区块的存储器单元晶体管的第二多条字线；
在所述擦除操作期间将连接到所述第一子区块的存储器单元晶体管的第一多条字线设置为小于所述第一电压的第二电压；
将所述第二掩埋源极线设置为所述第二电压；以及
在所述擦除操作期间将所述第一掩埋源极线设置为大于所述第一电压的擦除电压。
12.根据权利要求11所述的方法，其中：
所述第二掩埋源极线通过二氧化硅层与所述第一掩埋源极线电隔离。
13.一种装置，包括：
物理存储器块，所述物理存储器块包括第一NAND串和第二NAND串，所述第一NAND串包括第一漏极侧选择栅极晶体管和第一源极侧选择栅极晶体管，所述第二NAND串包括第二漏极侧选择栅极晶体管和第二源极侧选择栅极晶体管，所述第一NAND串延伸穿过所述存储器块的第一子区块和第二子区块两者，所述第二NAND串延伸穿过所述存储器块存储器的第三子区块和第四子区块两者；
源极侧选择线，所述源极侧选择线被配置为控制所述第一NAND串的所述第一源极侧选择栅极晶体管并控制所述第二NAND串的所述第二源极侧选择栅极晶体管；
位线，所述位线连接到所述第一NAND串的所述第一漏极侧选择栅极晶体管和所述第二NAND串的所述第二漏极侧选择栅极晶体管；
第一掩埋源极线；
第二掩埋源极线，所述第一源极侧选择栅极晶体管连接到所述第一掩埋源极线，并且所述第二源极侧选择栅极晶体管连接到所述第二掩埋源极线；以及
一个或多个控制电路，所述一个或多个控制电路与所述存储器块通信，所述一个或多个控制电路被配置为在擦除操作期间将所述第一漏极侧选择栅极晶体管的栅极设置为第一电压并将所述第二漏极侧选择栅极晶体管的栅极设置为小于所述第一电压的第二电压，所述一个或多个控制电路被配置为在所述擦除操作期间将所述源极侧选择线设置为所述第二电压，并且在所述擦除操作期间将连接到所述第二子区块的存储器单元晶体管的第二多条字线设置为所述第二电压，所述一个或多个控制电路被配置为在所述擦除操作期间将所述位线设置为大于所述第一电压的擦除电压。
14.根据权利要求13所述的装置，其中：
所述一个或多个控制电路被配置为在所述擦除操作期间浮置连接到所述第一子区块的存储器单元晶体管的第一多条字线。
15.根据权利要求13所述的装置，其中：
所述一个或多个控制电路被配置为在所述擦除操作期间将连接到所述第一子区块的存储器单元晶体管的第一多条字线设置为所述第二电压。
16.根据权利要求13所述的装置，其中：
所述第一NAND串包括层选择栅极晶体管；并且
所述一个或多个控制电路被配置为在所述擦除操作期间将所述层选择栅极晶体管设置为非导通状态。
17.根据权利要求16所述的装置，其中：
所述层选择栅极晶体管包括不可编程晶体管。
18.根据权利要求13所述的装置，其中：
所述第二掩埋源极线通过二氧化硅层与所述第一掩埋源极线电隔离。
19.根据权利要求13所述的装置，其中：
所述第一NAND串包括布置在所述第一子区块的存储器单元晶体管和所述第二子区块的所述存储器单元晶体管之间的一个或多个虚设晶体管；并且
所述一个或多个控制电路被配置为在所述擦除操作期间将所述一个或多个虚设晶体管设置为非导通状态。
20.根据权利要求13所述的装置，其中：
所述第一NAND串包括与半导体衬底正交布置的竖直NAND串。
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