CN107358973A - 包括子共源极的非易失性存储器装置 - Google Patents

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Abstract

本发明提供一种非易失性存储器装置，其包括：存储块，其包括多个单元串，多个单元串的每个包括与堆叠在衬底上方的字线电联接的存储器单元；多个子共源极，其电联接到单元串的一端；以及多个位线，其电联接到单元串的另一端，其中存储块包括分别对应于子共源极的子块，并且单元串中电联接到相同位线的单元串被包括在相同的子块中。

Description

包括子共源极的非易失性存储器装置
相关申请的交叉引用
本申请要求于2016年5月10日向韩国知识产权局(KIPO)提交的申请号为10-2016-0056849的韩国专利申请以及于2016年7月20日向KIPO提交的申请号为10-2016-0091742的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
各种实施例总体涉及一种半导体非易失性存储器装置。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体实现的存储器装置，并且通常可以分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是当电源关闭时存储在其中的数据丢失的存储器装置。易失性存储器装置可以包括静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。即使当装置的电源关闭时，非易失性存储器装置也保留存储在其中的数据。非易失性存储器装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、FLASH存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
近来，为了提高半导体存储器装置的集成度，正在积极研究具有三维结构的半导体存储器装置。
发明内容
在实施例中，非易失性存储器装置可以包括：存储块，其包括多个单元串，多个单元串的每个包括与堆叠在衬底上方的字线电联接的存储器单元；多个子共源极，其电联接到单元串的每个的一个端子；以及多个位线，其电联接到单元串的每个的另一端子，其中存储块包括分别对应于子共源极的子块，以及单元串中电联接到相同位线的单元串被包括在同一子块中。
在实施例中，非易失性存储器装置可以包括：存储块，其电联接到堆叠在衬底上方的字线；第一子共源极和第二子共源极，其在字线的方向上布置；以及多个第一位线和多个第二位线，其中，多个第一位线在存储块上方形成并对应于第一子共源极，多个第二位线在存储块上方形成并对应于第二子共源极，存储块包括：第一子块，其包括在第一位线和第一子共源极之间电联接的多个第一单元串；以及第二子块，其包括在第二位线和第二子共源极之间电联接的多个第二单元串。
在实施例中，非易失性存储器装置可以包括：位线，其包括奇数位线和偶数位线；存储块，其设置在位线下方；以及第一子共源极和第二子共源极，其设置在存储块下方并且在位线的方向上布置，存储块包括：第一子块，其包括在奇数位线和第一子共源极之间电联接的多个第一单元串；以及第二子块，其包括在偶数位线和第二子共源极之间电联接的多个第二单元串。
附图说明
从下文参照以下附图对本发明的实施例的详细描述中，本发明的这些和其它特征将变得显而易见，其中，
图1是示出根据本发明的实施例的非易失性存储器装置的框图；
图2是示出根据本发明的实施例的包括在图1所示的非易失性存储器装置中的存储器单元阵列的三维配置的图；
图3是示出根据本发明的实施例的包括在图2所示的存储器单元阵列中的存储块的三维配置的电路图；
图4是根据本发明的实施例的包括在图2所示的存储器单元阵列中的存储块的俯视图；
图5是示出根据本发明的实施例的包括在图2所示的存储器单元阵列中的存储块的结构的立体图；
图6是示出根据本发明的实施例的图3的存储块的第一子块Sub-block1的擦除操作中的偏置条件的电路图；
图7是示出本发明的实施例的包括在图2所示的存储器单元阵列中的存储块的结构的立体图；
图8是示出根据本发明的实施例的包括在图2所示的存储器单元阵列中的存储块的结构的立体图的图；
图9是示出在图8的电路层中形成的外围电路的俯视图；
图10是示出根据本发明的实施例的与包括在图2所示的存储器阵列中的存储块相对应的配置的电路图；
图11是示出本发明的实施例的包括在图2所示的存储器阵列中的存储块的结构的俯视图；
图12是图11的存储块的立体图；
图13是图11的存储块的横截面图；
图14是示意性地示出根据本发明的实施例的包括非易失性存储器装置的存储器系统的简化框图；以及
图15是示意性地示出根据本发明的实施例的包括非易失性存储器装置的计算系统的简化框图。
具体实施方式
在下文中，将参照附图描述包括非易失性存储器装置的本发明的各种实施例。
然而，本公开可以各种不同的形式呈现，并且不应被解释为限于本文所示的实施例。相反，提供这些实施例作为示例，使得本公开将是全面的和完整的，并且将本发明的各个方面和特征充分地传达给本领域技术人员。
应当理解，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语限制。这些术语用于区分一个元件与另一个元件。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些示例中，可能已经放大比例以便更清楚地示出实施例的各种元件。例如，在附图中，为了便于说明，元件的尺寸和元件之间的间隔与实际尺寸和间隔相比可被放大。
将进一步理解的是，当元件被称为“连接到”或“联接到”另一元件时，它可以直接在其它元件上、连接到或联接到其它元件，或可以存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
在本文中可以使用诸如“在……下面”、“在……下方”、“下方”、“在……上方”、“上方”等空间相对术语以便于如图所示地描述一个元件或特征与另一元件或特征的关系。将理解的是，除了图中所示的方向之外，空间相对术语旨在包括装置在制造、使用或操作中的不同方向。例如，如果图中的装置翻转，则被描述为在其它元件或特征“下方”或“下面”的元件将在其它元件或特征“上方”。装置可以其它方式定向(旋转90度或在其它方向)，并且可相应地解释本文使用的空间相对描述符。
本文所使用的术语仅用于描述特定实施例，而不旨在限定本发明。如本文所使用的，单数形式也旨在包括复数形式，除非上下文另外清楚地指示。还将理解的是，当术语“包含”、“包含有”、“包括”和“包括有”在本说明书中被使用时，其指定所述元件的存在，并且不排除存在或添加一个或多个其它元件。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
除非另有定义，否则本文使用的包括技术和科学术语的所有术语具有与本发明所属领域的普通技术人员根据本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语的术语应当被解释为具有与它们在本公开的上下文和相关领域中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地如此定义。
在以下描述中，为了提供对本发明的全面理解，大量具体细节被阐述。可以在没有这些具体细节中的一些或全部的情况下实施本发明。在其它情况下，没有详细描述公知的进程结构和/或进程，以免不必要地模糊本发明。
还应注意，在一些情况下，如对相关领域的技术人员显而易见的是，结合一个实施例描述的元件(也被称为特征)可单独使用或与另一实施例的其它元件组合使用，除非另有明确说明。
在下文中，将参照附图详细地描述本发明的各种实施例。
图1示出根据本发明的实施例的非易失性存储器装置100。
参照图1，非易失性存储器装置100可以包括存储器单元阵列110和外围电路。外围电路可以包括行解码器120、页面缓冲器130、输入/输出缓冲器140、控制逻辑150、电压发生器160和源极驱动器170。
存储器单元阵列110可以通过字线WL和选择线DSL(漏极选择线)和SSL(源极选择线)电联接到行解码器120。存储器单元阵列110可以通过位线BL电联接到页面缓冲器130。存储器单元阵列110可以通过子共源极SCSL1和SCSL2电联接到源极驱动器170。
存储器单元阵列110可以包括多个存储块。存储器单元阵列110可以具有三维结构。每个存储块可以包括多个单元串，每个单元串垂直地布置在半导体衬底上。单元串可以包括被串联地联接的存储器单元的单元(unit)。存储器单元可以串联地联接在源极选择晶体管和漏极选择晶体管之间。包括在每个单元串中的存储器单元可以由相同的漏极选择晶体管和源极选择晶体管选择。每个存储块可以包括多个页面。页面可以是被联接到同一字线的存储器单元的单元。
每个存储块可以包括至少两个子块。子块可以对应于擦除单元。每个存储块的页面也可以被子块划分。
子块可以经由相应的子共源极SCSL1和SCSL2联接到源极驱动器170。在擦除操作中，来自源极驱动器170的电压可以被独立地施加到子共源极SCSL1和SCSL2。在擦除操作中，擦除电压(例如，20V)可以被施加至联接到所选择的子块的子共源极，且未选择的擦除电压(例如，0V)可以被施加至对应于未选择的子块的子共源极。因此，非易失性存储器装置100可以子块为单位执行擦除操作。
行解码器120可以响应于例如从联接至半导体存储器装置100的控制器接收的地址ADD来选择存储器单元阵列110的存储块。联接到半导体存储器装置620的控制器610的示例在图14中示出。基于可以包括在从控制器接收的地址ADD中的页面地址，行解码器120可以选择所选择的存储块的字线WL。行解码器120可以将驱动信号从电压发生器160传送到所选择的存储块的字线WL或选择线DSL和SSL。为了将驱动信号传送到所选择的存储块的字线WL或选择线DSL和SSL，行解码器120可包括分别对应于包括在存储器单元阵列110中的存储块的导通晶体管级(pass transistor stage)。每个导通晶体管级可以包括响应于块选择信号向相应的存储块的字线WL或选择线DSL和SSL提供驱动信号的多个导通晶体管。
在擦除操作中，行解码器120可将电压发生器160提供的电压施加到所选择的存储块的字线WL和选择线DSL和SSL。例如，在擦除操作中，行解码器120可以将接地电压(Vss)施加到所选择的存储块的字线WL。进一步地，行解码器120可以将接地电压(Vss)施加到所选择的存储块的选择线DSL和SSL。在从接地电压(Vss)被施加到选择线DSL和SSL的时间点经过预定时间之后，行解码器120可以使选择线DSL和SSL浮置。
页面缓冲器130可以根据操作模式作为写入驱动器或读出放大器操作。在编程操作中，页面缓冲器130作为写入驱动器操作，并且可以将对应于待编程的数据的电压传送至存储器单元阵列110的位线BL。在读取操作中，页面缓冲器130可以通过位线BL感测存储在选择的存储器单元中的数据，并将感测的数据传送到输入/输出缓冲器140。在擦除操作中，页面缓冲器130可以使存储器单元阵列110的位线BL浮置。
在编程操作中，输入/输出缓冲器140可以将从外部装置输入的写入数据传送到页面缓冲器130。在读取操作中，输入/输出缓冲器140可以将页面缓冲器130提供的数据输出至外部装置。输入/输出缓冲器140可以响应于从诸如存储器系统的控制器的外部装置接收的相应的读取、编程或擦除请求，将诸如读取、编程或擦除命令的命令CMD传送到控制逻辑150。输入/输出缓冲器140还可以将地址ADD传送到行解码器120。
响应于从输入/输出缓冲器140传送的命令CMD，控制逻辑150可以控制页面缓冲器130和电压发生器160以访问所选择的存储器单元。在擦除操作中，控制逻辑150可以控制源极驱动器170以将擦除电压施加到与所选择的子块相对应的子共源极。在擦除操作中，控制逻辑150可以控制源极驱动器170以将未选择的擦除电压施加到对应于未选择的子块的子共源极。
电压发生器160可被电联接到控制逻辑150、行解码器120和源极驱动器170。电压发生器160可根据控制逻辑150的控制而操作。电压发生器160可以被配置以生成高电压。由电压发生器160生成的高电压可以通过行解码器120被传送到联接至存储器单元阵列110的多个字线WL和选择线DSL和SSL。由电压发生器160生成的高电压可以通过源极驱动器170传送到联接至存储器单元阵列110的子共源极SCSL1和SCSL2。
源极驱动器170可以由控制逻辑150控制，并且被提供有来自电压发生器160的各种电压。在擦除操作中，源极驱动器170可以通过被控制逻辑150控制，将擦除电压施加到与所选择的子块相对应的子共源极。在擦除操作中，源极驱动器170可以通过被控制逻辑150控制，将未选择的擦除电压施加到与未选择的子块相对应的子共源极。
为了提高集成度，增加包括在单位单元串中的存储器单元的数量的方法已经被提出。然而，如果包括在单位单元串中的存储器单元的数量增加，则字线的数量也对应于存储器单元的增加的数量而被增加。因此，随着向字线提供驱动信号的导通晶体管的数量增加，行解码器120的区域不得不增加。此外，因为对应于字线的数量增加，联接字线和行解码器120的布线(wiring line)的数量也增加，所以布线图案裕量可减小。
因此，作为用于提高集成度并防止上述问题发生的方法，增加包括在单位存储块中的单元串的数量的方法已经被公开。为了提高非易失性存储器装置的效率，有必要缩短在擦除存储在存储块中的数据之后重写数据所需的时间。如果包括在单位存储块中的单元串的数量增加，则当根据以存储块为单位执行擦除的现有方案执行擦除操作时，需要冗长的时间，因此存储器效率恶化。
根据本发明的实施例，通过将每个存储块划分为至少两个子块，可以子块为单位执行擦除操作。作为擦除存储块的一部分容量的方案，以子块为单位的擦除具有的优点是：因为可以快速且高效地擦除小容量的数据，所以可以提高存储器效率。
在下文中，将参照图2详细地描述存储器单元阵列110。
参照图2，存储器单元阵列110可以包括多个存储块BLK1至BLKn。
存储块BLK1至BLKn中的每一个可以具有三维结构。存储块BLK1至BLKn中的每一个可以包括在位线方向BLD、字线方向WLD和高度方向VD上延伸的结构。存储块BLK1至BLKn中的每一个可以包括多个单元串，每个单元串在高度方向VD上延伸。可以沿着位线方向BLD间隔地设置多个单元串，并且可以沿着字线方向WLD间隔地设置多个单元串。
存储块BLK1到BLKn中的每一个可以电联接到多个位线、至少一个漏极选择线、多个字线、至少一个源极选择线和至少两个子共源极。单元串的每个可以电联接到一个位线、至少一个漏极选择线、多个字线、至少一个源极选择线和两个子共源极中的一个。
通过以下参照图3至图13做出的描述，存储块BLK1至BLKn中的每一个的结构的各种实施例将变得显而易见。
图3是示出在图2所示的存储器单元阵列110中采用的存储块的电路图。
参照图3，存储块BLK可以包括多个单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24。
单元串CS11和CS21可以电联接在第一位线BL1和第一子共源极SCSL1之间。单元串CS12和CS22可以电联接在第二位线BL2和第一子共源极SCSL1之间。单元串CS13和CS23可以电联接在第三位线BL3和第二子共源极SCSL2之间。单元串CS14和CS24可以电联接在第四位线BL4和第二子共源极SCSL2之间。
存储块BLK可以包括多个子块，例如Sub-block1和Sub-block2。子块Sub-block1可以包括单元串CS11、CS21、CS12和CS22，并且子块Sub-block2可以包括单元串CS13、CS23、CS14和CS24。在下文中，为了方便解释，子块Sub-block1将被称为第一子块，并且子块Sub-block2将被称为第二子块。
第一子块Sub-block1可以对应于第一子共源极SCSL1，并且包括在第一子块Sub-block1中的单元串CS11、CS21、CS12和CS22可以被共同电联接至第一子共源极SCSL1。第二子块Sub-block2可以对应于第二子共源极SCSL2，并且包括在第二子块Sub-block2中的单元串CS13、CS23、CS14和CS24可以被共同电联接到第二子共源极SCSL2。即，包括在相同子块中的单元串可以共同电联接到相同的子共源极，包括在不同子块中的单元串可以电联接到不同的子共源极。
第一子共源极SCSL1和第二子共源极SCSL2可以布置在字线方向WLD上。与第一子共源极SCSL1和第二子共源极SCSL2类似，第一子块Sub-block1和第二子块Sub-block2可以布置在字线方向WLD上。
包括在第一子块Sub-block1中的单元串CS11和CS21可以电联接到第一位线BL1，并且包括在第一子块Sub-block1中的单元串CS12和CS22可以电联接到第二位线BL2。包括在第二子块Sub-block2中的单元串CS13和CS23可以电联接到第三位线BL3，并且包括在第二子块Sub-block2中的单元串CS14和CS24可以电联接到第四位线BL4。因此，根据图3的配置，电联接到同一位线的单元串被包括在同一子块中，而包括在不同子块中的单元串被电联接到不同的位线。
第一位线BL1和第二位线BL2对应于第一子块Sub-block1，并且电联接到包括在第一子块Sub-block1中的单元串CS11、CS21、CS12和CS22，而第三位线BL3和第四位线BL4对应于第二子块Sub-block2，并且被电联接至包括在第二子块Sub-block2中的单元串CS13、CS23、CS14和CS24。在下文中，为了便于说明，对应于第一子块Sub-block1的第一位线BL1和第二位线BL2将被称为第一子块位线，对应于第二子块Sub-block2的第三位线BL3和第四位线BL4将被称为第二子块位线。
单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24中的每一个可以包括在垂直于衬底(未示出)的主表面的方向上串联地联接的漏极选择晶体管DST、多个存储器单元MC1至MC4和源极选择晶体管SST。在单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24的每一个中，存储器单元MC1至MC4可以被串联地联接在漏极选择晶体管DST和源极选择晶体管SST之间。存储器单元MC1至MC4可以包括用于存储有效数据的主存储器单元。除了主存储器单元之外，存储器单元MC1至MC4还可以包括虚拟存储器单元，其不用于存储有效数据而是用于存储虚拟数据
包括在第一子块Sub-block1中的单元串CS11、CS21、CS12和CS22的源极选择晶体管SST中的每个的一个端子可以电联接至存储器单元MC1，并且其另一端子可以共同电联接至第一子共源极SCSL1。包括在第二子块Sub-block2中的单元串CS13、CS23、CS14和CS24的源极选择晶体管SST中的每个的一个端子可以电联接至存储器单元MC1，并且其另一端子可以共同电联接至第二子共源极SCSL2。
包括在第一子块Sub-block1中的单元串CS11、CS21、CS12和CS22的漏极选择晶体管DST中的每个的一个端子可以电联接至第一子块位线BL1和BL2，并且其另一端子可以电联接至存储器单元MC4。包括在第二子块Sub-block2中的单元串CS13、CS23、CS14和CS24的漏极选择晶体管DST中的每个的一个端子可以电联接到第二子块位线BL3和BL4，并且其另一端子可以电联接至存储器单元MC4。
在下文中，将根据行、列和高度来定义单元串。共同联接至一个位线的单元串可以形成一列。例如，联接到第一位线BL1的单元串CS11和CS21形成第一列。联接到第二位线BL2的单元串CS12和CS22形成第二列。联接到第三位线BL3的单元串CS13和CS23形成第三列。联接到第四位线BL4的单元串CS14和CS24形成第四列。
联接到一个漏极选择线的单元串可以形成一行。例如，联接到漏极选择线DSL1的单元串CS11、CS12、CS13和CS14形成第一行。联接到漏极选择线DSL2的单元串CS21、CS22、CS23和CS24形成第二行。将从源极选择晶体管SST延伸到漏极选择晶体管DST的方向定义为高度方向VD。
在包括在第一子块Sub-block1和第二子块Sub-block2中的单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24中，同一行的单元串可以电联接到相同的漏极选择线。不同行的单元串可以电联接到不同的漏极选择线。
包括在第一子块Sub-block1和第二子块Sub-block2中的单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24可以共享源极选择线SSL。在第一子块Sub-block1和第二子块Sub-block2的单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24中，相同高度的存储器单元可以共享字线。即，包括在不同子块中的在相同高度处的单元串的字线可以被共同电联接。
联接到同一字线的存储器单元可以构成一个页面，并且存储块BLK可以包括在高度方向VD上布置的多个页面。例如，联接到字线WL1的8个存储器单元可构成一个页面。在包括在单位页面中的8个存储器单元中，属于单元串CS11、CS21、CS12和CS22的4个存储器单元可以包括在第一子块Sub-block1中，属于单元串CS13、CS23、CS14和CS24的4个存储器单元可以包括在第二子块Sub-block2中。换言之，每个页面可以被子块Sub-block1和Sub-block2划分。
例如，在图3中，存储块BLK被示为包括2个子块Sub-block1和Sub-block2。然而，包括在存储块中的子块的数量不限于此，并且可以在字线方向WLD上设置至少两个子块。
例如，在图3中，子块Sub-block1和Sub-block2中的每一个被示为包括4个单元串。然而，包括在子块Sub-block1和Sub-block2的每个中的单元串的数量不限于此，并且在包括在子块Sub-block1和Sub-block2的每个中的单元串中，可以在位线方向BLD和字线方向WLD的每一个上设置一个或多个单元串。
例如，在图3中示出，源极选择晶体管SST被共同电联接至一个源极选择线SSL。然而，应当注意的是，存储块BLK的结构可以这样的方式改变和应用，即，与漏极选择晶体管DST类似地，同一行的源极选择晶体管SST被共同电联接到一个源极选择线并且不同行的源极选择晶体管SST被电联接到不同的源极选择线。
例如，在图3中示出，在每个单元串中设置一个漏极选择晶体管DST和一个源极选择晶体管SST。然而，应当注意的是，可以在每个单元串中设置至少两个漏极选择晶体管或至少两个源极选择晶体管。
例如，在图3中示出，每个单元串包括4个存储器单元MC1至MC4。然而，应当注意的是，可以在每个单元串中设置至少一个存储器单元。
图4是示出与图2所示的存储块中的任一个相对应的结构的俯视图，图5是示出与图2所示的存储块中的任一个相对应的结构的立体图。为了简化说明，在图4中省略了位线BL1至BL4的图示。
参照图4和图5，非易失性存储器装置可以包括衬底10、第一子共源极SCSL1和第二子共源极SCSL2、在第一子共源极SCSL1和第二子共源极SCSL2上形成的三维结构的存储块BLK以及在存储块BLK上形成的多个位线BL1至BL4。
例如，在图4和图5中示出，与单个存储块BLK相对应的子共源极SCSL的数量是2。然而，与单个存储块BLK相对应的子共源极SCSL的数量不限于此，并且应当注意的是，对应于单个存储块BLK的至少两个子共源极SCSL可以被设置。
例如，在图5中示出，与单个存储块BLK相对应的位线的数量为4。然而，与单个存储块BLK相对应的位线的数量不限于此，并且应当注意的是，对应于单个存储块BLK的至少两个位线可以被设置。
三维结构的存储块BLK可以包括在第一子共源极SCSL1和第二子共源极SCSL2上堆叠或形成的源极选择线SSL、多个字线WL、多个漏极选择线DSL和多个沟道CH。沟道CH的每个可以穿过选择线SSL和DSL以及字线WL。
在本实施例中，沟道CH的每个具有被完全填充到其中心的柱状物结构。然而，应当注意的是，实施例不限于此。沟道CH的每个可以具有中心区域开放的管形状，并且在这种情况下，介电层可以被填充在开放的中心区域中。存储器层M可以在沟道CH的表面上形成。存储器层M可以包括隧穿介电层、电荷存储层和电荷阻挡层，或者包括它们中的至少一个。电荷存储层可以包括存储电荷的诸如多晶硅层的浮栅、俘获电荷的诸如氮化物层的俘获层以及纳米点中的至少一个。作为参考，存储器层M可以包括代替电荷存储层的相变材料。进一步地，插入在存储器层M和字线WL之间并且覆盖字线WL的顶表面和底表面的存储器层(未示出)可以另外形成。另外形成的存储器层可以包括隧穿介电层、电荷存储层和电荷阻挡层，或者可以包括它们中的至少一个。另外形成的存储器层的电荷阻挡层可以是氧化物层和高k材料层的堆叠层。
源极选择晶体管SST在源极选择线SSL围绕沟道CH的位置形成，存储器单元MC在字线WL围绕沟道CH的位置形成，漏极选择晶体管DST在漏极选择线DSL围绕沟道CH的位置形成。通过上述结构，包括沿着各自的沟道CH形成的漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST的多个单元串CS可以被构造。
如在图5所示的实施例中，第一子共源极SCSL1和第二子共源极SCSL2可以在衬底10中形成。衬底10可以包括体硅衬底。体硅衬底可以包括诸如III族、IV族和/或V族元素的半导体材料。第一子共源极SCSL1和第二子共源极SCSL2可以是通过将p型或n型杂质植入到衬底10中而形成的阱区。
不同于图5所示的实施例，第一子共源极SCSL1和第二子共源极SCSL2可以在设置在衬底10和存储块BLK之间的半导体层中形成。电路层可以在衬底10和半导体层之间另外形成。外围电路可以在电路层中形成。外围电路可以包括如图1所示的行解码器120、页面缓冲器130、输入/输出缓冲器140、控制逻辑150、电压发生器160和源极驱动器170。从稍后参照图8描述的实施例中，这种结构将变得显而易见。
再次参照图5，隔离结构11可在第一子共源极SCSL1和第二子共源极SCSL2之间形成在衬底10中。隔离结构11可以是介电层。与此不同，隔离结构11可以是掺杂有与第一子共源极SCSL1和第二子共源极SCSL2相反的导电类型的杂质的杂质区域。隔离结构11可以具有在位线方向BLD上延伸的线形状，并且第一子共源极SCSL1和第二子共源极SCSL2可以是其间插入有隔离结构11的布置在字线方向WLD上的平面区域。
存储块BLK可以包括对应于第一子共源极SCSL1的第一子块Sub-block1和对应于第二子共源极SCSL2的第二子块Sub-block2。第一子块Sub-block1和第二子块Sub-block2可以设置在与其分别对应的子共源极SCSL1和SCSL2上。因此，第一子块Sub-block1和第二子块Sub-block2可以与第一子共源极SCSL1和第二子共源极SCSL2相同的方式被布置在字线方向WLD上。
第一子块Sub-block1和第二子块Sub-block2中的每一个可以包括多个单元串CS。包括在第一子块Sub-block1中的单元串CS的每个的一个端子可以共同地电联接到第一子共源极SCSL1。包括在第二子块Sub-block2中的单元串CS的每个的一个端子可以共同地电联接到第二子共源极SCSL2。即，包括在相同子块中的单元串被电联接到相同的子共源极，包括在不同子块中的单元串被电联接到不同的子共源极。
位线BL1至BL4可以包括与第一子块Sub-block1对应的第一子块位线BL1和BL2以及与第二子块Sub-block2对应的第二子块位线BL3和BL4。第一子块位线BL1和BL2以及第二子块位线BL3和BL4可以设置在分别与其对应的子块Sub-block1和Sub-block2上。
包括在第一子块Sub-block1中的单元串CS的其它端子可以电联接到第一子块位线BL1和BL2。包括在第二子块Sub-block2中的单元串CS的其它端子可以电联接到第二子块位线BL3和BL4。
联接到第一位线BL1的所有单元串CS可以被包括在第一子块Sub-block1中，并且联接到第二位线BL2的所有单元串CS可以被包括在第一子块Sub-block1中。联接到第三位线BL3的所有单元串CS可以包括在第二子块Sub-block2中，并且联接到第四位线BL4的所有单元串CS可以包括在第二子块Sub-block2中。也就是说，联接到同一位线的单元串包括在同一子块中，包括在不同子块中的单元串联接到不同的位线。
图6是示出图3所示的第一子块Sub-block1的擦除操作中的偏置条件的电路图。
假定在图6所示的存储块BLK中包括的第一子块Sub-block1和第二子块Sub-block2之间，第一子块Sub-block1被选择擦除，并且第二子块Sub-block2被禁止擦除。
在擦除操作中，可以将接地电压(Vss)施加到所选择的存储块BLK的字线WL，并且可以浮置未选择的存储块(未示出)的字线(未示出)。擦除电压(V擦除)可以施加到对应于选择擦除的第一子块Sub-block1的第一子共源极SCSL1，并且未选择的擦除电压(V未擦除)可以施加到对应于禁止擦除的第二子块Sub-block2的第二子共源极SCSL2。例如，擦除电压(V擦除)可以具有20V的值，并且未选择的擦除电压(V未擦除)可以是接地电压(Vss)的电平或浮置电平。
位线BL1至BL4可以被浮置，并且在从源极选择线SSL和漏极选择线DSL1和DSL2被设置有接地电压(Vss)之后擦除电压(V擦除)被施加至第一子共源极SCSL1的时间点经过预定时间之后，源极选择线SSL和漏极选择线DSL1和DSL2可以被浮置。
由于在源极选择线SSL和漏极选择线DSL1和DSL2被浮置之前，接地电压(Vss)被施加到源极选择线SSL和漏极选择线DSL1和DSL2的事实，因此施加到第一子共源极SCSL1的擦除电压(V擦除)可以被传送到包括在第一子块Sub-block1中的单元串CS的沟道CH和第一子块位线BL1和BL2。
应当注意的是，如果联接到相同位线的单元串被包括在不同子块中，则未选择的子块可能被无意地擦除。这是因为在擦除操作中，施加到对应于选择的子块的子共源极的擦除电压可以通过位线被传送到未被选择的另一子块，并且作为结果，未选择的子块可能被无意地擦除。
因此，在本实施例中，联接到相同位线的所有单元串包括在同一子块中，并且包括在不同子块中的单元串电联接到不同位线。因此，防止施加到与选择的子块相对应的子共源极的擦除电压(V擦除)通过公共位线被传送到未被选择的另一子块的现象是可能的。因此，可以防止未选择的子块被无意地擦除的现象。
在上文参照图3至图6描述的实施例中，作为示例，其示出了沟道CH形成为“I”形状，位线BL1至BL4被设置在存储块BLK上，并且子共源极SCSL1和SCSL2被设置在存储块BLK下面。
然而，如图7所示，每对沟道CH1和CH2可以通过形成在存储块BLK下面的管线沟道PLC被联接以形成“U”形状，并且所有位线BL1、BL2、BL3和BL4以及子共源极SCSL1和SCSL2可以设置在存储块BLK上。在这种情况下，子共源极SCSL1和SCSL2可以由在平行于位线BL1、BL2、BL3和BL4的方向上延伸的布线构造。
图8是示出对应于图2所示的存储块的任意一个的结构的立体图，图9是示意性地示出形成在图8的电路层PERI中的外围电路的配置示例的俯视图。
参照图8，半导体层20可以形成在衬底10和存储块BLK之间。半导体层20可以包括硅(Si)、锗(Ge)或其混合物，可以是掺杂有诸如III族、IV族和/或V族元素的杂质的半导体，或者可以是未掺杂杂质的本征半导体。
存储块BLK可以包括在衬底10上堆叠或形成的源极选择线SSL、多个字线WL和多个漏极选择线DSL以及多个垂直延伸的沟道CH。
存储块BLK可以包括第一子块Sub-block1和第二子块Sub-block2。第一子块Sub-block1和第二子块Sub-block2可以布置在字线方向WLD上，其间插入开放区域OFC。也就是说，第一子块Sub-block1和第二子块Sub-block2可以利用其间插入的开口区域OFC彼此分离。
当存储块BLK的漏极选择线DSL、源极选择线SSL和字线WL在开放区域OFC中被切断时，第一子块Sub-block1的漏极选择线DSL、源极选择线SSL和字线WL与第二子块Sub-block2的漏极选择线DSL、源极选择线SSL和字线WL可以被物理地隔离。
第一子共源极SCSL1可以在第一子块Sub-block1下面的半导体层20中形成，第二子共源极SCSL2可以在第二子块Sub-block2下面的半导体层20中形成。隔离结构11可以在用于隔离第一子共源极SCSL1和第二子共源极SCSL2的开放区域OFC的半导体层20中形成。
第一子共源极SCSL1和第二子共源极SCSL2可以是通过将p型或n型杂质掺杂到半导体层20中而形成的阱区。隔离结构11可以是介电层。在另一实施例中，隔离结构11可以是掺杂有与第一子共源极SCSL1和第二子共源极SCSL2相反的导电类型的杂质的杂质区域。
电路层PERI可以形成在半导体层20和衬底10之间。外围电路可以形成在电路层PERI中。外围电路可以包括如图1所示的行解码器120、页面缓冲器130、输入/输出缓冲器140、控制逻辑150、电压发生器160和源极驱动器170。
参照图9，在开放区域OFC的电路层PERI中，可以设置行解码器120和源极驱动器170。在图9中，为了便于说明，仅示出了行解码器120和源极驱动器170。可以理解的是，除了行解码器120和源极驱动器170之外的其它外围电路，例如页面缓冲器130、输入/输出缓冲器140、控制逻辑150和电压发生器160可以被设置在开放区域OFC外的电路层PERI中。
再次参照图8和图9，第一子块Sub-block1的漏极选择线DSL和第二子块Sub-block2的漏极选择线DSL可以通过接触插塞(未示出)和布线(未示出)彼此电联接，并且可以共享一个导通晶体管。第一子块Sub-block1的源极选择线SSL和第二子块Sub-block2的源极选择线SSL可以通过接触插塞(未示出)和布线(未示出)彼此电联接，并且可以共享一个导通晶体管。被设置在相同高度处的第一子块Sub-block1的字线WL和第二子块Sub-block2的字线WL可以通过接触插塞(未示出)和布线(未示出)彼此电联接，并且可以共享一个导通晶体管。也就是说，在相同高度处联接到不同子块的源极选择线SSL、漏极选择线DSL和字线WL可以共同联接到一个导通晶体管，并且可以被提供有来自导通晶体管的相同的操作电压。
为了与将导通晶体管提供的驱动信号传送至漏极选择线DSL、源极选择线SSL和字线WL的接触插塞电联接，第一子块Sub-block1的漏极选择线DSL、源极选择线SSL和字线WL形成为在向下方向上朝向开放区域OFC逐渐突出。换言之，第一子块Sub-block1的漏极选择线DSL、源极选择线SSL和字线WL可以在开放区域OFC中以阶梯状形状被图案化。相似地，第二子块Sub-block2的漏极选择线DSL、源极选择线SSL和字线WL可以在开放区域OFC中以阶梯状形状被图案化。
源极驱动器170可以设置在开放区域OFC的电路层PERI中，并且与第一子共源极SCSL1和第二子共源极SCSL2电联接。即，第一子共源极SCSL1和第二子共源极SCSL2可以共享一个源极驱动器170。
应注意的是，如果假设源极驱动器被设置在第一子块Sub-block1的左侧(或者第二子块Sub-block2的右侧)，则在这种情况下，当从设置在第一子块Sub-block1的左侧的源极驱动器到第二子共源极SCSL2的距离(或从设置在第二子块Sub-block2的右侧的源极驱动器到第一子共源极SCSL1的距离)被延长时，从源极驱动器输出的源极电压在传送过程期间不得不在其完整性退化的状态下被提供给第二子共源极SCSL2(或第一子共源极SCSL1)。当其完整性退化的源极电压被提供给第二子共源极SCSL2(或第一子共源极SCSL1)时，非易失性存储器装置的操作特性可能劣化或非易失性存储器装置可能发生故障。
同时，如果源极驱动器分别设置在第一子块Sub-block1的左侧和第二子块Sub-block2的右侧，则从源极驱动器输出的源极电压可以被传送到第一子共源极SCSL1和第二子共源极SCSL2，而其完整性基本上没有退化。然而，随着源极驱动器的数量增加到2，源极驱动器所占据的区域增加，并且由于这个事实，芯片尺寸增加。
在本实施例中，因为源极驱动器170被设置在第一子块Sub-block1和第二子块Sub-block2之间的开放区域OFC中，所以从源极驱动器170到第一子共源极SCSL1的距离和从源极驱动器170到第二子共源极SCSL2的距离都是短的。因此，通过使用一个源极驱动器，向第一子共源极SCSL1和第二子共源极SCSL2提供高完整性的源极电压是可能的。而且，通过两个相邻子块采用单个驱动器，由源极驱动器占据的区域被最小化，因此芯片尺寸可不增加。
在上面参照图3至图9描述的实施例中，作为示例，其示出了子共源极SCSL1和SCSL2被布置在字线方向WLD上。
然而，子共源极SCSL1和SCSL2的布置方向不限于此，并且应当注意的是，子共源极SCSL1和SCSL2可以设置在位线方向BLD上。这种实施例将通过下面参照图10至图13进行的描述而变得显而易见。
图10是示出图2所示的存储块中的任一个的电路图。
参照图10，存储块BLK可以包括多个单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24。位线BLo1、BLo2、BLe1和BLe2可以包括奇数位线BLo1和BLo2以及偶数位线BLe1和BLe2。
单元串CS11和CS21可以电联接在奇数位线BLo1和第一子共源极SCSL1之间，单元串CS12和CS22可以电联接在偶数位线BLe1和第二子共源极SCSL2之间。单元串CS13和CS23可以电连接在奇数位线BLo2和第一子共源极SCSL1之间，单元串CS14和CS24可以电连接在偶数位线BLe2和第二子共源极SCSL2之间。
存储块BLK可以包括多个子块Sub-block1和Sub-block2。例如，存储块BLK可以包括第一子块Sub-block1和第二子块Sub-block2，其中第一子块Sub-block1包括单元串CS11、CS21、CS13和CS23，第二子块Sub-block2包括单元串CS12、CS22、CS14和CS24。
第一子块Sub-block1可以对应于第一子共源极SCSL1，并且包括在第一子块Sub-block1中的单元串CS11、CS21、CS13和CS23可以共同电联接到第一子共源极SCSL1。第二子块Sub-block2可以对应于第二子共源极SCSL2，并且包括在第二子块Sub-block2中的单元串CS12、CS22、CS14和CS24可以共同电联接到第二子共源极SCSL2。也就是说，包括在相同子块中的单元串电联接到相同的子共源极，并且包括在不同子块中的单元串可以电联接到不同的子共源极。
包括在第一子块Sub-block1中的单元串CS11、CS21、CS13和CS23可以电联接到奇数位线BLo1和BLo2，并且包括在第二子块Sub-block2中的单元串CS12、CS22、CS14和CS24可以电联接到偶数位线BLe1和BLe2。
各自的第一子共源极SCSL1和第二子共源极SCSL2可以各自具有在字线方向WLD上延伸的结构。第一子共源极SCSL1和第二子共源极SCSL2可以在位线方向BLD上被布置在不同水平处。
单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24中的每一个可以包括在垂直于衬底(未示出)的主表面的方向上联接的漏极选择晶体管DST、多个存储器单元MC1至MC4和源极选择晶体管SST。在单元串CS11、CS21、CS12、CS22、CS13、CS23、CS14和CS24中的每一个中，存储器单元MC1至MC4可以串联地联接在漏极选择晶体管DST和源极选择晶体管SST之间。存储器单元MC1至MC4可以包括用于存储有效数据的主存储器单元。除了主存储器单元之外，存储器单元MC1至MC4还可以包括不用于存储有效数据的虚拟存储器单元。
包括在第一子块Sub-block1中的单元串CS11、CS21、CS13和CS23的源极选择晶体管SST中的每一个的一个端子可以电联接到存储器单元MC1，并且其另一端子可以共同电联接到第一子共源极SCSL1。包括在第二子块Sub-block2中的单元串CS12、CS22、CS14和CS24的源极选择晶体管SST中的每一个的一个端子可以电联接到存储器单元MC1，并且其另一端子可以共同电联接到第二子共源极SCSL2。
包括在第一子块Sub-block1中的单元串CS11、CS21、CS13和CS23的漏极选择晶体管DST中的每一个的一个端子可以电联接到奇数位线BLo1和BLo2，并且其另一端子可以电联接到存储器单元MC4。包括在第二子块Sub-block2中的单元串CS12、CS22、CS14和CS24的漏极选择晶体管DST中的每一个的一个端子可以电联接到偶数位线BLe1和BLe2，并且其另一端可以电联接到存储器单元MC4。
例如，在图10中，存储块BLK被示为包括2个子块Sub-block1和Sub-block2。然而，包括在存储块中的子块的数量不限于此，并且可以设置至少两个子块。
例如，在图10中，子块Sub-block1和Sub-block2中的每个被示为包括4个单元串。然而，包括在子块Sub-block1和Sub-block2的每个中的单元串的数量不限于此，并且在包括在子块Sub-block1和Sub-block2的每个中的单元串中，可以在位线方向BLD和字线方向WLD的每一个上设置一个或多个单元串。
进一步地，图10示出了源极选择晶体管SST被共同联接到一个源极选择线SSL的示例。然而，应当注意的是，存储块BLK的结构可以这样的方式改变和应用：与漏极选择晶体管DST类似地，相同行的源极选择晶体管SST共同联接到一个源极选择线并且不同行的源极选择晶体管SST联接到不同的源极选择线。
例如，在图10中示出，在每个单元串中提供一个漏极选择晶体管DST和一个源极选择晶体管SST。然而，应当注意的是，至少两个漏极选择晶体管或至少两个源极选择晶体管可以被设置在每个单元串中。
例如，在图10中示出，每个单元串包括4个存储器单元MC1至MC4。然而，应当注意的是，至少一个存储器单元可以被设置在每个单元串中。
图11是示出与图2所示的存储块中的任一个对应的结构的俯视图。图12是图11的立体图，图13是图11的横截面图。
参照图11，非易失性存储器装置可以包括第一子共源极SCSL1和第二子共源极SCSL2、形成在第一子共源极SCSL1和第二子共源极SCSL2上的存储块BLK以及形成在存储块BLK上的多个奇数位线BLo1至BLo6和多个偶数位线BLe1至BLe6。
例如，在图11至图13中示出，对应于单个存储块BLK的子共源极SCSL的数量为2。然而，对应于单个存储块BLK的子共源极SCSL的数量不限于此，并且应当注意的是，对应于单个存储块BLK的至少两个子共源极SCSL可以被设置。
例如，在图11中示出，奇数位线的数量和偶数位线的数量中的每一个均为6。然而，奇数位线的数量和偶数位线的数量中的每一个不限于此，并且应当注意的是，一个或多个奇数位线和一个或多个偶数位线可以被设置。
参照图12和图13，第一子共源极SCSL1和第二子共源极SCSL2可以形成在衬底10中。衬底10可以包括体硅衬底。体硅衬底可以包括诸如III族、IV族和/或V族元素的半导体材料。第一子共源极SCSL1和第二子共源极SCSL2可以是通过将p型或n型杂质植入到衬底10中而形成的阱区。
第一子共源极SCSL1可以包括多个段(segment)SCSL1-1、SCSL1-2和SCSL1-3。以下，为了便于说明，将包括在第一子共源极SCSL1中的段SCSL1-1、SCSL1-2和SCSL1-3定义为第一段。各个第一段SCSL1-1、SCSL1-2和SCSL1-3可以在字线方向WLD上延伸，并且可以彼此电联接。
第二子共源极SCSL2可以包括多个段SCSL2-1和SCSL2-2。在下文中，为了便于说明，将包括在第二子共源极SCSL2中的段SCSL2-1和SCSL2-2定义为第二段。各个第二段SCSL2-1和SCSL2-2可以在字线方向WLD上延伸，并且可以彼此电联接。
第一段SCSL1-1、SCSL1-2和SCSL1-3以及第二段SCSL2-1和SCSL2-2可以在位线方向BLD上交替地设置。
隔离结构11可以在第一段SCSL1-1、SCSL1-2和SCSL1-3与第二段SCSL2-1和SCSL2-2之间形成在衬底10中。隔离结构11可以是介电层。与此不同，隔离结构11可以是掺杂有与第一子共源极SCSL1和第二子共源极SCSL2相反的导电类型的杂质的杂质区域。隔离结构11可以具有在字线方向WLD上延伸的线形状，并且第一段SCSL1-1、SCSL1-2和SCSL1-3以及第二段SCSL2-1和SCSL2-2可以在其间插入隔离结构11的情况下交替地设置在位线方向BLD上。
与图12和图13所示的实施例不同，半导体层可以在衬底10和存储块BLK之间另外形成，并且第一段SCSL1-1、SCSL1-2和SCSL1-3，第二段SCSL2-1和SCSL2-2以及隔离结构11可以在半导体层中形成。电路层可以在衬底10和半导体层之间另外形成。外围电路可以在电路层中形成。外围电路可以包括如图1所示的行解码器120、页面缓冲器130、输入/输出缓冲器140、控制逻辑150、电压发生器160和源极驱动器170。这种包括半导体层和电路层的实施例可以通过参考上文参照图8描述的实施例来理解。
再次参照图12和图13，存储块BLK可以具有三维结构。存储块BLK可以包括在衬底10上堆叠或形成的源极选择线SSL、多个字线WL、漏极选择线DSL和多个沟道CH。
沟道CH可以穿过选择线SSL和DSL以及字线WL。在本实施例中，沟道CH的每个具有被完全填充到其中心的柱状物结构。然而，应当注意的是，实施例不限于此。沟道CH的每个可以具有中心区域开放的管形状，并且在这种情况下，介电层可以填充在开放的中心区域中。存储器层M可以形成在沟道CH的表面上。存储器层M可以包括隧穿介质层、电荷存储层和电荷阻挡层，或者包括它们中的至少一个。电荷存储层可以包括存储电荷的诸如多晶硅层的浮栅、俘获电荷的诸如氮化物层的俘获层以及纳米点中的至少一个。作为参考，存储器层M可以包括代替电荷存储层的相变材料。进一步地，存储器层(未示出)可以另外形成，其中存储器层插入在存储器层M和字线WL之间并且覆盖字线WL的顶表面和底表面。另外形成的存储器层可以包括隧穿介质层、电荷存储层和电荷阻挡层，或者可以包括它们中的至少一个。另外形成的存储器层的电荷阻挡层可以是氧化物层和高k材料层的堆叠层。
源极选择晶体管SST在源极选择线SSL围绕沟道CH的位置形成，存储器单元MC在字线WL围绕沟道CH的位置形成，漏极选择晶体管DST在漏极选择线DSL围绕沟道CH的位置形成。通过上述结构，包括沿着各自的沟道CH形成的漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST的多个单元串CS可以被构造。
存储块BLK可以包括对应于第一子共源极SCSL1的第一子块Sub-block1和对应于第二子共源极SCSL2的第二子块Sub-block2。第一子块Sub-block1和第二子块Sub-block2可以设置在分别对应于其的子共源极SCSL1和SCSL2上。因此，第一子块Sub-block1和第二子块Sub-block2可以与包括在第一子共源极SCSL1中的第一段SCSL1-1、SCSL1-2和SCSL1-3和包括在第二子共源极SCSL2中的第二段SCSL2-1和SCSL2-2相同的方式布置在位线方向BLD上。
位线BLo1、BLo2、BLe1和BLe2可以包括奇数位线BLo1和BLo2以及偶数位线BLe1和BLe2。
奇数位线BLo1和BLo2可以与包括在第一子块Sub-block1中的单元串CS电联接，并且偶数位线BLe1和BLe2可以与包括在第二子块Sub-block2中的单元串CS电联接。也就是说，联接到同一位线的单元串可以包括在同一子块中，并且包括在不同子块中的单元串可以联接到不同的位线。
暴露第一段SCSL1-1、SCSL1-2和SCSL1-3以及第二段SCSL2-1和SCSL2-2的缝隙SLIT可以在源极选择线SSL、字线WL和漏极选择线DSL中形成。源极选择线SSL、字线WL和漏极选择线DSL可以通过缝隙SLIT被划分为多个部分。
源极线SL1和SL2可以在存储块BLK上另外形成。源极线SL1和SL2可以设置在位于位线BLo1、BLe1、BLo2和BLe2下面的层中。尽管未示出，但源极线SL1和SL2可以设置在与位线BLo1、BLe1、BLo2和BLe2相同的层中或位于位线BLo1、BLe1、BLo2和BLe2上方的层中，或者可以通过被分布在至少两层中来设置。
源极线SL1和SL2可以包括用于向第一子共源极SCSL1提供电源的第一源极线SL1和用于向第二子共源极SCSL2提供电源的第二源极线SL2。
在形成在存储块BLK中的缝隙SLIT中位于第一段SCSL1-1、SCSL1-2和SCSL1-3中的缝隙SLIT中，可以形成将第一源极线SL1与第一段SCSL1-1、SCSL1-2和SCSL1-3电联接的第一接触插塞CNT1。
在形成在存储块BLK中的缝隙SLIT中位于第二段SCSL2-1和SCSL2-2中的缝隙SLIT中，可以形成将第二源极线SL2与第二段SCSL2-1和SCSL2-2电联接的第二接触插塞CNT2。
图14是示意性地示出根据本发明的实施例的包括非易失性存储器装置620的存储器系统600的简化框图。
根据如上所述的本发明构思的实施例，非易失性存储器装置620可以包括半导体存储器。存储器系统600还可以包括存储器控制器610。存储器控制器610可以控制非易失性存储器装置620。例如，非易失性存储器装置620和存储器控制器610的组合可以被配置为存储卡或固态硬盘(SSD)。SRAM 611可以用作中央处理单元(CPU)612的工作存储器。主机接口613可以包括可以与存储器系统600联接的主机的数据交换协议。
存储器控制器610可以包括经由内部总线电联接的主机接口613、错误校正码(ECC)块614、存储器接口615、CPU 612和SRAM 611。
错误校正码(ECC)块614可以检测和校正包括在从非易失性存储器装置620读出的数据中的错误。
存储器接口615可以与非易失性存储器装置620接合。CPU 612可以执行用于存储器控制器610的数据交换的一般控制操作。
尽管未示出，但是对于本领域技术人员应当变得显而易见的是，存储器系统600可以进一步设置有ROM，其存储用于与主机接合的代码数据。非易失性存储器装置620可以被设置为由多个闪速存储器芯片构造的多芯片封装。
存储器系统600可以用作具有低错误发生概率的高可靠性的存储介质。上述非易失性存储器装置可以提供给诸如固态硬盘(SSD)的存储器系统。存储器控制器610可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、高速外围组件互连(PCI-E)协议、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成电子装置(IDE)协议等各种接口协议之一与外部装置(例如，主机)通信。
图15是示意性地示出根据本发明的实施例的包括非易失性存储器装置的计算系统的简化框图。
参照图15，根据本发明的实施例的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740和诸如基带芯片组的调制解调器750。在实施例中，计算系统700可以是移动装置，在这种情况下，用于提供计算系统700的操作电压的电池(未示出)可以被另外提供。尽管附图中未示出，但对本领域技术人员应变得显而易见的是，计算系统700可以进一步包括应用芯片组、COMS图像传感器(CIS)、移动DRAM等。存储器系统710可以被配置为例如使用非易失性存储器来存储数据的固态驱动器/硬盘(SSD)。同样，作为示例，存储器系统710可以被设置为融合闪速存储器(例如，NAND或NOR闪速存储器)。
上述实施例可以通过如上所述的装置和方法来实现。然而，应注意到，上述实施例也可以通过执行对应于每个实施例的配置的功能的程序或者其上记录程序的记录介质来实现。本发明所属领域的技术人员可从上述实施例的描述容易地推导出这种实现。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅仅是示例性的。因此，本文所描述的非易失性存储器装置不应基于所描述的实施例被限制。

Claims (20)

1.一种非易失性存储器装置，其包括：
存储块，其包括多个单元串，其中所述多个单元串的每个包括与堆叠在衬底上方的字线电联接的存储器单元；以及
多个子共源极；
其中所述存储块包括对应于所述多个子共源极的多个子块，每个子块包括电联接到相同位线的多个单元串。
2.根据权利要求1所述的非易失性存储器装置，其中通过将擦除电压单独地施加到所述子共源极，擦除操作以子块为单位被执行。
3.根据权利要求2所述的非易失性存储器装置，其中，在所述擦除操作中，所述擦除电压被施加到所述多个子共源极中对应于选择的子块的子共源极，并且未选择的擦除电压被施加到所述多个子共源极中对应于未选择的子块的子共源极。
4.根据权利要求1所述的非易失性存储器装置，其中包括在不同子块中的单元串电联接到不同的位线。
5.根据权利要求1所述的非易失性存储器装置，其中包括在相同子块中的单元串电联接到相同的子共源极，并且包括在不同子块中的单元串电联接到不同的子共源极。
6.根据权利要求1所述的非易失性存储器装置，其中所述子共源极在字线方向上布置。
7.根据权利要求1所述的非易失性存储器装置，
其中所述位线包括至少一个奇数位线和至少一个偶数位线，并且
其中所述子块包括：
第一子块，其包括电联接到所述奇数位线的单元串；以及
第二子块，其包括电联接到所述偶数位线的单元串。
8.根据权利要求7所述的非易失性存储器装置，其中所述子共源极包括：
第一子共源极，其与所述第一子块的单元串电联接；以及
第二子共源极，其与所述第二子块的单元串电联接。
9.根据权利要求8所述的非易失性存储器装置，
其中所述第一子共源极包括多个第一段，并且所述第二子共源极包括多个第二段，以及
其中所述第一段和所述第二段在位线方向上交替地设置。
10.根据权利要求9所述的非易失性存储器装置，其进一步包括：
缝隙，其穿过所述存储块并暴露所述第一段和所述第二段。
11.根据权利要求10所述的非易失性存储器装置，其进一步包括：
第一源极线和第二源极线，其设置在所述存储块上方；
第一接触插塞，其设置在暴露所述第一段的缝隙中，并电联接所述第一段和所述第一源极线；以及
第二接触插塞，其设置在暴露所述第二段的缝隙中，并电联接所述第二段和所述第二源极线。
12.根据权利要求1所述的非易失性存储器装置，其中所述子共源极设置在所述存储块下方，并且所述位线设置在所述存储块上方。
13.根据权利要求12所述的非易失性存储器装置，其中所述子共源极形成在所述衬底或半导体层中，所述半导体层设置在所述衬底和所述存储块之间。
14.根据权利要求13所述的非易失性存储器装置，其中所述子共源极包括在所述衬底或所述半导体层中形成的阱区。
15.根据权利要求13所述的非易失性存储器装置，其进一步包括：
隔离结构，其在所述子共源极之间形成在所述衬底或所述半导体层中。
16.根据权利要求1所述的非易失性存储器装置，其中所述子共源极和所述位线设置在所述存储块上方。
17.根据权利要求16所述的非易失性存储器装置，其中所述子共源极包括在所述位线的纵向上延伸的布线。
18.一种非易失性存储器装置，其包括：
存储块，其电联接到堆叠在衬底上方的字线；
第一子共源极和第二子共源极，其在所述字线的方向上布置；以及
多个第一子块位线和多个第二子块位线，所述多个第一子块位线形成在所述存储块上方并对应于所述第一子共源极，所述多个第二子块位线形成在所述存储块上方并对应于所述第二子共源极，
所述存储块包括：
第一子块，其包括在所述第一子块位线和所述第一子共源极之间电联接的多个第一单元串；以及
第二子块，其包括在所述第二子块位线和所述第二子共源极之间电联接的多个第二单元串。
19.一种非易失性存储器装置，其包括：
位线，其包括奇数位线和偶数位线；
存储块，其设置在所述位线下方；以及
第一子共源极和第二子共源极，其设置在所述存储块下方并且在所述位线的方向上布置，
所述存储块包括：
第一子块，其包括在所述奇数位线和所述第一子共源极之间电联接的多个第一单元串；以及
第二子块，其包括在所述偶数位线和所述第二子共源极之间电联接的多个第二单元串。
20.根据权利要求19所述的非易失性存储器装置，
其中所述第一子共源极包括多个第一段，并且所述第二子共源极包括多个第二段，以及
其中所述第一段和所述第二段在位线方向上交替地设置。
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