CN110310955A - 具有多个垂直沟道结构的三维存储器件 - Google Patents

具有多个垂直沟道结构的三维存储器件 Download PDF

Info

Publication number
CN110310955A
CN110310955A CN201811415269.0A CN201811415269A CN110310955A CN 110310955 A CN110310955 A CN 110310955A CN 201811415269 A CN201811415269 A CN 201811415269A CN 110310955 A CN110310955 A CN 110310955A
Authority
CN
China
Prior art keywords
memory block
selection line
string
voltage
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811415269.0A
Other languages
English (en)
Inventor
南尚完
沈元補
赵志虎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110310955A publication Critical patent/CN110310955A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供了一种具有多个垂直沟道结构的三维(3D)存储器件。所述三维存储器件包括：第一存储块、第二存储块和位线。所述第一存储块包括在相对于衬底的表面的垂直方向上延伸的第一垂直沟道结构。所述第二存储块包括在所述垂直方向上位于所述第一垂直沟道结构上的第二垂直沟道结构，以及沿第一水平方向延伸并在所述垂直方向上偏移的第一串选择线和第二串选择线。所述位线在所述第一存储块与所述第二存储块之间沿所述第一水平方向延伸，并且由所述第一存储块和所述第二存储块共享。所述第二存储块可以包括都连接到所述位线和所述第一串选择线并且具有彼此不同的阈值电压的第一串选择晶体管和第二串选择晶体管。

Description

具有多个垂直沟道结构的三维存储器件
相关申请的交叉引用
本申请要求2018年3月27日在韩国知识产权局提交的韩国专利申请No.10-2018-0035268的优先权，通过引用将其全部公开内容并入本文。
背景技术
本发明构思涉及存储器件，更具体地，涉及其中每一个都具有多个垂直沟道结构的三维(3D)存储器件。
存储器件用于存储数据，并且可以分为易失性存储器件和非易失性存储器件。作为非易失性存储器件的示例的闪速存储器件可以用于(“包括在”)以下设备中：移动电话、数码相机、便携式数字助理(PDA)、便携式计算机设备、固定计算机设备、或它们的某种组合。随着近来信息和通信设备的多功能化，存储器件可以具有高容量和高集成密度。
发明内容
根据本发明构思的一些示例实施例，三维(3D)存储器件可以包括第一存储块，所述第一存储块包括多个第一垂直沟道结构，所述多个第一垂直沟道结构中的每个第一垂直沟道结构在基本上垂直于衬底的表面的垂直方向上延伸。所述3D存储器件可以包括第二存储块，所述第二存储块包括多个第二垂直沟道结构、第一串选择线和第二串选择线，所述多个第二垂直沟道结构中的每个第二垂直沟道结构沿所述垂直方向在所述多个第一垂直沟道结构的上方偏移，所述第一串选择线和所述第二串选择线沿第一水平方向延伸并且在所述垂直方向上彼此偏移，所述第一水平方向基本上平行于所述衬底的所述表面。所述3D存储器件可以包括位线，所述位线在所述第一存储块与所述第二存储块之间沿所述第一水平方向延伸，并被配置为由所述第一存储块和所述第二存储块共享。所述第二存储块还可以包括第一串选择晶体管和第二串选择晶体管，所述第一串选择晶体管和所述第二串选择晶体管都连接到所述位线和所述第一串选择线，所述第一串选择晶体管和所述第二串选择晶体管具有彼此不同的阈值电压。
根据本发明构思的一些示例实施例，所述三维(3D)存储器件可以包括：第一存储块，所述第一存储块包括在基本上垂直于衬底的表面的垂直方向上延伸的多个第一垂直沟道结构；第二存储块，所述第二存储块包括在所述垂直方向上位于所述第一垂直沟道结构上的多个第二垂直沟道结构；以及位线，所述位线在所述第一存储块与所述第二存储块之间沿第一水平方向延伸，并且被配置为由所述第一存储块和所述第二存储块共享，所述第一水平方向基本上平行于所述衬底的所述表面。所述第一存储块还可以包括：在所述位线上沿第二水平方向延伸的第一上部串选择线，所述第二水平方向基本上平行于所述衬底的所述表面并且基本上垂直于所述第一水平方向；在所述第一上部串选择线上沿所述第二水平方向延伸的第一下部串选择线；连接到所述第一上部串选择线并具有第一阈值电压的第一上部串选择晶体管；以及连接到所述第一下部串选择线并具有第二阈值电压的第一下部串选择晶体管，所述第二阈值电压小于所述第一阈值电压。
根据本发明构思的一些示例实施例，三维(3D)存储器件可以包括第一存储块，所述第一存储块包括多个第一垂直沟道结构，所述多个第一垂直沟道结构中的每个第一垂直沟道结构在基本上垂直于衬底的表面的垂直方向上延伸。所述3D存储器件可以包括第一位线，所述第一位线在所述垂直方向上位于所述第一存储块上并沿第一水平方向延伸，所述第一水平方向基本上平行于所述衬底的所述表面。所述3D存储器件可以包括第二存储块，所述第二存储块在所述垂直方向上位于所述第一位线上，所述第二存储块包括多个第二垂直沟道结构。所述3D存储器件可以包括第一公共源极线，所述第一公共源极线在所述垂直方向上位于所述第二存储块上并沿所述第一水平方向延伸。所述3D存储器件可以包括第三存储块，所述第三存储块包括多个第三垂直沟道结构、多条接地选择线和多个接地选择晶体管，所述多个第三垂直沟道结构在所述垂直方向上位于所述第一公共源极线上，所述多条接地选择线沿所述第一水平方向延伸并在所述垂直方向上偏移，所述多个接地选择晶体管连接到所述第一公共源极线和所述多条接地选择线中的一条接地选择线并且具有彼此不同的阈值电压。所述第一存储块和所述第二存储块可以共享所述第一位线，并且所述第二存储块和所述第三存储块可以共享所述第一公共源极线。
附图说明
从下面结合附图的详细描述中将更清楚地理解本发明构思的示例性实施例，其中：
图1是根据本发明构思的一些示例实施例的存储器件的框图；
图2是根据本发明构思的一些示例实施例的图1的存储单元阵列的示图；
图3是根据本发明构思的一些示例实施例的下部存储块的示例的透视图；
图4是根据本发明构思的一些示例实施例的第一存储块和第二存储块的示例电路图；
图5是根据本发明构思的一些示例实施例的三维(3D)存储器件的截面图；
图6是图5的3D存储器件的等效电路图；
图7A和图7B分别示出了根据本发明构思的一些示例实施例的图5的第一存储块的读取偏置条件和第二存储块的读取偏置条件的示例；
图8示出了图7B的读取偏置条件的曲线图；
图9示出了在图8的读取偏置条件下对第二存储块的读取操作的示例；
图10A和图10B分别示出了根据本发明构思的一些示例实施例的图5的第一存储块的擦除偏置条件和第二存储块的擦除偏置条件的示例；
图11示出了图10B的擦除偏置条件的曲线图；
图12A和图12B分别示出了根据本发明构思的一些示例实施例的图5的第一存储块的擦除偏置条件和第二存储块的擦除偏置条件的其它示例；
图13示出了图12A的擦除偏置条件和图12B的擦除偏置条件的曲线图；
图14A和图14B分别示出了根据本发明构思的一些示例实施例的图5的第一存储块的编程偏置条件和第二存储块的编程偏置条件的示例；
图15是根据本发明构思的一些示例实施例的3D存储器件的截面图；
图16示出了图15的3D存储器件的示例性实施方式；
图17示出了图16的3D存储器件的读取偏置条件的示例；
图18是根据本发明构思的一些示例实施例的3D存储器件的截面图；
图19是根据本发明构思的一些示例实施例的3D存储器件的截面图；
图20是根据本发明构思的一些示例实施例的3D存储器件的截面图；以及
图21是根据本发明构思的一些示例实施例的将3D存储器件应用于固态硬盘(SSD)系统的示例的框图。
具体实施方式
图1是根据本发明构思的一些示例性施例的存储器件100的框图。
参照图1，存储器件100可以包括存储单元阵列110、控制逻辑120、电压发生器130、行译码器140和页面缓冲单元150。虽然在图1中未示出，但是存储器件100还可以包括数据输入/输出电路或输入/输出接口。
存储单元阵列110可以通过位线BL连接到页面缓冲单元150，通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器140。存储单元阵列110可以包括多个存储单元，例如闪速存储单元。在下文中，在本发明构思的实施例的描述中，假设存储单元是NAND闪速存储单元。然而，本发明构思不限于此。在一些示例实施例中，存储单元可以是诸如电阻式随机存取存储器(ReRAM)单元的电阻式存储单元、相变RAM(PRAM)单元或磁RAM(MRAM)单元。
图2是根据本发明构思的一些示例实施例的图1的存储单元阵列110的示图。
参照图2，存储单元阵列110可以包括下部存储块BLKa_1至BLKa_k和上部存储块BLKb_1至BLKb_k。这里，“k”可以是自然数，并且可以根据实施例的不同而变化。在垂直方向VD上，上部存储块BLKb_1至BLKb_k可以分别位于下部存储块BLKa_1至BLKa_k的上方。下部存储块BLKa_1至BLKa_k和上部存储块BLKb_1至BLKb_k中的每一个存储块都可以具有三维(3D)结构，因此，存储单元阵列110可以被称为“3D存储单元阵列”，存储器件100可以被称为“3D存储器件”。
下部存储块BLKa_1至BLKa_k和上部存储块BLKb_1至BLKb_k中的每一个存储块可以包括多个垂直沟道结构。多个垂直沟道结构可以对应于多个NAND串。每个NAND串可以包括分别连接到垂直堆叠在衬底上的多条字线的多个存储单元。每个存储单元可以包括电荷俘获层。通过引用将美国专利号为7,679,133、美国专利号为8,553,466、美国专利号为8,654,587、美国专利号为8,559,235和美国专利申请公开号为2011/0233648的全部公开内容并入本文。
再参照图1，控制逻辑120可以基于命令CMD、地址ADDR和控制信号CTRL输出各种控制信号，例如电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR，以将数据编程到存储单元阵列110、从存储单元阵列110读取数据或者从存储单元阵列110擦除数据。因此，控制逻辑120通常可以控制存储器件100的各种操作。
电压发生器130可以基于电压控制信号CTRL_vol产生用于对存储单元阵列110执行编程、读取和擦除操作的各种电压。详细地，电压发生器130可以产生字线电压VWL，例如，编程电压、读取电压、通过电压、擦除验证电压或编程验证电压。电压发生器130还可以基于电压控制信号CTRL_vol产生串选择线电压和接地选择线电压。
行译码器140可以响应于行地址X-ADDR，选择下部存储块BLKa_1至BLKa_k和上部存储块BLKb_1至BLKb_k中的一个、选择选定存储块的字线WL中的一条、选择串选择线SSL中的一条。页面缓冲单元150可以响应于列地址Y-ADDR，选择一些位线BL。详细地，页面缓冲单元150根据操作模式的不同而用作写入驱动器或读出放大器。
图3是根据本发明构思的一些示例实施例的下部存储块的示例BLKa’的透视图。下部存储块BLKa’可以是下部存储块BLKa_1至BLKa_k中的一个。
参照图3，下部存储块BLKa’沿垂直方向VD形成在衬底SUB上。衬底SUB具有第一导电类型(例如，p型)。掺杂有第二导电类型(例如，n型)杂质的公共源极线CSL设置在衬底SUB中并沿第二水平方向HD2延伸。绝缘层IL设置在两个相邻公共源极线CSL之间的衬底SUB上。绝缘层IL在第一水平方向HD1上间隔预定距离。绝缘层IL可以包括诸如氧化硅的绝缘材料。
在垂直方向VD上穿透绝缘层IL的柱或垂直沟道结构VC沿第一水平方向HD1顺序地放置在两个相邻公共源极线CSL之间的衬底SUB上。例如，每个垂直沟道结构VC的表面层S可以包括具有第一导电类型的硅材料，并且可以用作沟道区。每个垂直沟道结构VC的内层I可以包括诸如氧化硅的绝缘材料或气隙。其中形成有垂直沟道结构VC的沟道孔的尺寸可以朝向衬底SUB减小。
沿着绝缘层IL的暴露表面、垂直沟道结构VC的暴露表面和衬底SUB的暴露表面在两个相邻公共源极线CSL之间的区域中设置电荷存储层CS。电荷存储层CS可以包括隧穿绝缘层、电荷俘获层和阻挡绝缘层。电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。在两个相邻公共源极线CSL之间的区域中的电荷存储层CS的暴露表面上设置包括接地选择线GSL、下部串选择线SSLd、上部串选择线SSLu和字线WL1至WL8的栅电极GE。在每个垂直沟道结构VC上设置漏极接触DR。在漏极接触DR上设置位线BL1至BL3。位线BL1至BL3在第一水平方向HD1上延伸，并且在第二水平方向HD2上间隔预定距离。
随着垂直沟道结构VC的长度增加，在垂直方向VD上堆叠的字线的数目可以增加，因此，在垂直方向VD上的存储单元的数目也可以增加。结果，可以增大存储器件100的存储容量和集成密度。然而，当垂直沟道结构VC的长度增加时，沟道电阻也可能增大，因此，在每个存储单元中流动的电流可能减小。当在存储单元中流动的电流近似为用于感测的最小电流时，不能再执行感测。
然而，根据本发明构思的实施例，通过将垂直沟道结构VC的长度限制在阈值内并重复执行用于形成垂直沟道结构VC的蚀刻工艺，可以使垂直沟道结构VC位于垂直方向VD上。因此，可以增大存储器件100的存储容量和集成密度而不增大沟道电阻。例如，图2中的下部存储块BLKa_1可以包括第一垂直沟道结构，图2中的上部存储块BLKb_1可以包括相对于第一垂直沟道结构位于垂直方向VD上的第二垂直沟道结构。此时，下部存储块BLKa_1和上部存储块BLKb_1可以共享位线，因此，可以降低工艺成本。
图4是根据本发明构思的一些示例实施例的第一存储块BLKa和第二存储块BLKb的示例电路图。
参照图4，第一存储块BLKa可以是下部存储块BLKa_1至BLKa_k中的一个。第二存储块BLKb可以是上部存储块BLKb_1至BLKb_k中的一个，并且可以在垂直方向VD上位于第一存储块BLKa的上方。
第一存储块BLKa可以包括具有NAND串NS1a至NS4a的多个下部NAND串、字线WL1a至WLna、第一接地选择线GSL1a至第四接地选择线GSL4a、第一下部串选择线SSL1da至第四下部串选择线至SSL4da、第一上部串选择线SSL1ua至第四上部串选择线SSL4ua以及公共源极线CSLa。如图5所示，公共源极线CSLa在第二水平方向HD2上延伸并位于衬底SUB中。这里，“n”可以是自然数，并且可以根据实施例的不同而变化。在一些示例实施例中，第一接地选择线GSL1a至第四接地选择线GSL4a可以为线形。在一些示例实施例中，第一接地选择线GSL1a至第四接地选择线GSL4a可以都为板形。
在一些示例实施例中，位于同一高度处的第一接地选择线GSL1a至第四接地选择线GSL4a可以在第一存储块BLKa中彼此电连接。在一些示例实施例中，第一存储块BLKa可以包括第一上部串选择线SSL1ua至第四上部串选择线SSL4ua中的一条或者第一下部串选择线SSL1da至第四下部串选择线SSL4da中的一条。在一些示例实施例中，第一存储块BLKa还可以包括在第一下部串选择线SSL1da至第四下部串选择线SSL4da下方的至少一条伪字线。
第二存储块BLKb可以包括具有NAND串NS1b至NS4b的多个上部NAND串、字线WL1b至WLmb、第一接地选择线GSL1b至第四接地选择线GSL4b、第一串选择线SSL1b至第四串选择线SSL4b以及公共源极线CSLb。这里，“m”可以是自然数，并且可以根据实施例的不同而变化。在一些示例实施例中，第一接地选择线GSL1b至第四接地选择线GSL4b可以为线形。在一些示例性实施例中，第一接地选择线GSL1b至第四接地选择线GSL4b可以都为板形。
在一些示例实施例中，“m”可以小于“n”，因此，第二存储块BLKb可以包括比第一存储块BLKa少的字线。然而，本发明构思不限于此。在一些示例实施例中，“m”可以等于“n”，因此，第一存储块BLKa和第二存储块BLKb可以包括相同数目的字线。在一些示例实施例中，位于同一高度处的第一接地选择线GSL1b至第四接地选择线GSL4b可以在第二存储块BLKb中彼此电连接。在一些示例实施例中，第二存储块BLKb还可以包括在第一串选择线SSL1b至第四串选择线SSL4b上方的至少一条伪字线。
包括在第一存储块BLKa中的下部NAND串可以连接到第一位线BL1和第二位线BL2，包括在第二存储块BLKb中的上部NAND串也可以连接到第一位线BL1和第二位线BL2。因此，第一存储块BLKa和第二存储块BLKb可以共享第一位线BL1和第二位线BL2。详细地，NAND串NS1a的相对端可以分别连接到第一位线BL1和公共源极线CSLa，NAND串NS1b的相对端可以分别连接到公共源极线CSLb和第一位线BL1。
图5是根据本发明构思的一些示例实施例的3D存储器件200的截面图。
参照图5，3D存储器件200可以包括第一存储块BLKa和第二存储块BLKb以及位线BL。位线BL可以在第一存储块BLKa与第二存储块BLKb之间，并且可以在第一水平方向HD1上延伸。第一存储块BLKa和第二存储块BLKb可以电连接到位线BL，从而共享位线BL。例如，第一存储块BLKa和第二存储块BLKb可以分别对应于图4中的第一存储块BLKa和第二存储块BLKb，并且位线BL可以对应于图4中的第一位线BL1。
第一存储块BLKa位于(例如，可以直接位于)衬底SUB上，并且可以包括多个第一垂直沟道结构VC1a至VC4a，其中每个第一垂直沟道结构在衬底SUB上方(上)沿垂直方向VD延伸。如本文所述，以及例如如图5所示，垂直方向VD可以是与衬底SUB的表面SUBa垂直或基本上垂直(例如，在制造公差和/或材料公差内垂直)的方向，第一水平方向HD1可以与衬底SUB的表面SUBa平行或基本上平行(例如，在制造公差和/或材料公差内平行)，并且第二水平方向HD2可以与衬底SUB的表面SUBa平行或基本上平行并且与第一水平方向HD1垂直或基本上垂直。第一存储块BLKa可以包括公共源极线CSLa、第一接地选择线GSL1a至第四接地选择线GSL4a、字线WL1a至WLna、第一下部串选择线SSL1da至第四下部串选择线SSL4da以及第一上部串选择线SSL1ua至第四上部串选择线SSL4ua。至少如图5所示，每条上部串选择线SSL1ua至SSL4ua可以在垂直方向VD上位于位线BL上(例如，“位于位线BL上方”、“位于位线BL下方”、“在位线BL下面”等)并且与位线BL相邻，并且可以沿第二水平方向HD2延伸，每条下部串选择线SSL1da至SSL4da可以在垂直方向VD上位于一条或更多条上部串选择线SSL1ua至SSL4ua上(例如，“位于一条或更多条上部串选择线SSL1ua至SSL4ua上方”、“位于一条或更多条上部串选择线SSL1ua至SSL4ua下方”、“在一条或更多条上部串选择线SSL1ua至SSL4ua下面”等)并且与一条或更多条上部串选择线SSL1ua至SSL4ua相邻，并且可以沿第二水平方向HD2延伸。如进一步所示，每条上部串选择线SSL1ua至SSL4ua比对应的相邻下部串选择线SSL1da至SSL4da更靠近位线BL。如进一步所示，第一接地选择线GSL1a至第四接地选择线GSL4a都可以在衬底SUB上(例如，直接在衬底SUB上)沿第二水平方向延伸。字线WL1a至WLna可以沿第一水平方向HD1延伸。第一接地选择线GSL1a至第四接地选择线GSL4a、第一下部串选择线SSL1da至第四下部串选择线SSL4da以及第一上部串选择线SSL1ua至第四上部串选择线SSL4ua可以沿第二水平方向HD2延伸，并且可以在第一水平方向HD1上彼此平行或基本上平行(例如，在制造公差和/或材料公差内平行)。
第二存储块BLKb可以相对于第一存储块BLKa在垂直方向VD上定位(例如，“偏移”)，并且可以包括多个第二垂直沟道结构VC1b至VC4b，其中每个第二垂直沟道结构在位线BL上方沿垂直方向VD延伸。因此，第二垂直沟道结构VC1b至VC4b将被理解为在垂直方向VD上位于第一垂直沟道结构VC1a至VC4a上。如图所示，第二存储块BLKb可以位于(例如，直接位于)位线BL上。第二存储块BLKb可以包括公共源极线CSLb、第一接地选择线GSL1b至第四接地选择线GSL4b、字线WL1b至WLmb以及第一串选择线SSL1b至第四串选择线SSL4b。在一些示例实施例中，公共源极线CSLb可以被认为在垂直方向VD上与第二存储块BLKb分离并且位于第二存储块BLKb上，并且沿第一水平方向HD1延伸。公共源极线CSLb、字线WL1b至WLmb以及第一串选择线SSL1b至第四串选择线SSL4b都可以沿第一水平方向HD1延伸。至少如图5所示，第一串选择线SSL1b至第四串选择线SSL4b可以在垂直方向VD上彼此偏移(例如，“堆叠”)。如图所示，公共源极线CSLb可以共用地连接到第二垂直沟道结构VC1b至VC4b。如图进一步示出，第一接地选择线GSL1b至第四接地选择线GSL4b都可以在公共源极线CSLb上(例如，直接在公共源极线CSLb上)沿第二水平方向延伸。第一接地选择线GSL1b至第四接地选择线GSL4b可以沿第二水平方向HD2延伸。例如，可以选择对应于第二垂直沟道结构VC2b的NAND串(图6中的NS2b)，并且将参照图9描述选择时涉及的详细操作。在一些示例实施例中，公共源极线CSLb可以为线形。在一些示例实施例中，公共源极线CSLb可以为板形。然而，本发明构思不限于此，并且可以对公共源极线CSLb的结构进行各种改变。
将理解的是，在本文中，“位于另一元件上”的元件可以位于另一元件的“上方”或“下方”(在这里也称为“在......下面”)和/或可以“直接位于”或“间接位于”另一元件上，其中间接位于另一元件上的元件将被理解为通过至少一个插入元件和/或间隔物与另一元件隔离开。
图6是图5中的3D存储器件200的等效电路图。
参照图5和图6，第一存储块BLKa包括分别对应于第一垂直沟道结构VC1a至VC4a的NAND串NS1a至NS4a。例如，NAND串NS1a可以包括连接到第一接地选择线GSL1a的接地选择晶体管GST1a、分别连接到字线WL1a至WLna的多个存储单元MC、连接到第一下部串选择线SSL1da的第一下部串选择晶体管SST1d以及连接到第一上部串选择线SSL1ua的第一上部串选择晶体管SST1u。
第二存储块BLKb包括分别对应于第二垂直沟道结构VC1b至VC4b的NAND串NS1b至NS4b。例如，NAND串NS1b可以包括分别(“各自”)连接到第一串选择线SSL1b至第四串选择线SSL4b和位线BL的第一串选择晶体管SST11至第四串选择晶体管SST14、分别连接到字线WL1b至WLmb的多个存储单元MC以及连接到第一接地选择线GSL1b的接地选择晶体管GST1b。此外，第一串选择晶体管SST11至第四串选择晶体管SST14可以包括在一个第二垂直沟道结构VC1b中，并且可以连接到分离的各条串选择线SSL1b至SSL4b，并且可以具有彼此不同的阈值电压。
在一些示例实施例中，第一下部串选择线SSL1da至第四下部串选择线SSL4da以及第一上部串选择线SSL1ua至第四上部串选择线SSL4ua都可以为正常的线形。因此，在第一存储块BLKa中，位于同一高度处的第一下部串选择晶体管SST1d至第四下部串选择晶体管SST4d可以分别连接到第一下部串选择线SSL1da至第四下部串选择线SSL4da，并且位于同一高度处的第一上部串选择晶体管SST1u至第四上部串选择晶体管SST4u可以分别连接到第一上部串选择线SSL1ua至第四上部串选择线SSL4ua。因此，可以通过控制施加到第一下部串选择线SSL1da至第四下部串选择线SSL4da的电压和施加到第一上部串选择线SSL1ua至第四上部串选择线SSL4ua的电压来选择NAND串NS1a至NS4a中的一个。
在一些示例实施例中，第一下部串选择晶体管SST1d至第四下部串选择晶体管SST4d以及第一上部串选择晶体管SST1u至第四上部串选择晶体管SST4u位于第一存储块BLKa的上部，因此可以在位线BL形成之前形成。因此，在位线BL形成之前，可以通过离子注入工艺来控制第一下部串选择晶体管SST1d至第四下部串选择晶体管SST4d的阈值电压以及第一上部串选择晶体管SST1u至第四上部串选择晶体管SST4u的阈值电压。
在一些示例实施例中，第一上部串选择晶体管SST1u至第四上部串选择晶体管SST4u的阈值电压可以高于第一下部串选择晶体管SST1d至第四下部串选择晶体管SST4d的阈值电压。例如，第一上部串选择晶体管SST1u可以具有第一阈值电压Vth1，并且第一下部串选择晶体管SST1d可以具有小于第一阈值电压Vth1的第二阈值电压Vth2。因此，例如，在对NAND串NS1a的编程操作中，第一上部串选择晶体管SST1u不会被强导通。因此，第一垂直沟道结构VC1a的沟道电压可以正常升压，从而可以提高编程效率。
在一些示例实施例中，第一串选择线SSL1b至第四串选择线SSL4b中的每一条都可以为板形，因此，位于同一高度处的串选择晶体管可以共同连接到一条串选择线。因此，在第二存储块BLKb中，仅通过控制施加到第一串选择线SSL1b至第四串选择线SSL4b的电压，可能无法选择NAND串NS1b至NS4b中的一个NAND串。根据本发明构思的一些示例实施例，可以通过控制施加到第一串选择线SSL1b至第四串选择线SSL4b的电压和第一串选择晶体管SST11至第四串选择晶体管SST44的阈值电压来选择NAND串NS1b至NS4b中的一个。
详细地，在第二存储块BLKb中，位于同一高度处的串选择晶体管可以共同连接到一条串选择线，并且可以具有彼此不同的阈值电压。详细地，连接到第一串选择线SSL1b的第一串选择晶体管SST11至SST41的阈值电压中的至少一个阈值电压可以不同于其他阈值电压。也就是说，例如，第一串选择晶体管SST11和SST21都可以连接到位线BL和第一串选择线SSL1b，并且可以具有彼此不同的阈值电压(“可以与彼此不同的阈值电压相关联”)。例如，第一串选择晶体管SST11可以具有第一阈值电压Vth1，第一串选择晶体管SST21至SST41可以具有低于第一阈值电压Vth1的第二阈值电压Vth2。第二阈值电压Vth2可以对应于擦除电压。
另外，在第二存储块BLKb中，包括在一个NAND串中的可以在垂直方向VD上相对于彼此偏移的串选择晶体管可以分别连接到不同的串选择线，并且可以具有彼此不同的阈值电压。详细地，NAND串NS1b中所包括的第一串选择晶体管SST11至第四串选择晶体管SST14的阈值电压中的至少一个阈值电压可以不同于其他阈值电压。也就是说，NAND串NS1b中所包括的第一串选择晶体管SST11至第四串选择晶体管SST14可以具有彼此不同的阈值电压(“可以与彼此不同的阈值电压相关联”)。例如，第一串选择晶体管SST11可以具有第一阈值电压Vth1，第二串选择晶体管SST12至第四串选择晶体管SST14可以具有低于第一阈值电压Vth1的第二阈值电压Vth2。第二阈值电压Vth2可以对应于擦除电压。在另一示例中，第一串选择晶体管SST11和第二串选择晶体管SST22可以具有第一阈值电压Vth1，第一串选择晶体管SST21和第二串选择晶体管SST12可以具有低于(“小于”、“在幅值上小于”等)第一阈值电压Vth1的第二阈值电压Vth2。
在一些示例实施例中，第一串选择晶体管SST11至第四串选择晶体管SST44位于第二存储块BLKb的下部，因此，阈值电压可能不容易通过离子注入工艺来控制。因此，可以通过编程，对第一串选择晶体管SST11至第四串选择晶体管SST44的阈值电压进行电控制。例如，第一至第四串选择晶体管SST11、SST22、SST33和SST44可以被编程为具有第一阈值电压Vth1，其他串选择晶体管SST21至SST41、SST12、SST32、SST42、SST13、SST23、SST43以及SST14至SST34可以被擦除。
在一些示例实施例中，包括在第二存储块BLKb中的串选择晶体管SST11至SST44的数目(“数量”)可以大于包括在第一存储块BLKa中的串选择晶体管SST1d至SST4d以及SST1u至SST4u的数目。由于串选择晶体管SST1d至SST4d和SST1u至SST4u位于第一垂直沟道结构VC1a至VC4a的上部，串选择晶体管SST11至SST44位于第二垂直沟道结构VC1b至VC4b的下部，因此对应于串选择晶体管SST11至SST44的沟道孔的尺寸可能小于对应于串选择晶体管SST1d至SST4d和SST1u至SST4u的沟道孔的尺寸。由于沟道孔的尺寸较小，所以相邻串选择线之间的耦合可能会增加。因此，为了控制这种耦合，第二存储块BLKb可以包括比第一存储块BLKa更多的串选择晶体管SST11至SST44。
在一些示例实施例中，包括在第二存储块BLKb中的接地选择晶体管GST1b至GSL4b的数目可以与包括在第一存储块BLKa中的接地选择晶体管GST1a至GST4a的数目相同，但是本发明构思不限于此。在一些示例实施例中，包括在第二存储块BLKb中的接地选择晶体管GST1b至GSL4b的数目可以大于包括在第一存储块BLKa中的接地选择晶体管GST1a至GST4a的数目。由于接地选择晶体管GST1a至GST4a位于第一垂直沟道结构VC1a至VC4a的下部，接地选择晶体管GST1b至GSL4b位于第二垂直沟道结构VC1b至VC4b的上部，因此对应于接地选择晶体管GST1a至GST4a的沟道孔的尺寸可能小于对应于接地选择晶体管GST1b至GSL4b的沟道孔的尺寸。在一些示例实施例中，包括在第二存储块BLKb中的字线WL1b至WLmb的数目(“数量”)可以大于包括在第一存储块BLKa中的字线WL1a至WLna的数目(“数量”)。
图7A示出了根据本发明构思的一些示例实施例的图5的第一存储块BLKa的读取偏置条件的示例。
参照图7A，为了对第一存储块BLKa执行读取操作，施加到选定接地选择线的电压V_GSLa_sel可以是用于导通接地选择晶体管的读取偏置电压Vread。施加到选定下部串选择线的电压V_SSLda_sel和施加到选定上部串选择线的电压V_SSLua_sel可以是用于导通下部接地选择晶体管和上部接地选择晶体管的第一偏置电压V1。施加到未选下部串选择线的电压V_SSLda_unsel和施加到未选上部串选择线的电压V_SSLua_unsel可以是低于第一偏置电压V1的第二偏置电压V2。施加到选定字线的电压V_WLa_sel可以是选择电压Vsel，施加到未选字线的电压V_WLa_unsel可以是高于选择电压Vsel的读取偏置电压Vread。
图7B示出了根据本发明构思的一些示例实施例的图5的第二存储块BLKb的读取偏置条件的示例。图8示出了图7B的读取偏置条件的曲线图。
参照图7B和图8，为了对第二存储块BLKb执行读取操作，施加到选定接地选择线的电压V_GSLb_sel可以是用于导通接地选择晶体管的读取偏置电压Vread。施加到选定字线的电压V_WLb_sel可以是选择电压Vsel，施加到未选字线的电压V_WLb_unsel可以是高于选择电压Vsel的读取偏置电压Vread。
相应地，存储器件100可以被配置为将第一偏置电压V1施加到第一串选择线SSL1b，第一偏置电压至少大于例如第一串选择晶体管SST11的第一阈值电压Vth1，并且存储器件100还可以被配置为将第二偏置电压V2施加到第二串选择线SSL2b，从而选择例如连接到第一串选择线SSL1b的第一串选择晶体管SST11和SST21中的一个，第二偏置电压V2至少大于例如第一串选择晶体管SST21的第二阈值电压Vth2并且小于第一阈值电压Vth1。
施加到选定串选择线的电压V_SSLb_sel可以是高于第一阈值电压Vth1的第一偏置电压V1。例如，第一阈值电压Vth1可以是2V，第一偏置电压V1可以是大约4V至大约6V。施加到未选串选择线的电压V_SSLb_unsel可以是高于第二阈值电压Vth2并且低于第一阈值电压Vth1的第二偏置电压V2。例如，第二阈值电压Vth2可以是-2V，第二偏置电压V2可以是0V。
因为第一偏置电压V1和第二偏置电压V2高于第二阈值电压Vth2，所以具有第二阈值电压Vth2的串选择晶体管SST21至SST41、SST12、SST32、SST42、SST13、SST23、SST43和SST14至SST34可以被导通。然而，由于第二偏置电压V2低于第一阈值电压Vth1，所以在具有第一阈值电压Vth1的串选择晶体管SST11、SST22、SST33和SST44中，只有施加了第一偏置电压V1的串选择晶体管可以被导通。
图9示出了在图8的读取偏置条件下对第二存储块BLKb的读取操作的示例。
参照图9，将描述对包括在与第二存储块BLKb中的第二垂直沟道结构VC2b相对应的NAND串NS2b中的存储单元MC1执行读取操作的情况。此时，选定接地选择线是第二接地选择线GSL2b，选定字线是字线WL1b，而其他字线未被选择。选定串选择线是第二串选择线SSL2b，而第一串选择线SSL1b、第三串选择线SSL3b和第四串选择线SSL4b未被选择。
因为第一偏置电压V1被施加到选定第二串选择线SSL2b，所以共同连接到第二串选择线SSL2b的第二串选择晶体管SST12至SST42可以被导通。同时，由于第二偏置电压V2被施加到未选择的第一串选择线SSL1b、第三串选择线SSL3b和第四串选择线SSL4b，所以具有第一阈值电压Vth1的第一串选择晶体管SST11、第三串选择晶体管SST33和第四串选择晶体管SST44被关断。因此，在包括在第二存储块BLKb中的NAND串NS1b至NS4b中，可以选择NAND串NS2b。
图10A示出了根据本发明构思的一些示例实施例的图5的第一存储块BLKa的擦除偏置条件的示例。
参照图10A，为了对第一存储块BLKa执行擦除操作，施加到衬底SUB的，更具体地，施加到衬底SUB的有源区域(例如，P阱区域)的电压V_SUB可以是擦除电压Vers，该擦除电压Vers可以是例如20V。因此，第一存储块BLKa将被理解为包括被配置为基于向衬底SUB施加擦除电压Vers而被擦除的多个存储单元。施加到字线的电压V_WLa可以是字线擦除电压Vwe，该字线擦除电压Vwe可以是例如0V。此时，接地选择线GSLa、下部串选择线SSLda、上部串选择线SSLua和位线BL可以浮置。这样，可以通过使用施加到衬底SUB的电压进行批量擦除来擦除第一存储块BLKa。
图10B示出了根据本发明构思的一些示例实施例的图5的第二存储块BLKb的擦除偏置条件的示例。图11示出了图10B的擦除偏置条件的曲线图。
参照图10B和图11，为了对第二存储块BLKb执行擦除操作，施加到公共源极线CSLb的公共源极线电压V_CSLb可以在第一时间t1开始上升到栅极感应漏极泄漏(GIDL)电压Vgidl，并且在从第二时间t2到第三时间t3的时间段期间保持在GIDL电压Vgidl。例如，GIDL电压Vgidl可以是8V。此后，公共源极线电压V_CSLb可以在第三时间t3开始上升到擦除电压Vers，并且在从第四时间t4到第五时间t5的时间段期间保持在擦除电压Vers。例如，擦除电压Vers可以是20V。此后，公共源极线电压V_CSLb可以在第五时间t5开始下降到例如0V。
当公共源极线电压V_CSLb保持在GIDL电压Vgidl时，在接地选择晶体管(例如，图6中的GST1b至GST4b)的源极边缘产生空穴，因此，从NAND串(例如，图6中的NS1b至NS4b)的公共源极线CSLb的一端对沟道进行充电。GIDL电压Vgidl的大小可以等于或高于用于产生GIDL的最小电压的大小。当公共源极线电压V_CSLb上升到擦除电压Vers时，从公共源极线CSLb的一端对沟道进行连续充电。
同时，施加到接地选择线GSLb的接地选择线电压V_GSLb可以在第三时间t3开始上升到偏置电压Vbias，并且在从第四时间t4到第五时间t5的时间段期间保持在偏置电压Vbias。此时，偏置电压Vbias可以比擦除电压Vers低预定电压电平。例如，偏置电压Vbias可以是12V。此后，接地选择线电压V_GSLb可以在第五时间t5开始下降到例如0V。
在从第二时间t2到第三时间t3的时间段期间，公共源极线电压V_CSLb可以保持在GIDL电压Vgidl，并且接地选择线电压V_GSLb可以是0V。此时，可以在公共源极线CSLb的结区附近产生成对的电子和空穴。电子可能聚集在公共源极线CSLb的施加高电压的一端，空穴可能漂移到沟道以便对沟道充电，因此，沟道可能被升压到接近GIDL电压Vgidl。在从第四时间t4到第五时间t5的时间段期间，公共源极线电压V_CSLb可以保持在擦除电压Vers，并且接地选择线电压V_GSLb可以保持在偏置电压Vbias。此时，可以连续产生成对的电子和空穴，并且可以将沟道充电到更高的电势。
施加到字线的电压V_WLb可以是字线擦除电压Vwe，该字线擦除电压Vwe可以是例如0V。此时，串选择线SSLb和位线BL可以浮置。这样，由于GIDL，可以通过施加到公共源极线CSLb的电压来擦除第二存储块BLKb。因此，应当理解，第二存储块BLKb可以包括分离的多个存储单元，这些存储单元被配置为通过基于向公共源极线CSLb施加擦除电压Vers而被擦除。
图12A示出了根据本发明构思的一些示例实施例的图5的第一存储块BLKa的擦除偏置条件的另一示例。图13示出了图12A的擦除偏置条件和图12B的擦除偏置条件的曲线图。
参照图12A和图13，为了对第一存储块BLKa执行擦除操作，施加到位线BL的位线电压V_BL可以在第一时间t1开始上升到GIDL电压Vgidl，并且在从第二时间t2到第三时间t3的时间段期间保持在GIDL电压Vgidl。此后，位线电压V_BL可以在第三时间t3开始上升到擦除电压Vers，并且在从第四时间t4到第五时间t5的时间段期间保持在擦除电压Vers。此后，位线电压V_BL可以在第五时间t5开始下降到例如0V。当位线电压V_BL保持在GIDL电压Vgidl时，在串选择晶体管(例如，图中6的SST1u至SST4u)的漏极边缘产生空穴，因此，从NAND串(例如，图6种的NS1a至NS4a)的位线BL的一端对沟道进行充电。当位线电压V_BL上升到擦除电压Vers时，从位线BL的一端对沟道进行连续充电。
同时，分别施加到串选择线SSLua和SSLda的串选择线电压V_SSLua和V_SSLda可以在第三时间t3开始上升到偏置电压Vbias，并且在从第四时间t4到第五时间t5的时间段期间保持在偏置电压Vbias。此时，偏置电压Vbias可以比擦除电压Vers低预定电压电平。此后，串选择线电压V_SSLua和V_SSLda可以在第五时间t5开始下降到例如0V。
在从第二时间t2到第三时间t3的时间段期间，位线电压V_BL可以保持在GIDL电压Vgidl，并且串选择线电压V_SSLua和V_SSLda可以是0V。此时，可以在位线BL的结区附近产生成对的电子和空穴。电子可能聚集在位线BL的施加高电压的一端，并且空穴可能漂移到沟道以便对沟道充电，因此，沟道可能被升压到接近GIDL电压Vgidl。在从第四时间t4到第五时间t5的时间段期间，位线电压V_BL可以保持在擦除电压Vers，并且串选择线电压V_SSLua和V_SSLda可以保持在偏置电压Vbias。此时，可以连续产生成对的电子和空穴，并且可以将沟道充电到更高的电势。
施加到字线的电压V_WLa可以是字线擦除电压Vwe，该字线擦除电压Vwe可以是例如0V。此时，接地选择线GSLa和公共源极线CSLa可以浮置。这样，由于GIDL，第一存储块BLKa可以通过施加到位线BL的电压而被擦除。
根据包括图12A所示的示例实施例的一些示例实施例，当擦除电压Vers被施加到位线BL时，由于GIDL，可以对第一存储块BLKa执行擦除。然而，本发明构思不限于此。在一些示例实施例中，当擦除电压Vers被施加到位线BL和公共源极线CSLa时，由于GIDL，可以对第一存储块BLKa执行擦除。此时，施加到位线BL和公共源极线CSLa的电压可以上升到GIDL电压Vgidl并保持在GIDL电压Vgidl，然后可以上升到擦除电压Vers并保持在擦除电压Vers。此时，偏置电压Vbias可以被施加到接地选择线GSLa以及串选择线SSLua和SSLda。
图12B示出了根据本发明构思的一些示例实施例的图5的第二存储块BLKb的擦除偏置条件的另一示例。
参照图12B和图13，为了对第二存储块BLKb执行擦除操作，施加到位线BL的位线电压V_BL可以在第一时间t1开始上升到GIDL电压Vgidl，并且在从第二时间t2到第三时间t3的时间段期间保持在GIDL电压Vgidl。此后，位线电压V_BL可以在第三时间t3开始上升到擦除电压Vers，并且在从第四时间t4到第五时间t5的时间段期间保持在擦除电压Vers。当位线电压V_BL保持在GIDL电压Vgidl时，在串选择晶体管(例如，图6中的SST11至SST41)的漏极边缘产生空穴，因此，从NAND串(例如，图6中的NS1b至NS4b)的位线BL的一端对沟道进行充电。当位线电压V_BL上升到擦除电压Vers时，从位线BL的一端对沟道进行连续充电。
同时，施加到串选择线SSLb的串选择线电压V_SSLb可以在第三时间t3开始上升到偏置电压Vbias，并且在从第四时间t4到第五时间t5的时间段期间保持在偏置电压Vbias。施加到字线的电压V_WLb可以是字线擦除电压Vwe，该字线擦除电压Vwe可以是例如0V。此时，接地选择线GSLb和公共源极线CSLb可以浮置。这样，由于GIDL，可以通过施加到位线BL的电压来擦除第二存储块BLKb。
根据包括图12B所示的示例实施例的一些示例实施例，当擦除电压Vers被施加到位线BL时，由于GIDL，可以对第二存储块BLKb执行擦除。然而，本发明构思不限于此。在一些示例实施例中，当擦除电压Vers被施加到位线BL和公共源极线CSLb时，由于GIDL，可以对第二存储块BLKb执行擦除。此时，施加到位线BL和公共源极线CSLb的电压可以上升到GIDL电压Vgidl并保持在GIDL电压Vgidl，然后上升到擦除电压Vers并保持在擦除电压Vers。此时，偏置电压Vbias可以施加到接地选择线GSLb和串选择线SSLb。
至少鉴于上述，将理解的是，第一存储块BLKa和第二存储块BLKb可以都包括分离的多个存储单元，这些存储单元被配置为基于向位线BL施加擦除电压Vers而被擦除。
图14A示出了根据本发明构思的一些示例实施例的图5的第一存储块BLKa的编程偏置条件的示例。
参照图14A，为了对第一存储块BLKa执行编程操作，施加到公共源极线CSLa的电压V_CSLa可以是第一公共源极选择电压Vca，该第一公共源极选择电压Vca可以是例如2V。施加到接地选择线GSLa的电压V_GSLa可以是第一接地选择电压Vga，该第一接地选择电压Vga可以是例如0.3V。因此，存储器件100将被理解为被配置为根据对第一存储块BLKa的编程操作，至少向接地选择线GSLa(例如，第一接地选择线GSL1a至GSL4a)施加第一接地选择电压Vga。此外，存储器件100将被理解为被配置为在对第一存储块BLKa的编程操作期间向公共源极线CSLa施加第一公共源极选择电压Vca。
施加到选定下部串选择线的电压V_SSLda_sel和施加到选定上部串选择线的电压V_SSLua_sel可以是第一偏置电压V1。施加到未选下部串选择线的电压V_SSLda_unsel和施加到未选上部串选择线的电压V_SSLua_unsel可以是低于第一偏置电压V1的第二偏置电压V2。施加到位线BL的位线电压V_BL可以是0V。施加到选定字线的电压V_WLa_sel可以是编程电压Vpgm。施加到未选字线的电压V_WLa_unsel可以是通过电压Vpass。
在一些示例实施例中，包括在第一存储块BLKa中的存储单元可以沿从位线BL朝向衬底SUB的方向被编程。第一垂直沟道结构VC1a至VC4a中的每一个垂直沟道结构的沟道孔的尺寸可以远离位线BL朝向衬底SUB而减小。此时，存储单元可以被配置为按照沟道孔的尺寸的降序被顺序地编程。换句话说，包括在第一存储块BLKa中的存储单元可以被配置为从靠近(“接近”)位线BL的存储单元开始到远离位线BL(位线BL“远端”)的存储单元被顺序编程。例如，在NAND串NS1a中，存储单元可以沿从第一下部串选择线SSL1da朝向第一接地选择线GSL1a的方向被顺序地编程。
图14B示出了根据本发明构思的一些示例实施例的图5的第二存储块BLKb的编程偏置条件的示例。
参照图14B，为了对第二存储块BLKb执行编程操作，施加到公共源极线CSLb的电压V_CSLb可以是第二公共源极选择电压Vcb。第二公共源极选择电压Vcb可以低于第一公共源极选择电压Vca，并且可以是例如0V。施加到接地选择线GSLb的电压V_GSLb可以是第二接地选择电压Vgb。第二接地选择电压Vgb可以低于第一接地选择电压Vga，并且可以是例如0V。因此，存储器件100将被理解为被配置为根据对第二存储块BLKb的编程操作，至少向接地选择线GSLb(例如，第二接地选择线GSL1b至GSL4b)施加第二接地选择电压Vgb。此外，存储器件100将被理解为被配置为在对第二存储块BLKb的编程操作期间向公共源极线CSLb施加第二公共源极选择电压Vcb。第一公共源极选择电压Vca可以大于第二公共源极选择电压Vcb。
施加到选定串选择线的电压V_SSLb_sel可以是第一偏置电压V1。施加到未选串选择线的电压V_SSLb_unsel可以是低于第一偏置电压V1的第二偏置电压V2。施加到位线BL的位线电压V_BL可以是0V。施加到选定字线的电压V_WLb_sel可以是编程电压Vpgm。施加到未选字线的电压V_WLb_unsel可以是通过电压Vpass。
在一些示例实施例中，包括在第二存储块BLKb中的存储单元可以沿从公共源极线CSLb朝向位线BL的方向被编程。第二垂直沟道结构VC1b至VC4b中的每一个垂直沟道结构的沟道孔的尺寸可以远离公共源极线CSLb朝向位线BL而减小。此时，存储单元可以被配置为按照沟道孔尺寸的降序被顺序地编程。换句话说，包括在第二存储块BLKb中的存储单元可以被配置为从远离位线BL(位线BL“远端”)的存储单元开始到靠近(“接近”)位线BL的存储单元被顺序地编程。
图15是根据本发明构思的一些示例实施例的3D存储器件300的截面图。
参照图15，3D存储器件300可以包括第一存储块BLKa、第二存储块BLKb1和位线BL。3D存储器件300可以是图5的3D存储器件200的修改示例。例如，第一存储块BLKa可以对应于图5的第一存储块BLKa，第二存储块BLKb1可以对应于图5的第二存储块BLKb的修改示例。参照图5至图14B进行的描述可以参考图15所示的示例实施例。
详细地，与图5的第二存储块BLKb相比，第二存储块BLKb1还可以包括全局串选择线GSSL1。全局串选择线GSSL1可以沿第一水平方向HD1延伸。在一些示例实施例中，全局串选择线GSSL1在第一水平方向HD1上的长度可以小于第一串选择线SSL1b至第四串选择线SSL4b在第一水平方向HD1上的长度。
图16示出了作为图15的3D存储器件300的示例的3D存储器件300’。为了方便起见，在图16中仅示出了包括在3D存储器件300’中的上部存储块的一些元件。
参照图16，3D存储器件300’可以包括第二存储块BLKb1和第三存储块BLKb1’。第二存储块BLKb1和第三存储块BLKb1’可以在第一水平方向HD1上彼此相邻(例如，偏移)，并且可以在垂直方向VD上处于同一位置(“高度”)，至少如图16所示。第二存储块BLKb1可以包括沿第一水平方向HD1延伸的全局串选择线GSSL1，第三存储块BLKb1’可以包括沿第一水平方向HD1延伸的全局串选择线GSSL2。第一串选择线SSL1b至第四串选择线SSL4b可以沿第一水平方向HD1延伸跨过第二存储块BLKb1和第三存储块BLKb1’。如图16所示，第一全局串选择线GSSL1和第二全局串选择线GSSL2可以在垂直方向上处于同一高度或基本上同一高度。
如上所述，当第二存储块BLKb1和第三存储块BLKb1’分别包括全局串选择线GSSL1和GSSL2时，可以减少包括在3D存储器件300’中的局部串选择线(即第一串选择线SSL1b至第四串选择线SSL4b)的数目，因此，也可以减少第一串选择线SSL1b至第四串选择线SSL4b的编码量。如图16所示，至少第一全局串选择线GSSL1被包括在第二存储块BLKb1中，位于位线BL与至少第一串选择线SSL1b和第二串选择线SSL2b之间，其中至少第一串选择线SSL1b和第二串选择线SSL2b各自(从内部并且连续地)延伸穿过第二存储块BLKb1与第三存储块BLKb1’(之间)。
图17示出了图16的3D存储器件300’的读取偏置条件的示例。
参照图17，第二存储块BLKb1’的读取偏置条件的以下电压与第三存储块BLKb1’的读取偏置条件的对应电压可以是相同的：施加到选定字线的电压V_WLb_sel、施加到未选字线的电压V_WLb_unsel、施加到选定串选择线的电压V_SSLb_sel以及施加到未选串选择线的电压V_SSLb_unsel。
当对第二存储块BLKb1执行读取操作时，施加到全局串选择线GSSL1的电压V_GSSL1可以是导通电压Von，施加到全局串选择线GSSL2的电压V_GSSL2可以是断开电压Voff。当对第三存储块BLKb1’执行读取操作时，施加到全局串选择线GSSL1的电压V_GSSL1可以是断开电压Voff，施加到全局串选择线GSSL2的电压V_GSSL2可以是导通电压Von。如上所述，通过控制施加到全局串选择线GSSL1和GSSL2中的每一条全局串选择线的电压，可以选择性地对在第一水平方向HD1上彼此相邻的第二存储块BLKb1和第三存储块BLKb1’执行读取操作。
图18是根据本发明构思的一些示例实施例的3D存储器件400的截面图。
参照图18，3D存储器件400可以包括第一存储块BLKa、第二存储块BLKb2和位线BL。3D存储器件400可以是图5的3D存储器件200的修改示例。例如，第一存储块BLKa可以对应于图5的第一存储块BLKa，第二存储块BLKb2可以对应于图5的第二存储块BLKb的修改示例。参照图5至图14B进行的描述可以参考图18所示的示例实施例。
详细地，第二存储块BLKb2可以包括第一下部串选择线SSL1db至第四下部串选择线SSL4db以及第一上部串选择线SSL1ub至第四上部串选择线SSL4ub。第一部串选择线SSL1ub至第四上部串选择线SSL4ub可以沿第二水平方向HD2延伸，并且每一条都为线形。第一下部串选择线SSL1db至第四下部串选择线SSL4db也可以沿第二水平方向HD2延伸，并且每一条都为线形。
在一些示例实施例中，分别连接到第一上部串选择线SSL1ub至第四上部串选择线SSL4ub的上部串选择晶体管的阈值电压可以高于分别连接到第一下部串选择线SSL1db至第四下部串选择线SSL4db的下部串选择晶体管的阈值电压。因此，例如，当对与第二垂直沟道结构VC1b相对应的NAND串执行编程操作时，与位线BL相邻的上部串选择晶体管不会被强导通。因此，第二垂直沟道结构VC1b的沟道电压可以正常升压，从而可以提高编程效率。
图19是根据本发明构思的一些示例实施例的3D存储器件500的截面图。
参照图19，3D存储器件500可以包括第一存储块BLKa1、第二存储块BLKb和位线BL。3D存储器件500可以是图5的3D存储器件200的修改示例。例如，第一存储块BLKa1可以对应于图5的第一存储块BLKa的修改示例，第二存储块BLKb可以对应于图5的第二存储块BLKb。参照图5至图14B进行的描述可以参考图19所示的示例实施例。
详细地，第一存储块BLKa1可以包括第一串选择线SSL1a至第四串选择线SSL4a。第一串选择线SSL1a至第四串选择线SSL4a可以在第一水平方向HD1上延伸并且在垂直方向VD上彼此平行(例如，在垂直方向VD上“堆叠”、在垂直方向VD上“偏移”等)。在一些示例实施例中，第一串选择线SSL1a至第四串选择线SSL4a中的每一条都可以为板形。因此，在第一存储块BLKa1中，位于同一高度处的串选择晶体管可以共同连接到一条串选择线。
详细地，在第一存储块BLKa1中，位于同一高度处的串选择晶体管可以共同连接到一条串选择线，并且可以具有彼此不同的阈值电压。详细地，连接到第一串选择线SSL1a的各个串选择晶体管的阈值电压中的至少一个阈值电压可以不同于其他阈值电压。例如，在连接到第一串选择线SSL1a的串选择晶体管中，第一垂直沟道结构VC1a中的串选择晶体管可以具有第一阈值电压Vth1，其他第一垂直沟道结构VC2a至VC4a中的串选择晶体管可以具有低于第一阈值电压Vth1的第二阈值电压Vth2。第二阈值电压Vth2可以对应于擦除电压。
另外，在第一存储块BLKa1中，一个NAND串中的串选择晶体管可以分别连接到不同的串选择线，并且具有彼此不同的阈值电压。详细地，第一垂直沟道结构VC1a中的各个串选择晶体管的阈值电压中的至少一个阈值电压可以不同于其他阈值电压。例如，连接到第一串选择线SSL1a的串选择晶体管可以具有第一阈值电压Vth1，分别连接到第二串选择线SSL2a至第四串选择线SSL4a的串选择晶体管可以具有低于第一阈值电压Vth1的第二阈值电压Vth2。第二阈值电压Vth2可以对应于擦除电压。
因此，可以通过控制分别施加到第一串选择线SSL1a至第四串选择线SSL4a的电压以及连接到第一串选择线SSL1a至第四串选择线SSL4a中的每一条串选择线的各个串选择晶体管的阈值电压，来选择第一垂直沟道结构VC1a至VC4a中的一个。在一些示例实施例中，第一存储块BLKa1还可以包括全局串选择线。例如，全局串选择线可以在位线BL与第一串选择线SSL1a之间沿第一水平方向HD1延伸。
图20是根据本发明构思的一些示例实施例的3D存储器件600的截面图。
参照图20，3D存储器件600可以包括垂直方向VD上的第一至第四存储块BLKa、BLKb、BLKc和BLKd。例如，第一存储块BLKa和第二存储块BLKb可以分别对应于图5的第一存储块BLKa和第二存储块BLKb。参照图5至图14B进行的描述可以参考图20所示的示例实施例。
3D存储器件600还可以包括沿第一水平方向HD1延伸的位线BLa和BLb以及沿第一水平方向HD1延伸的公共源极线CSLb和CSLc。位线BLa可以位于第一存储块BLKa与第二存储块BLKb之间。第一存储块BLKa和第二存储块BLKb可以共享位线BLa。位线BLb可以位于第三存储块BLKc与第四存储块BLKd之间，因此可以理解为位于第三存储块BLKc上(例如，位于第三存储块BLKc上方)，使得第四存储块BLKd可以理解为位于位线BLb上(例如，位于位线BLb上方)。第三存储块BLKc和第四存储块BLKd可以共享位线BLb。公共源极线CSLb可以位于第二存储块BLKb与第三存储块BLKc之间。第二存储块BLKb和第三存储块BLKc可以共享公共源极线CSLb。
第三存储块BLKc可以包括沿垂直方向VD延伸并且在垂直方向VD上位于公共源极线CSLb上的第三垂直沟道结构VC1c至VC4c。第三存储块BLKc还可以包括第一接地选择线GSL1c至第四接地选择线GSL4c、字线WLc、第一下部串选择线SSL1dc至第四下部串选择线SSL4dc、以及第一上部串选择线SSL1uc至第四上部串选择线SSL4uc。第一接地选择线GSL1c至第四接地选择线GSL4c和字线WLc可以沿第一水平方向HD1延伸。第一接地选择线GSL1c至第四接地选择线GSL4c可以在垂直方向VD上偏移(例如，“堆叠”)。第一下部串选择线SSL1dc至第四下部串选择线SSL4dc以及第一上部串选择线SSL1uc至第四上部串选择线SSL4uc可以沿第二水平方向HD2延伸。
如图20所示，第三存储块BLKc可以包括接地选择晶体管(例如，GST1c至GST4c)，该接地选择晶体管至少连接到公共源极线CSLb和第一接地选择线GSL1c至第四接地选择线GSL4c中的一条接地选择线，并且还具有彼此不同的阈值电压。
详细地，在第三存储块BLKc中，位于同一高度处的接地选择晶体管可以共同连接到一条接地选择线，并且可以具有彼此不同的阈值电压。详细地，连接到第一接地选择线GSL1c的各个接地选择晶体管的阈值电压中的至少一个阈值电压可以不同于其他阈值电压。例如，在连接到第一接地选择线GSL1c的接地选择晶体管中，第三垂直沟道结构VC1c中的接地选择晶体管可以具有第一阈值电压Vth1，分别位于其他第三垂直沟道结构VC2c至VC4c中的接地选择晶体管可以具有低于第一阈值电压Vth1的第二阈值电压Vth2。第二阈值电压Vth2可以对应于擦除电压。
另外，在第三存储块BLKc中，一个NAND串中的接地选择晶体管可以分别连接到不同的接地选择线，并且具有彼此不同的阈值电压。详细地，第三垂直沟道结构VC1c中的各个接地选择晶体管的阈值电压中的至少一个阈值电压可以不同于其他阈值电压。例如，连接到第一接地选择线GSL1c的接地选择晶体管可以具有第一阈值电压Vth1，分别连接到第二接地选择线GSL2c至第四接地选择线GSL4c的接地选择晶体管可以具有低于第一阈值电压Vth1的第二阈值电压Vth2。第二阈值电压Vth2可以对应于擦除电压。
因此，可以通过控制分别施加到第一接地选择线GSL1c至第四接地选择线GSL4c的电压以及连接到第一接地选择线GSL1c至第四接地选择线GSL4c中的每一条的各个接地选择晶体管的阈值电压，来选择第三垂直沟道结构VC1c至VC4c中的一个。在一些示例实施例中，第三存储块BLKc还可以包括全局接地选择线。例如，全局接地选择线可以在公共源极线CSLb与第一接地选择线GSL1c之间沿第一水平方向HD1延伸。
第四存储块BLKd可以包括沿垂直方向VD延伸的第四垂直沟道结构VC1d至VC4d。第四存储块BLKd还可以包括第一接地选择线GSL1d至第四接地选择线GSL4d、字线WLd以及第一串选择线SSL1d至第四串选择线SSL4d。字线WLd以及第一串选择线SSL1d至第四串选择线SSL4d可以沿第一水平方向HD1延伸。如图20所示，第一串选择线SSL1d至第四串选择线SSL4d可以在垂直方向上偏移(“堆叠”)。第一接地选择线GSL1d至第四接地选择线GSL4d可以沿第二水平方向HD2延伸。
如图20所示，第四存储块BLKd可以包括第一串选择晶体管至第四串选择晶体管(例如，SSTL11d至SSTL44d)，其中至少一些串选择晶体管(例如，SSTL11d到SSTL41d)连接到位线BLb和第一串选择线SSL1d，并且还具有彼此不同的阈值电压。
详细地，在第四存储块BLKd中，位于同一高度处的串选择晶体管可以共同连接到一条串选择线，并且可以具有彼此不同的阈值电压。详细地，连接到第一串选择线SSL1d的各个串选择晶体管的阈值电压中的至少一个阈值电压可以不同于其他阈值电压。例如，在连接到第一串选择线SSL1d的串选择晶体管中，第四垂直沟道结构VC1d中的串选择晶体管可以具有第一阈值电压Vth1，分别位于其他第四垂直沟道结构VC2d至VC4d中的串选择晶体管可以具有低于第一阈值电压Vth1的第二阈值电压Vth2。第二阈值电压Vth2可以对应于擦除电压。
另外，在第四存储块BLKd中，一个NAND串中的串选择晶体管可以分别连接到不同的串选择线，并且具有彼此不同的阈值电压。详细地，第四垂直沟道结构VC1d中的各个串选择晶体管的阈值电压中的至少一个阈值电压可以不同于其他阈值电压。例如，连接到第一串选择线SSL1d的串选择晶体管可以具有第一阈值电压Vth1，分别连接到第二串选择线SSL2d至第四串选择线SSL4d的串选择晶体管可以具有低于第一阈值电压Vth1的第二阈值电压Vth2。第二阈值电压Vth2可以对应于擦除电压。
因此，可以通过控制分别施加到第一串选择线SSL1d至第四串选择线SSL4d的电压以及连接到第一串选择线SSL1d至第四串选择线SSL4d中的每一条的各个串选择晶体管的阈值电压，来选择第一垂直沟道结构VC1d至VC4d中的一个。在一些示例实施例中，第四存储块BLKd还可以包括全局串选择线。例如，全局串选择线可以在位线BLb与第一串选择线SSL1d之间沿第一水平方向HD1延伸。
图21是根据本发明构思的一些示例实施例的将3D存储器件应用于固态硬盘(SSD)系统1000的示例的框图。
参照图21，SSD系统1000可以包括主机1100和SSD 1200。SSD 1200通过信号连接器与主机1100交换信号SIG，并通过电源连接器从主机1100接收电力PWR。SSD 1200可以包括SSD控制器1210、辅助电源1220以及存储器件1230、1240和1250。存储器件1230、1240和1250可以分别通过信道Ch1、Ch2和Chn连接到SSD控制器1210。存储器件1230、1240和1250可以使用上面参照图1至图20描述的3D存储器件来实现。
虽然已经参照本发明的实施例具体示出和描述了本发明的构思，但是应当理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种三维存储器件，包括：
第一存储块，所述第一存储块包括多个第一垂直沟道结构，所述多个第一垂直沟道结构中的每个第一垂直沟道结构在基本上垂直于衬底的表面的垂直方向上延伸；
第二存储块，所述第二存储块包括多个第二垂直沟道结构、第一串选择线和第二串选择线，所述多个第二垂直沟道结构中的每个第二垂直沟道结构沿所述垂直方向在所述多个第一垂直沟道结构的上方偏移，所述第一串选择线和所述第二串选择线沿第一水平方向延伸并且在所述垂直方向上彼此偏移，所述第一水平方向基本上平行于所述衬底的所述表面；以及位线，所述位线在所述第一存储块与所述第二存储块之间沿所述第一水平方向延伸，并被配置为由所述第一存储块和所述第二存储块共享，
其中，所述第二存储块还包括第一串选择晶体管和第二串选择晶体管，所述第一串选择晶体管和所述第二串选择晶体管都连接到所述位线和所述第一串选择线，所述第一串选择晶体管和所述第二串选择晶体管具有彼此不同的阈值电压。
2.根据权利要求1所述的三维存储器件，其中，
所述第二存储块还包括第三串选择晶体管，所述第三串选择晶体管连接到所述位线和所述第二串选择线并且相对于所述第一串选择晶体管在所述垂直方向上偏移，并且
所述第一串选择晶体管和所述第三串选择晶体管具有彼此不同的阈值电压。
3.根据权利要求2所述的三维存储器件，其中，所述第二存储块还包括第四串选择晶体管，所述第四串选择晶体管连接到所述位线和所述第二串选择线并且相对于所述第二串选择晶体管在所述垂直方向上偏移，
所述第一串选择晶体管和所述第四串选择晶体管具有第一阈值电压，并且
所述第二串选择晶体管和所述第三串选择晶体管具有第二阈值电压，所述第二阈值电压小于所述第一阈值电压。
4.根据权利要求3所述的三维存储器件，其中，
所述三维存储器件被配置为向所述第一串选择线施加第一偏置电压，所述第一偏置电压大于所述第一阈值电压，并且
所述三维存储器件被配置为向所述第二串选择线施加第二偏置电压，使得从连接到所述第一串选择线的所述第一串选择晶体管和所述第二串选择晶体管中选择一个串选择晶体管，所述第二偏置电压大于所述第二阈值电压并且小于所述第一阈值电压。
5.根据权利要求1所述的三维存储器件，其中，所述第一存储块还包括在第二水平方向上延伸并且在所述第一水平方向上彼此平行的多条串选择线，所述第二水平方向基本上平行于所述衬底的所述表面并且基本上垂直于所述第一水平方向。
6.根据权利要求1所述的三维存储器件，其中，所述第一存储块还包括：
在所述垂直方向上与所述位线相邻并且在第二水平方向上延伸的上部串选择线；以及
在所述垂直方向上与所述上部串选择线相邻并且在所述第二水平方向上延伸的下部串选择线，并且
所述上部串选择线比所述下部串选择线更靠近所述位线。
7.根据权利要求6所述的三维存储器件，其中，所述第一存储块还包括：
连接到所述上部串选择线并且具有第一阈值电压的上部串选择晶体管；以及
连接到所述下部串选择线并且具有小于所述第一阈值电压的第二阈值电压的下部串选择晶体管。
8.根据权利要求1所述的三维存储器件，其中，所述第一存储块还包括沿所述第一水平方向延伸并且在所述垂直方向上偏移的多条串选择线。
9.根据权利要求1所述的三维存储器件，还包括：
第三存储块，所述第三存储块相对于所述第二存储块在所述第一水平方向上偏移，所述第三存储块包括在所述垂直方向上与所述第二存储块的第一全局串选择线位于同一高度处的第二全局串选择线，
其中，所述第二存储块包括位于所述位线与所述第一串选择线和第二串选择线之间的所述第一全局串选择线，
其中，所述第一串选择线和所述第二串选择线各自延伸跨过所述第二存储块和所述第三存储块。
10.根据权利要求1所述的三维存储器件，其中，所述第一存储块包括多个存储单元，所述多个存储单元被配置为从接近所述位线的存储单元开始到所述位线远端的存储单元被顺序地编程。
11.根据权利要求1所述的三维存储器件，其中，所述第二存储块包括多个存储单元，所述多个存储单元被配置为从所述位线远端的存储单元开始到接近所述位线的存储单元被顺序地编程。
12.根据权利要求1所述的三维存储器件，其中，所述第一存储块位于所述衬底上，所述第二存储块位于所述位线上并且还包括第二公共源极线，所述第二公共源极线共用地连接到所述多个第二垂直沟道结构并且在所述第一水平方向上延伸。
13.根据权利要求12所述的三维存储器件，其中，
所述第一存储块包括多个存储单元，所述多个存储单元被配置为基于向所述衬底施加擦除电压而被擦除，并且
所述第二存储块包括分离的多个存储单元，所述分离的多个存储单元被配置为基于向所述第二公共源极线施加所述擦除电压而被擦除。
14.根据权利要求12所述的三维存储器件，其中，所述第一存储块和所述第二存储块都包括分离的多个存储单元，所述分离的多个存储单元被配置为基于向所述位线施加擦除电压而被擦除。
15.根据权利要求12所述的三维存储器件，其中，
所述第一存储块还包括在所述衬底上沿第二水平方向延伸的第一接地选择线，
所述三维存储器件被配置为根据对所述第一存储块的编程操作向所述第一接地选择线施加第一接地选择电压，
所述第二存储块还包括在所述第二公共源极线上沿所述第二水平方向延伸的第二接地选择线，
所述三维存储器件被配置为根据对所述第二存储块的编程操作向所述第二接地选择线施加第二接地选择电压。
16.根据权利要求12所述的三维存储器件，其中，
所述第一存储块还包括在所述衬底上沿第二水平方向延伸的第一公共源极线，
所述三维存储器件被配置为在对所述第二存储块的编程操作期间向所述第二公共源极线施加第二公共源极选择电压，并且
所述三维存储器件被配置为在对所述第一存储块的编程操作期间向所述第一公共源极线施加第一公共源极选择电压，所述第一公共源极选择电压大于所述第二公共源极选择电压。
17.根据权利要求1所述的三维存储器件，其中，包括在所述第二存储块中的字线的数量小于包括在所述第一存储块中的字线的数量。
18.根据权利要求1所述的三维存储器件，其中，所述第一串选择线和所述第二串选择线都为板形。
19.一种三维存储器件，包括：
第一存储块，所述第一存储块包括在基本上垂直于衬底的表面的垂直方向上延伸的多个第一垂直沟道结构；
第二存储块，所述第二存储块包括在所述垂直方向上位于所述第一垂直沟道结构上的多个第二垂直沟道结构；以及
位线，所述位线在所述第一存储块与所述第二存储块之间沿第一水平方向延伸，所述位线被配置为由所述第一存储块和所述第二存储块共享，所述第一水平方向基本上平行于所述衬底的所述表面；
其中，所述第一存储块还包括：
第一上部串选择线，所述第一上部串选择线在所述位线上沿第二水平方向延伸，所述第二水平方向基本上平行于所述衬底的所述表面并且基本上垂直于所述第一水平方向；
第一下部串选择线，所述第一下部串选择线在所述第一上部串选择线上沿所述第二水平方向延伸；
第一上部串选择晶体管，所述第一上部串选择晶体管连接到所述第一上部串选择线并具有第一阈值电压；以及
第一下部串选择晶体管，所述第一下部串选择晶体管连接到所述第一下部串选择线并具有第二阈值电压，所述第二阈值电压小于所述第一阈值电压。
20.一种三维存储器件，包括：
第一存储块，所述第一存储块包括多个第一垂直沟道结构，所述多个第一垂直沟道结构中的每个第一垂直沟道结构在基本上垂直于衬底的表面的垂直方向上延伸；
第一位线，所述第一位线在所述垂直方向上位于所述第一存储块上，并沿第一水平方向延伸，所述第一水平方向基本上平行于所述衬底的所述表面；
第二存储块，所述第二存储块在所述垂直方向上位于所述第一位线上，所述第二存储块包括多个第二垂直沟道结构；
第一公共源极线，所述第一公共源极线在所述垂直方向上位于所述第二存储块上并沿所述第一水平方向延伸；以及
第三存储块，所述第三存储块包括多个第三垂直沟道结构、多条接地选择线和多个接地选择晶体管，所述多个第三垂直沟道结构在所述垂直方向上位于所述第一公共源极线上，所述多条接地选择线沿所述第一水平方向延伸并在所述垂直方向上偏移，所述多个接地选择晶体管连接到所述第一公共源极线和所述多条接地选择线中的一条接地选择线并且具有彼此不同的阈值电压，
其中，所述第一存储块和所述第二存储块共享所述第一位线，并且所述第二存储块和所述第三存储块共享所述第一公共源极线。
CN201811415269.0A 2018-03-27 2018-11-26 具有多个垂直沟道结构的三维存储器件 Pending CN110310955A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0035268 2018-03-27
KR1020180035268A KR102617353B1 (ko) 2018-03-27 2018-03-27 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치

Publications (1)

Publication Number Publication Date
CN110310955A true CN110310955A (zh) 2019-10-08

Family

ID=64900732

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811415269.0A Pending CN110310955A (zh) 2018-03-27 2018-11-26 具有多个垂直沟道结构的三维存储器件

Country Status (4)

Country Link
US (2) US10510771B2 (zh)
EP (1) EP3547369A1 (zh)
KR (1) KR102617353B1 (zh)
CN (1) CN110310955A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022528707A (ja) 2020-01-21 2022-06-15 長江存儲科技有限責任公司 ３次元メモリデバイスの相互接続構造
KR20220015245A (ko) 2020-07-30 2022-02-08 삼성전자주식회사 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100020617A1 (en) * 2008-07-24 2010-01-28 Dong-Yean Oh Nonvolatile semiconductor device and memory system including the same
US20120039130A1 (en) * 2010-08-11 2012-02-16 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices, Channel Boosting Methods Thereof, Programming Methods Thereof, And Memory Systems Including The Same
US20120134210A1 (en) * 2010-11-29 2012-05-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20120201080A1 (en) * 2011-02-09 2012-08-09 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices And Driving Methods Thereof
US20130092994A1 (en) * 2011-10-18 2013-04-18 Sunil Shim Three-dimensional semiconductor memory device
US20140192584A1 (en) * 2013-01-07 2014-07-10 SK Hynix Inc. Semiconductor device
US20150348637A1 (en) * 2010-02-09 2015-12-03 Jinman Han Nonvolatile memory devices, operating methods thereof and memory systems including the same
CN106169304A (zh) * 2010-02-17 2016-11-30 三星电子株式会社 擦除和刷新非易失性存储器件的方法
KR20170036583A (ko) * 2015-09-24 2017-04-03 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법, 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
CN107017027A (zh) * 2015-12-11 2017-08-04 三星电子株式会社 非易失性存储器设备和操作非易失性存储器设备的方法
CN107017258A (zh) * 2016-01-28 2017-08-04 三星电子株式会社 包括垂直存储器装置的集成电路装置及其制造方法
US20170278571A1 (en) * 2016-03-23 2017-09-28 Sandisk Technologies Inc. Three dimensional nand memory device with common bit line for multiple nand strings in each memory block
CN107358973A (zh) * 2016-05-10 2017-11-17 爱思开海力士有限公司 包括子共源极的非易失性存储器装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR20100052597A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
JP4945609B2 (ja) 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20120030815A (ko) 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
CN102543877B (zh) 2010-12-29 2014-03-12 中国科学院微电子研究所 制备三维半导体存储器件的方法
KR101736454B1 (ko) 2010-12-30 2017-05-29 삼성전자주식회사 불휘발성 메모리 장치
US8908444B2 (en) 2012-08-13 2014-12-09 Sandisk Technologies Inc. Erase for 3D non-volatile memory with sequential selection of word lines
KR20140088384A (ko) * 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US9257186B2 (en) * 2014-05-08 2016-02-09 Sandisk Technologies Inc. Memory access techniques for a memory having a three-dimensional memory configuration
JP2016170837A (ja) 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
US9721668B2 (en) 2015-08-06 2017-08-01 Macronix International Co., Ltd. 3D non-volatile memory array with sub-block erase architecture
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9691781B1 (en) 2015-12-04 2017-06-27 Sandisk Technologies Llc Vertical resistor in 3D memory device with two-tier stack
KR102465966B1 (ko) 2016-01-27 2022-11-10 삼성전자주식회사 메모리 소자, 및 그 메모리 소자를 포함한 전자 장치

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100020617A1 (en) * 2008-07-24 2010-01-28 Dong-Yean Oh Nonvolatile semiconductor device and memory system including the same
US20150348637A1 (en) * 2010-02-09 2015-12-03 Jinman Han Nonvolatile memory devices, operating methods thereof and memory systems including the same
CN106169304A (zh) * 2010-02-17 2016-11-30 三星电子株式会社 擦除和刷新非易失性存储器件的方法
US20120039130A1 (en) * 2010-08-11 2012-02-16 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices, Channel Boosting Methods Thereof, Programming Methods Thereof, And Memory Systems Including The Same
US20120134210A1 (en) * 2010-11-29 2012-05-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20120201080A1 (en) * 2011-02-09 2012-08-09 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices And Driving Methods Thereof
US20130092994A1 (en) * 2011-10-18 2013-04-18 Sunil Shim Three-dimensional semiconductor memory device
US20140192584A1 (en) * 2013-01-07 2014-07-10 SK Hynix Inc. Semiconductor device
KR20170036583A (ko) * 2015-09-24 2017-04-03 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법, 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
CN107017027A (zh) * 2015-12-11 2017-08-04 三星电子株式会社 非易失性存储器设备和操作非易失性存储器设备的方法
CN107017258A (zh) * 2016-01-28 2017-08-04 三星电子株式会社 包括垂直存储器装置的集成电路装置及其制造方法
US20170278571A1 (en) * 2016-03-23 2017-09-28 Sandisk Technologies Inc. Three dimensional nand memory device with common bit line for multiple nand strings in each memory block
CN107358973A (zh) * 2016-05-10 2017-11-17 爱思开海力士有限公司 包括子共源极的非易失性存储器装置

Also Published As

Publication number Publication date
US10510771B2 (en) 2019-12-17
US20200119045A1 (en) 2020-04-16
KR102617353B1 (ko) 2023-12-26
KR20190113079A (ko) 2019-10-08
US20190304994A1 (en) 2019-10-03
US10680013B2 (en) 2020-06-09
EP3547369A1 (en) 2019-10-02

Similar Documents

Publication Publication Date Title
JP7141462B2 (ja) ３次元垂直ｎｏｒフラッシュ薄膜トランジスタストリング
US10008271B1 (en) Programming of dummy memory cell to reduce charge loss in select gate transistor
JP6531220B2 (ja) メモリのワード線依存チャネルのプリチャージ
US9711229B1 (en) 3D NAND with partial block erase
KR101844074B1 (ko) 3차원 메모리 어레이 구조
US8724390B2 (en) Architecture for a 3D memory array
US8854890B1 (en) Programming time improvement for non-volatile memory
US9286987B1 (en) Controlling pass voltages to minimize program disturb in charge-trapping memory
US10923197B2 (en) Memory device with compensation for erase speed variations due to blocking oxide layer thinning
CN105027217B (zh) 使用栅极感应漏极泄漏在对3d存储器编程期间进行预充电
US9343159B2 (en) Avoiding unintentional program or erase of a select gate transistor
US9324439B1 (en) Weak erase after programming to improve data retention in charge-trapping memory
CN108475529A (zh) 带有选择栅极晶体管的nand结构
KR20140029713A (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN110211620A (zh) 具有改进的编程性能的存储器设备及其操作方法
CN109817264A (zh) 非易失性存储器装置及其擦除方法
US11127467B1 (en) Hybrid erase mode for high data retention in memory device
CN109493905A (zh) 非易失性存储装置及其编程方法
CN109427398A (zh) 存储器设备及其操作方法
CN110310955A (zh) 具有多个垂直沟道结构的三维存储器件
US11107540B1 (en) Program disturb improvements in multi-tier memory devices including improved non-data conductive gate implementation
US11120880B1 (en) Command sequence for hybrid erase mode for high data retention in memory device
US11664075B2 (en) Sub-block programming mode with multi-tier block
US11972801B2 (en) Program voltage dependent program source levels
US11705206B2 (en) Modifying program and erase parameters for single-bit memory cells to improve single-bit/multi-bit hybrid ratio

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination