CN109817264A - 非易失性存储器装置及其擦除方法 - Google Patents

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Abstract

一种非易失性存储器装置包括：衬底；位于所述衬底上的存储器单元阵列；控制逻辑电路，所述控制逻辑电路被配置为输出擦除使能信号，以用于控制相对于所述存储器单元阵列的擦除操作；衬底偏置电路，所述衬底偏置电路被配置为响应于所述擦除使能信号来在第一延迟时间期间将第一目标电压输出到所述衬底作为衬底偏置电压，并且在所述第一延迟时间之后，将所述衬底偏置电压输出到所述衬底，同时将所述衬底偏置电压的电平逐渐增加到具有比所述第一目标电压高的电平的擦除电压的电平；以及行解码器，所述行解码器被配置为在所述第一延迟时间期间基于所述控制逻辑电路的控制将接地电压施加到接地选择线。

Description

非易失性存储器装置及其擦除方法
相关申请的交叉引用
本申请要求2017年11月22日在韩国知识产权局提交的韩国专利申请号10-2017-0156615的优先权权益，所述申请的公开内容以引用的方式整体并入本文。
技术领域
本发明构思涉及一种存储器装置，并且更具体地，涉及一种非易失性存储器装置及其擦除方法。
背景技术
近年来，随着信息通信装置变得多功能化，需要具有大容量和高集成度的存储器装置。随着存储器单元的尺寸减小以实现高集成度，包括在存储器装置中的操作电路和布线结构变得复杂。因此，需要一种具有改进的电气特性和改进的可靠性，同时改进存储器装置的集成度的存储器装置。
发明内容
本发明构思的至少一个实施方案提供一种具有垂直结构的非易失性存储器装置及其擦除方法。
根据本发明构思的示例性实施方案，提供一种非易失性存储器装置，其包括衬底、存储器单元阵列、控制逻辑电路、衬底偏置电路、以及行解码器。存储器单元阵列包括堆叠在衬底上的多个栅极导电层和穿透多个栅极导电层并沿垂直于衬底的上表面的方向延伸的多个柱。多个栅极导电层中的至少一个是接地选择线。控制逻辑电路被配置为输出擦除使能信号，以用于控制相对于存储器单元阵列的擦除操作。衬底偏置电路被配置为响应于擦除使能信号来在第一延迟时间期间将第一目标电压输出到衬底作为衬底偏置电压，并且在第一延迟时间之后，将衬底偏置电压输出到衬底，同时将衬底偏置电压的电平逐渐增加到具有比第一目标电压高的电平的擦除电压的电平。行解码器被配置为在第一延迟时间期间基于控制逻辑电路的控制将接地电压施加到接地选择线。
根据本发明构思的示例性实施方案，提供一种擦除非易失性存储器装置的方法，所述非易失性存储器装置包括衬底和包括多个单元串的多个存储器块，所述多个存储器块设置在衬底上并且每个包括在垂直于衬底的方向上堆叠的一个或多个接地选择晶体管和多个单元晶体管，所述方法包括：在第一延迟时间期间，非易失性存储器的控制电路将接地电压施加到连接到接地选择晶体管的接地选择线并且将第一目标电压施加到衬底作为衬底偏置电压；以及在第一延迟时间之后，控制电路将衬底偏置电压施加到衬底，同时将衬底偏置电压的电平逐渐增加到具有比第一目标电压高的电平的擦除电压的电平。
根据本发明构思的示例性实施方案，提供一种擦除非易失性存储器装置的方法，所述非易失性存储器装置包括衬底和多个存储器块，所述多个存储器块包括堆叠在衬底上的多个栅极导电层和穿透多个栅极导电层并沿垂直于衬底的上表面的方向延伸的多个柱，所述方法包括：响应于擦除使能信号，在第一延迟时间内，非易失性存储器装置的控制电路将第一目标电压以步进脉冲的形式施加到衬底作为衬底偏置电压；控制电路将衬底偏置电压施加到衬底，同时将衬底偏置电压的电平从第一目标电压的电平逐渐增加到具有比第一目标电压高的电平的擦除电压的电平；以及控制电路将擦除电压施加到衬底作为衬底偏置电压。
根据本发明构思的示例性实施方案，提供一种非易失性存储器装置，其包括衬底；存储器单元阵列，所述存储器单元阵列设置在所述衬底上；以及控制电路，所述控制电路被配置为在所述存储器单元阵列的至少一个存储器块的擦除操作的第一时段期间将目标电压输出到所述衬底，在所述擦除操作的所述第一时段之后的第二时段期间将输出到所述衬底的所述目标电压的电平逐渐增加到擦除电压，并且在所述第二时段之后的第三时段期间将所述目标电压维持在所述擦除电压，直到所述擦除操作完成。
附图说明
根据以下结合附图的详细描述将更清楚地理解本发明构思的实施方案，在附图中：
图1是示出根据本发明构思的示例性实施方案的存储器装置的框图；
图2是示出根据本发明构思的示例性实施方案的存储器装置的结构的示意图；
图3是示出图1的存储器块中的第一存储器块的实施方案的透视图；
图4是示出图1的存储器块中的第一存储器块的等效电路的电路图；
图5是示出图1的存储器装置的擦除操作期间的电压条件的示例性实施方案的表格；
图6是示出根据本发明构思的示例性实施方案的存储器装置的擦除操作的流程图；
图7是示出根据本发明构思的示例性实施方案的存储器装置的擦除操作的流程图；
图8A至图8C是用于描述根据示例性实施方案的存储器装置及其擦除方法的图；
图9A和图9B是用于描述根据示例性实施方案的存储器装置及其擦除方法的图；
图10是示出根据本发明构思的示例性实施方案的存储器装置的框图；
图11是示出根据本发明构思的示例性实施方案的存储器系统的框图；并且
图12是示出根据本发明构思的示例性实施方案的包括存储器装置的固态驱动器(SSD)系统的框图。
具体实施方式
图1是示出根据本发明构思的示例性实施方案的存储器装置的框图。
参考图1，存储器装置100包括存储器单元阵列110、控制逻辑电路120、行解码器130、页面缓冲器140和衬底偏置电路150。虽然未示出，但存储器装置100还可以包括数据输入/输出电路或输入/输出接口。虽然未示出，但存储器装置100还可以包括各种子电路，所述子电路包括用于产生操作存储器装置100所需的各种电压的电压产生电路和用于校正从存储器单元阵列110读取的数据的错误的纠错电路。
存储器单元阵列110可以包括多个存储器单元。在一个实施方案中，存储器单元阵列连接到串选择线SSL、字线WL、接地选择线GSL和位线BL。在一个实施方案中，存储器单元阵列110通过串选择线SSL、字线WL和接地选择线GSL连接到行解码器130，并且经由位线BL连接到页面缓冲器140。页面缓冲器140可以用于在数据被写入存储器单元阵列110之前临时存储数据，或者在将数据输出到外部装置之前临时存储从存储器单元阵列读取的数据。
例如，包括在存储器单元阵列110中的多个存储器单元可以是非易失性存储器单元，所述非易失性存储器单元即使在向其供电的电源被中断时也保持存储数据。详细地，当多个存储器单元是非易失性存储器单元时，存储器装置100可以是电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)。下面将假设多个存储器单元是NAND闪速存储器单元来描述本发明构思的示例性实施方案，但本发明构思不限于此。
存储器单元阵列110包括多个存储器块BLK1至BLKz，并且每个存储器块可以具有平面结构或三维结构。存储器单元阵列110可以包括以下中的至少一者：包括单级单元(SLC)的单级单元块、包括多级单元(MLC)的多级单元块、包括三级单元(TLC)的三级单元块、以及包括四级单元(QLC)的四级单元块。例如，多个存储器块BLK1至BLKz中的一些存储器块可以是单级单元块，而其他存储器块可以是多级单元块、三级单元块或四级单元块。
控制逻辑电路120从存储器装置100外部的外部装置接收命令CMD和控制信号CTRL。控制逻辑电路120可以控制存储器装置100的整体操作。控制逻辑电路120可以控制存储器装置100执行与从例如存储器控制器(未示出)提供的命令CMD相对应的存储器操作。例如，命令CMD可以是读命令、写命令或删除命令。响应于从存储器控制器(未示出)提供的控制信号CTRL，控制逻辑电路120可以产生在存储器装置100中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作的存储器操作时，控制逻辑电路120可以调整提供给字线WL、位线BL和接地选择线GSL的电压的电平。
在示例性实施方案中，当执行擦除操作时，控制逻辑电路120将擦除使能信号E_EN输出到衬底偏置电路150，以便控制擦除操作。在一个实施方案中，控制逻辑电路120在确定命令CMD是擦除命令之后激活擦除使能信号E_EN。控制逻辑电路120输出擦除使能信号E_EN以控制衬底偏置电路150，以将衬底偏置电压V_SUB输出到支撑存储器单元阵列110的衬底。例如，存储器单元阵列110设置在衬底上。根据示例性实施方案，控制逻辑电路120控制衬底偏置电路150以在第一延迟时间期间产生第一目标电压作为衬底偏置电压V_SUB，并且在第一延迟时间之后，产生具有逐渐增加的电压电平的衬底偏置电压V_SUB，直到衬底偏置电压V_SUB的电压电平达到擦除电压的电压电平，其中擦除电压的电压电平高于第一目标电压的电压电平。在一个实施方案中，擦除电压用于执行擦除操作。
行解码器130接收地址ADDR。例如，行解码器130从存储器装置100外部的装置接收地址ADDR。例如，行解码器130可以响应于从存储器控制器(未示出)提供的地址ADDR来选择多个存储器块BLK1至BLKz中的至少一个。行解码器130可以选择响应于地址ADDR而选择的存储器块的字线中的至少一个。
行解码器130可以将用于执行存储器操作的电压传送到所选择的存储器块(例如，BLK1)的字线WL。例如，在编程操作期间，行解码器130可以将编程电压和验证电压传送到所选择的字线，并且将通过电压传送到未选择的字线。例如，所选择的字线可以对应于存储器单元阵列110的要写入数据的第一部分，并且未选择的字线可以对应于第一部分正在写入时存储器单元阵列110的不写入数据的第二部分。此外，行解码器130可以响应于地址ADDR来选择一些串选择线SSL。
在一个实施方案中，当执行擦除操作时，行解码器130基于控制逻辑电路120的控制使接地选择线GSL浮置。根据示例性实施方案，当执行擦除操作时，行解码器130在第一延迟时间之后使接地选择线GSL浮置，在所述第一延迟时间中产生第一目标电压作为衬底偏置电压V_SUB。
页面缓冲器140可以从存储器装置100外部的装置接收数据DATA，并且将接收数据DATA发射到存储器单元阵列110。页面缓冲器140经由位线BL连接到存储器单元阵列110。页面缓冲器140可以作为写驱动器或读出放大器操作。在一个实施方案中，在编程操作期间，页面缓冲器140作为写驱动器操作，并且根据要存储在存储器单元阵列110中的数据DATA将电压施加到位线BL。另外，在读操作期间，页面缓冲器140可以作为读出放大器操作并且感测存储在存储器单元阵列110中的数据DATA。
在示例性实施方案中，衬底偏置电路150基于从控制逻辑电路120输出的擦除使能信号E_EN输出衬底偏置电压V_SUB。根据示例性实施方案，响应于擦除使能信号E_EN，衬底偏置电路150产生第一目标电压作为衬底偏置电压V_SUB，以在第一延迟时间期间输出到支撑存储器单元阵列110的衬底。此外，在第一延迟时间之后，产生具有逐渐增加的电压电平的衬底偏置电压V_SUB，直到衬底偏置电压V_SUB的电压电平达到擦除电压的电压电平，其中擦除电压的电压电平高于第一目标电压的电压电平。
图2是示出根据本发明构思的示例性实施方案的存储器装置的结构的示意图。图2示出图1的存储器装置100的结构的实例。在下文中，将参考图1描述图2。
参考图2，存储器装置100包括第一半导体层L1和第二半导体层L2。第二半导体层L2可以沿第三方向沉积在第一半导体层L1上。根据示例性实施方案，存储器单元阵列110形成在第二半导体层L2中，并且控制逻辑电路120、行解码器130、页面缓冲器140和衬底偏置电路150中的至少一个布置在第一半导体层L1中。例如，第一半导体层L1可以包括下衬底，并且通过布置像晶体管的半导体元件和将半导体元件布线在下衬底上的图案，各种电路可以设置在第一半导体层L1中。
在将电路设置在第一半导体层L1中之后，可以设置包括存储器单元阵列110的第二半导体层L2。例如，第二半导体层L2可以包括衬底，并且通过布置堆叠在衬底上的多个栅极导电层和多个柱(所述多个柱穿透多个栅极导电层并且在垂直于上衬底的上表面的方向(例如，第三方向)上延伸)，存储器单元阵列110可以设置在第二半导体层L2上。此外，在第二半导体层L2中，可以布置用于使存储器单元阵列110(即，字线WL和位线BL)与设置在第一半导体层L1中的电路电气互连的图案。例如，字线WL可以在第一方向上延伸并且沿第二方向布置。此外，位线BL可以在第二方向上延伸并且沿第一方向布置。
因此，存储器装置100可以具有这样的结构，即，Cell-On-Peri或Cell-Over-Peri(COP)结构，其中像控制逻辑电路120、行解码器130、页面缓冲器140和衬底偏置电路150以及存储器单元阵列110的外围电路沿堆叠方向(例如，第三方向)布置。通过将除存储器单元阵列110之外的电路设置在存储器单元阵列110下方，COP结构可以有效地减少垂直于堆叠方向的平面上的占用区域，因此可以增加集成在存储器装置100中的存储器单元的数量。
尽管未在图2中示出，但多个焊盘可以布置在存储器装置100上，以用于与存储器装置100外部的装置电连接。例如，可以布置用于从存储器装置100外部的装置接收的命令CMD、地址ADDR和控制信号CTRL的多个焊盘，并且可以布置用于输入和输出数据DATA的多个焊盘。多个焊盘可以在垂直方向(第三方向)或水平方向(第一方向或第二方向)上与外围电路相邻布置，所述外围电路处理从存储器装置100外部的装置接收的信号或发射到存储器装置100外部的装置的信号。
图3是示出图1的存储器块中的第一存储器块的实施方案的透视图。
参考图3，第一存储器块BLK1可以设置在垂直于衬底SUB的方向上。尽管图3示出第一存储器块BLK1包括两条选择线GSL和SSL、八条字线WL1至WL8以及三条位线BL1至BL3，但第一存储器块BLK1可以包括更多或更少的这些线。此外，在另一实例中，第一存储器块BLK1包括位于第一字线WL1与接地选择线GSL之间的一条或多条伪字线。
衬底SUB可以是掺杂有第一导电型(例如p型)的多晶硅膜。衬底SUB可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、或通过执行选择性外延生长(SEG)获得的外延薄膜衬底。衬底SUB可以包含半导体材料，并且例如可以包含硅(Si)、锗(Ge)、硅锗(Si Ge)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(Al GaAs)中的至少一种或其混合物。
在一个实施方案中，衬底SUB设置有公共源极线CSL。例如，公共源极线CSL设置在衬底SUB上以沿第一方向延伸。在一个实施方案中，公共源极线CSL掺杂有第二导电型(例如，n型)的杂质。沿第一方向延伸的多个第一绝缘膜IL沿第三方向顺序地设置在衬底SUB的位于两条相邻的公共源极线CSL之间的区域上。多个第一绝缘膜IL可以在第三方向上彼此间隔开某一距离。另外的多个绝缘膜IL可以在衬底SUB上设置在其他相邻的公共源极线CSL之间。例如，多个绝缘膜IL可以包含诸如氧化硅的绝缘材料。
沿第一方向顺序地布置并穿透多个绝缘膜IL的多个柱P可以设置在衬底SUB的位于两条相邻的公共源极线CSL之间的区域上。例如，多个柱P可以穿透多个绝缘膜IL并接触衬底SUB。在一个实施方案中，每个柱P的表面层S包含掺杂有第一导电型的硅材料并且用作沟道区域。在示例性实施方案中，每个柱P的内层I包含诸如氧化硅的绝缘材料或气隙。
在两条相邻的公共源极线CSL之间的区域中，可以沿着多个绝缘膜IL、多个柱P和衬底SUB的暴露表面设置电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(也可以称为“隧道层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，在两条相邻的公共源极线CSL之间的区域中的电荷存储层CS的暴露表面上，可以提供像选择线GSL和SSL以及字线WL1至WL8的栅极电极GE。
漏极或漏极接触件DR可以分别设置在多个柱P上。例如，漏极或漏极接触件DR可以包含掺杂有第二导电型的杂质的硅材料。在漏极接触件DR上，可以提供沿第二方向延伸并且在第一方向上彼此间隔开某一距离的位线BL1至BL3。
图4是示出图1的存储器块中的第一存储器块的等效电路的电路图。
参考图4，第一存储器块BLK1可以是垂直NAND闪速存储器，并且图1中所示的多个存储器块BLK1至BLKz中的每一个都可以如图4所示实现。在示例性实施方案中，第一存储器块BLK1包括多个NAND单元串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、多条接地选择线GSL1至GSL3、多条串选择线SSL1至SSL3以及公共源极线CSL。这里，根据实施方案，NAND单元串的数量、字线的数量、位线的数量、接地选择线的数量和串选择线的数量可以变化。例如，接地选择线的数量可以不同于串选择线的数量。
NAND单元串NS11、NS21和NS31设置在第一位线BL1与公共源极线CSL之间，NAND串单元NS12、NS22和NS32设置在第二位线BL2与公共源极线CSL之间，并且NAND单元串NS13、NS23和NS33设置在第三位线BL3与公共源极线CSL之间。每个NAND单元串(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和接地选择晶体管GST。
共同连接到一条位线的NAND单元串可以构成一列。例如，共同连接到第一位线BL1的NAND单元串NS12、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的NAND单元串NS12、NS22和NS32可以对应于第二列，并且共同连接到第三位线BL3的NAND单元串NS13、NS23和NS33可以对应于第三列。
共同连接到一条串选择线的NAND单元串可以构成一行。例如，共同连接到第一串选择线SSL1的NAND单元串NS11、NS12和NS13可以对应于第一行，共同连接到第二串选择线SSL2的NAND单元串NS21、NS22和NS23可以对应于第二行，并且共同连接到第三串选择线SSL3的NAND单元串NS31、NS32和NS33可以对应于第三行。
串选择晶体管SST可以连接到对应的串选择线SSL1、SSL2或SSL3。多个存储器单元MC1至MC8可以分别连接到对应的字线WL1至WL8。接地选择晶体管GST可以连接到对应的接地选择线GSL1、GSL2或GSL3，并且串选择晶体管SST可以连接到对应的位线BL1、BL2或BL3。接地选择晶体管GST可以连接到公共源极线CSL。
根据本发明构思的本示例性实施方案，共同连接相同高度处的字线(例如，WL1)，串选择线SSL1至SSL3彼此隔开，并且接地选择线GSL1至GSL3也彼此隔开。例如，在对连接到第一字线WL1并且包括在与第一列对应的NAND单元串NS11、NS12和NS13中的存储器单元进行编程的情况下，选择第一字线WL1和第一选择线SSL1。然而，本发明构思不限于此。根据另一示例性实施方案，接地选择线GSL1至GSL3共同连接。
图5是示出图1的存储器装置100的擦除操作期间的电压条件的示例性实施方案的表格。例如，擦除操作可以由存储器块执行。参考上面参考图3描述的存储器块BLK1，将描述擦除操作。
在示例性实施方案中，在擦除操作中，将串选择线SSL浮置，并且字线擦除电压Vwe被施加到字线WL1至WL8。在所述实施方案中，在第一延迟时间期间将接地电压VSS施加到接地选择线GSL。在一个实施方案中，在第一延迟时间之后，将接地选择线GSL浮置。在示例性实施方案中，在第一延迟时间期间将第一目标电压V_TG1施加到衬底SUB，并且在第一延迟时间之后，将擦除电压V_ERS施加到衬底SUB。此外，可以继续将擦除电压V_ERS施加到衬底SUB，直到擦除操作完成。
在一个实施方案中，衬底SUB和表面层S包含相同导电型的硅材料。因此，在第一延迟时间之后施加到衬底SUB的擦除电压V_ERS被传送到表面层S。在示例性实施方案中，擦除电压V_ERS高于字线擦除电压Vwe。
在第一延迟时间之后，将接地选择线GSL和串选择线SSL浮置。因此，当表面层S的电压改变时，接地选择线GSL和串选择线SSL可能受到耦合(例如，电容耦合)的影响。换句话说，当表面层S的电压上升到擦除电压V_ERS时，接地选择线GSL和串选择线SSL的电压也可以上升。因此，可以擦除地禁止接地选择晶体管GST和串选择晶体管SST。
字线擦除电压Vwe被施加到字线WL1至WL8。在示例性实施方案中，字线擦除电压Vwe低于擦除电压V_ERS。在一个实施方案中，字线擦除电压Vwe与接地电压VSS相同。由于表面层S与字线WL1至WL8之间的电压差，福勒-诺得海姆隧道效应发生在存储器单元MC1至MC8中，因此擦除存储器单元MC1至MC8。
图6是示出根据本发明构思的示例性实施方案的存储器装置的擦除操作的流程图。图6示出图1的存储器装置100的擦除操作。
参考图6，在第一延迟时间期间将第一目标电压(例如，图5中的V_TG1)输入到衬底(例如，图3的衬底SUB)作为衬底偏置电压V_SUB(操作S10)。例如，可以由衬底偏置电路150基于擦除使能信号E_EN来执行操作S10。例如，擦除使能信号E_EN可以指示要执行擦除操作。根据示例性实施方案，将第一目标电压(例如，图5中的V_TG1)作为步进脉冲输入到衬底。
接下来，将衬底偏置电压V_SUB输入到衬底(例如，图3的衬底SUB)，同时衬底偏置电压V_SUB的电平逐渐增加到擦除电压(例如，图5中的V_ERS)的电平(操作S20)。例如，衬底偏置电路150可以将衬底偏置电压V_SUB从第一目标电压(例如，图5中的V_TG1)的电平斜坡上升到擦除电压(例如，图5中的V_ERS)的电平并且将斜坡上升的衬底偏置电压V_SUB输出到衬底(例如，图3中的衬底SUB)。
根据示例性实施方案，在操作S20中，将接地选择线GSL浮置。例如，基于控制逻辑电路120的控制，行解码器130可以在衬底偏置电压V_SUB斜坡上升的同时将接地选择线GSL浮置。
图7是示出根据本发明构思的示例性实施方案的存储器装置的擦除操作的流程图。图7示出图1的存储器装置100的擦除操作。
参考图7，激活擦除使能信号E_EN(操作S100)。例如，操作S100可以由控制逻辑电路120基于从存储器装置100外部的装置接收的控制信号CTRL来执行。在一个实施方案中，控制逻辑电路120最初以去激活的数据输出擦除使能信号，然后当控制逻辑电路接收到对应于删除操作的命令CMD时，将擦除使能信号设置为激活状态。
接下来，在第一延迟时间内将第一目标电压(例如，图5中的V_TG1)作为步进脉冲施加到衬底(例如，图3中的衬底SUB)作为衬底偏执电压V_SUB(操作S110)。例如，可以由衬底偏置电路150基于激活的擦除使能信号E_EN来执行操作S110。
接下来，将衬底偏置电压V_SUB输入到衬底(例如，图3的衬底SUB)，同时衬底偏置电压V_SUB的电平逐渐增加到擦除电压(例如，图5中的V_ERS)的电平(操作S120)。根据示例性实施方案，在操作S120中将接地选择线GSL浮置。接下来，将擦除电压(例如，图5中的V_ERS)施加到衬底(例如，图3的衬底SUB)作为衬底偏置电压V_SUB。
图8A至图8C是用于描述根据示例性实施方案的存储器装置及其擦除方法的图。详细地，图8A简要示出存储器单元阵列和衬底的横截面结构，并且图8B示出了示出根据时间的电压的相应变化的曲线图。此外，图8C示出用于描述第一目标电压的选择的图表。例如，图8A至图8C可以示出图1的存储器装置100和存储器装置100的擦除操作。
参考图8A，存储器单元阵列110设置在衬底SUB上，并且存储器单元阵列110包括多个存储器块BLK1至BLKz。尽管在图8A中仅示出第一存储器块BLK1、第m存储器块BLKm和第z存储器块BLKz，但仅仅是为了便于解释，因为本发明构思不限于此。这里，m和z是大于1的不同自然数。此外，尽管图8A示出存储器块BLK1、BLKm和BLKz中的每一个仅包括一个单元串，但仅仅是为了便于解释，因为本发明构思不限于此。
衬底SUB包括衬底结区J_SUB。例如，衬底SUB的上部部分可以用衬底结区J_SUB替换。此外，另外的衬底结可以存在于衬底SUB中的不同位置处。例如，衬底结区J_SUB可以掺杂有与衬底SUB的导电型相同的导电型的杂质。在一个实施方案中，衬底结区J_SUB的掺杂浓度高于衬底SUB的掺杂浓度。
衬底结区J_SUB连接到例如一个或多个接触插头CT。尽管未示出，但接触插头CT可以通过特定布线连接到衬底偏置电路150。因此，衬底结区J_SUB可以通过接触插头CT接收衬底偏置电压V_SUB。接触插头CT可以用导电材料来实现。
第一存储器块BLK1位于距衬底结区J_SUB的第一距离d1处。例如，第一存储器块BLK1可以是多个存储器块BLK1至BLKz中的最靠近衬底结区J_SUB的存储器块。第一存储器块BLK1包括第一柱P_1、第一接地选择线GSL_1、第一字线(例如，WL1_1、WL2_1、WL3_1)和第一串选择线SSL_1。
第m个存储器块BLKm位于距衬底结区J_SUB的第二距离d2处。第m存储器块BLKm包括第m柱P_m、第m接地选择线GSL_m、第m字线(例如，WL1_m、WL2_m、WL3_m)和第m串选择线SSL_m。在一个实施方案中，第二距离d2大于第一距离d1。根据示例性实施方案，第m存储器块BLKm是存储器块BLK1至BLKz中的位于中心处的存储器块。因此，当衬底偏置电压V_SUB通过接触插头CT施加到衬底结区J_SUB时，衬底偏置电压V_SUB到达衬底SUB的与第m存储器块BLKm重叠的区域晚于衬底SUB的与第一存储器块BLK1重叠的区域。第z存储器块BLKz包括第z柱P_z、第z接地选择线GSL_z、第z字线(例如，WL1_z、WL2_z、WL3_m)和第m串选择线SSL_m。
参考图8B，例如，衬底偏置电路150在第一时间点T1处将第一目标电压V_TG1输出到衬底SUB作为衬底偏置电压V_SUB。第一时间点T1可以是例如由控制逻辑电路120输出的擦除使能信号E_EN被激活的时间点。
根据示例性实施方案，在第一时间点T1处，衬底偏置电路150将第一目标电压V_TG1作为步进脉冲输出到衬底SUB。此外，根据示例性实施方案，衬底偏置电路150在第一延迟时间DT_1期间将第一目标电压V_TG1输出到衬底SUB。
根据示例性实施方案，基于第二距离d2设置第一延迟时间DT_1。例如，当第m存储器块BLKm是多个存储器块BLK1至BLKz中的位于中心处的存储器块时，将衬底偏置电压V_SUB_m施加到衬底SUB的与第m存储器块BLKm重叠的区域的速率可以是最慢的。因此，可以为衬底偏置电压V_SUB_m充分设置第一延迟时间DT_1以达到第一目标电压V_TG1。例如，可以根据第二距离d2确定关于用于传送衬底偏置电压V_SUB_m的路径的RC时间常数，并且可以基于RC时间常数设置第一延迟时间DT_1。
参考图8C，可以根据第一目标电压V_TG1的电平来改变每个存储器单元的擦除阈值电压和接地选择线的应力。例如，随着第一目标电压V_TG1的电平减小，每个存储器单元的擦除阈值电压增大并且接地选择线的应力降低。此外，随着第一目标电压V_TG1的电平增大，每个存储器单元的擦除阈值电压降低并且接地选择线的应力增加。换句话说，每个存储器单元的擦除阈值电压和接地选择线的应力可以根据第一目标电压V_TG1的电平而具有折衷关系。
因此，可以通过考虑每个存储器单元的擦除阈值电压和接地选择线的应力来设置第一目标电压V_TG_1的电平。例如，可以基于点A设置第一目标电压V_TG_1，其中在点A根据第一目标电压V_TG_1的每个存储器单元的擦除阈值电压的曲线图交汇于接地选择线的应力曲线图。
返回参考图8A和图8B，衬底SUB的与第m存储器块BLKm重叠的区域的衬底偏置电压V_SUB_m可以比衬底SUB的与第一存储器块BLK1重叠的区域的衬底偏置电压V_SUB_1更晚到达第一目标电压V_TG1。然而，因为衬底偏置电路150在优化的第一延迟时间DT_1期间将第一目标电压V_TG1输出到衬底SUB，所以衬底偏置电压V_SUB_m在第一延迟时间DT_1内达到第一目标电压V_TG1。
在第一延迟时间DT_1之后，在第二时间点T2处，衬底偏置电路150将衬底偏置电压V_SUB_1从第一目标电压V_TG1的电平逐渐增加到擦除电压V_ERS的电平，并且将衬底偏置电压V_SUB_1输出到衬底SUB。在第二时间点T2处，例如，行解码器130可以基于控制逻辑电路120的控制将接地选择线GSL_1至GSL_z浮置。因此，包括在第一存储器块BLK1中的接地选择线的电压V_GSL_1可以耦合到衬底偏置电压V_SUB_1，并且包括在第m存储器块BLKm中的接地选择线的电压V_GSL_m可以耦合到衬底偏置电压V_SUB_m。尽管描述了接地选择线GSL_1至GSL_z在第二时间点T2处浮置，即，在第一延迟时间DT_1之后，本发明构思不限于此，因为接地选择线GSL_1至GSL_z可以在延迟时间DT_1期间浮置。例如，接地选择线GSL_1至GSL_z开始浮置的时间点不限于第一延迟时间DT_1之后的时间点。例如，接地选择线GSL_1至GSL_z可以在第一延迟时间DT_1期间开始浮置，并且还可以在第一延迟时间DT_1之后浮置特定时间。此外，根据另一示例性实施方案，在第二时间点T2处，衬底偏置电路150施加步进脉冲，从而将衬底偏置电压V_SUB_1的电平从第一目标电压V_TG1的电平增加到擦除电压V_ERS的电平，并且将衬底偏置电压V_SUB_1输出到衬底SUB。
在第三时间点T3处，由衬底偏置电路150输出的衬底偏置电压V_SUB_1达到擦除电压V_ERS。随后，衬底偏置电路150将擦除电压V_ERS输出到衬底SUB作为衬底偏置电压V_SUB_1，直到擦除操作完成。
根据示例性实施方案，当在擦除操作期间将第一目标电压V_TG1施加到衬底SUB达第一延迟时间DT_1时，施加到衬底SUB的与相应存储器块重叠的区域的衬底偏置电压达到相同的电平并且然后斜坡式增加。例如，在COP结构中，即使当衬底SUB包括掺杂有第一导电型(例如，p型)的多晶硅时，施加到衬底SUB的与不同的存储器块(例如，BLK1和BLKm)重叠的区域的衬底偏置电压都达到相同的电平并且然后斜坡式增加。因此，在衬底偏置电压V_SUB_m达到擦除电压V_ERS之后，包括在相应存储器块中的接地选择线的电压可以具有彼此基本相同的电平。因此，可以提高擦除操作的可靠性。此外，通过施加作为步进脉冲的第一目标电压V_TG1，可以提高擦除操作的速度。
图9A和图9B是用于描述根据示例性实施方案的存储器装置及其擦除方法的图。详细地，图9A简要示出存储器单元阵列和衬底的横截面结构，并且图9B示出了示出根据时间的电压的相应变化的曲线图。将省略与上面参考图8A和图8B给出的描述相同的描述。此外，除非另外描述，否则上面参考图1给出的描述也适用于参考图9A和图9B给出的描述。
参考图9A，存储器单元阵列110’包括设置在字线与接地选择线之间的一条或多条伪(dummy)字线。例如，第一存储器块BLK1’包括在第一字线WL1_1’与第一接地选择线GSL_1’之间的第一伪字线DWL1_1’至第四伪字线DWL4_1’，第m存储器块BLKm’包括在第m字线WL1_m’与第m接地选择线GSL_m’之间的第一伪字线DWL1_m’至第四伪字线DWL4_m’，并且第z存储器块BLKz’包括在第z字线WL1_z’与第z接地选择线GSL_z’之间的第一伪字线DWL1_z’至第四伪字线DWL4_z’。尽管在图9A中的每个存储器块中示出了四条伪字线，但本发明构思不限于此。除第一存储器块BLK1’之外的存储器块也可以具有与第一存储器块BLK1’相同的配置。此外，第一存储器块BLK1’包括第一柱P_1’，第m存储器块BLKm’包括第p柱P_m’，并且第z存储器块BLKz’包括第z柱P_z’。至少一个衬底结区J_SUB’设置在存储器单元阵列110’的衬底SUB’中。
参考图9B，例如，衬底偏置电路150在第一时间点T1’处将第一目标电压V_TG1’输出到衬底SUB’作为衬底偏置电压V_SUB。例如，可以将目标电压V_TG1’施加到衬底结区J_SUB’。根据示例性实施方案，衬底偏置电路150在第一延迟时间DT_1’期间将第一目标电压V_TG1’输出到衬底SUB。
在第一延迟时间DT_1’之后，在第二时间点T2’处，衬底偏置电路150将衬底偏置电压V_SUB_1’从第一目标电压V_TG1’的电平逐渐增加到第二目标电压V_TG2’的电平，并且将衬底偏置电压V_SUB_1’输出到衬底SUB。在一个实施方案中，第二目标电压V_TG2’的电平低于擦除电压V_ERS’的电平。此外，在第二时间点T2’处，例如，行解码器130可以基于控制逻辑电路120的控制将接地选择线GSL_1’和GSL_m’浮置。
当衬底偏置电压V_SUB_1’达到第二目标电压V_TG2’时，衬底偏置电路150在第二延迟时间DT_2’期间将第二目标电压V_TG2’输出到衬底SUB作为衬底偏置电压V_SUB_1’。根据示例性实施方案，基于第二距离d2’设置第二延迟时间DT_2’。例如，可以为衬底SUB的与第m存储器块BLKm’重叠的区域的衬底偏置电压V_SUB_m’充分设置第二延迟时间DT_2’，以达到第二目标电压V_TG2’。
在第二延迟时间DT_2’之后，在第三时间点T3’处，衬底偏置电路150将衬底偏置电压V_SUB从第二目标电压V_TG2’的电平逐渐增加到第三目标电压V_TG3’的电平，并且将衬底偏置电压V_SUB_1’输出到衬底SUB。在一个实施方案中，第三目标电压V_TG3’的电平低于擦除电压V_ERS’的电平。
此外，在第三时间点T3’处，例如，行解码器130可以基于控制逻辑电路120的控制将第一伪字线DWL 1_1’和DWL 1_m’浮置。因此，包括在第一存储器块BLK1’中的第一伪字线DWL1_1’的电压V_DWL1_1可以耦合到衬底偏置电压V_SUB_1’，并且第一伪字线DWL1_m’的电压V_DWL1_m可以耦合到衬底偏置电压V_SUB_m’。
当衬底偏置电压V_SUB达到第三目标电压V_TG3’时，衬底偏置电路150在第三延迟时间DT_3’期间将第三目标电压V_TG3’输出到衬底SUB作为衬底偏置电压V_SUB。根据示例性实施方案，基于第二距离d2’设置第三延迟时间DT_3’。例如，可以为衬底SUB的与第m存储器块BLKm’重叠的区域的衬底偏置电压V_SUB_m’充分设置第三延迟时间DT_3’，以达到第三目标电压V_TG3’。
在第三延迟时间DT_3’之后，在第四时间点T4’处，衬底偏置电路150将衬底偏置电压V_SUB从第三目标电压V_TG3’的电平逐渐增加到擦除电压V_ERS’，并且将衬底偏置电压V_SUB_1’输出到衬底SUB。此外，在第四时间点T4’处，例如，行解码器130可以基于控制逻辑电路120的控制将第四伪字线DWL4_1’和DWL4_m’浮置。因此，包括在第一存储器块BLK1’中的第四伪字线DWL4_1’的电压V_DWL4_1可以耦合到衬底偏置电压V_SUB_1’，并且第一伪字线DWL4_m’的电压V_DWL4_m可以耦合到衬底偏置电压V_SUB_m’。
根据示例性实施方案，当存储器块BLK1’至BLKz’中的每一个包括多条伪字线时，行解码器130可以基于控制逻辑电路120的控制将多条伪字线中的最靠近接地选择线的伪字线和最靠近字线的伪字线浮置。此外，在多条伪字线中，除了最靠近接地选择线的伪字线和最靠近字线的伪字线之外的伪字线可以施加有例如字线擦除电压(图5中的Vwe)。
在第五时间点T5’处，衬底偏置电压V_SUB_1’达到擦除电压V_ERS’。随后，衬底偏置电路150将擦除电压V_ERS’输出到衬底SUB作为衬底偏置电压V_SUB_1’，直到擦除操作完成。
图10是示出根据本发明构思的另一示例性实施方案的存储器装置的框图。将省略与上面参考图1给出的描述相同的描述。
参考图10，存储器装置200还包括衬底监视电路260。衬底监视电路260监视施加到衬底(例如，图3的衬底SUB)的电压，并且基于此输出延迟控制信号D_CTRL。
根据示例性实施方案，衬底监视电路260监视衬底(例如，图3的衬底SUB)的与第一存储器块(例如，图8A中的BLK1)重叠的区域的衬底偏置电压V_SUB_1和衬底(例如，图3的衬底SUB)的与第m存储器块(例如，图8A中的BLKm)重叠的区域的衬底偏置电压V_SUB_m，并且基于衬底偏置电压V_SUB_1和V_SUB_m输出延迟控制信号D_CTRL。
衬底偏置电路250基于从控制逻辑电路220输出的擦除使能信号E_EN和从电路监视电路260输出的延迟控制信号D_CTRL输出衬底偏置电压V_SUB。根据示例性实施方案，响应于擦除使能信号E_EN，衬底偏置电路250在第一延迟时间期间产生第一目标电压作为关于支撑存储器单元阵列210的衬底(例如，图3的衬底SUB)的衬底偏置电压V_SUB。在一个实施方案中，基于延迟控制信号D_CTRL设置第一延迟时间。
图11是示出根据本发明构思的示例性实施方案的存储器系统的框图。
参考图11，存储器系统3包括存储器控制器30和存储器装置300。存储器控制器30包括延迟控制电路32，并且存储器装置300包括衬底偏置电路350。例如，存储器装置300可以以与图1所示的存储器装置100的形式基本类似的形式实现。
存储器控制器30可以连接到主机HOST和存储器装置300。响应于来自主机HOST的请求，存储器控制器30可以被配置为访问存储器装置300。例如，存储器控制器30可以被配置为控制关于存储器装置300的编程、读取、擦除和后台操作。在一个实施方案中，存储器控制器30向存储器装置300提供地址ADDR、命令CMD和控制信号CTRL，从而控制关于存储器装置300的编程、读取和擦除操作。此外，可以在存储器控制器30与存储器装置300之间发射和接收用于编程操作数据DATA和读出数据DATA。
虽然未示出，但存储器控制器30可以包括RAM、处理单元、主机接口和存储器接口。RAM可以用作处理单元的操作存储器，并且处理单元可以控制存储器控制器30的操作。主机接口可以包括用于在主机HOST与存储器控制器30之间执行数据交换的协议。例如，存储器控制器30可以被配置为经由各种接口协议中的至少一者与主机(HOST)通信，所述协议诸如USB、MMC、PCI-E、高级技术附件(ATA)、串行ATA、并行ATA、SCSI、ESDI和集成驱动电子器件。
根据示例性实施方案，延迟控制电路32输出延迟控制信号D_CTRL，以在存储器装置300的擦除操作期间控制关于衬底偏置电压V_SUB的延迟时间。在示例性实施方案中，包括在存储器装置300中的衬底偏置电路350基于延迟控制信号D_CTRL在第一延迟时间期间输出第一目标电压作为衬底偏置电压V_SUB，并且在第一延迟时间之后，将衬底偏置电压V_SUB的电平逐渐增加到擦除电压的电平，并且将衬底偏置电压V_SUB输出到衬底。尽管描述了延迟控制信号D_CTRL与控制信号CTRL分开，但延迟控制信号D_CTRL也可以包括在控制信号CTRL中并提供给存储器装置300。
图12是示出根据本发明构思的示例性实施方案的包括存储器装置的固态驱动器(SSD)系统的框图。
参考图12，SSD系统1000包括主机1100(例如，主机装置)和SSD 1200。SSD 1200可以通过信号连接器向/从主机1100发射/接收信号SI G，并且可以通过电源连接器接收电力PWR。
SSD 1200包括SSD控制器1210(例如，控制电路)、辅助电源1220和多个存储器装置1230、1240和1250。多个存储器装置1230、1240和1250中的每一个可以是垂直堆叠的NAND闪速存储器装置，并且可以根据上面参考图1至图11描述的实施方案来实现。因此，存储器装置1230、1240和1250中的每一个可以以提高的可靠性和速度执行擦除操作。
虽然已参考本发明构思的实施方案展示并描述了本发明构思，但将理解，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种非易失性存储器装置，其包括：
衬底；
存储器单元阵列，所述存储器单元阵列包括堆叠在所述衬底上的多个栅极导电层和穿透所述多个栅极导电层并沿垂直于所述衬底的上表面的方向延伸的多个柱，其中所述多个栅极导电层中的至少一个是接地选择线；
控制逻辑电路，所述控制逻辑电路被配置为输出擦除使能信号，以用于控制相对于所述存储器单元阵列的擦除操作；
衬底偏置电路，所述衬底偏置电路被配置为响应于所述擦除使能信号来在第一延迟时间期间将第一目标电压输出到所述衬底作为衬底偏置电压，并且在所述第一延迟时间之后，将所述衬底偏置电压输出到所述衬底，同时将所述衬底偏置电压的电平逐渐增加到具有比所述第一目标电压高的电平的擦除电压的电平；以及
行解码器，所述行解码器被配置为在所述第一延迟时间期间基于所述控制逻辑电路的控制将接地电压施加到所述接地选择线。
2.如权利要求1所述的非易失性存储器装置，其中所述衬底还包括衬底结区，所述衬底结区连接到一个或多个接触插头并且经由所述一个或多个接触插头接收所述衬底偏置电压，
所述存储器单元阵列包括多个存储器块中的位于距所述衬底结区的第一距离处的第一存储器块以及位于距所述衬底结区的第二距离处的第二存储器块，所述第二距离大于所述第一距离，并且
所述第一延迟时间基于所述第一距离和所述第二距离。
3.如权利要求1所述的非易失性存储器装置，其中，在所述第一延迟时间的至少一部分中，施加到所述衬底的与所述第二存储器块重叠的区域的所述衬底偏置电压的电平与所述第一目标电压的电平基本相同。
4.如权利要求1所述的非易失性存储器装置，其中所述衬底偏置电路在所述第一延迟时间的至少一部分期间输出作为步进脉冲的所述第一目标电压。
5.如权利要求1所述的非易失性存储器装置，其中所述行解码器在所述第一延迟时间之后将所述接地选择线浮置。
6.如权利要求1所述的非易失性存储器装置，其中所述控制逻辑电路和所述衬底偏置电路中的至少一个被布置为在垂直方向上与所述存储器单元阵列重叠。
7.如权利要求1所述的非易失性存储器装置，还包括监视电路，所述监视电路被配置为监视施加到所述衬底的电压并且将延迟控制信号输出到所述衬底偏置电路以控制所述第一延迟时间，其中所述延迟控制信号基于所述监视的结果。
8.一种擦除非易失性存储器装置的方法，所述非易失性存储器装置包括衬底和包括多个单元串的多个存储器块，所述多个存储器块设置在所述衬底上并且每个存储器块包括在垂直于所述衬底的方向上堆叠的一个或多个接地选择晶体管和多个单元晶体管，所述方法包括：
在第一延迟时间期间，通过所述非易失性存储器装置的控制电路将接地电压施加到连接到所述接地选择晶体管的接地选择线并且将第一目标电压施加到所述衬底作为衬底偏置电压；以及
在所述第一延迟时间之后，通过所述控制电路将所述衬底偏置电压施加到所述衬底，同时将所述衬底偏置电压的电平逐渐增加到具有比所述第一目标电压高的电平的擦除电压的电平。
9.如权利要求8所述的方法，其中，在所述将所述第一目标电压施加到所述衬底作为衬底偏置电压时，将所述第一目标电压作为步进脉冲输入到所述衬底。
10.如权利要求8所述的方法，其中将所述衬底偏置电压施加到所述衬底还包括将所述接地选择线浮置。
11.如权利要求8所述的方法，其中所述多个单元晶体管中的每个还包括布置在所述多个单元晶体管与所述接地选择晶体管之间的一个或多个伪晶体管，并且
将所述衬底偏置电压施加到所述衬底还包括：
将所述衬底偏置电压的电平逐渐增加到具有比所述第一目标电压高的电平且比所述擦除电压低的电平的第二目标电压的电平，并且将所述衬底偏置电压施加到所述衬底；
在第二延迟时间期间将所述第二目标电压施加到所述衬底；以及
将连接到所述一个或多个伪晶体管的伪字线浮置。
12.如权利要求8所述的方法，其中所述衬底还包括衬底结区，所述衬底结区连接到一个或多个接触插头并且经由所述一个或多个接触插头接收所述擦除电压，
还包括基于所述多个存储器块中的设置在中心处的存储器块与所述衬底结区之间的距离来设置所述第一延迟时间。
13.如权利要求8所述的方法，还包括：
监视施加到所述衬底的与所述多个存储器块中的至少两个存储器块重叠的相应区域的电压；以及
基于所述监视的结果设置所述第一延迟时间。
14.一种擦除非易失性存储器装置的方法，所述非易失性存储器装置包括衬底和多个存储器块，所述多个存储器块包括堆叠在所述衬底上的多个栅极导电层和穿透所述多个栅极导电层并沿垂直于所述衬底的上表面的方向延伸的多个柱，所述方法包括：
响应于擦除使能信号，在第一延迟时间内通过所述非易失性存储器装置的控制电路将第一目标电压作为步进脉冲施加到所述衬底作为衬底偏置电压；
通过所述控制电路将所述衬底偏置电压施加到所述衬底，同时将所述衬底偏置电压的电平从所述第一目标电压的电平逐渐增加到具有比所述第一目标电压高的电平的擦除电压的电平；以及
通过所述控制电路将所述擦除电压施加到所述衬底作为所述衬底偏置电压。
15.如权利要求14所述的方法，其中所述多个栅极导电层中的至少一个是接地选择线，并且
将所述衬底偏置电压施加到所述衬底还包括将所述接地选择线浮置。
16.如权利要求14所述的方法，其中所述衬底还包括衬底结区，所述衬底结区连接到一个或多个接触插头并且经由所述一个或多个接触插头接收所述衬底偏置电压，
所述方法还包括基于所述多个存储器块中的设置在中心处的存储器块与所述衬底结区之间的距离来设置所述第一延迟时间。
17.如权利要求14所述的方法，其中所述多个栅极导电层中的至少一个是伪字线，并且将所述衬底偏置电压施加到所述衬底还包括：
将所述衬底偏置电压施加到所述衬底，同时将所述衬底偏置电压的电平逐渐增加到具有高于所述第一目标电压且低于所述擦除电压的电平的第二目标电压的电平；
在第二延迟时间期间将所述第二目标电压施加到所述衬底；以及
将连接到一个或多个伪晶体管的伪字线浮置。
18.一种非易失性存储器装置，包括：
衬底；
设置在所述衬底上的存储器单元阵列；
控制电路，所述控制电路被配置为在所述存储器单元阵列的至少一个存储器块的擦除操作的第一时段期间将目标电压输出到所述衬底，在所述擦除操作的所述第一时段之后的第二时段期间将输出到所述衬底的所述目标电压的电平逐渐增加到擦除电压，并且在所述第二时段之后的第三时段期间将所述目标电压维持在所述擦除电压，直到所述擦除操作完成。
19.如权利要求18所述的非易失性存储器装置，其中所述衬底还包括：
衬底结区；以及
接触插头，所述接触插头设置在所述衬底结区上，
其中所述目标电压施加到所述接触插头。
20.如权利要求18所述的非易失性存储器装置，还包括监视电路，所述监视电路监视施加到所述衬底的电压，以产生指示所述第一时段的控制信号，并且将所述控制信号输出到所述控制电路。
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