CN113257313A - 具有多个存储器芯片的半导体存储器装置 - Google Patents
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Abstract
具有多个存储器芯片的半导体存储器装置。一种半导体存储器装置包括：多个第一子块，所述多个第一子块被限定在第一存储器芯片中；以及多个第二子块，所述多个第二子块被限定在沿堆叠方向堆叠在第一存储器芯片上的第二存储器芯片中。多个存储器块中的每一个包括多个第一子块中的一个和多个第二子块中的一个，并且其中，在擦除操作中将擦除电压分开地施加到第一存储器芯片和第二存储器芯片，并且以子块为单位执行擦除操作。
Description
技术领域
各种实施方式总体上涉及一种半导体技术，并且更具体地，涉及一种具有多个存储器芯片的半导体存储器装置。
背景技术
随着对于便携式电话、移动存储器装置和数字摄像机的需求增加，对主要用作用于这些产品的存储器装置的非易失性存储器装置的需求也得到增加。在非易失性存储器装置中，NAND闪存存储器装置被广泛用作数据存储装置。
为了在半导体存储器装置中实现更大的容量和更高的性能，已经提出了以下结构：非易失性存储器装置的存储器单元和用于控制存储器单元的操作的逻辑电路被制造在分开的芯片上，并且由存储器单元限定的存储器芯片被堆叠在由逻辑电路限定的电路芯片上。
发明内容
各种实施方式针对能够提高存储器效率的半导体存储器装置。
在一个实施方式中，半导体存储器装置可以包括：多个第一子块，所述多个第一子块被限定在第一存储器芯片中；以及多个第二子块，所述多个第二子块被限定在沿堆叠方向堆叠在第一存储器芯片上的第二存储器芯片中。多个存储器块中的每一个包括多个第一子块中的一个和多个第二子块中的一个，并且其中，在擦除操作中将擦除电压分开地(separately)施加到第一存储器芯片和第二存储器芯片，并且以子块为单位执行擦除操作。
在一个实施方式中，半导体存储器装置可以包括：多个平面，每个平面被限定在第一存储器芯片和沿堆叠方向堆叠在第一存储器芯片上的第二存储器芯片中。多个平面中的每一个包括第一子平面和第二子平面，该第一子平面包括设置在第一存储器芯片中的多个第一子块，该第二子平面包括设置在第二存储器芯片中的多个第二子块。在多个平面中的每一个中，多个存储器块中的每一个包括多个第一子块中的一个和多个第二子块中的一个，并且其中，在擦除操作中，分开地将擦除电压施加到第一子平面和第二子平面，并且以子块为单位执行擦除操作。
在一个实施方式中，半导体存储器装置可以包括：多个第一子块，所述多个第一子块被限定在包括第一擦除电压传输单元的第一存储器芯片中；以及多个第二子块，所述多个第二子块被限定在包括第二擦除电压传输单元的第二存储器芯片中，第二存储器芯片沿堆叠方向堆叠在第一存储器芯片上。多个存储器块中的每一个包括多个第一子块中的一个和多个第二子块中的一个。第一擦除电压传输单元和第二擦除电压传输单元可以共同联接到一个导线以在擦除操作中接收擦除电压。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出图1所示的存储器块的等效电路图。
图3是示意性地示出根据本公开的实施方式的半导体存储器装置的配置的图。
图4是示出图3所示的擦除电压传输电路的电路图。
图5是示出图3所示的半导体存储器装置的擦除操作中的偏压条件的图表。
图6是示意性地示出根据本公开的实施方式的半导体存储器装置的图。
图7是示意性地示出根据本公开的实施方式的半导体存储器装置的图。
图8是示意性地示出图7所示的半导体存储器装置的配置的图。
图9是示出图7所示的半导体存储器装置的擦除操作中的偏压条件的示例的图表。
图10是示意性地示出根据本公开的实施方式的半导体存储器装置的截面图。
图11是示意性地示出根据本公开的实施方式的包括半导体存储器装置的存储器系统的框图。
图12是示意性地示出根据本公开的实施方式的包括半导体存储器装置的计算系统的框图。
具体实施方式
通过下面的对示例性实施方式的描述并参照附图，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同的方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
描述本公开的实施方式的在附图中给出的元件的数值、尺寸、比率、角度、数量仅是示例性的，而非限制性的。贯穿整个说明书，相同的附图标记指代相同的元件。在描述本公开内容时，当确定对已知现有技术的详细描述可能使本公开内容的主旨或清晰性变得模糊时，将省略其详细描述。应当理解，除非另有明确说明，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的事物。当提及单数名词时使用不定冠词或定冠词时(例如，“一个”、“一”、“该”)，除非另有明确说明，否则该冠词可以包括该名词的复数形式。在解释本公开的实施方式中的元件时，即使在没有明确陈述的情况下，也应将它们解释为包括误差容限。
而且，在描述本公开的组件时，可能使用诸如第一、第二、A、B、(a)和(b)的术语。这些术语仅是为了将一个组件与另一组件区别开，而不是暗示或建议组件的实质、顺序、次序或数量。而且，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。
如果一个组件被描述为“连接”、“联接”或“链接”到另一个组件，则不仅可以意味着该组件直接“连接”、“联接”或“链接”，而且还可以意味着该组件经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，例如，“元件B上的元件A”、“元件B上方的元件A”、“元件B下方的元件A”和“元件B之后的元件A”，除非明确使用术语“直接”或“紧接”，否则另一个元件C可以设置在元件A和B之间。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作都是可能的。可以单独地或组合地实践各种示例性实施方式。
在以下描述中，将存储器芯片堆叠的方向定义为第一方向FD，将位线的排布方向定义为第二方向SD，并将位线的延伸方向定义为第三方向TD。第二方向SD和第三方向TD可以平行于与第一方向FD正交的平面，并且可以彼此相交。第二方向SD和第三方向TD可以彼此基本垂直地相交。在下面的描述中，术语“垂直”或“垂直方向”将被用作与第一方向FD基本相同的含义。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是示出根据本公开的一个实施方式的半导体存储器装置的框图。
参照图1，根据本公开的一个实施方式的半导体存储器装置100可以包括存储器单元阵列110和用于控制存储器单元阵列110的操作的逻辑电路。逻辑电路可以包括行解码器(X-DEC)120、页缓冲器电路130、外围电路(PERI电路)140和擦除电压传输电路(erasevoltage pass circuit)150。
存储器单元阵列110可以包括多个存储器块BLK1至BLKn。多个存储器块BLK1至BLKn中的每一个可以包括一个第一子块SBLK1和一个第二子块SBLK2。
存储器单元阵列110可以包括多个第一子块SBLK1和多个第二子块SBLK2，它们一起构成多个存储器块BLK1至BLKn。多个第一子块SBLK1可以设置在第一存储器芯片MC1中，并且多个第二子块SBLK2可以设置在第二存储器芯片MC2中。第一存储器芯片MC1和第二存储器芯片MC2可以在第一方向FD上堆叠。被包括在单个存储器块(即，BLK1至BLKn中的一个)中的第一子块SBLK1和第二子块SBLK2可以沿第一方向FD设置。可以以子块为单位执行半导体存储器装置100的擦除操作。
尽管未示出，但是第一子块SBLK1和第二子块SBLK2中的每一个可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。尽管下面将描述半导体存储装置100是垂直NAND闪存装置，但是应当理解，本公开的技术精神不限于此。
每个存储器块(BLK1到BLKn中的一个)可以通过多个行线(例如，RL1到RLn中的一个)联接到行解码器120。例如，第n存储器块BLKn可以通过由RLn表示的多个行线联接到行解码器120。联接到每个存储器块(BLK1至BLKn中的一个)的行线(RL1至RLn中的一个)可以包括至少一个漏极选择线、多个字线和至少一个源极选择线。
响应于从外围电路140提供的行地址X_A，行解码器120可以选择存储器单元阵列110中包括的存储器块BLK1至BLKn中的任何一个。行解码器120可以将从外围电路140提供的操作电压X_V传送到行线RL1至RLn。
存储器单元阵列110可以通过位线BL联接到页缓冲器电路130。页缓冲器电路130可以包括分别联接到位线BL的多个页缓冲器PB。页缓冲器电路130可以从外围电路140接收页缓冲器控制信号PB_C，并且可以向外围电路140发送数据信号DATA和从外围电路140接收数据信号DATA。页缓冲器电路130可以响应于页缓冲器控制信号PB_C来控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路130可以响应于页缓冲器控制信号PB_C，通过感测存储器单元阵列110的位线BL的信号，来检测存储在存储器单元阵列110的存储器单元中的数据，并且可以根据检测到的数据将数据信号DATA发送到外围电路140。页缓冲器电路130可以响应于页缓冲器控制信号PB_C，基于从外围电路140接收的数据信号DATA而将信号施加到位线BL，并且由此，可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路130可以在联接到激活的字线的存储器单元中写入数据或从联接到激活的字线存储器单元中读取数据。
外围电路140可以从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向半导体存储器装置100外部的装置(例如，存储器控制器)发送数据DATA和从其接收数据DATA。外围电路140可以基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据写入存储单元阵列110或从存储单元阵列110读取数据的信号，例如，行地址X_A和页缓冲器控制信号PB_C等。
外围电路140可以通过使用被提供给半导体存储器装置100的外部电压来生成半导体存储器装置100中所需的各种电压。外围电路140可以包括多个泵浦电容器，并且可以通过选择性地激活多个泵浦电容器来生成多个电压。多个电压可以包括操作电压X_V和擦除电压Verase。
擦除电压传输电路150可以通过导线L11和L12联接到第一存储器芯片MC1和第二存储器芯片MC2。在擦除操作中，可以选择第一存储器芯片MC1的第一子块SBLK1和第二存储器芯片MC2的第二子块SBLK2中的任何一个。擦除电压传输电路150可以将擦除电压Verase传送到与包括擦除操作中的所选子块的存储器芯片联接的导线(L11和L12中的一个)，并且因此，可以将擦除电压Verase施加到所选子块的存储器单元的沟道。
图2是示出图1所示的存储器模块的等效电路图。
参照图2，存储器块BLK可以包括第一子块SBLK1和第二子块SBLK2。被包括在存储器块BLK中的第一子块SBLK1和第二子块SBLK2可以相对于彼此在第一方向FD上设置。
第一子块SBLK1和第二子块SBLK2中的每一个可以包括联接在多个位线BL和公共源极线CSL之间的多个单元串CSTR。位线BL可以在第三方向TD上延伸并且可以在第二方向SD上排布。多个单元串CSTR可以并联地联接到各个位线BL。单元串CSTR可以共同联接到公共源极线CSL。多个单元串CSTR可以联接在多个位线BL和一个公共源极线CSL之间。
每一个单元串CSTR可以包括联接到位线BL的漏极选择晶体管DST、联接到公共源极线CSL的源极选择晶体管SST、以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元M。漏极选择晶体管DST、存储器单元M和源极选择晶体管SST可以在第一方向FD上串联联接。
源极选择线SSL、多个字线WL和漏极选择线DSL可以在第一方向FD上设置在公共源极线CSL和位线BL之间。每一个漏极选择线DSL可以联接到相应漏极选择晶体管DST的栅极。每一个字线WL可以联接到相应存储器单元M的栅极。源极选择线SSL可以联接到源极选择晶体管SST的栅极。
第一子块SBLK1的字线WL和第二子块SBLK2的字线WL可以一对一地彼此对应。第一子块SBLK1的字线WL和第二子块SBLK2的对应字线WL可以共同联接到一个导线L2。第一子块SBLK1的一个字线WL和第二子块SBLK2的一个字线WL可以共享一个导线L2，并且可以通过该导线L2而从行解码器120(见图1)被提供相同的操作电压。与第一子块SBLK1和第二子块SBLK2的共享一个导线L2的字线WL联接的存储器单元M可以构成一个页。半导体存储器装置可以以页为单位执行读取操作。
尽管未示出，但是第一子块SBLK1的漏极选择线DSL和第二子块SBLK2的漏极选择线DSL可以联接到不同的导线，并且可以通过不同的导线而分别地从行解码器120(见图1)被提供操作电压。第一子块SBLK1的源极选择线SSL和第二子块SBLK2的源极选择线SSL可以联接到不同的导线，并且可以通过不同的导线而分别地从行解码器120(见图1)被提供操作电压。
图3是示出根据本公开的实施方式的半导体存储器装置的配置的图。
参照图3，根据本公开的实施方式的半导体存储器装置100可以包括电路芯片PC以及沿第一方向FD堆叠在电路芯片PC上的第一存储器芯片MC1和第二存储器芯片MC2。尽管以下实施方式示出了堆叠两个存储器芯片的情况，但是应当注意，在其他实施方式中，堆叠的存储器芯片的数量可以是三个或更多个。
第一存储器芯片MC1可以包括源极板SOURCE1和在源极板SOURCE1上限定的多个第一子块SBLK1。第二存储器芯片MC2可以包括源极板SOURCE2和在源极板SOURCE2上限定的多个第二子块SBLK2。
第一子块SBLK1的单元串可以共同联接到源极板SOURCE1。源极板SOURCE1可以配置第一子块SBLK1的公共源极线。第二子块SBLK2的单元串可以共同联接到源极板SOURCE2。源极板SOURCE2可以配置第二子块SBLK2的公共源极线。
可以在第一存储器芯片MC1和第二存储器芯片MC2中的每一个中限定多个位线BL。第一存储器芯片MC1的位线BL可以共同联接到多个第一子块SBLK1。第二存储器芯片MC2的位线BL可以共同联接到多个第二子块SBLK2。
第一存储器芯片MC1和第二存储器芯片MC2中的每一个可以包括与位线BL交叠的布线W。布线W可以设置在位线BL上方。可以在布线W和位线BL之间限定电介质层(未示出)。在布线W和每个位线BL之间的交叠区域中，可以配置耦合电容器C，耦合电容器C包括由布线W构成的第一电极、由位线BL构成的第二电极和由布线W和位线BL之间的电介质层构成的绝缘层。第一存储器芯片MC1和第二存储器芯片MC2中的每一个可以包括多个耦合电容器C。
上面参照图1描述的行解码器120、页缓冲器电路130、外围电路140和擦除电压传输电路150可以设置在电路芯片PC中。
擦除电压传输电路150可以包括第一擦除电压传输单元EVP1和第二擦除电压传输单元EVP2。第一擦除电压传输单元EVP1可以通过导线L11联接到第一存储器芯片MC1的源极板SOURCE1和布线W。第二擦除电压传输单元EVP2可以通过导线L12联接到第二存储器芯片MC2的源极板SOURCE2和布线W。尽管图3从电连接的角度示出了导线L11和L12，但是导线L11和L12实际上可以通过芯片通孔(through-chip via，TCV)来实现，这将在后面参照图10进行描述。
如果在擦除操作中选择了第一子块SBLK1，则第一擦除电压传输单元EVP1可以通过导线L11将从外围电路140提供的擦除电压Verase传送到第一存储器芯片MC1的源极板SOURCE1和布线W。如果在擦除操作中第一存储器芯片MC1的所有第一子块SBLK1都未被选择，则第一擦除电压传输单元EVP1可以通过导线L11将0V的接地电压传送到第一存储器芯片MC1的源极板SOURCE1和布线W。
如果在擦除操作中选择了第二子块SBLK2，则第二擦除电压传输单元EVP2可以通过导线L12将从外围电路140提供的擦除电压Verase传送到第二存储器芯片MC2的源极板SOURCE2和布线W。如果在擦除操作中第二存储器芯片MC2的所有第二子块SBLK2都未被选择，则第二擦除电压传输单元EVP2可以通过导线L12将0V的接地电压传送到第二存储器芯片MC2的源极板SOURCE2和布线W。
图4是示出图3所示的擦除电压传输电路的电路图。
参照图4，第一擦除电压传输单元EVP1可以包括联接在擦除电压Verase和导线L11之间的第一晶体管TR1，以及联接在0V的接地电压和导线L11之间的第二晶体管TR2。第二擦除电压传输单元EVP2可以包括联接在擦除电压Verase和导线L12之间的第三晶体管TR3，以及联接在0V的接地电压和导线L12之间的第四晶体管TR4。
如果在擦除操作中选择了第一子块SBLK1，则第一晶体管TR1可以导通，并且第二晶体管TR2可以截止。因此，导线L11可以联接到擦除电压Verase，并且擦除电压Verase可以通过导线L11而被施加到第一存储器芯片MC1的源极板SOURCE1和布线W(见图3)。
如果在擦除操作中所有第一子块SBLK1都未被选择，则第一晶体管TR1可以截止，并且第二晶体管TR2可以导通。因此，导线L11可以联接到0V的接地电压，并且0V的接地电压可以通过导线L11而被施加到第一存储器芯片MC1的源极板SOURCE1和布线W(见图3)。
如果在擦除操作中选择了第二子块SBLK2，则第三晶体管TR3可以导通，并且第四晶体管TR4可以截止。因此，导线L12可以联接到擦除电压Verase，并且擦除电压Verase可以通过导线L12而被施加到第二存储器芯片MC2的源极板SOURCE2和布线W(见图3)。
如果在擦除操作中所有第二子块SBLK2都未被选择，则第三晶体管TR3可以截止，并且第四晶体管TR4可以导通。因此，导线L12可以联接到0V的接地电压，并且0V的接地电压可以通过导线L12而被施加到第二存储器芯片MC2的源极板SOURCE2和布线W(见图3)。
图5是示出在对第一存储器块BLK1的第一子块SBLK1的擦除操作中的偏压条件的示例的图表。以下，将参照图1至图5描述根据本公开的实施方式的半导体存储器装置100的擦除操作。
第一存储器块BLK1的所选第一子块SBLK1
当将0V电压施加到漏极选择线DSL和源极选择线SSL时，漏极选择晶体管DST和源极选择晶体管SST截止。向字线WL施加0V的电压。擦除电压Verase被施加到公共源极线CSL和布线W。第一存储器芯片MC1的位线BL的电位跟随被施加到布线W的电压，并且通过耦合电容器C而被升压到擦除电压Verase。
随着在漏极选择晶体管DST和源极选择晶体管SST截止的情况下位线BL和公共源极线CSL的电位上升，漏电流在漏极和主体(bulk)之间流动，并且因此栅致漏极泄漏(gate-induced drain leakage，GIDL)电流在沟道方向上流动，并且在沟道的方向上引入了在漏极选择晶体管DST和源极选择晶体管SST中产生的热空穴，并且因此单元串CSTR的沟道的电位上升到擦除电压Verase的电平。此后，漏极选择线DSL和源极选择线SSL被浮置。
随着单元串CSTR的沟道电位上升到擦除电压Verase的电平，沟道的电位与字线WL的0V的电位之间的差变得等于或大于擦除存储器单元M所需的大小，于是存储器单元M被擦除。
第二存储器块BLK2至第n存储器块BLKn的未选第一子块SBLK1
漏极选择线DSL、源极选择线SSL和字线WL被浮置。由于第二存储器块BLK2至第n存储器块BLKn的第一子块SBLK1与第一存储器块BLK1的第一子块SBLK1共享公共源极线CSL和布线W，所以擦除电压Verase被施加到公共源极线CSL和布线W。位线BL的电位通过耦合电容器C而跟随被施加到布线W的电压，从而被升压到擦除电压Verase。
随着公共源极线CSL和位线BL的电位上升，单元串CSTR的沟道的电位跟随公共源极线CSL和位线BL的电位而上升，并且通过耦合现象，处于浮置状态的字线WL的电位跟随沟道的电位而上升。因此，由于字线WL与沟道之间的电位差被保持为小于擦除存储器单元M所需的大小，所以存储器单元M不被擦除。
第一存储器块BLK1的未选第二子块SBLK2
将0V的接地电压施加到漏极选择线DSL和源极选择线SSL。由于被包括在单个存储器块中的第一子块SBLK1的字线WL和第二子块SBLK2的字线WL彼此对应地联接，所以被施加到第一存储器块BLK1的第一子块SBLK1的字线WL的0V的接地电压也被施加到第一存储器块BLK1的第二子块SBLK2的字线WL。将0V的接地电压施加到公共电源线CSL和布线W。因此，位线BL的电位跟随被施加到布线W的电压，并且由此变为0V的接地电压。
如果公共源极线CSL和位线BL的电位变为0V，则单元串CSTR的沟道的电位也变为0V。因此，由于在字线WL和沟道之间没有实质性的电位差，所以存储器单元M不被擦除。
第二存储器块BLK2至第n存储器块BLKn的未选第二子块SBLK2
将0V的接地电压施加到漏极选择线DSL和源极选择线SSL。由于被包括在单个存储器块中的第一子块SBLK1的字线WL和第二子块SBLK2的字线彼此对应地联接，所以类似于第二存储器块BLK2至第n存储器块BLKn的第一子块SBLK1的字线WL，第二存储器块BLK2至第n存储器块BLKn的第二子块SBLK2的字线WL也被浮置。
将0V的接地电压施加到公共电源线CSL和布线W。因此，位线BL的电位跟随被施加到布线W的电压，并且由此变为0V的接地电压。
随着公共源极线CSL和位线BL的电位变为0V，单元串CSTR的沟道的电位也变为0V。通过耦合现象，处于浮置状态的字线WL的电位跟随沟道的电位而变为0V。因此，由于在字线WL与沟道之间没有实质性的电位差，所以存储器单元M不被擦除。
图6是示出根据本公开的实施方式的半导体存储器装置的图。为了简化说明，这里将省略对与图3的组件相同的组件的描述，并且将仅描述不同之处。
参照图6，第一擦除电压传输单元EVP1可以设置在第一存储器芯片MC1中，并且第二擦除电压传输单元EVP2可以设置在第二存储器芯片MC2中。行解码器120、页缓冲器电路130和外围电路140可以设置在电路芯片PC中。
第一擦除电压传输单元EVP1可以联接到第一存储器芯片MC1的源极板SOURCE1和布线W。第二擦除电压传输单元EVP2可以联接到第二存储器芯片MC2的源极板SOURCE2和布线W。
第一存储器芯片MC1的第一擦除电压传输单元EVP1和第二存储器芯片MC2的第二擦除电压传输单元EVP2可以共同联接到一个导线L1，并且可以通过导线L1联接到电路芯片PC的外围电路140，以从外围电路140接收擦除电压Verase。尽管图6从电连接的角度示出了导线L1，但是导线L1可以以芯片通孔(TCV)的形式实现，这将在后面参照图10进行描述。
当在擦除操作中选择了第一子块SBLK1时，第一擦除电压传输单元EVP1可以将通过导线L1从外围电路140提供的擦除电压Verase传送到第一存储器芯片MC1的源极板SOURCE1和布线W。如果在擦除操作中所有第一子块SBLK1都未被选择，则第一擦除电压传输单元EVP1可以将0V的接地电压传送到第一存储器芯片MC1的源极板SOURCE1和布线W。
当在擦除操作中选择了第二子块SBLK2时，第二擦除电压传输单元EVP2可以将通过导线L1从外围电路140提供的擦除电压Verase传送到第二存储器芯片MC2的源极板SOURCE2和布线W。如果在擦除操作中所有第二子块SBLK2都未被选择，则第二擦除电压传输单元EVP2可将0V的接地电压传送到第二存储器芯片MC2的源极板SOURCE2和布线W。
如上所述，导线L1可以由芯片通孔(TCV)构成，这将在后面参照图10进行描述。如果芯片通孔(TCV)的数量增加，则制造成本可能增加，并且半导体存储器装置100的尺寸可能增加。根据这里公开的实施方式，因为第一存储器芯片MC1的第一擦除电压传输单元EVP1和第二存储器芯片MC2的第二擦除电压传输单元EVP2共享一个导线L1，所以可以减少芯片通孔(TCV)的数量。因此，可以降低制造成本，并且可以有助于减小半导体存储装置100的尺寸。
图7是示意性地示出根据本公开的实施方式的半导体存储器装置的图，并且图8是示意性地示出图7所示的半导体存储器装置的配置的图。为了简化说明，将省略对于与以上参照图1至图6描述的实施方式中的组件相同的组件的描述，并且在下文中将仅描述不同之处。
参照图7，半导体存储器装置200可以包括多个平面Plane1和Plane2。半导体存储器装置200可以具有多平面结构(multi-plane structure)。图7示出了二平面的结构，但是实施方式不限于平面的数量。为了便于说明，将平面Plane1和Plane2定义为第一平面Plane1和第二平面Plane2。
第一平面Plane1和第二平面Plane2中的每一个可以包括第一子平面Sub-Plane1和第二子平面Sub-Plane2。第一平面Plane1的第一子平面Sub-Plane1和第二子平面Plane2的第一子平面Sub-Plane1可以设置在第一存储器芯片中。第一平面Plane1的第二子平面Sub-Plane2和第二平面Plane2的第二子平面Sub-Plane2可以设置在第二存储器芯片中。
第一平面Plane1的第一子平面Sub-Plane1和第二平面Plane2的第一子平面Sub-Plane1中的一每个可以包括多个第一子块SBLK1。第一平面Plane1的第二子平面Sub-Plane2和第二平面Plane2的第二子平面Sub-Plane2中的每一个可以包括多个第二子块SBLK2。
第一平面Plane1和第二平面Plane2中的每一个可以包括多个存储器块BLK1至BLKn。存储器块BLK1至BLKn中的每一个可以包括一个第一子块SBLK1和一个第二子块SBLK2。被包括在单个存储器块(BLK1至BLKn中的一个)中的第一子块SBLK1和第二子块SBLK2可以相对于彼此在第一方向FD上设置。
如以上参照图2所述，被包括在单个存储器块中的第一子块SBLK1和第二子块SBLK2的字线WL可以一对一地彼此对应，并且，彼此对应的第一子块SBLK1的每个字线WL和第二子块SBLK2的每个字线WL可以共同联接到一个导线L2(见图2)。第一子块SBLK1的一个字线WL和第二子块SBLK2的一个字线WL可以共享一个导线L2，并且可以通过该导线L2而从行解码器(120A和120B中的一个)被提供操作电压。
再次参照图7，被包括在单个存储器块BLK中的第一子块SBLK1和第二子块SBLK2的漏极选择线DSL可以联接到不同的导线，并且可以通过不同的导线分别地从行解码器(120A和120B中的一个)被提供操作电压。被包括在单个存储器块BLK中的第一子块SBLK1和第二子块SBLK2的源极选择线SSL可以联接到不同的导线，并且可以通过不同的导线分别地从行解码器(120A和120B中的一个)被提供操作电压。
可以针对每个平面分别地设置行解码器和页缓冲器电路。在一个实施方式中，半导体存储器装置200可以包括分别对应于第一平面Plane1和第二平面Plane2的两个行解码器120A和120B，以及分别对应于第一平面Plane1和第二平面Plane2的两个页缓冲器电路130A和130B。
可以针对第一平面Plane1和第二平面Plane2共用地设置外围电路140和擦除电压传输电路150。第一平面Plane1和第二平面Plane2可以共享一个外围电路140，并且可以共享一个擦除电压传输电路150。
参照图8，第一存储器芯片MC1可以包括与第一平面Plane1的第一子平面Sub-Plane1相对应的源极板SOURCE11和与第二平面Plane2的第一子平面Sub-Plane1相对应的源极板SOURCE21。可以在第一存储器芯片MC1的每个源极板(SOURCE11和SOURCE21)上限定多个第一子块SBLK1。
第二存储器芯片MC2可以包括与第一平面Plane1的第二子平面Sub-Plane2相对应的源极板SOURCE12和与第二平面Plane2的第二子平面Sub-Plane2相对应的源极板SOURCE22。可以在第二存储器芯片MC2的每个源极板(SOURCE12和SOURCE22)上限定多个第二子块SBLK2。
可以在第一方向FD上排布与第一平面Plane1的第一子平面Sub-Plane1相对应的源极板SOURCE11和与第一平面Plane1的第二子平面Sub-Plane2相对应的源极SOURCE12。可以在第一方向FD上排布与第二平面Plane2的第一子平面Sub-Plane1相对应的源极板SOURCE21和与第二平面Plane2的第二子平面Sub-Plane2相对应的源极SOURCE22。
第一平面Plane1可以包括在源极板SOURCE11上限定的多个第一子块SBLK1和在源极板SOURCE12上限定的多个第二子块SBLK2。第二平面Plane2可以包括在源极板SOURCE21上限定的多个第一子块SBLK1和在源极板SOURCE22上限定的多个第二子块SBLK2。
可以在第一存储器芯片MC1和第二存储器芯片MC2的每一个中限定多个位线BL。被包括在相同子平面中的子块可以共享位线BL。被包括在不同子平面中的子块不共享位线BL。
第一存储器芯片MC1和第二存储器芯片MC2中的每一个可以包括与位线BL交叠的多个布线W。每个布线W可以被设置在位线BL上方。
可以针对每个子平面单独设置布线W。例如，可以在第一存储器芯片MC1中限定分别与第一平面Plane1的第一子平面Sub-Plane1和第二平面Plane2的第一子平面Sub-Plane1相对应的两个布线W。可以分别在第二存储器芯片MC2中限定分别与第一平面Plane1的第二子平面Sub-Plane2和第二平面Plane2的第二子平面Sub-Plane2相对应的两个布线W。
每一个布线W都与联接到对应的子平面的位线BL交叠并耦合(couple)，而不与联接到其他子平面的位线BL耦合。
电介质层(未示出)可以设置在每个布线W和位线BL之间。在布线W和每个耦合的位线BL之间的交叠区域中，可以配置耦合电容器C，该耦合电容器C包括由布线W构成的第一电极、由位线BL构成的第二电极以及由布线W和位线BL之间的电介质层构成的绝缘层。
行解码器120A和120B、页缓冲器电路130A和130B、外围电路140和擦除电压传输电路150可以设置在电路芯片PC中。
被包括在相同子平面中的源极板和布线可以彼此电联接，并且可以从擦除电压传输电路150被提供相同的电压。设置在不同子平面中的源极板和布线可以彼此电分离。
在擦除操作中，可以将擦除电压施加到子平面的源极板和位线。可以各个每个子平面独立地提供擦除电压，从而以子块为单位执行擦除操作。
图9是示出在对被包括在第一平面Plane1中的第一存储器块BLK1的第一子块SBLK1执行的图7所示的半导体存储器装置的擦除操作中的偏压条件的示例的图表。在下文中，将参照图7至图9描述根据本公开的实施方式的半导体存储器装置200的擦除操作。
第一平面Plane1的第一存储器块BLK1的所选第一子块SBLK1
由于将0V电压施加到漏极选择线DSL和源极选择线SSL，漏极选择晶体管DST和源极选择晶体管SST截止。向字线WL施加0V的电压。擦除电压Verase被施加到公共源极线CSL和布线W。位线BL的电位通过耦合电容器C而跟随被施加到布线W的电压，并且由此被升压到擦除电压Verase。
随着在漏极选择晶体管DST和源极选择晶体管SST截止的情况下位线BL和公共源极线CSL的电位上升，漏电流在漏极和主体之间流动，并且因此栅致漏极泄漏(GIDL)电流在沟道方向上流动，并且，在沟道方向上引入了在漏极选择晶体管DST和源极选择晶体管SST中产生的热空穴，并且因此单元串CSTR的沟道的电位上升。此后，漏极选择线DSL和源极选择线SSL被浮置。
随着单元串CSTR的沟道电位上升到擦除电压Verase的电平，沟道的电位与字线WL的0V的电位之间的差变为等于或大于擦除存储器单元M所需的大小，于是存储器单元M被擦除。
第一平面Plane1的第二存储器块BLK2至第n存储器块BLKn的未选第一子块SBLK1
漏极选择线DSL、源极选择线SSL和字线WL被浮置。由于第一平面Plane1的第二存储器块BLK2至第n存储器块BLKn的第一子块SBLK1与第一平面Plane1的第一存储器块BLK1的第一子块SBLK1(它们全部属于第一平面Plane1的同一子平面Sub-Plane1)共享公共源极线CSL和布线W，所以擦除电压Verase被施加到公共源极线CSL和布线W。位线BL的电位通过耦合电容器C而跟随被施加到布线W的电压，并且由此被升压到擦除电压Verase。
随着公共源极线CSL和位线BL的电位上升，单元串CSTR的沟道的电位跟随公共源极线CSL和位线BL的电位而上升，并且通过耦合现象，处于浮置状态的字线WL的电位跟随沟道的电位而上升。因此，由于字线WL与沟道之间的电位差被保持为小于擦除存储器单元M所需的大小，所以存储器单元M不被擦除。
第一平面Plane1的第一存储器块BLK1的未选第二子块SBLK2
将0V的接地电压施加到漏极选择线DSL和源极选择线SSL。由于被包括在单个存储器块中的第一子块SBLK1的字线WL和第二子块SBLK2的字线WL彼此对应地联接，所以被施加到第一平面Plane1的第一存储器块BLK1的第一子块SBLK1的字线WL的0V接地电压也被施加到第一平面Plane1的第一存储器块BLK1的第二子块SBLK2的字线WL。将0V的接地电压施加到公共电源线CSL和布线W。位线BL的电位跟随被施加到布线W的电压，并且由此变为0V的接地电压。
如果公共源极线CSL和位线BL的电位变为0V，则单元串CSTR的沟道的电位也变为0V。因此，由于在字线WL与沟道之间没有实质性的电位差，所以存储器单元M不被擦除。
第一平面Plane1的第二存储器块BLK2至第n存储器块BLKn的未选第二子块SBLK2
将0V的接地电压施加到漏极选择线DSL和源极选择线SSL。因为被包括在单个存储器块中的第一子块SBLK1的字线WL和第二子块SBLK2的字线WL彼此对应地联接，所以类似于第二存储器块BLK2至第n存储器块BLKn的第一子块SBLK1的字线WL，第二存储器块BLK2至第n存储器块BLKn的第二子块SBLK2的字线WL也被浮置。
将0V的接地电压施加到公共电源线CSL和布线W。因此，位线BL的电位跟随被施加到布线W的电压，并且由此变为0V的接地电压。
随着公共源极线CSL和位线BL的电位变为0V，单元串CSTR的沟道的电位也变为0V。通过耦合现象，处于浮置状态的字线WL的电位跟随沟道的电位而变为0V。因此，由于在字线WL与沟道之间没有实质性的电位差，所以存储器单元M不被擦除。
第二平面Plane2的第一存储器块BLK1至第n存储器块BLKn的第一子块SBLK1和第
二子块SBLK2
将0V的接地电压施加到漏极选择线DSL和源极选择线SSL。字线WL被浮置。将0V的接地电压施加到公共源极线CSL和布线W。因此，位线BL的电位跟随被施加到布线W的电压，并且由此变为0V的接地电压。
随着公共源极线CSL和位线BL的电位变为0V，单元串CSTR的沟道的电位也变为0V。通过耦合现象，处于浮置状态的字线WL的电位跟随沟道的电位而变为0V。因此，由于在字线WL与沟道之间没有实质性的电位差，所以存储器单元M不被擦除。
图10是示意性地示出根据本公开的实施方式的半导体存储器装置的截面图。
参照图10，第一存储器芯片MC1和第二存储器芯片MC2中的每一个可以包括交替地堆叠在源极板SOURCE上的多个电极层30和多个层间电介质层32，以及穿过所述多个电极层30和所述多个层间电介质层32的多个垂直沟道CH。
源极板SOURCE可以设置在基底层10上。基底层10可以由电介质材料形成。源极板SOURCE可以由多晶硅形成。
电极层30可以包括导电材料。例如，电极层30可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。层间电介质层32可以包括氧化硅。电极层30中从最下层起的至少一层可以构成源极选择线。电极层30中的从最上层起的至少一层可以构成漏极选择线。在源极选择线和漏极选择线之间的电极层30可以构成字线。
垂直沟道CH可以通过穿过电极层30和层间电介质层32而联接到源极板SOURCE。每一个垂直沟道CH可以包括沟道层40和栅极电介质层42。沟道层40可以包括多晶硅或单晶硅，并且可以在其一些区域中包括诸如硼(B)的P型杂质。栅极电介质层42可以具有围绕沟道层40的外壁的吸管或圆柱形壳体的形状。栅极电介质层42可以包括从沟道层40的外侧壁起依次堆叠的隧道电介质层、电荷存储层和阻挡层。在一些实施方式中，栅极电介质层42可以具有其中氧化物层、氮化物层和氧化物层依次堆叠的ONO(氧化物-氮化物-氧化物)堆叠结构。源极选择晶体管可以被配置在源极选择线围绕垂直沟道CH的区域中。存储器单元可以被配置在字线围绕垂直沟道CH的区域中。漏极选择晶体管可以被配置在漏极选择线围绕垂直沟道CH的区域中。
多个位线BL可以设置在垂直沟道CH以及交替堆叠的电极层30和层间电介质层32上方。可以在位线BL下方限定位线接触部BLC，以联接位线BL和垂直沟道CH。
可以限定在第一方向FD上横穿第一存储器芯片MC1的第一芯片通孔TCV1。每一个第一芯片通孔TCV1的顶端可以在第一存储器芯片MC1的顶表面上暴露，并且每一个第一芯片通孔TCV1的底端可以在第一存储器芯片MC1的底表面上暴露。
可以限定在第一方向FD上横穿第二存储器芯片MC2的第二芯片通孔TCV2。每一个第二芯片通孔TCV2的顶端可以在第二存储器芯片MC2的顶表面上暴露，并且每一个第二通孔TCV2的底端可以在第二存储器芯片MC2的底表面上暴露。第一芯片通孔TCV1和第二芯片通孔TCV2中的每一个的顶端和底端可以由焊盘PAD1构成。
构成第一芯片通孔TCV1的底端的焊盘PAD1可以接合到电路芯片PC的焊盘PAD2。构成第二芯片通孔TCV2的底端的焊盘PAD1可以接合到构成第一芯片通孔TCV1的顶端的焊盘PAD1。在第一方向FD上设置成一条线的第一芯片通孔TCV1和第二芯片通孔TCV2可以构成芯片通孔TCV。芯片通孔TCV可以提供在第一方向FD上横穿第一存储器芯片MC1和第二存储器芯片MC2的路由路径(routing path)。可以在第一存储器芯片MC1和第二存储器芯片MC2中形成多个芯片通孔TCV，并且这些芯片通孔可以构成本公开的实施方式中的诸如导线L1、导线L2和导线L3的导线。
以下，将描述根据本公开的实施方式的效果。
为了提高集成度，可以使用增加被包括在单位单元串中的存储器单元的数量的方法。然而，如果增加被包括在单位单元串中的存储器单元的数量，则与增加的存储器单元的数量相对应，字线的数量也增加。因此，随着向字线提供驱动信号的通过晶体管(passtransistor)的数量增加，行解码器的面积也增加。另外，由于联接字线和行解码器的芯片通孔(图10的TCV)的数量也与字线数量的增加相对应地增加，所以制造成本可能增加，并且半导体存储器装置的尺寸可能增加。
作为提高集成度并防止上述问题发生的方法，可以使用增加被包括在存储器块单元中的单元串的数量的方法。为了提高非易失性存储器装置的存储效率，必须缩短在擦除存储在存储器块中的数据后重写数据所需的时间。然而，如果增加了被包括在单元存储器块中的单元串的数量，则执行擦除操作所需的时间会延长，从而使得存储器操作和效率降低。
如果减小存储器块的尺寸，则可以减少擦除时间，从而可以提高存储器效率。然而，在这种情况下，随着存储器块的数量增加，行解码器的通过晶体管的数量增加，并且芯片通孔(图10的TCV)的数量增加，这可能增加制造成本并且可能增加半导体存储器装置的尺寸。
在本文公开的实施方式中，通过将存储器块的子块放置在不同的存储器芯片中，并且通过在擦除操作中独立地向每个存储器芯片施加擦除电压，擦除操作可以以子块为单位执行。用于子块中的擦除操作的改进的配置和方案使得能够减小擦除单元的尺寸而不增加存储器块的数量。因此，通过快速且高效地擦除数据，尤其是较小大小的数据，可以提高存储效率，而不会遇到与增加行解码器的通过晶体管的数量以及增加联接通过晶体管和字线的芯片通孔数量相关的困难。
图11是示意性地示出根据实施方式的包括半导体存储器装置的存储器系统的框图。
参照图11，根据实施方式的存储器系统600可以包括非易失性存储器装置(NVM装置)610和存储器控制器620。
非易失性存储器装置610可以由上述半导体存储器装置构成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。通过非易失性存储器装置610和存储器控制器620的组合，可以提供存储器卡或固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正从非易失性存储装置610读取的数据中包括的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610对接。处理单元(CPU)622执行用于存储器控制器620的数据交换的一般控制操作。
尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的存储器系统600可以另外设置有存储用于与主机对接的代码数据的ROM。非易失性存储器装置610可以被设置为由多个闪存存储器芯片构成的多芯片封装。
如上所述的根据实施方式的存储器系统600可以被设置为具有低发生错误的可能性的高可靠性的存储介质。特别地，本实施方式的非易失性存储器装置可以被包括在诸如固态磁盘(SSD)的近期正在被积极研究的存储器系统中。在这种情况下，可以将存储器控制器620配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(外围组件互连快速)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议和IDE(集成装置电子设备)协议的各种接口协议之一与外部(例如，主机)进行通信。
图12是示意性地示出根据实施方式的包括半导体存储器装置的计算系统的框图。
参照图12，根据实施方式的计算系统700可以包括电联接到系统总线760的存储器系统710、微处理器(CPU)720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以另外提供用于提供计算系统700的工作电压的电池(未示出)。尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的计算系统700可以另外设置有应用芯片组、相机图像处理器(CIS)和移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/固态盘)。另外，可以将存储器系统710设置为融合闪存存储器(例如，OneNAND闪存存储器)。
尽管已经出于说明性的目的描述了本公开的示例性实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应被认为仅是描述性的，而不用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求书解释，并且包括落入所附权利要求书范围内的所有等同物。
相关申请的交叉引用
本申请要求于2020年2月7日向韩国知识产权局提交的韩国专利申请第10-2020-0014798号的优先权，其全部内容通过引用合并于此。
Claims (20)
1.一种半导体存储器装置，该半导体存储器装置包括：
多个第一子块，所述多个第一子块被限定在第一存储器芯片中；以及
多个第二子块，所述多个第二子块被限定在沿堆叠方向堆叠在所述第一存储器芯片上的第二存储器芯片中，
其中，多个存储器块中的每一个包括所述多个第一子块中的一个和所述多个第二子块中的一个，并且
其中，在擦除操作中分开地将擦除电压施加到所述第一存储器芯片和所述第二存储器芯片，并且以子块为单位执行所述擦除操作。
2.根据权利要求1所述的半导体存储器装置，其中，构成一个存储器块的第一子块和第二子块在所述堆叠方向上间隔开。
3.根据权利要求1所述的半导体存储器装置，其中，将所述擦除电压提供给包括所选子块的所述第一存储器芯片或所述第二存储器芯片的源极板和位线，并且将接地电压提供给不包括所述所选子块的所述第一存储器芯片或所述第二存储器芯片的源极板和位线。
4.根据权利要求3所述的半导体存储器装置，
其中，所述第一存储器芯片和所述第二存储器芯片中的每一个包括耦合电容器，所述耦合电容器包括由位线构成的第一电极、由布线构成并与所述位线交叠的第二电极、以及由电介质层构成并设置在所述位线与所述布线之间的绝缘层，并且
其中，在所述擦除操作中，所述擦除电压被施加到包括所述所选子块的所述第一存储器芯片或所述第二存储器芯片的所述布线，并且通过所述耦合电容器而被提供给包括所述所选子块的所述第一存储器芯片或所述第二存储器芯片的所述位线。
5.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
逻辑电路，所述逻辑电路被限定在与所述第一存储器芯片和所述第二存储器芯片一起堆叠的电路芯片上，
其中，所述逻辑电路包括：
第一擦除电压传输单元，当所述多个第一子块中的一个被选择时，所述第一擦除电压传输单元将所述擦除电压传送到所述第一存储器芯片的所述源极板和所述布线；以及
第二擦除电压传输单元，当所述多个第二子块中的一个被选择时，所述第二擦除电压传输单元将所述擦除电压传送到所述第二存储器芯片的所述源极板和所述布线，并且
其中，所述第一擦除电压传输单元和所述第二擦除电压传输单元彼此独立地操作。
6.根据权利要求5所述的半导体存储器装置，
其中，所述第一擦除电压传输单元通过在所述堆叠方向上横穿所述第一存储器芯片的通孔将所述擦除电压传送到所述第一存储器芯片的所述源极板和所述布线，并且
其中，所述第二擦除电压传输单元通过在所述堆叠方向上横穿所述第二存储器芯片的通孔将所述擦除电压传送到所述第二存储器芯片的所述源极板和所述布线。
7.根据权利要求4所述的半导体存储器装置，
其中，所述第一存储器芯片和所述第二存储器芯片中的每一个还包括擦除电压传输单元，所述擦除电压传输单元共同联接到所述源极板和所述布线并且在所述擦除操作中将所述擦除电压传送到所述源极板和所述布线，并且
其中，所述第一存储器芯片的所述擦除电压传输单元和所述第二存储器芯片的所述擦除电压传输单元彼此独立地操作。
8.根据权利要求1所述的半导体存储器装置，
其中，所述多个第一子块中的每一个和所述多个第二子块中的每一个包括多个单元串，并且
其中，所述多个单元串中的每一个包括：
漏极选择晶体管，所述漏极选择晶体管联接到位线；
源极选择晶体管，所述源极选择晶体管联接到源极板；以及
多个存储器单元，所述多个存储器单元联接在所述漏极选择晶体管和所述源极选择晶体管之间。
9.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
逻辑电路，所述逻辑电路被限定在与所述第一存储器芯片和所述第二存储器芯片一起堆叠的电路芯片上，
其中，所述逻辑电路包括行解码器，所述行解码器将操作电压提供给与所述漏极选择晶体管的栅极联接的漏极选择线、与所述源极选择晶体管的栅极联接的源极选择线以及与所述多个存储器单元的栅极联接的多个字线，
其中，在所述多个存储器块中的每一个中，从所述行解码器分开地向联接到所述第一子块的漏极选择线和联接到所述第二子块的漏极选择线提供操作电压，
其中，在所述多个存储器块中的每一个中，从所述行解码器分开地向联接到所述第一子块的源极选择线和联接到所述第二子块的源极选择线提供操作电压，并且
其中，在所述多个存储器块中的每一个中，联接到所述第一子块的多个字线中的每一个字线与联接到所述第二子块的多个字线中的不同的一个字线相对应，并且从所述行解码器向对应字线对提供相同的操作电压。
10.根据权利要求9所述的半导体存储器装置，
其中，在所述擦除操作中，所选子块的漏极选择线和源极选择线在被施加接地电压之后被浮置，
其中，包括所述所选子块的所述第一存储器芯片或所述第二存储器芯片的未选子块的漏极选择线和源极选择线被浮置，
其中，向不包括所述所选子块的所述第一存储器芯片或所述第二存储器芯片的未选子块的漏极选择线和源极选择线施加接地电压，
其中，向包括所述所选子块的所述存储器块的所述多个字线施加接地电压，并且
其中，不包括所述所选子块的所述存储器块的所述多个字线被浮置。
11.一种半导体存储器装置，该半导体存储器装置包括：
多个平面，每个平面被限定在第一存储器芯片和沿堆叠方向堆叠在所述第一存储器芯片上的第二存储器芯片中，
其中，所述多个平面中的每一个包括第一子平面和第二子平面，所述第一子平面包括设置在所述第一存储器芯片中的多个第一子块，所述第二子平面包括设置在所述第二存储器芯片中的多个第二子块，
其中，在所述多个平面中的每一个中，多个存储器块中的每一个包括所述多个第一子块中的一个和所述多个第二子块中的一个，并且
其中，在擦除操作中，分开地将擦除电压施加到第一子平面和第二子平面，并且以子块为单位执行所述擦除操作。
12.根据权利要求11所述的半导体存储器装置，其中，构成一个存储器块的第一子块和第二子块沿所述堆叠方向排布。
13.根据权利要求11所述的半导体存储器装置，其中，所述擦除电压被提供给包括所选子块的子平面的源极板和位线，并且接地电压被提供给不包括所述所选子块的子平面的源极板和位线。
14.根据权利要求13所述的半导体存储器装置，
其中，所述第一子平面和所述第二子平面中的每一个包括耦合电容器，所述耦合电容器包括由位线构成的第一电极、由布线构成并与所述位线交叠的第二电极、以及由电介质层构成并设置在所述位线与所述布线之间的绝缘层，并且
其中，在所述擦除操作中，所述擦除电压被施加到包括所选子块的子平面的所述布线，并且通过所述耦合电容器而被提供给包括所述所选子块的所述子平面的所述位线。
15.根据权利要求11所述的半导体存储器装置，
其中，所述多个第一子块中的每一个和所述多个第二子块中的每一个包括多个单元串，并且
其中，所述多个单元串中的每一个包括：
漏极选择晶体管，所述漏极选择晶体管联接到位线；
源极选择晶体管，所述源极选择晶体管联接到源极板；以及
多个存储器单元，所述多个存储器单元联接在所述漏极选择晶体管和所述源极选择晶体管之间。
16.根据权利要求15所述的半导体存储器装置，该半导体存储器装置还包括：
逻辑电路，所述逻辑电路被限定在与所述第一存储器芯片和所述第二存储器芯片一起堆叠的电路芯片上，
其中，所述逻辑电路包括行解码器，所述行解码器将操作电压提供给与所述漏极选择晶体管的栅极联接的漏极选择线、与所述源极选择晶体管的栅极联接的源极选择线以及与所述多个存储器单元的栅极联接的多个字线，
其中，在所述多个存储器块中的每一个中，从所述行解码器分开地向联接到所述第一子块的漏极选择线和联接到所述第二子块的漏极选择线提供操作电压，
其中，在所述多个存储器块中的每一个中，从所述行解码器分开地向联接到所述第一子块的源极选择线和联接到所述第二子块的源极选择线提供操作电压，并且
其中，在所述多个存储器块中的每一个中，联接到所述第一子块的多个字线中的每一个字线与联接到所述第二子块的多个字线中的不同的一个字线相对应，并且从所述行解码器向对应字线对提供相同的操作电压。
17.根据权利要求16所述的半导体存储器装置，
其中，在所述擦除操作中，所选子块的漏极选择线和源极选择线在被施加接地电压之后被浮置，
其中，包括所述所选子块的子平面的未选子块的漏极选择线和源极选择线被浮置，
其中，向不包括所述所选子块的子平面的子块的漏极选择线和源极选择线施加接地电压，
其中，向包括所述所选子块的所述存储器块的所述多个字线施加接地电压，并且
其中，不包括所述所选子块的所述存储器块的所述多个字线被浮置。
18.根据权利要求13所述的半导体存储器装置，其中，通过横穿包括所述所选子块的存储器芯片的通孔将所述擦除电压提供给所述存储器芯片的源极板，并且通过横穿不包括所述所选子块的存储器芯片的通孔将所述接地电压提供给所述存储器芯片的源极板。
19.一种半导体存储器装置，该半导体存储器装置包括：
多个第一子块，所述多个第一子块被限定在包括第一擦除电压传输单元的第一存储器芯片中；以及
多个第二子块，所述多个第二子块被限定在沿堆叠方向堆叠在所述第一存储器芯片上的包括第二擦除电压传输单元的第二存储器芯片中，
其中，多个存储器块中的每一个包括所述多个第一子块中的一个和所述多个第二子块中的一个，并且
其中，所述第一擦除电压传输单元和所述第二擦除电压传输单元共同联接到一个导线以在擦除操作中接收擦除电压。
20.根据权利要求19所述的半导体存储器装置，其中，所述导线是芯片通孔。
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