KR20220019574A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 프리차지 블록, 선택 블록, 주변 회로 및 제어 로직을 포함한다. 상기 프리차지 블록은 복수의 비트 라인들과 연결되며, 소거 상태의 메모리 셀들을 포함한다. 상기 선택 블록은 상기 프리차지 블록과 복수의 비트 라인들을 공유하며, 프로그램 상태의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 선택 블록에 대한 소거 동작을 수행한다. 상기 제어 로직은 상기 프리차지 블록 및 상기 선택 블록과 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 프리차지 블록과 연결된 제1 블록 선택 회로를 턴온하고, 상기 제1 블록 선택 회로와 연결된 글로벌 라인들에 제1 전압을 인가하도록 상기 주변 회로를 제어한다. 상기 글로벌 라인으로부터 인가되는 상기 제1 전압에 의해 상기 프리차지 블록의 메모리 셀들이 턴온되고, 상기 소스 라인으로 인가되는 상기 소거 전압이 상기 프리차지 블록의 메모리 셀들을 통해 상기 복수의 비트 라인들로 전달된다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 향상된 소거 동작 속도를 갖는 반도체 메모리 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 프리차지 블록, 선택 블록, 주변 회로 및 제어 로직을 포함한다. 상기 프리차지 블록은 복수의 비트 라인들과 연결되며, 소거 상태의 메모리 셀들을 포함한다. 상기 선택 블록은 상기 프리차지 블록과 복수의 비트 라인들을 공유하며, 프로그램 상태의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 선택 블록에 대한 소거 동작을 수행한다. 상기 제어 로직은 상기 프리차지 블록 및 상기 선택 블록과 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 프리차지 블록과 연결된 제1 블록 선택 회로를 턴온하고, 상기 제1 블록 선택 회로와 연결된 글로벌 라인들에 제1 전압을 인가하도록 상기 주변 회로를 제어한다. 상기 글로벌 라인으로부터 인가되는 상기 제1 전압에 의해 상기 프리차지 블록의 메모리 셀들이 턴온되고, 상기 소스 라인으로 인가되는 상기 소거 전압이 상기 프리차지 블록의 메모리 셀들을 통해 상기 복수의 비트 라인들로 전달된다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 비트 라인들과 연결되는 복수의 메모리 블록들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 블록들 중 선택 블록에 대한 소거 동작을 수행한다. 상기 제어 로직은 상기 선택 블록과 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 선택 블록과 연결된 제1 블록 선택 회로에 제1 전압을 인가하여 상기 제1 블록 선택 회로를 턴온하고, 상기 제1 블록 선택 회로와 연결된 글로벌 라인들에 제2 전압을 인가하도록 상기 주변 회로를 제어하는 제어 로직을 포함한다. 상기 글로벌 라인들로부터 인가되는 상기 제2 전압에 의해 상기 선택 블록의 메모리 셀들이 턴온되고, 상기 소스 라인으로 인가되는 상기 소거 전압이 상기 선택 블록의 메모리 ™V들을 통해 상기 복수의 비트 라인들로 전달된다.
본 발명의 또다른 실시 예에 따른, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법에 의해, 상기 복수의 메모리 블록들 중 제1 메모리 블록과 연결된 제1 블록 선택 회로를 턴온하고, 상기 제1 블록 선택 회로와 연결된 글로벌 라인들에 제1 전압을 인가하여, 상기 제1 메모리 블록에 포함된 메모리 셀들을 턴온하며, 상기 제1 메모리 블록과 연결된 공통 소스 라인에 소거 전압의 인가를 시작하여, 상기 제1 메모리 블록과 연결된 비트 라인에 상기 소거 전압을 전달한다.
본 기술은 향상된 소거 동작 속도를 갖는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 일 실시 예를 보여주는 회로도이다.
도 6은 어드레스 디코더를 구체적으로 설명하기 위한 블록도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법을 나타내는 타이밍도이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법에서, 프리차지 블록을 통한 비트라인 프리차지를 나타내기 위한 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 방법을 나타내는 타이밍도이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법을 나타내는 순서도이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법에서, 프리차지 블록을 통한 비트라인 프리차지를 나타내기 위한 도면이다.
도 15는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 전류 센싱 회로(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1 비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태(Program state)에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다. 본 명세서에서, 쓰기 회로의 쓰기 동작은 선택된 메모리 셀들에 대한 프로그램 동작과 동일한 의미로 사용될 수 있다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어 로직(140)은, 전류 센싱 회로(160)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 특정 타겟 프로그램 상태(target program state)에 대한 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
전류 센싱 회로(160)는, 검증 동작 시 제어 로직(140)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
보다 구체적으로, 전류 센싱 회로(160)는 페이지 버퍼들(PB1~PBm) 각각에 포함된 비트 라인 센스 래치의 값에 따라 생성되는 전압을 상기 기준 전류에 의해 생성되는 기준 전압과 비교하여, 특정 타겟 프로그램 상태에 대응하는 검증 동작이 완료되었는지 여부를 판단할 수 있다. 페이지 버퍼들(PB1~PBm) 각각에 포함된 비트 라인 센스 래치에 대해서는 도 6을 참조하여 후술하기로 한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLK)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLK) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK)의 크기는 감소하는 반면 메모리 블록(BLK)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLK)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLK')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK')은 도 3의 메모리 블록(BLK)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLK')에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLK')의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLK')의 크기는 감소하는 반면 메모리 블록(BLK')에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLK')에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BKL")은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
전술한 바와 같이, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 물리 페이지를 구성할 수 있다. 도 5의 예시에서, 메모리 블록(BLK”)에 속하는 메모리 셀들 중, 복수의 워드 라인들(WL1~WLn) 중 어느 하나의 워드 라인에 연결된 m개의 메모리 셀들은 하나의 물리 페이지를 구성한다.
도 2 내지 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조로 구성될 수도 있으나, 도 5에 도시된 바와 같이 2차원 구조로 구성될 수도 있다.
도 6은 어드레스 디코더를 구체적으로 설명하기 위한 블록도이다.
도 6을 참조하면, 글로벌 라인들은 글로벌 드레인 셀렉트 라인(GDSL), 글로벌 소스 셀렉트 라인(GSSL) 및 글로벌 워드 라인들(GWL1~GWL32)을 포함하며, 전압 생성부(150)에서 생성된 다양한 레벨의 전압들이 글로벌 라인들(GL)에 전달된다.
어드레스 디코더(120)는 블록 선택 회로들(BSCK1~BSCKz)을 포함한다. 블록 선택 회로들(BSCK1~BSCKz) 각각은 대응하는 메모리 블록들(BLK1~BLKz)과 연결된다.
어드레스 디코더(120)는 블록 선택 신호(BLSLC1~BLSLCz)에 응답하여 글로벌 라인들에 인가된 전압들을 선택된 메모리 블록의 로컬 라인들(DSL, SSL, WL1~WL32)에 전달한다.
구체적으로 설명하면, 어드레스 디코더(120)에 포함된 각 블록 선택 회로들(BSCK1~BSCKz)은 블록 선택 신호(BLSLC1~BLSLCz)에 응답하여 글로벌 라인들과 로컬 라인들(DSL, SSL, WL1~WL32)을 연결하여 글로벌 라인들(GL)에 인가된 전압들을 로컬 라인들(DSL, SSL, WL1~WL32)에 전달하도록 구성된다.
예를 들면, 메모리 셀 어레이(110)에 z개(z는 양의 정수)의 메모리 블록들이 포함되어 있다면, 어드레스 디코더(120)는 z개의 블록 선택 회로들(BSCK1~BSCKz)을 포함한다. 소거 동작 시, 소거 대상이 되는 선택 메모리 블록과 연결된 블록 선택 회로가 턴 온되어, 글로벌 라인들(GL)과 로컬 라인들(DSL, SSL, WL1~WL32)이 연결될 것이다. 소거 대상이 아닌 비선택 메모리 블록과 연결된 블록 선택 회로는 턴 오프 될 것이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 제a 내지 제d 메모리 블록(BLKa~BLKd)들은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 제a 내지 제d 메모리 블록(BLKa~BLKd)들은 메모리 셀 어레이(110)에 포함될 수 있다. 메모리 셀 어레이(110)는 제a 내지 제d 메모리 블록(BLKa~BLKd) 이외에도 다수의 메모리 블록들을 포함할 수 있으나, 설명의 편의 상 도 7에서는 제a 내지 제d 메모리 블록(BLKa~BLKd)만을 도시하였다. 제a 내지 제d 메모리 블록(BLKa~BLKd)들에 포함된 메모리 셀들의 게이트 전극들은 로컬 워드 라인들에 각각 연결되고, 로컬 워드 라인들은 대응하는 블록 선택 회로(BSCKa~BSCKd)들을 통해 글로벌 워드 라인에 연결될 수 있다.
제a 메모리 블록(BLKa)의 로컬 워드 라인(LWL)들은 블록 선택 회로(BSCKa)를 통해 글로벌 워드 라인(GWL)에 연결될 수 있다. 제b 메모리 블록(BLKb)의 로컬 워드 라인(LWL)들은 블록 선택 회로(BSCKb)를 통해 글로벌 워드 라인(GWL)에 연결될 수 있다. 제c 메모리 블록(BLKc)의 로컬 워드 라인(LWL)들은 블록 선택 회로(BSCKc)를 통해 글로벌 워드 라인(GWL)에 연결될 수 있다. 제d 메모리 블록(BLKd)의 로컬 워드 라인(LWL)들은 블록 선택 회로(BSCKd)를 통해 글로벌 워드 라인(GWL)에 연결될 수 있다.
제a 메모리 블록(BLKa)의 로컬 선택 워드 라인(SSL, DSL)들은 블록 선택 회로(BSCKa)를 통해 글로벌 선택 라인 라인들(GSSL, GDSL)에 연결될 수 있다. 제b 메모리 블록(BLKb)의 로컬 선택 워드 라인(SSL, DSL)들은 블록 선택 회로(BSCKa)를 통해 글로벌 선택 라인 라인들(GSSL, GDSL)에 연결될 수 있다. 제c 메모리 블록(BLKc)의 로컬 선택 워드 라인(SSL, DSL)들은 블록 선택 회로(BSCKa)를 통해 글로벌 선택 라인 라인들(GSSL, GDSL)에 연결될 수 있다. 제d 메모리 블록(BLKd)의 로컬 선택 워드 라인(SSL, DSL)들은 블록 선택 회로(BSCKa)를 통해 글로벌 선택 라인 라인들(GSSL, GDSL)에 연결될 수 있다.
제a 내지 제d 메모리 블록(BLKa~BLKd)들에 각각 대응되는 제a 내지 제d 블록 선택 회로(BSCKa~BSCKd)들 각각은 제a 내지 제d 블록 선택 신호(BLSLCa~BLSLCd)들에 각각 연결될 수 있다. 한편, 공통 소스 라인(CSL)은 제a 내지 제d 메모리 블록(BLKa~BLKd)에 공통 연결될 수 있다.
도 7의 실시 예에서는 제a 내지 제d 메모리 블록(BLKa~BLKd)들 중 제c 메모리 블록(BLKc)을 소거하는 경우를 가정하여 설명한다.
선택된 제c 메모리 블록(BLKc)은 선택 블록(Select Block)이고, 비선택된 제b 및 제d 메모리 블록은 비선택 블록(Unselect Block)이다. 또한, 비선택된 블록 중 비트 라인을 프리차지하기 위해 사용되는 제a 메모리 블록은 프리차지 블록(Precharge Block)이다. 본 발명의 일 실시 예에 의하면, 프리차지 블록은 소거 상태일 수 있다. 즉, 선택 메모리 블록의 소거 동작 시에, 소거 상태에 있는 메모리 블록들 중 어느 하나가 상기 프리차지 블록일 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법을 나타내는 타이밍도이다.
도 8을 참조하면, t0 시점에서 선택 블록(Select Block)인 제c 메모리 블록(BLKc)과 연결된 제c 블록 선택 회로(BSCKc)에 인가되는 제c 블록 선택 신호(BLSLCc)가 0V에서 V1 레벨로 활성화 된다. V1 레벨은 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들을 턴온하는 전압 레벨일 수 있다. 실시 예에서, V1 레벨은 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들을 턴온하는 전압보다 기 설정된 값만큼 더 높은 전압 레벨일 수 있다.
제c 블록 선택 신호(BLSLCc)가 V1 레벨로 활성화됨에 따라, 글로벌 워드 라인(GWL)이 제c 메모리 블록(BLKc)의 로컬 워드 라인(LWL)들과 연결되고, 글로벌 선택 라인(GDSL, GSSL)이 제c 메모리 블록(BLKc)의 로컬 선택 라인(DSL, SSL)과 연결된다.
비선택 블록(Unselect Block)인 제b 및 제d 메모리 블록(BLKb, BLKd)와 각각 연결된 제b 및 제d 블록 선택 회로(BSCKb, BLKd)에 인가되는 제b 및 제d 블록 선택 신호(BLSLCb, BLSLCd)는 상대적으로 낮은 전압일 수 있다. 일 예로서, 제b 및 제d 블록 선택 신호(BLSLCb, BLSLCd)는 0V일 수 있다. 따라서, 제b 및 제d 블록 선택 회로(BSCKb, BLKd)에 포함된 트랜지스터들은 턴오프 상태를 유지할 수 있다. 이에 따라, 비선택 블록(Unselect Block)인 제b 및 제d 메모리 블록(BLKb, BLKd)에 연결된 로컬 워드 라인(LWL) 및 선택 라인(DSL, SSL)들은 플로팅 상태를 유지할 수 있다.
t0 시점에서 프리차지 블록(Precharge Block)인 제a 메모리 블록(BLKa)과 연결된 제a 블록 선택 회로(BSCKa)에 인가되는 제a 블록 선택 신호(BLSLCa)가 0V에서 V2 레벨로 활성화 된다. V2 레벨은 제a 블록 선택 회로(BSCKa)에 포함된 트랜지스터들을 턴온하는 신호일 수 있다. 실시 예에서, V2 레벨은 V1 레벨보다 크거나 같은 신호일 수 있다. 따라서, 제a 블록 선택 회로(BSCKa)에 포함된 트랜지스터들은 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들보다 강하게 턴온될 수 있다.
t0 시점 또는 그 직후에, 공통 소스 라인(CSL)로 인가되는 소스 바이어스가 상승하기 시작할 수 있다.
t0 시점에 글로벌 워드 라인(GWL) 및 글로벌 선택 라인(GDSL, GSSL)들에 V3 레벨의 전압이 인가된다. 전술한 바와 같이, t0 시점에서 제a 블록 선택 신호(BLSLCa)가 0V에서 V2 레벨로 활성화되므로, 제a 블록 선택 회로(BSCKa)에 포함된 트랜지스터들이 강하게 턴온된다. 이에 따라, 글로벌 워드 라인(GWL) 및 글로벌 선택 라인(GDSL, GSSL)들에 인가되는 전압이 제a 블록 선택 회로(BSCKa)에 연결된 로컬 워드 라인(LWL) 및 로컬 선택 라인(DSL, SSL)에 전달된다. 전술한 바와 같이, 프리차지 블록은 소거 상태의 메모리 블록이므로, 프리 차지 블록에 포함된 선택 트랜지스터들 및 메모리 셀들이 모두 턴온된다. 이에 따라, 소스 바이어스로서 공통 소스 라인으로 인가되는 전압이 프리차지 블록(Precharge Block)을 통해 제1 내지 제m 비트라인(BL1~BLm)들에 전달된다.
즉, 선택 블록(Select Block)에 대한 소거 동작 초기에, 소거 상태인 프리차지 블록(Precharge Block)에 포함된 메모리 셀들 및 선택 트랜지스터들을 짧은 시간 동안 턴온 시키면(short turn-on), 소거 전압(Verase)이 공통 소스 라인으로부터 셀 스트링들을 통해 제1 내지 제m 비트 라인(BL1~BLm) 쪽으로 원활하게 전달된다. 이에 따라, 메모리 블록들에 공통 연결된 제1 내지 제m 비트 라인(BL1~BLm)들이 프리차지 된다. 결과적으로, 소거 동작이 빠르게 진행될 수 있다. 비트 라인을 프리차지하여 소거 동작 속도를 향상시키는 원리에 대해서는 후술하기로 한다.
한편, t0 시점에서 제c 블록 선택 신호(BLSLCc)가 0V에서 V1 레벨로 활성화되므로, 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들이 턴온된다. 이에 따라, 글로벌 워드 라인(GWL) 및 글로벌 선택 라인(GDSL, GSSL)들에 인가되는 전압이 제c 블록 선택 회로(BSCKc)에 연결된 로컬 워드 라인(LWL) 및 로컬 선택 라인(DSL, SSL)에 전달된다. 소거 대상 메모리 블록인 제c 메모리 블록에 포함된 메모리 셀들은 프로그램 셀들을 다수 포함하므로, 로컬 워드 라인(LWL)을 통해 V3 레벨의 전압이 전달되더라도 공통 소스 라인(CSL)의 소스 바이어스가 제1 내지 제m 비트 라인들(BL1~BLm)로 전달되지 않을 것이다.
t1 시점에서 프리차지 블록(Precharge Block)인 제a 메모리 블록(BLKa)과 연결된 제a 블록 선택 회로(BSCKa)에 인가되는 제a 블록 선택 신호(BLSLCa)가 V2 레벨에서 0V로 비활성화 된다. 따라서, 제a 블록 선택 회로(BSCKa)에 포함된 트랜지스터들이 턴오프되고, 프리차지 블록(Precharge Block)인 제a 메모리 블록(BLKa)에 연결된 로컬 워드 라인(LWL) 및 선택 라인(DSL, SSL)들은 플로팅 상태를 유지할 수 있다.
한편, t1 시점에서 글로벌 워드 라인(GWL) 및 글로벌 선택 라인들(GDSL, GSSL)의 전압이 하강할 수 있다. 예를 들어, t1 시점에서 글로벌 워드 라인(GWL) 및 글로벌 선택 라인들(GDSL, GSSL)의 전압이 0V로 하강할 수 있다. 다른 실시 예로서, 도 8의 점선으로 표시된 바와 같이, 글로벌 선택 라인들(GDSL, GSSL)의 전압은 t1 시점과 t2 시점 사이에서 V3 레벨을 유지할 수 있다.
이후, t2 시점에서 글로벌 선택 라인들(GDSL, GSSL)의 전압이 V4 레벨로 상승하여, 선택 블록의 메모리 셀들이 소거되기 시작한다. t2 시점 이후에, 선택 블록의 로컬 워드라인들에는 접지전압이 인가될 수 있다. 이후, 채널(Channel)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨에 따라 상승하게 되고, 상승한 채널(Channel)의 전위 레벨에 의해 메모리 셀들에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)의 전위에 의해 디트랩된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 로컬 워드라인들의 전위 레벨 차이에 따라 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩되거나, 채널(Channel)에서 발생한 핫 홀(hot hole)이 메모리 셀들의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩된다.
소거 동작에 의해 메모리 셀들의 데이터가 소거된 후 공통 소스 라인(CSL)에 인가되던 소거 전압(Verase)을 차단하고, 공통 소스 라인(CSL)의 전위를 디스차지한다.
소거 동작에서 공통 소스 라인(CSL)에 높은 전압 레벨을 갖는 소거 전압(Verase)이 인가되면, 소스 선택 트랜지스터에서 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 발생하고, 핫홀이 발생되어 채널(Channel) 방향으로 유입되어 채널(Channel)의 전위가 상승할 수 있다.
기존의 소거 방법에 의하면, 이때 비트라인의 전압은 공통 소스 라인(CSL)의 소거 전압보다 낮게 형성될 수 있다. 따라서 공통소스라인(CSL)과 비트라인들 간의 전위차로 인해 채널의 포텐셜과 홀(Hole)이 비트라인 방향으로 유입되어 소거 특성이 열화될 수 있다.
본 발명의 실시 예에 따르면, 즉, 선택 블록(Select Block)에 대한 소거 동작 초기에, 소거 상태인 프리차지 블록(Precharge Block)에 포함된 메모리 셀들 및 선택 트랜지스터들을 짧은 시간 동안 턴온 시키면(short turn-on), 소거 전압(Verase)이 공통 소스 라인으로부터 셀 스트링들을 통해 제1 내지 제m 비트 라인(BL1~BLm) 쪽으로 원활하게 전달된다. 이에 따라, 메모리 블록들에 공통 연결된 제1 내지 제m 비트 라인(BL1~BLm)들이 프리차지 된다. 결과적으로, 소거 동작이 빠르게 진행될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법을 나타내는 순서도이다. 도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법에서, 프리차지 블록을 통한 비트라인 프리차지를 나타내기 위한 도면이다. 이하에서는 도 8 내지 도 10을 함께 참조하여, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법을 설명하기로 한다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법에 의하여, 먼저 소거 대상인 선택 블록과 연결된 제1 블록 선택 회로에 제1 전압을 인가한다(S110). 도 7 및 도 8에 도시된 예시에서, 선택 블록은 제c 메모리 블록(BLKc)일 수 있다. 한편, 제1 블록 선택 회로는 도 7에 도시된 제c 블록 선택 회로(BSCKc)일 수 있다. 단계(S110)에서, 제c 블록 선택 회로(BSCKc)에 연결된 블록 워드 라인을 통해 제c 블록 선택 신호(BLSLCc)가 인가될 수 있다. 즉, 제c 블록 선택 신호(BLSLCc)는 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들의 게이트에 인가될 수 있다. 도 8에 도시된 바와 같이, t1 시점에서 제c 블록 선택 신호(BLSLCc)가 V1 레벨로 상승한다. 단계(S110)의 제1 전압은 도 8에 도시된 V1 레벨에 대응될 수 있다. 단계(S110)에 의해, 선택 블록(Select Block)인 제c 메모리 블록(BLKc)과 연결된 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들이 턴온된다.
한편, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법에 의하여, 소거 상태의 프리차지 블록과 연결된 제2 블록 선택 회로에 제2 전압을 인가하고, 글로벌 워드 라인 및 글로벌 선택 라인에 제3 전압을 인가한다(S130). 소거 상태의 프리차지 블록은 도 7 및 도 8의 제a 메모리 블록(BLKa)에 대응할 수 있다. 한편, 제2 블록 선택 회로는 도 7에 도시된 제a 블록 선택 회로(BSCKa)일 수 있다. 단계(S130)에서, 제a 블록 선택 회로(BSCKa)에 연결된 블록 워드 라인을 통해 제a 블록 선택 신호(BLSLCa)가 인가될 수 있다. 단계(S130)의 제2 및 제3 전압은 도 8의 V2 레벨 및 V3 레벨에 각각 대응할 수 있다. 도 8의 t0 시점에서 제a 블록 선택 신호(BLSLCa)가 V2 레벨로 활성화되고, 글로벌 워드 라인(GWL) 및 글로벌 선택 라인(GDSL, GSSL)의 전압이 V3 레벨로 활성화된 것이 도 9의 단계(S130)에 대응할 수 있다. 따라서, 단계(S130)에 의해 프리차지 블록인 제a 메모리 블록(BLKa)과 연결된 제a 블록 선택 회로(BSCKa)에 포함된 트랜지스터들이 턴온된다. 즉, 프리차지 블록과 연결된 제2 블록 선택 회로가 턴온된다.
이후, 공통 소스 라인에 소거 전압의 인가를 시작한다(S150). 이에 따라, 공통 소스 라인(CSL)로 인가되는 소스 바이어스가 상승한다. 전술한 바와 같이, t0 시점에 프리차지 블록, 즉 제a 메모리 블록(BLKa)에 포함된 메모리 셀들 및 선택 트랜지스터들이 턴온되었으므로, 소스 바이어스가 제1 내지 제m 비트 라인들(BL1~BLm)로 전달될 것이다. 이에 따라, 제1 내지 제m 비트 라인들(BL1~BLm)이 프리차지된다.
이후, 제2 블록 선택 회로 및 글로벌 워드 라인에 접지 전압을 인가한다(S170). 도 8을 참조하면, t1 시점에 프리차지 블록(Precharge Block)인 제a 메모리 블록(BLKa)과 연결된 제a 블록 선택 회로(BSCKa)에 인가되는 제a 블록 선택 신호(BLSLCa)가 0V로 하강하였음을 알 수 있다. 이에 따라, 프리차지 블록과 연결된 로컬 워드 라인 및 선택 라인들이 플로팅될 것이다.
이후, 글로벌 선택 라인에 제4 전압을 인가한다(S190). 도 8을 참조하면, t2 시점에 글로벌 선택 라인(GDSL, GSSL)의 전압이 V4 레벨로 상승하였음을 알 수 있다. 소스 바이어스가 소거 전압(Verase)으로 상승함에 따라, 선택 블록인 제c 메모리 블록(BLKc)의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 발생하여, 핫홀이 채널(Channel) 방향으로 유입될 수 있다. 이에 따라, 채널(Channel)의 전위가 상승하는 반면 제c 메모리 블록(BLKc)의 로컬 워드 라인의 전압은 0V를 유지하므로, 제c 메모리 블록(BLKc)에 포함된 메모리 셀들이 소거된다.
또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에서 단계들(S170, S190)이 순차적으로 수행되는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 단계들단계들(S170, S190)의 순서는 임의로 뒤바뀔 수 있으며, 단계들(S170, S190)의 적어도 일부가 동시에 수행될 수도 있다.
도 10을 참조하면, t0 시점과 t1 시점 사이에서 전압 인가 조건 및 이에 따른 비트 라인 프리차지 동작이 도시되어 있다. 전술한 바와 같이, t0 시점과 t1 시점 사이에서 제c 블록 선택 신호(BLSLCc)는 V1 레벨로 활성화되고, 제a 블록 선택 신호(BLSLCa)는 V2 레벨로 활성화된다. 이에 따라, 제c 메모리 블록(BLKc) 및 제1 메모리 블록(BLKa)과 연결된 로컬 워드 라인(LWL)들이 글로벌 워드 라인과 연결되고, 제c 메모리 블록(BLKc) 및 제1 메모리 블록(BLKa)과 연결된 선택 라인(DSL, SSL)들이 글로벌 선택 라인(GDSL, GSSL)들과 각각 연결된다.
선택 블록인 제c 메모리 블록(BLKc)의 경우 프로그램 셀들이 존재하므로, 제c 메모리 블록(BLKc)에 포함된 다수의 메모리 셀들은 턴오프된다. 이에 따라 공통 소스 라인(CSL)으로 인가되는 소스 바이어스는 제c 메모리 블록(BLKc)을 통해 제1 내지 제m 비트 라인들(BL1~BLm)로 전달되지 않는다.
반면, 프리차지 블록인 제a 메모리 블록(BLKa)의 경우 소거 상태이므로 제a 메모리 블록(BLKa)에 포함된 모든 메모리 셀들이 턴온된다. 이에 따라, 공통 소스 라인(CSL)으로 인가되는 소스 바이어스는 제a 메모리 블록(BLKa)을 통해 제1 내지 제m 비트 라인들(BL1~BLm)로 빠르게 전달된다. 이에 따라, 제1 내지 제m 비트 라인들(BL1~BLm)이 프리차지 된다.
도 11은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다. 도 7 및 도 11을 비교하면, 도 7에 도시된 실시 예의 경우 제a 메모리 블록(BLKa)이 프리차지 블록인데 비하여 도 11의 경우 프리차지 블록이 존재하지 않는다. 즉, 도 11에서 제c 메모리 블록(BLKc)이 선택 블록이고, 제a, 제b 및 제d 메모리 블록(BLKa, BLKb, BLKd)이 비선택 블록이 된다.
도 11에 따른 실시 예에서, 프리차지 블록을 사용하지 않고 선택 블록을 통해 제1 내지 제m 비트 라인들(BL1~BLm)을 프리차지한다. 선택 블록을 통해 제1 내지 제m 비트 라인들(BL1~BLm)을 프리차지하는 자세한 방법에 대해서는 도 12 내지 도 14를 참조하여 후술하기로 한다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 방법을 나타내는 타이밍도이다.
도 12를 참조하면, t3 시점에서 선택 블록(Select Block)인 제c 메모리 블록(BLKc)과 연결된 제c 블록 선택 회로(BSCKc)에 인가되는 제c 블록 선택 신호(BLSLCc)가 0V에서 V5 레벨로 활성화 된다. V5 레벨은 도 8에 도시된 V1 레벨보다 큰 전압값일 수 있다. 예를 들어, V5 레벨은 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들을 턴온하는 전압보다 기 설정된 값만큼 더 높은 레벨을 갖는 전압일 수 있다. 일 실시 예에서, V5 레벨은 도 8에 도시된 V2 레벨과 실질적으로 동일한 값을 가질 수 있다.
제c 블록 선택 신호(BLSLCc)가 V5 레벨로 활성화됨에 따라, 글로벌 워드 라인(GWL)이 제c 메모리 블록(BLKc)의 로컬 워드 라인(LWL)들과 연결되고, 글로벌 선택 라인(GDSL, GSSL)이 제c 메모리 블록(BLKc)의 로컬 선택 라인(DSL, SSL)과 연결된다.
비선택 블록(Unselect Block)인 제a, 제b 및 제d 메모리 블록(BLKa, BLKb, BLKd)과 각각 연결된 제a, 제b 및 제d 블록 선택 회로(BSCKa, BSCKb, BLKd)에 인가되는 제a, 제b 및 제d 블록 선택 신호(BLSLCa, BLSLCb, BLSLCd)는 0V일 수 있다. 따라서, 비선택 블록(Unselect Block)인 제a, 제b 및 제d 메모리 블록(BLKa, BLKb, BLKd)에 연결된 로컬 워드 라인(LWL) 및 선택 라인(DSL, SSL)들은 플로팅 상태를 유지할 수 있다.
t3 시점 또는 그 직후에, 공통 소스 라인(CSL)로 인가되는 소스 바이어스가 상승하기 시작할 수 있다.
t3 시점에 글로벌 워드 라인(GWL) 및 글로벌 선택 라인(GDSL, GSSL)들에 V6 레벨의 전압이 인가된다. 일 실시 예에서, V6 레벨은 V5 레벨보다 작거나 같을 수 있다. 전술한 바와 같이, t3 시점에서 제c 블록 선택 신호(BLSLCc)가 0V에서 V5 레벨로 활성화되므로, 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들이 턴온된다. 이에 따라, 글로벌 워드 라인(GWL) 및 글로벌 선택 라인(GDSL, GSSL)들에 인가되는 전압이 제c 블록 선택 회로(BSCKc)에 연결된 로컬 워드 라인(LWL) 및 로컬 선택 라인(DSL, SSL)에 전달된다.
글로벌 워드 라인(GWL)으로 전달되는 V6 레벨의 전압은 선택 블록에 포함된 메모리 셀들을 모두 턴온시킬 수 있는 전압일 수 있다. 즉, 선택 블록에 포함된 메모리 셀들 중, 프로그램 상태에 있는 메모리 셀들의 문턱 전압보다 높은 전압이 V6 레벨로 결정될 수 있다. 따라서, 도 8을 통해 설명한 실시 예와는 달리, 도 12의 실시 예에서 선택 블록에 포함된 메모리 셀들이 모두 턴온된다. 이에 따라, 소스 바이어스로서 공통 소스 라인으로 인가되는 전압이 선택 블록(Select Block)을 통해 제1 내지 제m 비트라인(BL1~BLm)들에 전달된다.
즉, 선택 블록(Select Block)에 대한 소거 동작 초기에, 선택 블록에 포함된 메모리 셀들 및 선택 트랜지스터들을 짧은 시간 동안 턴온 시키면(short turn-on), 소거 전압(Verase)이 공통 소스 라인으로부터 셀 스트링들을 통해 제1 내지 제m 비트 라인(BL1~BLm) 쪽으로 원활하게 전달된다. 이에 따라, 메모리 블록들에 공통 연결된 제1 내지 제m 비트 라인(BL1~BLm)들이 프리차지 된다. 결과적으로, 소거 동작이 빠르게 진행될 수 있다.
t4 시점에서 선택 블록인 제c 메모리 블록(BLKc)과 연결된 제c 블록 선택 회로(BSCKc)에 인가되는 제c 블록 선택 신호(BLSLCc)가 V5 레벨에서 V7 레벨로 하강한다. V7 레벨은 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들을 턴온하는 신호일 수 있다. 한편, t4 시점에서 글로벌 워드 라인(GWL) 및 글로벌 선택 라인들(GDSL, GSSL)의 전압이 하강할 수 있다. 예를 들어, t4 시점에서 글로벌 워드 라인(GWL) 및 글로벌 선택 라인들(GDSL, GSSL)의 전압이 0V로 하강할 수 있다. 다른 실시 예로서, 도 12의 점선으로 표시된 바와 같이, 글로벌 선택 라인들(GDSL, GSSL)의 전압은 t4 시점과 t5 시점 사이에서 V3 레벨을 유지할 수 있다.
이후, t5 시점에서 글로벌 선택 라인들(GDSL, GSSL)의 전압이 V8 레벨로 상승하여, 선택 블록의 메모리 셀들이 소거되기 시작한다. V8 레벨은 도 8의 V4 레벨과 실질적으로 동일한 전압값일 수 있다. t5 시점 이후에, 선택 블록의 로컬 워드라인들에는 접지전압이 인가될 수 있다. 이후, 채널(Channel)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨에 따라 상승하게 되고, 상승한 채널(Channel)의 전위 레벨에 의해 메모리 셀들에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)의 전위에 의해 디트랩된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 로컬 워드라인들의 전위 레벨 차이에 따라 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩되거나, 채널(Channel)에서 발생한 핫 홀(hot hole)이 메모리 셀들의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩된다.
본 발명의 다른 실시 예에 따르면, 즉, 선택 블록(Select Block)에 대한 소거 동작 초기에, 선택 블록에 포함된 메모리 셀들 및 선택 트랜지스터들을 짧은 시간 동안 턴온 시키면(short turn-on), 소거 전압(Verase)이 공통 소스 라인으로부터 셀 스트링들을 통해 제1 내지 제m 비트 라인(BL1~BLm) 쪽으로 원활하게 전달된다. 이에 따라, 메모리 블록들에 공통 연결된 제1 내지 제m 비트 라인(BL1~BLm)들이 프리차지 된다. 결과적으로, 소거 동작이 빠르게 진행될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법을 나타내는 순서도이다. 도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법에서, 프리차지 블록을 통한 비트라인 프리차지를 나타내기 위한 도면이다. 이하에서는 도 12 내지 도 14를 함께 참조하여, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법을 설명하기로 한다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법에 의하여, 먼저 소거 대상인 선택 블록과 연결된 제1 블록 선택 회로에 제5 전압을 인가한다(S210). 도 11 및 도 12에 도시된 예시에서, 선택 블록은 제c 메모리 블록(BLKc)일 수 있다. 한편, 제1 블록 선택 회로는 도 11에 도시된 제c 블록 선택 회로(BSCKc)일 수 있다. 단계(S110)에서, 제c 블록 선택 회로(BSCKc)에 연결된 블록 워드 라인을 통해 제c 블록 선택 신호(BLSLCc)가 인가될 수 있다. 단계(S210)에 의해, 선택 블록(Select Block)인 제c 메모리 블록(BLKc)과 연결된 제c 블록 선택 회로(BSCKc)에 포함된 트랜지스터들이 턴온된다. 즉, 선택 블록과 연결된 제1 블록 선택 회로가 턴온된다.도 12의 t3 시점에서, 제c 블록 선택 신호(BLSLCc)가 0V에서 V5 레벨로 상승하였다. 단계(S210)의 제5 전압은 도 12의 V5 레벨에 대응할 수 있다.
한편, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소거 방법에 의하여, 글로벌 워드 라인 및 글로벌 선택 라인에 제5 전압보다 작은 제6 전압을 인가한다(S230). 도 12의 t3 시점에서 글로벌 워드 라인(GWL) 및 글로벌 선택 라인(GDSL, GSSL)의 전압이 V6 레벨로 활성화된 것이 도 13의 단계(S230)에 대응할 수 있다.
이후, 공통 소스 라인에 소거 전압의 인가를 시작한다(S250). 이에 따라, 공통 소스 라인(CSL)로 인가되는 소스 바이어스가 상승한다. 전술한 바와 같이, t0 시점에 선택 블록, 즉 제1 메모리 블록에 포함된 메모리 셀들 및 선택 트랜지스터들이 턴온되었으므로, 소스 바이어스가 제1 내지 제m 비트 라인들(BL1~BLm)로 전달될 것이다. 이에 따라, 제1 내지 제m 비트 라인들(BL1~BLm)이 프리차지된다.
이후, 제1 블록 선택 회로에 인가되는 전압을 제7 전압으로 하강하고, 글로벌 워드 라인에 접지 전압을 인가한다(S270). 도 12를 참조하면, t4 시점에 제c 블록 선택 신호(BLSLCc)가 V5 레벨에서 V7 레벨로 하강하였음을 알 수 있다.
이후, 글로벌 선택 라인에 제8 전압을 인가한다(S290). 도 12을 참조하면, t4 시점에 글로벌 선택 라인(GDSL, GSSL)의 전압이 V8 레벨로 상승하였음을 알 수 있다. 소스 바이어스가 소거 전압(Verase)으로 상승함에 따라, 선택 블록의 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 발생하여, 핫홀이 채널(Channel) 방향으로 유입될 수 있다. 이에 따라, 채널(Channel)의 전위가 상승하는 반면 제1 메모리 블록의 로컬 워드 라인의 전압은 0V를 유지하므로, 선택 블록에 포함된 메모리 셀들이 소거된다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에서 단계들(S210, S230, S250)이 순차적으로 수행되는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 단계들(S210, S230, S250)의 순서는 임의로 뒤바뀔 수 있으며, 단계들(S210, S230, S250)의 적어도 일부가 동시에 수행될 수도 있다.
또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에서 단계들(S270, S290)이 순차적으로 수행되는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 단계들단계들(S270, S290)의 순서는 임의로 뒤바뀔 수 있으며, 단계들단계들(S270, S290)의 적어도 일부가 동시에 수행될 수도 있다.
도 14를 참조하면, t3 시점과 t4 시점 사이에서 전압 인가 조건 및 이에 따른 비트 라인 프리차지 동작이 도시되어 있다. 전술한 바와 같이, t3 시점과 t4 시점 사이에서 선택 블록인 제c 메모리 블록(BLKc)에 포함된 모든 메모리 셀들이 턴온된다. 이에 따라, 공통 소스 라인(CSL)으로 인가되는 소스 바이어스는 제c 메모리 블록(BLKc)을 통해 제1 내지 제m 비트 라인들(BL1~BLm)로 빠르게 전달된다. 이에 따라, 제1 내지 제m 비트 라인들(BL1~BLm)이 프리차지 된다.
도 15는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 16에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 전류 센싱 회로

Claims (16)

  1. 복수의 비트 라인들과 연결되며, 소거 상태의 메모리 셀들을 포함하는 프리차지 블록;
    상기 프리차지 블록과 복수의 비트 라인들을 공유하며, 프로그램 상태의 메모리 셀들을 포함하는 선택 블록;
    상기 선택 블록에 대한 소거 동작을 수행하기 위한 주변 회로; 및
    상기 프리차지 블록 및 상기 선택 블록과 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 프리차지 블록과 연결된 제1 블록 선택 회로를 턴온하고, 상기 제1 블록 선택 회로와 연결된 글로벌 라인들에 제1 전압을 인가하도록 상기 주변 회로를 제어하는 제어 로직을 포함하되,
    상기 글로벌 라인들로부터 인가되는 상기 제1 전압에 의해 상기 프리차지 블록의 메모리 셀들이 턴온되고, 상기 소스 라인으로 인가되는 상기 소거 전압이 상기 프리차지 블록의 메모리 ™V들을 통해 상기 복수의 비트 라인들로 전달되는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 블록 선택 회로가 턴온될 때,
    상기 제어 로직은 상기 선택 블록과 연결된 제2 블록 선택 회로를 턴온시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 글로벌 라인들은 글로벌 워드 라인 및 글로벌 선택 라인 중 적어도 하나를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 소거 전압이 상기 비트 라인으로 전달된 이후에,
    상기 제어 로직은 상기 제1 블록 선택 회로를 턴오프하고, 상기 글로벌 워드 라인에 접지 전압을 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 블록 선택 회로가 턴오프되고, 상기 글로벌 라인 워드 라인에 접지 전압이 인가되기 시작한 이후에,
    상기 제어 로직은 상기 글로벌 선택 라인에 인가되는 전압을 상기 제1 전압으로부터 제2 전압으로 상승시키는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 복수의 비트 라인들과 연결되는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블록들 중 선택 블록에 대한 소거 동작을 수행하기 위한 주변 회로; 및
    상기 선택 블록과 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 선택 블록과 연결된 제1 블록 선택 회로에 제1 전압을 인가하여 상기 제1 블록 선택 회로를 턴온하고, 상기 제1 블록 선택 회로와 연결된 글로벌 라인들에 제2 전압을 인가하도록 상기 주변 회로를 제어하는 제어 로직을 포함하되,
    상기 글로벌 라인들로부터 인가되는 상기 제2 전압에 의해 상기 선택 블록의 메모리 셀들이 턴온되고, 상기 소스 라인으로 인가되는 상기 소거 전압이 상기 선택 블록의 메모리 ™V들을 통해 상기 복수의 비트 라인들로 전달되는, 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 제1 블록 선택 회로가 턴온될 때,
    상기 제어 로직은 상기 복수의 메모리 블록들 중 소거 대상이 아닌 적어도 하나의 비선택 블록과 연결된 제2 블록 선택 회로를 턴오프시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제6 항에 있어서, 상기 글로벌 라인들은 글로벌 워드 라인 및 글로벌 선택 라인 중 적어도 하나를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 소거 전압이 상기 비트 라인으로 전달된 이후에,
    상기 제어 로직은 상기 제1 블록 선택 회로에 인가되는 전압을 상기 제1 전압으로부터 제3 전압으로 하강시키고, 상기 글로벌 워드 라인에 접지 전압을 인가하도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 제1 블록 선택 회로에 상기 제3 전압이 인가되고, 상기 글로벌 워드 라인에 접지 전압이 인가되기 시작한 이후에,
    상기 제어 로직은 상기 글로벌 선택 라인에 인가되는 전압을 상기 제1 전압으로부터 제4 전압으로 상승시키는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 복수의 메모리 블록들 중 제1 메모리 블록과 연결된 제1 블록 선택 회로를 턴온하는 단계;
    상기 제1 블록 선택 회로와 연결된 글로벌 라인들에 제1 전압을 인가하여, 상기 제1 메모리 블록에 포함된 메모리 셀들을 턴온하는 단계;
    상기 제1 메모리 블록과 연결된 공통 소스 라인에 소거 전압의 인가를 시작하여, 상기 제1 메모리 블록과 연결된 비트 라인에 상기 소거 전압을 전달하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 제1 메모리 블록과 연결된 비트 라인에 상기 소거 전압을 전달한 이후에, 상기 글로벌 라인들 중 글로벌 워드 라인에 접지 전압을 인가하는 단계; 및
    상기 글로벌 라인들 중 글로벌 선택 라인의 전압을 상기 제1 전압으로부터 제2 전압으로 상승시키는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 제1 메모리 블록은 소거 상태의 프리차지 블록이고,
    상기 제1 메모리 블록과 연결된 비트 라인에 상기 소거 전압을 전달한 이후에, 상기 제1 블록 선택 회로를 턴오프하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서,
    상기 복수의 메모리 블록들 중 소거 대상인 제2 메모리 블록과 연결된 제2 블록 선택 회로를 턴온하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제12 항에 있어서, 상기 제1 메모리 블록은 소거 대상인 선택 블록이고,
    상기 제1 메모리 블록과 연결된 비트 라인에 상기 소거 전압을 전달한 이후에, 상기 제1 블록 선택 회로에 인가되는 전압을 상기 제1 전압에서 제3 전압으로 하강시키는 단계를 더 포함하는 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 제1 전압은 상기 선택 블록에 포함된 메모리 셀들의 문턱 전압들 중 가장 큰 문턱 전압보다 큰 전압인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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