JP4750523B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明によれば、基板と該基板上に積層された少なくとも1つのチップとで構成される構造体、或いは、基板が無く複数段積層されたチップで構成される構造体を形成する。その後、該構造体を複数の分割構造体に分割する。そして、各分割構造体が、1つの半導体装置を構成する。利用可能な積層方法で形成した積層構造体を、利用可能な方法で複数の分割構造体に分割することで、従来と同一の積層工程を用いた場合でも、複数の半導体装置を得ることができる。従来の製造方法によれば、一連の積層工程を経て1つの半導体装置を得ることができたのに対し、本発明によれば、一連の積層工程及びその後の分割工程を経ることで、分割された分割構造体の数だけ半導体装置を得ることができる。即ち、同じ一連の積層工程を使用することで、分割された分割構造体の数だけ、得られる半導体装置を増やすことが可能となる。
本発明の第1の実施形態は、基板上に多段積層された半導体装置及びその製造方法を提供する。図1は、本発明の第1の実施形態に係る半導体装置の製造方法に係る一工程における積層構造体を示す縦断面図である。図2は、図1に示す一工程における積層構造体を示す上面図である。図3は、本発明の第1の実施形態に係る半導体装置の製造方法に係る一工程における分割前の積層構造体を示す縦断面図である。図4は、本発明の第1の実施形態に係る半導体装置の製造方法に係る一工程における分割後の分割構造体を示す縦断面図である。図5は、図4に示す分割後の分割構造体を示す上面図である。図6は、本発明の第1の実施形態に係る半導体装置の製造方法に係る一工程における積層構造体を示す縦断面図である。図7は、図6に示す一工程における積層構造体を示す上面図である。
図1及び図2に示すように、最終的に意図された半導体装置を構成する半導体チップ4つ分のサイズの半導体チップを多段積層することが可能なサイズを有するシリコン基板9を用意する。その後、該シリコン基板9上に、前述した4チップサイズを有する半導体チップの8段チップ積層構造体10を形成する。8段チップ積層構造体10の形成方法は、既知の利用可能な方法で実現することが可能であり、特に限定するものではない。例えば、基板上にボールパッドを配置し、チップの片面にバンプを配置し、反対の面にチップボールパッドを配置する。基板上に該チップを下層から順に8段積層してもよい。或いは、本発明者により提案され且つ特願2005―074356に開示の新たな積層方法により行ってもよい。該新たな積層方法は、基板9上に最下層のチップから順に複数段積層する方法に比べ、最下層のチップが受ける積層工程数の最大数を減少させる方法である。即ち、前述の積層構造体を用意する工程は、積層された複数のチップからなる第1のチップサブブロックと、積層された複数のチップからなる第2のチップサブブロックとを積層する工程を少なくとも1つ含んでもよい。或いは、前述の積層構造体を用意する工程は、第1のチップを基板上に積層する工程と、第2のチップと第3のチップとを互いに積層して、第1のチップサブブロックを形成する工程と、該第1のチップサブブロックを、該基板上に積層された第1のチップに積層する工程と、を含んでもよい。例えば、8段積層の場合の積層方法の一例を説明すると、2つのチップをペアにして該2つのチップどうしを積層し、4つの2チップサブブロックを形成する。その後、2つの2チップサブブロックをペアにして該2つの2チップサブブロックどうしを積層し、2つの4チップサブブロックを形成する。更に、2つの4チップサブブロックどうしを積層し、8チップからなるチップ積層構造体を形成する。最後に、8チップからなるチップ積層構造体10を基板9上に搭載する。
図4及び図5に示すように、第1乃至第4の分割構造体110、120、130、140の各々は、4つの側面を有するが、そのうち2つが前述の分割工程においてダイシングブレード11で切断されることにより画定した切断側面で構成され、残りの2つは、非切断側面で構成される。第1乃至第4の分割構造体110、120、130、140の各々の2つの非切断側面の各々は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面の各々と、該非切断側面より内側に位置する第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の非切断側面の各々とからなる。即ち、第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の非切断側面は、該非切断側面に垂直な方向において該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面より内側に位置している。これに対し、第1乃至第4の分割構造体110、120、130、140の各々の2つの切断側面の各々は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面の各々と、該切断側面と整合する第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の切断側面の各々とからなる。即ち、第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の切断側面は、該切断側面に垂直な方向において該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面と整合する。本発明の分割工程により、半導体装置を構成する分割構造体は、該切断側面に垂直な方向において分割シリコン基板の切断側面と整合する分割チップ積層構造体の切断側面を有する。
尚、本実施形態では、積層構造体100を4つの分割構造体即ち第1乃至第4の分割構造体110、120、130、140に分割したが、分割する数は、2以上の整数であれば特に限定はない。例えば、2x1、2x2、2x3、3x1、3x3、3x4、4x4、4x5、5x1、5x2、5x3、5x5、・・・10x10等の分割を行うことで、従来と同一の積層工程で、従来よりも多くの半導体装置を効率良く得ることが可能となる。
前述の積層工程の後に分割工程を行うことで、4つの半導体装置を得ることができる。従来と同一の積層工程を用いた場合でも、複数の半導体装置を得ることができる。従来の製造方法によれば、一連の積層工程を経て1つの半導体装置を得ることができたのに対し、本発明によれば、一連の積層工程及びその後の分割工程を経ることで、分割された分割構造体の数だけ半導体装置を得ることができる。即ち、同じ一連の積層工程を使用することで、分割された分割構造体の数だけ、得られる半導体装置を増やすことが可能となる。換言すれば、同じ数の半導体装置を同じ積層方法を使用して得る場合、本発明の分割工程を行うことで、必要となる積層工程のトータル数を減少することが可能となる。必要となる積層工程のトータル数の減少は、積層に使用する装置の拘束時間の短縮を可能にし、且つ、製造コストの更なる削減を可能にする。
本発明の第2の実施形態は、基板上に多段積層された半導体装置及びその製造方法を提供する。図8は、本発明の第2の実施形態に係る半導体装置の製造方法に係る一工程における積層構造体を示す縦断面図である。図9は、図8に示す一工程における積層構造体を示す上面図である。図10は、本発明の第2の実施形態に係る半導体装置の製造方法に係る一工程における積層構造体を示す縦断面図である。図11は、本発明の第2の実施形態に係る半導体装置の製造方法に係る一工程における分割前の積層構造体を示す縦断面図である。図12は、本発明の第2の実施形態に係る半導体装置の製造方法に係る一工程における分割後の分割構造体を示す縦断面図である。図13は、図12に示す分割後の分割構造体を示す上面図である。
図8及び図9に示すように、最終的に意図された半導体装置を構成する半導体チップ4つ分のサイズの半導体チップを多段積層することが可能なサイズを有するシリコン基板9を用意する。その後、該シリコン基板9上に、前述した4チップサイズを有する半導体チップの8段チップ積層構造体10を形成する。8段チップ積層構造体10の形成方法は、既知の利用可能な方法で実現することが可能であり、特に限定するものではない。例えば、基板上にボールパッドを配置し、チップの片面にバンプを配置し、反対の面にチップボールパッドを配置する。基板上に該チップを下層から順に8段積層してもよい。或いは、本発明者により提案され且つ上記特許出願に開示の新たな積層方法により行ってもよい。該新たな積層方法は、基板9上に最下層のチップから順に複数段積層する方法に比べ、最下層のチップが受ける積層工程数の最大数を減少させる方法である。即ち、前述の積層構造体を用意する工程は、積層された複数のチップからなる第1のチップサブブロックと、積層された複数のチップからなる第2のチップサブブロックとを積層する工程を少なくとも1つ含んでもよい。或いは、前述の積層構造体を用意する工程は、第1のチップを基板上に積層する工程と、第2のチップと第3のチップとを互いに積層して、第1のチップサブブロックを形成する工程と、該第1のチップサブブロックを、該基板上に積層された第1のチップに積層する工程と、を含んでもよい。例えば、8段積層の場合の積層方法の一例を説明すると、2つのチップをペアにして該2つのチップどうしを積層し、4つの2チップサブブロックを形成する。その後、2つの2チップサブブロックをペアにして該2つの2チップサブブロックどうしを積層し、2つの4チップサブブロックを形成する。更に、2つの4チップサブブロックどうしを積層し、8チップからなるチップ積層構造体を形成する。最後に、8チップからなるチップ積層構造体10を基板9上に搭載する。
図12及び図13に示すように、第1乃至第4の分割構造体110、120、130、140の各々は、4つの側面を有するが、そのうち2つが前述の分割工程においてダイシングブレード11で切断されることにより画定した切断側面で構成され、残りの2つは、非切断側面で構成される。第1乃至第4の分割構造体110、120、130、140の各々の2つの非切断側面の各々は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面の各々と、該非切断側面より内側に位置する第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの非切断側面を覆う封止樹脂体6のフィレット部分とからなる。即ち、第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の非切断側面は、該非切断側面に垂直な方向において該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面より内側に位置しており、更に、該第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの非切断側面を覆う封止樹脂体6のフィレット部分も該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面より内側に位置している。これに対し、第1乃至第4の分割構造体110、120、130、140の各々の2つの切断側面の各々は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面の各々と、該切断側面と整合する第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の切断側面の各々と、チップ間及び最下層チップと基板9間を充填する封止樹脂体6の切断側面とからなる。即ち、第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の切断側面は、該切断側面に垂直な方向において該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面及び封止樹脂体6の切断側面と整合する。本発明の分割工程により、半導体装置を構成する分割構造体は、該切断側面に垂直な方向において分割シリコン基板の切断側面と整合する分割チップ積層構造体の切断側面及び封止樹脂体6の切断側面を有する。
尚、本実施形態では、積層構造体100を4つの分割構造体即ち第1乃至第4の分割構造体110、120、130、140に分割したが、分割する数は、2以上の整数であれば特に限定はない。例えば、2x1、2x2、2x3、3x1、3x3、3x4、4x4、4x5、5x1、5x2、5x3、5x5、・・・10x10等の分割を行うことで、従来と同一の積層工程で、従来よりも多くの半導体装置を効率良く得ることが可能となる。
前述の積層工程の後に分割工程を行うことで、4つの半導体装置を得ることができる。従来と同一の積層工程を用いた場合でも、複数の半導体装置を得ることができる。従来の製造方法によれば、一連の積層工程を経て1つの半導体装置を得ることができたのに対し、本発明によれば、一連の積層工程及びその後の分割工程を経ることで、分割された分割構造体の数だけ半導体装置を得ることができる。即ち、同じ一連の積層工程を使用することで、分割された分割構造体の数だけ、得られる半導体装置を増やすことが可能となる。換言すれば、同じ数の半導体装置を同じ積層方法を使用して得る場合、本発明の分割工程を行うことで、必要となる積層工程のトータル数を減少することが可能となる。必要となる積層工程のトータル数の減少は、積層に使用する装置の拘束時間の短縮を可能にし、且つ、製造コストの更なる削減を可能にする。
本発明の第3の実施形態は、基板上に多段積層された半導体装置及びその製造方法を提供する。図14は、本発明の第3の実施形態に係る半導体装置の製造方法に係る一工程における積層構造体を示す縦断面図である。図15は、図14に示す一工程における積層構造体を示す上面図である。図16は、本発明の第3の実施形態に係る半導体装置の製造方法に係る一工程における積層構造体を示す縦断面図である。図17は、本発明の第3の実施形態に係る半導体装置の製造方法に係る一工程における分割前の積層構造体を示す縦断面図である。図18は、本発明の第3の実施形態に係る半導体装置の製造方法に係る一工程における分割後の分割構造体を示す縦断面図である。図19は、図18に示す分割後の分割構造体を示す上面図である。
図14及び図15に示すように、最終的に意図された半導体装置を構成する半導体チップ4つ分のサイズの半導体チップを多段積層することが可能なサイズを有するシリコン基板9を用意する。その後、該シリコン基板9上に、前述した4チップサイズを有する半導体チップの8段チップ積層構造体10を形成する。8段チップ積層構造体10の形成方法は、既知の利用可能な方法で実現することが可能であり、特に限定するものではない。例えば、基板上にボールパッドを配置し、チップの片面にバンプを配置し、反対の面にチップボールパッドを配置する。基板上に該チップを下層から順に8段積層してもよい。或いは、本発明者により提案され且つ上記特許出願に開示の新たな積層方法により行ってもよい。該新たな積層方法は、基板9上に最下層のチップから順に複数段積層する方法に比べ、最下層のチップが受ける積層工程数の最大数を減少させる方法である。即ち、前述の積層構造体を用意する工程は、積層された複数のチップからなる第1のチップサブブロックと、積層された複数のチップからなる第2のチップサブブロックとを積層する工程を少なくとも1つ含んでもよい。或いは、前述の積層構造体を用意する工程は、第1のチップを基板上に積層する工程と、第2のチップと第3のチップとを互いに積層して、第1のチップサブブロックを形成する工程と、該第1のチップサブブロックを、該基板上に積層された第1のチップに積層する工程と、を含んでもよい。例えば、8段積層の場合の積層方法の一例を説明すると、2つのチップをペアにして該2つのチップどうしを積層し、4つの2チップサブブロックを形成する。その後、2つの2チップサブブロックをペアにして該2つの2チップサブブロックどうしを積層し、2つの4チップサブブロックを形成する。更に、2つの4チップサブブロックどうしを積層し、8チップからなるチップ積層構造体を形成する。最後に、8チップからなるチップ積層構造体10を基板9上に搭載する。
図18及び図19に示すように、第1乃至第4の分割構造体110、120、130、140の各々は、4つの側面を有するが、そのうち2つが前述の分割工程においてダイシングブレード11で切断されることにより画定した切断側面で構成され、残りの2つは、非切断側面で構成される。第1乃至第4の分割構造体110、120、130、140の各々の2つの非切断側面の各々は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面の各々と、該非切断側面より内側に位置する第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの非切断側面を覆うオーバーモールド樹脂17の側面部分とからなる。即ち、第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の非切断側面は、該非切断側面に垂直な方向において該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面より内側に位置しており、一方、該第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの非切断側面を覆うオーバーモールド樹脂17の側面部分は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面と、該非切断側面に垂直な方向において整合している。これに対し、第1乃至第4の分割構造体110、120、130、140の各々の2つの切断側面の各々は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面の各々と、該切断側面と整合する第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の切断側面の各々と、該第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの上面を覆うと共にチップ間及び最下層チップと基板9間を充填するオーバーモールド樹脂17の切断側面とからなる。即ち、第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の切断側面は、該切断側面に垂直な方向において該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面及びオーバーモールド樹脂17の切断側面と整合する。本発明の分割工程により、半導体装置を構成する分割構造体は、該切断側面に垂直な方向において分割シリコン基板の切断側面と整合する分割チップ積層構造体の切断側面及びオーバーモールド樹脂17の切断側面を有する。
尚、本実施形態では、積層構造体100を4つの分割構造体即ち第1乃至第4の分割構造体110、120、130、140に分割したが、分割する数は、2以上の整数であれば特に限定はない。例えば、2x1、2x2、2x3、3x1、3x3、3x4、4x4、4x5、5x1、5x2、5x3、5x5、・・・10x10等の分割を行うことで、従来と同一の積層工程で、従来よりも多くの半導体装置を効率良く得ることが可能となる。
前述の積層工程の後に分割工程を行うことで、4つの半導体装置を得ることができる。従来と同一の積層工程を用いた場合でも、複数の半導体装置を得ることができる。従来の製造方法によれば、一連の積層工程を経て1つの半導体装置を得ることができたのに対し、本発明によれば、一連の積層工程及びその後の分割工程を経ることで、分割された分割構造体の数だけ半導体装置を得ることができる。即ち、同じ一連の積層工程を使用することで、分割された分割構造体の数だけ、得られる半導体装置を増やすことが可能となる。換言すれば、同じ数の半導体装置を同じ積層方法を使用して得る場合、本発明の分割工程を行うことで、必要となる積層工程のトータル数を減少することが可能となる。必要となる積層工程のトータル数の減少は、積層に使用する装置の拘束時間の短縮を可能にし、且つ、製造コストの更なる削減を可能にする。
本発明の第4の実施形態は、基板上に多段積層された半導体装置及びその製造方法を提供する。図20は、本発明の第4の実施形態に係る半導体装置の製造方法に係る一工程における積層構造体を示す縦断面図である。図21は、図20に示す一工程における積層構造体を示す上面図である。図22は、本発明の第4の実施形態に係る半導体装置の製造方法に係る一工程における積層構造体を示す縦断面図である。図23は、本発明の第4の実施形態に係る半導体装置の製造方法に係る一工程における第1回目の分割工程前の積層構造体を示す縦断面図である。図24は、本発明の第4の実施形態に係る半導体装置の製造方法に係る一工程における第1回目の分割工程後の分割構造体を示す縦断面図である。図25は、本発明の第4の実施形態に係る半導体装置の製造方法に係る一工程における第2回目の分割工程前の積層構造体を示す縦断面図である。図26は、本発明の第4の実施形態に係る半導体装置の製造方法に係る一工程における第2回目の分割工程後の分割構造体を示す縦断面図である。図27は、図26に示す分割後の分割構造体を示す上面図である。
図20及び図21に示すように、最終的に意図された半導体装置を構成する半導体チップ4つ分のサイズの半導体チップを多段積層することが可能なサイズを有するシリコン基板9を用意する。その後、該シリコン基板9上に、前述した4チップサイズを有する半導体チップの8段チップ積層構造体10を形成する。8段チップ積層構造体10の形成方法は、既知の利用可能な方法で実現することが可能であり、特に限定するものではない。例えば、基板上にボールパッドを配置し、チップの片面にバンプを配置し、反対の面にチップボールパッドを配置する。基板上に該チップを下層から順に8段積層してもよい。或いは、本発明者により提案され且つ上記特許出願に開示の新たな積層方法により行ってもよい。該新たな積層方法は、基板9上に最下層のチップから順に複数段積層する方法に比べ、最下層のチップが受ける積層工程数の最大数を減少させる方法である。即ち、前述の積層構造体を用意する工程は、積層された複数のチップからなる第1のチップサブブロックと、積層された複数のチップからなる第2のチップサブブロックとを積層する工程を少なくとも1つ含んでもよい。或いは、前述の積層構造体を用意する工程は、第1のチップを基板上に積層する工程と、第2のチップと第3のチップとを互いに積層して、第1のチップサブブロックを形成する工程と、該第1のチップサブブロックを、該基板上に積層された第1のチップに積層する工程と、を含んでもよい。例えば、8段積層の場合の積層方法の一例を説明すると、2つのチップをペアにして該2つのチップどうしを積層し、4つの2チップサブブロックを形成する。その後、2つの2チップサブブロックをペアにして該2つの2チップサブブロックどうしを積層し、2つの4チップサブブロックを形成する。更に、2つの4チップサブブロックどうしを積層し、8チップからなるチップ積層構造体を形成する。最後に、8チップからなるチップ積層構造体10を基板9上に搭載する。
図26及び図27に示すように、第1乃至第4の分割構造体110、120、130、140の各々は、4つの側面を有するが、そのうち2つが前述の台2の分割工程において第2のダイシングブレード19で切断されることにより画定した切断側面で構成され、残りの2つは、非切断側面で構成される。第1乃至第4の分割構造体110、120、130、140の各々の2つの非切断側面の各々は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面の各々と、該非切断側面より内側に位置する第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの非切断側面を覆う封止樹脂体6を更に覆うオーバーモールド樹脂17の側面部分とからなる。即ち、第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の非切断側面は、該非切断側面に垂直な方向において該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面より内側に位置しており、一方、該第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの非切断側面を覆う封止樹脂体6を更に覆うオーバーモールド樹脂17の側面部分は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の非切断側面と、該非切断側面に垂直な方向において整合している。これに対し、第1乃至第4の分割構造体110、120、130、140の各々の2つの切断側面の各々は、該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面の各々と、該切断側面と整合する第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の切断側面の各々と、該第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの上面を覆うと共に、前述の第1のダイシングブレード18により切断された切断側面を覆うオーバーモールド樹脂17の切断側面とからなる。即ち、第1乃至第4の分割チップ積層構造体12a、12b、12c、12dの各々の切断側面は、該切断側面に垂直な方向において該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面及びオーバーモールド樹脂17の切断側面より内側に位置する。一方、該第1乃至第4の分割シリコン基板13、14、15、16の各々の切断側面は、該切断側面に垂直な方向においてオーバーモールド樹脂17の切断側面と整合する。本発明の第1及び第2の分割工程により、半導体装置を構成する分割構造体は、該切断側面に垂直な方向において分割シリコン基板の切断側面と整合すると共に、分割チップ積層構造体の切断側面を覆うオーバーモールド樹脂17の切断側面を有する。
前述した実施形態では、液状樹脂からなる封止樹脂体6を充填した後に、第1のダイシングブレード18を使用して第1の分割工程を行ったが、液状樹脂からなる封止樹脂体6を充填せずに、第1のダイシングブレード18を使用して第1の分割工程を行ってもよい。該第1の分割工程の後、オーバーモールド樹脂17を形成し、第2のダイシングブレード19使用して第2の切断工程を行ってもよい。
前述の積層工程の後に分割工程を行うことで、4つの半導体装置を得ることができる。従来と同一の積層工程を用いた場合でも、複数の半導体装置を得ることができる。従来の製造方法によれば、一連の積層工程を経て1つの半導体装置を得ることができたのに対し、本発明によれば、一連の積層工程及びその後の分割工程を経ることで、分割された分割構造体の数だけ半導体装置を得ることができる。即ち、同じ一連の積層工程を使用することで、分割された分割構造体の数だけ、得られる半導体装置を増やすことが可能となる。換言すれば、同じ数の半導体装置を同じ積層方法を使用して得る場合、本発明の分割工程を行うことで、必要となる積層工程のトータル数を減少することが可能となる。必要となる積層工程のトータル数の減少は、積層に使用する装置の拘束時間の短縮を可能にし、且つ、製造コストの更なる削減を可能にする。
9 シリコン基板9
10 チップ積層構造体10
11 ダイシングブレード11
12a 第1の分割チップ積層構造体12a
12b 第2の分割チップ積層構造体12b
12c 第3の分割チップ積層構造体12c
12d 第4の分割チップ積層構造体12d
13 第1の分割シリコン基板13
14 第2の分割シリコン基板14
15 第3の分割シリコン基板15
16 第4の分割シリコン基板16
17 オーバーモールド樹脂17
18 第1のダイシングブレード18
19 第2のダイシングブレード19
100 積層構造体100
110 第1の分割構造体110
120 第2の分割構造体120
130 第3の分割構造体130
140 第4の分割構造体140
W1 第1の切断幅W1
W2 第2の切断幅W2
Claims (7)
- 複数の半導体チップが積層されて構成されたチップ積層構造体が基板上に形成された積層構造体を用意する工程と、
前記チップ積層構造体を覆うオーバーモールド樹脂を設ける工程と、
前記オーバーモールド樹脂と前記基板と前記チップ積層構造体とを切断することにより、前記オーバーモールド樹脂が設けられた積層構造体を複数の分割構造体に分割する工程と、
を少なくとも含む半導体装置の製造方法。 - 前記積層構造体を用意する工程の後であって且つ前記オーバーモールド樹脂を設ける工程の前に、
更に、前記複数の半導体チップに液状樹脂を塗布する工程を含む請求項1に記載の半導体装置の製造方法。 - 前記積層構造体は、ウェハレベルチップサイズパッケージ構造を有する請求項1または2に記載の半導体装置の製造方法。
- 前記複数の分割構造体に分割する工程は、ダイシングブレードを使用した切断により行う請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 前記複数の分割構造体に分割する工程は、レーザ切断により行う請求項1乃至3のいずれかに記載の半導体装置の製造方法。
- 前記積層構造体を用意する工程は、
積層された複数の半導体チップからなる第1のチップサブブロックと、積層された複数の半導体チップからなる第2のチップサブブロックとを積層する工程を少なくとも1つ含む請求項1乃至5のいずれかに記載の半導体装置の製造方法。 - 前記積層構造体を用意する工程は、
第1の半導体チップを基板上に積層する工程と、
第2の半導体チップと第3の半導体チップとを互いに積層して、第1のチップサブブロックを形成する工程と、
前記第1のチップサブブロックを、前記基板上に積層された第1の半導体チップに積層する工程と、
を含む請求項1乃至5のいずれかに記載の半導体装置の製造方法。
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