JP5486878B2 - 半導体基板および半導体プレート - Google Patents

半導体基板および半導体プレート Download PDF

Info

Publication number
JP5486878B2
JP5486878B2 JP2009202464A JP2009202464A JP5486878B2 JP 5486878 B2 JP5486878 B2 JP 5486878B2 JP 2009202464 A JP2009202464 A JP 2009202464A JP 2009202464 A JP2009202464 A JP 2009202464A JP 5486878 B2 JP5486878 B2 JP 5486878B2
Authority
JP
Japan
Prior art keywords
grooves
semiconductor
unit region
wiring electrode
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009202464A
Other languages
English (en)
Other versions
JP2010186981A (ja
Inventor
芳高 佐々木
浩幸 伊藤
淳 飯島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SAE Magnetics HK Ltd
Original Assignee
SAE Magnetics HK Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SAE Magnetics HK Ltd filed Critical SAE Magnetics HK Ltd
Publication of JP2010186981A publication Critical patent/JP2010186981A/ja
Application granted granted Critical
Publication of JP5486878B2 publication Critical patent/JP5486878B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、積層された複数のチップを含む積層チップパッケージを製造するための半導体基板および半導体プレートに関する。
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
近年、高集積化された電子部品としてシステム・イン・パッケージ（System in Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰは、ＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数のチップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして、積層された複数のチップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数のチップを基板上に積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれのチップに複数の貫通電極を形成し、その貫通電極によって各チップ間の配線を行う方式である。
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
積層チップパッケージの製造方法として、従来、例えば特許文献１（米国特許第５，９５３，５８８号明細書）や、特許文献２（米国特許第７，１２７，８０７ Ｂ２号明細書）が知られている。特許文献１には、次のような製造方法が記載されている。この製造方法では、まず、ウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込む。その後、各チップに接続される複数のリードを形成してNeo-Waferと呼ばれる構造物を作成する。次に、Neo-Waferを切断して、チップとその周囲を囲む樹脂と、複数のリードとを含むNeo-chipと呼ばれる複数の構造体を作成する。このとき、チップに接続された複数のリードの端面はNeo-chipの側面に露出している。そして、複数種類のNeo-chipを積層して積層体を作成する。この積層体では、各層のチップに接続された複数のリードの端面は積層体の同じ側面に露出している。
また、非特許文献１（Keith D. Gann, “Neo-Stacking Technology”, HDI Magazine, 1999 年12月）には、特許文献１に記載された製造方法と同様の方法で積層体を製造してその積層体の２つの側面に配線を形成することが記載されている。
一方、特許文献２（米国特許第７，１２７，８０７ Ｂ２号明細書）には、フレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書
Keith D. Gann, "Neo-StackingTechnology", HDI Magazine, 1999 年12月
ところで、積層チップパッケージは、次のような手順で製造される。まず、ウェハプロセスを施すことにより、複数のデバイスが作り込まれたウェハ（デバイスウェハ）を作成する。そして、デバイスウェハにスクライブラインに沿った溝部を複数形成する。さらに、その溝部にエポキシ樹脂、ポリイミド樹脂といった樹脂を埋め込むことによって絶縁層を形成し、それによって溝付きデバイスウェハを作成する。このような溝付きデバイスウェハを絶縁性の接着剤で張り合わせて積層体を作成する。この積層体を溝部に沿って切断することによって積層チップパッケージを製造する。
一方、完成した積層チップパッケージに不良のチップが含まれていた場合、その不良のチップを良品のチップと交換することが困難であるため、不良のチップがあるかどうかを調べる検査が積層チップパッケージを製造する過程で行われている。
しかし、そのような検査を行うため、デバイスに接続される配線が前述の積層体を溝部に沿って切断したときの切断面に現われるようにしなければならなかった。そのためには、デバイスに接続される電極パッドを形成することに加えて配線を別途形成する必要があり、このことが積層チップパッケージの製造工程の簡略化を阻害する一因となっていた。
そこで、本発明は、上記課題を解決するためになされたもので、積層チップパッケージの製造工程を簡略化し得る構造を備えた半導体基板および半導体プレートを提供することを目的とする。
上記課題を解決するため、本発明は、スクライブラインに沿って複数の溝部が形成されている半導体基板であって、複数の溝部に形成されている絶縁層と、複数の溝部のいずれか少なくとも１つに接する単位領域と、その単位領域から溝部の内側に延出された延出端子部を備えた配線電極とを有し、単位領域は、半導体装置を有するデバイス領域として形成され、半導体装置を覆いかつ接続用ホールが形成された表面絶縁膜を更に有し、配線電極は、接続用ホールを介して半導体装置と接続され、複数の溝部は、他の溝部と交差しないストライプ状に形成され、かつスクライブラインに沿って一つ置きに形成されている半導体基板を特徴とする。
上記半導体基板は、配線電極が延出端子部を備えているから、溝部に沿って切断したときにその断面に配線電極の端面を出現させることができる。
また、本発明は、スクライブラインに沿って複数の溝部が形成されている半導体基板であって、複数の溝部に形成されている絶縁層と、複数の溝部のいずれか少なくとも１つに接する単位領域と、溝部のいずれか１つの内側に先端側の一部分が配置され、かつその溝部を横切らないように単位領域から絶縁層上に延出された延出端子部を備えた配線電極とを有し、単位領域は、半導体装置を有するデバイス領域として形成され、半導体装置を覆いかつ接続用ホールが形成された表面絶縁膜を更に有し、配線電極は、接続用ホールを介して半導体装置と接続され、複数の溝部は、他の前記溝部と交差しないストライプ状に形成されている半導体基板を提供する。
また、本発明はスクライブラインに沿って複数の溝部が形成されている半導体基板であって、複数の溝部に形成されている絶縁層と、複数の溝部のいずれか少なくとも１つに接する単位領域と、溝部のいずれか１つの内側に先端側の一部分が配置され、かつその溝部を横切らないように単位領域から絶縁層上に延出された延出端子部を備えた配線電極とを有し、配線電極は、複数の溝部のいずれか少なくとも１つに沿って複数並べられ、かつそれぞれの延出端子部が単位領域に接する溝部全体の一部分に偏って延出された偏在構造を備えた配線電極群を形成し、単位領域は、半導体装置を有するデバイス領域として形成され、表面絶縁膜は、単位領域上において接続用ホールが形成され、かつ表面が平坦に形成され、配線電極は、接続用ホールを介して半導体装置と接続され、かつ延出端子部の全体が曲がることなく平坦に形成されている半導体基板を提供する。
さらに、本発明は、スクライブラインに沿って複数の溝部が形成されている半導体基板であって、複数の溝部に形成されている絶縁層と、複数の溝部のいずれか少なくとも１つに接する単位領域と、溝部のいずれか１つの内側に先端側の一部分が配置され、かつその溝部を横切らないように単位領域から絶縁層上に延出された延出端子部を備えた配線電極と、絶縁層および単位領域を覆い、かつ複数の溝部によって複数の領域に分割されることなく連続して形成された表面絶縁膜とを有し、配線電極が表面絶縁膜上に形成され、単位領域は、半導体装置を有するデバイス領域として形成され、表面絶縁膜は、単位領域上において接続用ホールが形成され、かつ表面が平坦に形成され、配線電極は、接続用ホールを介して半導体装置と接続され、かつ延出端子部の全体が曲がることなく平坦に形成されている半導体基板を提供する。
さらに、上記半導体基板の場合、配線電極は、延出端子部の一部にその延出端子部よりも幅広に形成された電極パッドを有するようにすることができる。
また、本発明は、半導体基板を用いて製造される半導体プレートであって、その半導体基板は、スクライブラインに沿って複数の溝部が形成され、複数の溝部に形成されている絶縁層と、複数の溝部のいずれか少なくとも１つに接する単位領域と、その単位領域から溝部の内側に延出された延出端子部を備えた配線電極とを有し、単位領域は、半導体装置を有するデバイス領域として形成され、半導体基板は、半導体装置を覆いかつ接続用ホールが形成された表面絶縁膜を更に有し、配線電極は、接続用ホールを介して半導体装置と接続され、複数の溝部は、他の溝部と交差しないストライプ状に形成され、かつスクライブラインに沿って一つ置きに形成され、４つの側面のいずれか１つの側面だけに絶縁層で覆われた配線電極の端面が形成されている半導体プレートを提供する。
以上詳述したように、本発明によれば、積層チップパッケージの製造工程を簡略化し得る構造を備えた半導体基板および半導体プレートが得られる。
本発明の第１の実施の形態に係る半導体ウェハの全体を示す斜視図である。 半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 図２の３−３線断面図である。 デバイス領域を示す斜視図である。 図１の半導体ウェハを用いて製造される積層チップパッケージを示す斜視図である。 積層チップパッケージに含まれるデバイスプレートを示す斜視図である。 上下２枚の半導体ウェハに作り込まれているメモリセルを中心に示した断面図である。 半導体ウェハを製造する過程のデバイス領域とその周辺の領域とを示す平面図である。 図８の９−９線断面図である。 本発明に関連するデバイス領域とその周辺の領域とを示す平面図である。 図１０の１１−１１線断面図である。 本発明の第２の実施の形態に係る半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 図１２の１３−１３線断面図である。 図３を左側に示した溝部２０で切断したときの断面図である。 本発明の第３の実施の形態に係る半導体ウェハに形成されている単位領域とその周辺の領域とを示す平面図である。 本発明の他の実施の形態に係る半導体ウェハの全体を示す斜視図である。 図１６の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 更に別の実施の形態に係る半導体ウェハの全体を示す斜視図である。 デバイスプレートだけを８枚積層して得られる積層チップパッケージクを示す斜視図である。 別の積層チップパッケージを示す斜視図である。 さらに別の積層チップパッケージを示す斜視図である。 デバイスプレートを示す斜視図であり、（Ａ）はデバイスプレート５０Ａ，（Ｂ）はデバイスプレート５０Ｂを示している。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（半導体ウェハおよび積層チップパッケージの構造）
まず、図１〜図４を参照して、本発明に係る半導体基板の一例となる半導体ウェハ１の構造について説明する。
図１は本発明の第１の実施の形態に係る半導体ウェハ１の全体を示す斜視図である。図２は半導体ウェハ１に形成されているデバイス領域１０とその周辺の領域とを示す平面図、図３は図２の３−３線断面図、図４はデバイス領域１０を示す斜視図である。
半導体ウェハ１はシリコンウェハ２を用いて構成されている。半導体ウェハ１は図１に示すように、シリコンウェハ２の第１の表面１ａ（第１の表面１ａの裏面側が第２の表面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂは第１の表面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。隣接するスクライブライン３Ａ，３Ａおよび３Ｂ，３Ｂで囲まれた領域に後述するデバイス領域１０が形成されている。
そして、半導体ウェハ１は第１の表面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されており、いずれも２０〜６０μｍ程度の深さおよび５０〜１２０μｍ程度の幅を有している。
また、半導体ウェハ１は溝部２０，２１の内側に溝部２０，２１を埋めるようにして絶縁層２２が形成されている。絶縁層２２は溝部２０，２１に絶縁材を埋め込むことによって形成されているので、埋込絶縁層ともいう。例えば絶縁層２２はエポキシ樹脂、ポリイミド樹脂といった樹脂からなる絶縁材を用いて形成することができる。特に、絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部２０，２１に沿って半導体ウェハ１をダイシングソーで切断するときに、その切断を容易に行うことができる。
さらに、半導体ウェハ１はシリコンウェハ２によって構成されるシリコン基板１９と、その上に形成されている二酸化シリコン（ＳｉＯ ２ ）等からなる絶縁層２３と、さらにその上に形成されているポリイミド等からなる表面絶縁膜２４とを有している。表面絶縁膜２４は、メモリ部１１，１２，１３，１４を覆っている。表面絶縁膜２４は配線電極１５，１６を半導体装置に接続するための接続用ホール（コンタクトホール、ｖｉａホールともいう）２４ａが形成されている。
次に、デバイス領域１０は、図２に詳しく示すように、隣接する溝部２０，２０と、溝部２１，２１とによって囲まれた矩形状の領域である。デバイス領域１０は、第１の表面１ａに複数形成されており、そのそれぞれは溝部２０，２１によって隣接する領域と分けられている単位領域となっている。
各デバイス領域１０は、ウェハプロセスを施すことによって第１の表面１ａに形成されたメモリ部１１，１２，１３，１４を有し、後述する配線電極１５，１６が形成されている。なお、ウェハプロセスとは、シリコンウェハ２等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
デバイス領域１０は半導体装置としてメモリ部１１，１２，１３，１４の他、ＣＰＵ，センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域１０はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
メモリ部１１，１２，１３，１４はそれぞれ半導体装置としての後述するメモリセル４１が多数形成されている。これらのうち、メモリ部１１，１３がデバイス領域１０の左側に配置され、その右側にメモリ部１２，１４が配置されている。
配線電極１５はＣｕ等の導電性の材料からなり、延出端子部１５ａと、矩形状の電極パッド１５ｂとを有している。配線電極１６はＣｕ等の導電性材料からなり、延出端子部１６ａと、矩形状の電極パッド１６ｂとを有している。延出端子部１５ａ、１６ａは、電極パッド１５ｂ、１６ｂよりも幅の狭い幅狭構造を有する帯状に形成されている。配線電極１５、１６は接続用ホール２４ａを介してメモリ部１１，１２，１３，１４のいずれかの半導体装置に接続されている。
配線電極１５は、延出端子部１５ａと電極パッド１５ｂとがメモリ部１１，１３よりも外側に形成されているが、配線電極１６は、メモリ部１１、１２か、メモリ部１３、１４を跨ぐようにして延出端子部１６ａが形成されている。また、電極パッド１６ｂはメモリ部１２，１４よりも外側に配置されている。
また、延出端子部１５ａ、延出端子部１６ａはそれぞれの一部分がデバイス領域１０から溝部２０の内側に延出している。すなわち、延出端子部１５ａ、延出端子部１６ａは、電極パッド１５ｂ、１６ｂから離れた先端側の一部分が溝部２０のエッジ部分から張り出し、溝部２０の幅方向内側に収まるようにして形成されている。そして、延出端子部１５ａ、延出端子部１６ａは、それぞれにおけるデバイス領域１０から延出している部分が表面絶縁膜２４を挟んで絶縁層２２に重なるようにして形成されている（詳しくは図３参照）。
さらに、配線電極１５、１６は、溝部２０に沿って交互に多数並べられている。これらの配線電極１５、１６は、ひとつにまとまった配線電極群１７を形成している。また、配線電極１５、１６は、デバイス領域１０を取り囲み、デバイス領域１０に接している溝部の全体、すなわち隣接している２本の溝部２０，２０および２本の溝部２１，２１のうち、これら４本の溝部の一部分である左側の溝部２０にだけ延出端子部１５ａ、１６ａが延出している。配線電極群１７は、延出端子部１５ａ、１６ａのこのような偏った配置による偏在構造を有している。
以上のような構成を有する半導体ウェハ１は、同じもの複数枚を用いることによって積層チップパッケージ１００を製造することができる。ここで、図５は積層チップパッケージ１００を示す斜視図、図６は積層チップパッケージ１００に含まれるデバイスプレート５０を示す斜視図である。また、図７は、上下２枚の半導体ウェハ１に作り込まれているメモリセル４１を中心に示した積層チップパッケージ１００の断面図である。
積層チップパッケージ１００は上面１０１ａ，下面１０１ｂを有するとともに側面１０１ｃ，１０１ｄ、１０１ｅ，１０１ｆを有する直方体状に形成されている。積層チップパッケージ１００はデバイスブロック１０１の側面１０１ｃ上に形成された接続電極群１０３Ａを有し、その接続電極群１０３Ａによって、各デバイスプレート５０の配線を行う片側側面配線を実現している。
接続電極群１０３Ａは複数の接続電極１０３によって構成されている。各接続電極１０３はパッド状端子６２と、各デバイスプレート５０に形成されている後述する端面（配線端面）１５ｃとを接続している。また、各接続電極１０３はパッド状端子６３と、各デバイスプレート５０に形成されている後述する端面（配線端面）１６ｃとを接続している。
このような積層チップパッケージ１００は、半導体チップ７０の個数を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたメモリを実現することができる。
積層チップパッケージ１００は次のようにして製造する。まず、前述した半導体ウェハ１を８枚積層して積層体を形成する。次に、積層体を溝部２０，２１によって切断し、それによって各半導体ウェハ１に形成されている配線電極１５，１６の配線端面１５ｃ、１６ｃを露出させる。それから、配線端面１５ｃ、１６ｃを接続する接続電極１０３を形成することによって製造する。
デバイスブロック１０１は図６に示したデバイスプレート５０を８枚積層し、更に端子層６０を積層して形成されている。図５では、各デバイスプレート５０を５１，５２，５３，５４，５５，５６，５７，５８として示している。図５では、デバイスプレート５０が８枚積層されているが、デバイスプレート５０は複数枚積層されていればよく、８枚には限定されない。図１９には、デバイスプレート５０だけを８枚積層して得られるデバイスブロックを用いた積層チップパッケージ１０２が示されている。
各デバイスプレート５０の間およびデバイスプレート５８と端子層６０とは図示しない接着剤によって接合されている。
端子層６０は、最も上に配置されたデバイスプレート５８の上に積層されている。端子層６０は、上面および下面を有する端子層本体６１と、複数のパッド状端子６２、６３とを有しているが、半導体チップを有しないインターポーザである。パッド状端子６２、６３は、いずれも端子層本体６１の上面に配置されていて積層チップパッケージ１００の外部接続端子として機能する。パッド状端子６２、６３はそれぞれ前述した配線電極１５，１６に対応して交互に形成されている。ただし、図５では、図示の都合上、パッド状端子６３については一つだけ示し、そのほかのパッド状端子６３は省略している。
また、パッド状端子６２、６３は、側面１０１ｃ上に図示しない端面を有し、それぞれの端面に接続電極１０３が接続されている。
デバイスプレート５０はメモリ部１１，１２，１３，１４を含む半導体チップ７０と、絶縁部３１とを有している。絶縁部３１は４つの端面３１ａを有し、４つの端面３１ａによって半導体チップ７０の４つの側面をすべて覆っている。絶縁部３１は絶縁層２２から得られるものである。そして、図６に示すように、いずれかひとつの端面３１ａに端面（配線端面）１５ｃ、１６ｃが形成されている。端面（配線端面）１５ｃ、１６ｃは図１４にも示すように、半導体ウェハ１を左側の溝部２０に沿って切断したときに、延出端子部１５ａ、１６ａの切断部分に現れる端面である。端面１５ｃ、１６ｃは絶縁部３１によって囲まれており、接続電極１０３に接続されている。
一方、図７に示すように、メモリセル４１は、半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図７では、半導体ウェハ１を接着したときに用いた接着剤による接着層７９を介して２つのメモリセル４１が積層されている。
各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７と、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６と、ゲート電極７５とを有している。
ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６が接続されている。絶縁層７７は、配線電極１５，１６をそれぞれソース電極７４、ドレイン電極７６に接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６はそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。
ところで、以上のような構成を備えた半導体ウェハ１を用いて、前述した積層チップパッケージ１００を製造するときは次のようにする。
まず、半導体ウェハ１を複数枚準備してそれらを接着材で張り合わせ、さらに第２の表面１ｂ側を研磨するなどした後、スクライブライン３Ａ，３Ｂに沿ってダイシングソーを用いて切断する。それから、接続電極１０３を形成する等して積層チップパッケージ１００が製造される。
一方、完成した積層チップパッケージ１００に不良の半導体チップ７０が含まれていた場合、その半導体チップ７０を良品の半導体チップ７０と交換することは困難である。これは次のような理由によるものである。
すなわち、積層チップパッケージ１００は貫通電極方式で製造されているため、上下に配置されている半導体チップ７０同士が接続されている。そのため、不良の半導体チップ７０を取り外すには半導体チップ７０同士を接続する配線を溶融するなどして配線を除去しなければならず、その際、良品の半導体チップ７０の電気的接続に不良が発生するおそれがあるからである。
そこで、積層チップパッケージ１００を製造するときは、不良の半導体チップ７０が含まれているかどうかを検査しなければならないが、その検査を行うには次のようにしなければならない。
すなわち、複数枚の半導体ウェハ１を接着剤で張り合わせて図示しない積層体を形成し、その積層体を溝部２０、２１に沿ってダイシングソーで切断したときの切断面（以下「積層体切断面」という）に、半導体チップ７０に接続されている配線が現れるようにしなければならない。
この場合、半導体ウェハ１は溝部２０の内側に延出している延出端子部１５ａ、１６ａを有しているので積層体を溝部２０に沿って切断すると延出端子部１５ａ、１６ａを切断することができる。このとき、配線電極１５、１６の端面１５ｃ、１６ｃを積層体切断面に出現させることができる。つまり、積層体を構成している１枚の半導体ウェハ１について、積層体切断面の一部を図示すると、図１４に示すように、端面１５ｃ、１６ｃが現れるようにすることができる。
ここで、図１０に示すようなデバイス領域９０を備えた半導体ウェハがあったとする。この半導体ウェハの場合、デバイス領域９０には、配線電極１５、１６のような延出端子部を持たない配線電極９５が形成されている。すると、この配線電極９５はデバイス領域９０の中にだけ存在しているので、積層体切断面には配線電極９５の端面を出現させることができない。
したがって、このような半導体ウェハの場合、半導体チップ７０に接続されている配線が積層体切断面に現れるようにするため、隣接しているデバイス領域９０，９０の配線電極９５同士を接続する配線を、溝部２０を跨ぐようにして別途形成しなければならない。そうすると、このような半導体ウェハを用いる場合、半導体ウェハ１を用いる場合に比べて余計な行程を経なければ積層チップパッケージを製造できない。そのため、このような半導体ウェハを用いると、積層チップパッケージの製造工程を簡略化することができない。
しかし、半導体ウェハ１では、延出端子部１５ａ、１６ａを有する配線電極１５、１６を形成しているので、積層体切断面に端面１５ｃ、１６ｃが現れるようにすることができる。そのため、半導体ウェハ１を用いる場合は、デバイス領域９０を備えた半導体ウェハを用いる場合のように別途配線を設ける必要がなく、したがって、積層チップパッケージを製造する工程を簡略化することができる。
また、配線電極１５、１６は絶縁層２２に重なるようにして形成されている。そのため、積層体切断面に端面１５ｃ、１６ｃが出現した場合、上下に位置する端面１５ｃ、１６ｃ同士が絶縁層２２を介在して配置されることになる。したがって、上下に位置する半導体チップ７０同士がショートしてしまう事態を回避することができる。
さらに、半導体ウェハ１における配線電極１５、１６は、配線電極群１７を形成しているが、配線電極群１７はデバイス領域１０に接する溝部２０，２１の一部分に偏って配置された偏在構造を有している。そのため、半導体ウェハ１を用いて積層チップパッケージ１００を製造したときに、半導体チップ７０につながる配線を片側側面に寄せることができ、積層チップパッケージ１００の片側側面配線を実現することができる。
したがって、半導体ウェハ１は片側側面配線を実現し得る積層チップパッケージ１００を製造するのに適したものである。また、半導体ウェハ１は積層体切断面の片側についてだけ、前述の検査を行えば済むようになるため、積層チップパッケージを製造する工程をよりいっそう簡略化することもできる。
その上、延出端子部１５ａ、１６ａが電極パッド１５ｂ、１６ｂよりも幅の狭い幅狭構造を有するため、デバイス領域１０の中に配線電極１５、１６を多数並べることができる。したがって、半導体ウェハ１は配線電極１５、１６による配線の密度を高めることができる。さらに、半導体ウェハ１では、各デバイス領域１０のメモリ部１１，１２，１３，１４が同じ平面上に形成されているため、アライメント誤差が０になっている。
（半導体ウェハの製造方法）
半導体ウェハ１を製造するときは、ウェハプロセスを施すことによって、メモリ部１１，１２，１３，１４が形成されたウェハ（処理前ウェハ）を準備する。そして、かかる処理前ウェハについて、第１の表面１ａ上に絶縁層２３を形成した後、スクライブライン３Ａ，３Ｂに沿って、図８、９に示すように、溝部２０，２１を形成する。溝部２０，２１は、ダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。
次に、処理前ウェハの表面上に、絶縁層２２を形成するための例えばエポキシ樹脂、ポリイミド樹脂等の樹脂、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を塗布する。続いて処理前ウェハの表面を研磨して平坦化する。すると、図３に示したように、溝部２０，２１に埋め込まれるようにして、絶縁層２２を形成することができる。
続いて、処理前ウェハの表面上に表面絶縁膜２４を形成する。また、表面絶縁膜２４に半導体チップ７０に接続するための接続用ホール２４ａを形成した後、配線電極１５、１６を形成する。配線電極１５、１６は、前述した延出端子部１５ａ、１６ａを備える形状で形成する。配線電極１５、１６は、例えば以下のような手順で形成することができる。
まず、表面絶縁膜２４の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５、１６の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５、１６を形成することができる。
配線電極１５、１６を形成するときは、前述したとおり、複数並べて配線電極群１７を形成することができる。また、配線電極群１７は、前述した偏在構造を有するようにすることができる。なお、後述する積層チップパッケージを製造するときは半導体ウェハ１の第２の表面１ｂ側を溝部２０，２１の底部に届く前まで研摩する。
第２の実施の形態
（半導体ウェハの構造）
まず、図１２、図１３を参照して、本発明の第２の実施の形態に係る半導体ウェハ９１の構造について説明する。
本実施の形態に係る半導体ウェハ９１は、デバイス領域１０の代わりにデバイス領域９２を有する点、配線電極１６の代わりに配線電極８６を有する点で相違している。
デバイス領域９２は、デバイス領域１０と比べてメモリ部１１，１２，１３，１４が右側に位置している点で相違している。また、デバイス領域９２は、配線電極１５とともに、配線電極８６が形成されている点でデバイス領域１０と相違している。
配線電極８６は、Ｃｕ等の導電性の材料からなり、延出端子部８６ａと、矩形状の電極パッド８６ｂとを有している。また、配線電極８６は、配線電極１５と同様に、延出端子部８６ａと電極パッド８６ｂとがメモリ部１１，１３よりも外側に形成されている。こうして、デバイス領域９２では、配線電極１５、８６がデバイス領域１０と同様の配線電極群１７を形成していることに加え、それらの電極パッド１５ｂ、８６ｂのすべてを延出端子部１５ａ，８６ａと、メモリ部１１，１２，１３，１４との間に寄せ集めている。こうして、デバイス領域９２では、配線電極１５、８６が寄せ集めパッド群８８を形成している。
第１の実施の形態に係る半導体ウェハ１では、配線電極１６の延出端子部１６ａがメモリ部１１、１２か、メモリ部１３、１４を跨ぐようにして形成されていた。そのため、半導体ウェハ１では、延出端子部１６ａの長さをある程度の長さで確保しなければならなかった。
一方、半導体ウェハ９１では、延出端子部８６ａをメモリ部１１，１３よりも外側に形成しているので、延出端子部８６ａの長さを延出端子部１６ａよりも短縮することができる。半導体ウェハ９１では、延出端子部８６ａの長さが短くなることにより、メモリ部１１、１２、１３、１４へのアクセスを速く行えるようになる。また、配線電極１６を形成する場合に比べて配線電極８６を形成するのに要するめっき等が少量で済むようになり、コストを削減することもできる。
そのほか、半導体ウェハ９１は、半導体ウェハ１と同様に、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。
また、半導体ウェハ９１を用いてデバイスプレート５０と同様のデバイスプレート１５１から１５８を製造し、そのデバイスプレート１５１から１５８を８枚積層することによって、図２０に示すように、デバイスブロックを有する積層チップパッケージを製造することができる。
（半導体ウェハの製造方法）
半導体ウェハ９１を製造するときは、配線電極１５、８６を形成する前までは半導体ウェハ１を製造するときと同様にする。その後、前述した延出端子部１５ａ、８６ａを備える形状にして配線電極１５、８６を形成する。配線電極１５、８６は半導体ウェハ１の場合と同様の手順で形成することができる。
第３の実施の形態
（半導体ウェハの構造）
まず、図１５を参照して、本発明の第３の実施の形態に係る半導体ウェハ９３の構造について説明する。
本実施の形態に係る半導体ウェハ９３は、デバイス領域１０の代わりに単位領域９４を有する点で相違している。
単位領域９４は、デバイス領域１０と比べてメモリ部１１，１２，１３，１４が形成されていない点で相違し、他は共通している。単位領域９４もデバイス領域１０と同様の配線電極１５，１６が形成されているので、半導体ウェハ９３を用いることにより、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。
半導体ウェハ９３のように、半導体装置が形成されてなく配線電極１５，１６だけのチップをインターポーザという。これに対し、半導体ウェハ１のように半導体装置を有する半導体ウェハをデバイスウェハという。
積層チップパッケージは、前述した積層チップパッケージ１０２のようにデバイスウェハからなるデバイスプレートだけが積層されている場合と、図５に示す積層チップパッケージ１００のように、デバイスウェハから製造されるデバイスプレートとともに、インターポーザが積層されている場合とがある。本実施の形態では、デバイスプレートとインターポーザとを半導体プレートともいう。
（半導体ウェハの製造方法）
半導体ウェハ９３を製造するときは、メモリ部１１，１２，１３，１４等の半導体装置が形成されていないシリコンウェハ２等のウェハを準備する。このウェハについて、半導体ウェハ１の場合と同様にして溝部２０，２１、絶縁層２２、２４を形成する。その後、半導体ウェハ１の場合と同様にして配線電極１５、１６を形成することによって、半導体ウェハ９３を製造することができる。
その他の実施の形態
図１６、図１７、図１８を参照して、半導体ウェハ１１１について説明する。第１の実施の形態に係る半導体ウェハ１では、溝部２０，２１が形成されていた。半導体ウェハ１１１は、半導体ウェハ１と比較して、溝部２１が形成されてなく、溝部２０だけが形成されている点で相違している。したがって、半導体ウェハ１１１は、複数の溝部２０が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。
また、図１８に示す半導体ウェハ１１２は溝部２０だけが形成されている点で半導体ウェハ１１１と一致するが、溝部２０はスクライブライン３Ａの一つ置きに沿って形成されている。
半導体ウェハ１では、デバイス領域１０が４本の溝部２０，２１に接しているため、デバイス領域１０の上下左右４方向が溝部２０，２１に接している。したがって、図６に示したように、半導体ウェハ１から製造されるデバイスプレート５０は上下左右４方向が同じ絶縁部３１によって覆われている。
これに対し、半導体ウェハ１１１では、デバイス領域１０は左右２方向のみが溝部２０に接している。したがって、半導体ウェハ１１１のような溝部がストライプ状に形成されている半導体ウェハを用いたデバイスプレート５０Ｂは図２２（Ｂ）のようになる。デバイスプレート５０Ｂは、２組の対向する側面、すなわち、側面３１ａおよびその向かい側と、側面３１ｂおよびその向かい側とを有するが、側面３１ａおよびその向かい側だけが絶縁層によって覆われ、側面３１ｂおよびその向かい側は絶縁層によって覆われていない構造になっている。
また、デバイスプレート５０Ｂは半導体チップ７０Ｂの対向する２つの側面３１ａが材質の同じ絶縁層（絶縁層２２）によって覆われ、その側面３１ａの双方に配線電極１５，８６の配線端面１５ｃ、８６ｃが形成されている。なお、デバイスプレート５０Ｂは半導体チップ７０と同様の半導体チップ７０Ｂを有している。
半導体ウェハ１１２では、デバイス領域１０は左右いずれか１方向のみが溝部２０に接している。そのため、半導体ウェハ１１２のようなスクライブラインに沿って一つ置きに溝部が形成されている半導体ウェハを用いたデバイスプレート５０Ａは、図２２（Ａ）のようになる。デバイスプレート５０Ａは、上下左右４方向のうちのいずれか１つ（側面３１ａ）だけに絶縁層（絶縁層２２）で覆われた配線端面１５ｃ、１６ｃが形成されている。側面３１ａ以外の側面３１ｂ等他の側面は絶縁層によって覆われていない構造になっている。
図２１は、デバイスプレート５０Ｂと同じ８枚のデバイスプレート１５１Ａ〜１５８Ａを積層して得られるデバイスブロックを有する積層チップパッケージ１０５を示す斜視図である。積層チップパッケージ１０５は、対向する２つの側面に接続電極１０３が形成されている。
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
本発明を適用することにより、積層チップパッケージの製造工程を簡略化することができる。本発明は積層チップパッケージを製造するための半導体基板や、それを用いて製造される半導体プレートの分野で利用することができる。
１，９１，９３，１１１，１１２…半導体ウェハ、３Ａ，３Ｂ…スクライブライン、１０，９２…デバイス領域、１１，１２，１３，１４…メモリ部、１５，１６，８６…配線電極、１５ａ，１６ａ，８６ａ…延出端子部、１７…配線電極群、２０，２１…溝部、２２…絶縁層、２４…表面絶縁膜、２４ａ…接続用ホール、５０，５０Ｂ，５１，５２，５３，５４，５５，５６，５７，５８…デバイスプレート、８８…寄せ集めパッド群、９４…単位領域、１００，１０２，１０５…積層チップパッケージ。

Claims (6)

  1. スクライブラインに沿って複数の溝部が形成されている半導体基板であって、
    前記複数の溝部に形成されている絶縁層と、
    前記複数の溝部のいずれか少なくとも１つに接する単位領域と、
    該単位領域から前記溝部の内側に延出された延出端子部を備えた配線電極とを有し、
    前記単位領域は、半導体装置を有するデバイス領域として形成され、
    前記半導体装置を覆いかつ接続用ホールが形成された表面絶縁膜を更に有し、
    前記配線電極は、前記接続用ホールを介して前記半導体装置と接続され、
    前記複数の溝部は、他の前記溝部と交差しないストライプ状に形成され、かつ前記スクライブラインに沿って一つ置きに形成されている半導体基板。
  2. スクライブラインに沿って複数の溝部が形成されている半導体基板であって、
    前記複数の溝部に形成されている絶縁層と、
    前記複数の溝部のいずれか少なくとも１つに接する単位領域と、
    前記溝部のいずれか１つの内側に先端側の一部分が配置され、かつ該溝部を横切らないように前記単位領域から前記絶縁層上に延出された延出端子部を備えた配線電極とを有し、
    前記単位領域は、半導体装置を有するデバイス領域として形成され、
    前記半導体装置を覆いかつ接続用ホールが形成された表面絶縁膜を更に有し、
    前記配線電極は、前記接続用ホールを介して前記半導体装置と接続され、
    前記複数の溝部は、他の前記溝部と交差しないストライプ状に形成されている半導体基板。
  3. スクライブラインに沿って複数の溝部が形成されている半導体基板であって、
    前記複数の溝部に形成されている絶縁層と、
    前記複数の溝部のいずれか少なくとも１つに接する単位領域と、
    前記溝部のいずれか１つの内側に先端側の一部分が配置され、かつ該溝部を横切らないように前記単位領域から前記絶縁層上に延出された延出端子部を備えた配線電極とを有し、
    前記配線電極は、前記複数の溝部のいずれか少なくとも１つに沿って複数並べられ、かつそれぞれの前記延出端子部が前記単位領域に接する前記溝部全体の一部分に偏って延出された偏在構造を備えた配線電極群を形成し、
    前記単位領域は、半導体装置を有するデバイス領域として形成され、
    前記表面絶縁膜は、前記単位領域上において接続用ホールが形成され、かつ表面が平坦に形成され、
    前記配線電極は、前記接続用ホールを介して前記半導体装置と接続され、かつ前記延出端子部の全体が曲がることなく平坦に形成されている半導体基板。
  4. スクライブラインに沿って複数の溝部が形成されている半導体基板であって、
    前記複数の溝部に形成されている絶縁層と、
    前記複数の溝部のいずれか少なくとも１つに接する単位領域と、
    前記溝部のいずれか１つの内側に先端側の一部分が配置され、かつ該溝部を横切らないように前記単位領域から前記絶縁層上に延出された延出端子部を備えた配線電極と、
    前記絶縁層および前記単位領域を覆い、かつ前記複数の溝部によって複数の領域に分割されることなく連続して形成された表面絶縁膜とを有し、
    前記配線電極が前記表面絶縁膜上に形成され、
    前記単位領域は、半導体装置を有するデバイス領域として形成され、
    前記表面絶縁膜は、前記単位領域上において接続用ホールが形成され、かつ表面が平坦に形成され、
    前記配線電極は、前記接続用ホールを介して前記半導体装置と接続され、かつ前記延出端子部の全体が曲がることなく平坦に形成されている半導体基板。
  5. 前記配線電極は、前記延出端子部の一部に該延出端子部よりも幅広に形成された電極パッドを有する請求項１〜４のいずれか一項記載の半導体基板。
  6. 半導体基板を用いて製造される半導体プレートであって、
    該半導体基板は、スクライブラインに沿って複数の溝部が形成され、
    前記複数の溝部に形成されている絶縁層と、
    前記複数の溝部のいずれか少なくとも１つに接する単位領域と、
    該単位領域から前記溝部の内側に延出された延出端子部を備えた配線電極とを有し、
    前記単位領域は、半導体装置を有するデバイス領域として形成され、
    前記半導体基板は、前記半導体装置を覆いかつ接続用ホールが形成された表面絶縁膜を更に有し、
    前記配線電極は、前記接続用ホールを介して前記半導体装置と接続され、
    前記複数の溝部は、他の前記溝部と交差しないストライプ状に形成され、かつ前記スクライブラインに沿って一つ置きに形成され、
    ４つの側面のいずれか１つの側面だけに前記絶縁層で覆われた前記配線電極の端面が形成されている半導体プレート。
JP2009202464A 2009-02-10 2009-09-02 半導体基板および半導体プレート Expired - Fee Related JP5486878B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/368,643 US8274165B2 (en) 2009-02-10 2009-02-10 Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
US12/368,643 2009-02-10

Publications (2)

Publication Number Publication Date
JP2010186981A JP2010186981A (ja) 2010-08-26
JP5486878B2 true JP5486878B2 (ja) 2014-05-07

Family

ID=42539732

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009202464A Expired - Fee Related JP5486878B2 (ja) 2009-02-10 2009-09-02 半導体基板および半導体プレート

Country Status (2)

Country Link
US (1) US8274165B2 (ja)
JP (1) JP5486878B2 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010104610A2 (en) * 2009-03-13 2010-09-16 Tessera Technologies Hungary Kft. Stacked microelectronic assemblies having vias extending through bond pads
KR20110001063A (ko) * 2009-06-29 2011-01-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7902677B1 (en) * 2009-10-28 2011-03-08 Headway Technologies, Inc. Composite layered chip package and method of manufacturing same
US8970006B2 (en) 2010-06-15 2015-03-03 Stmicroelectronics S.R.L. Vertical conductive connections in semiconductor substrates
US8421243B2 (en) 2010-06-24 2013-04-16 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8203216B2 (en) 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8203215B2 (en) 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8362602B2 (en) * 2010-08-09 2013-01-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8426981B2 (en) * 2011-09-22 2013-04-23 Headway Technologies, Inc. Composite layered chip package
US10109592B2 (en) * 2013-11-26 2018-10-23 Infineon Technologies Ag Semiconductor chip with electrically conducting layer
US9583426B2 (en) 2014-11-05 2017-02-28 Invensas Corporation Multi-layer substrates suitable for interconnection between circuit modules
US10283492B2 (en) * 2015-06-23 2019-05-07 Invensas Corporation Laminated interposers and packages with embedded trace interconnects
US9852994B2 (en) 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges
KR102595896B1 (ko) * 2016-08-08 2023-10-30 삼성전자 주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5953588A (en) 1996-12-21 1999-09-14 Irvine Sensors Corporation Stackable layers containing encapsulated IC chips
US6734370B2 (en) * 2001-09-07 2004-05-11 Irvine Sensors Corporation Multilayer modules with flexible substrates
JP2003332270A (ja) * 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4046568B2 (ja) * 2002-07-29 2008-02-13 シャープ株式会社 半導体装置、積層型半導体装置およびそれらの製造方法
JP3748844B2 (ja) * 2002-09-25 2006-02-22 Ｎｅｃエレクトロニクス株式会社 半導体集積回路およびそのテスト方法
JP2004342861A (ja) * 2003-05-16 2004-12-02 Sony Corp チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
WO2007066409A1 (ja) * 2005-12-09 2007-06-14 Spansion Llc 半導体装置およびその製造方法
FR2895568B1 (fr) * 2005-12-23 2008-02-08 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
US7947534B2 (en) * 2006-02-04 2011-05-24 Stats Chippac Ltd. Integrated circuit packaging system including a non-leaded package
TW200924148A (en) * 2007-11-26 2009-06-01 Ind Tech Res Inst Structure of three-dimensional stacked dies with vertical electrical self-interconnections and method for manufacturing the same
US7846772B2 (en) * 2008-06-23 2010-12-07 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7557439B1 (en) * 2008-09-29 2009-07-07 Tdk Corporation Layered chip package that implements memory device
US7968374B2 (en) * 2009-02-06 2011-06-28 Headway Technologies, Inc. Layered chip package with wiring on the side surfaces

Also Published As

Publication number Publication date
US8274165B2 (en) 2012-09-25
JP2010186981A (ja) 2010-08-26
US20100200959A1 (en) 2010-08-12

Similar Documents

Publication Publication Date Title
JP5486878B2 (ja) 半導体基板および半導体プレート
JP5832782B2 (ja) メモリデバイスおよび積層半導体基板
JP5183708B2 (ja) 半導体装置およびその製造方法
US7557439B1 (en) Layered chip package that implements memory device
JP5576962B2 (ja) 積層チップパッケージの製造方法
US7745259B2 (en) Layered chip package and method of manufacturing same
US8455301B2 (en) Method of fabricating stacked chips in a semiconductor package
JP5797417B2 (ja) 積層半導体基板および積層チップパッケージ並びにこれらの製造方法
JP5346044B2 (ja) 積層半導体基板およびその製造方法並びに積層チップパッケージの製造方法
JP5518574B2 (ja) 積層チップパッケージおよび積層チップパッケージの製造方法
JP2015177061A (ja) 半導体装置の製造方法および半導体装置
JP5649867B2 (ja) 半導体基板およびその製造方法並びに積層チップパッケージの製造方法
JP5852359B2 (ja) メモリデバイスおよびその製造方法
JP6045243B2 (ja) 積層半導体基板、半導体基板および積層チップパッケージ並びにこれらの製造方法
TWI673852B (zh) 半導體裝置及其製造方法
JP5649162B2 (ja) 半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法
US20140167251A1 (en) Semiconductor device, semiconductor module, and manufacturing method for semiconductor device
KR20120004877A (ko) 반도체 패키지
KR20090084185A (ko) 적층 웨이퍼 레벨 반도체 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120308

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140224

R150 Certificate of patent or registration of utility model

Ref document number: 5486878

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees