JP5832782B2 - メモリデバイスおよび積層半導体基板 - Google Patents
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Description
第1の実施の形態
(メモリデバイス100の構造)
まず、図1〜図7を参照して本発明の第1の実施の形態に係るメモリデバイス100の構造について説明する。図1は本発明の第1の実施の形態に係るメモリデバイス100の全体を示す斜視図である。図2はメモリデバイス100を構成する積層チップパッケージ90とインターポーザ51を示す斜視図である。図3は図1の3−3線断面図および電極基板130の断面図である。図4はメモリデバイス100の底面図である。図5はメモリデバイス100を構成するメモリチップ50を示す斜視図、図6はインターポーザ51を示す斜視図である。また、図7はコントローラチップ95を底面側からみた斜視図である。
まず、図8〜図11、図13〜図14を参照して、半導体ウェハ1および半導体ウェハ5それぞれの構造について説明する。ここで、図8は、本発明の実施の形態に係る半導体ウェハ1、半導体ウェハ5の全体を示す斜視図である。図9は半導体ウェハ1に形成されているデバイス領域10とその周辺の領域とを示す平面図、図10は半導体ウェハ5に形成されている半導体領域11とその周辺の領域とを示す平面図である。図11は図9の11−11線断面図である。図13は半導体ウェハ1の要部を示す一部省略した斜視図、図14は図13の14−14線断面図である。なお、図8では、図示の都合上、デバイス領域10、半導体領域11や溝部20,21などが拡大されている。
続いて以上のような構成を有する半導体ウェハ1、半導体ウェハ5の製造方法について、図15〜図26を参照して説明する。ここで、図15は製造途中の半導体ウェハを示す平面図、図16は図15の後続の半導体ウェハを示す平面図である。図17〜図19は順に後続の半導体ウェハを示した平面図である。図20は、溝部を中心に示した半導体ウェハの断面図で(A)は第1の溝部形成工程を実行した状態を示し、(B)は第2の溝部形成工程を実行した状態を示している。図21は図20の後続の半導体ウェハの断面図で(A)は下部絶縁層を形成した状態を示し、(B)は上部絶縁層および表面絶縁層を形成した状態を示している。そして、図22〜図26はそれぞれ図15〜図19の22−22線、23−23線、24−24線、25−25線、26−26線断面図である。なお、図示の都合上、図18,19では、表面絶縁層22にハッチングを付している。また、半導体ウェハ1の製造工程と、半導体ウェハ5の製造工程とはほぼ同様なので、図15〜図26では、半導体ウェハ5の図示を省略している。
以上のような構成を有する半導体ウェハ1と半導体ウェハ5とを用いることによって、積層半導体ウェハ98およびメモリデバイス100を製造することができる。積層半導体ウェハ98は本発明の実施の形態に係る積層半導体基板に対応していて、1枚の半導体ウェハ5に対して、積層メモリ基板94が積層されている。積層メモリ基板94は本発明の実施の形態に係る積層基板に対応していて、8枚の半導体ウェハ1が積層されている。この積層半導体ウェハ98を用いることによってメモリデバイス100を製造することができる。積層半導体ウェハ98およびメモリデバイス100の製造方法を図27〜図30を用いて説明すれば次のとおりである。
以上のように、メモリデバイス100は、インターポーザ51にコントローラチップ95を載置し、コントローラチップ95の電極パッド97bをインターポーザ51の電極パッド35bに接続することによって製造することができる。積層チップパッケージ90では、8つのメモリチップ50が積層されているが、各メモリチップ50とコントローラチップ95とは、全くの別プロセスで製造されている。そのため、メモリチップ50とコントローラチップ95とは、外形寸法が異なり、外部との接続に必要な電極パッドの配置パターンも相違している。
図31は、本発明の第2の実施の形態に係るメモリデバイス300および電極基板130の図3と同様の断面図である。メモリデバイス300は、メモリデバイス100と比較して、積層チップパッケージ90の代わりに積層チップパッケージ290を有する点、インターポーザ51が積層されていない点で相違している。積層チップパッケージ290は積層チップパッケージ90と比較して、8枚のメモリチップ50のうちの1枚がメモリチップ53である点で相違している。すなわち、積層チップパッケージ290では、1枚のメモリチップ53と、7枚のメモリチップ50とが積層されている。
積層半導体ウェハ198を製造するときは半導体ウェハ5の代わりに半導体ウェハ6を用いる。そして、積層半導体ウェハ98を製造するときと同様の手順でその半導体ウェハ6の裏面1bを研磨して半導体ウェハ6の厚さを薄くする。次に、積層半導体ウェハ98を製造するときと同様の手順で7枚の半導体ウェハ1を半導体ウェハ6の裏面1bに積層する。こうして、積層半導体ウェハ198を製造することができる。
図35を参照して、半導体ウェハ111について説明する。前述した半導体ウェハ1、半導体ウェハ5、半導体ウェハ6では、溝部20,21が形成されていた。半導体ウェハ111は、半導体ウェハ1、半導体ウェハ5、半導体ウェハ6と比較して、溝部21が形成されてなく、溝部20だけが形成されている点で相違している。したがって、半導体ウェハ111は複数の溝部20が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。また、図示はしないがスクライブライン3Aの一つ置きに沿って溝部20を形成してもよい。
Claims (12)
- 複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップとが積層されているメモリデバイスであって、
前記メモリチップは、それぞれ
前記複数のメモリセルが形成されているデバイス領域と、
該デバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、
前記複数のメモリセルに接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している複数の第1の配線電極と、
前記複数のメモリセルを覆うように形成され、前記メモリチップの表層を構成している表面絶縁層とを有し、
前記メモリチップと外形寸法が等しく、かつ半導体素子を有しない介挿チップが前記積層チップパッケージと前記コントローラチップとの間に積層され、
前記介挿チップは、前記制御回路に接続され、かつ前記コントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成された第2の配線電極を複数有し、
前記複数のメモリチップの側面と前記介挿チップの側面とによって、段差を形成することなくつながった共通配線側面が形成され、該共通配線側面内で前記第1の配線電極と前記第2の配線電極とが接続され、
前記介挿チップの上に前記コントローラチップが載置され、かつ複数の前記コントローラ用配線電極と、複数の前記第2の配線電極とが接続され、
前記第1の配線電極は、前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、
前記介挿チップは、前記デバイス領域と大きさの等しい半導体領域と、
該半導体領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、
前記半導体領域を覆うように形成され、前記介挿チップの表層を構成している表面絶縁層とを有し、
前記第2の配線電極は、前記介挿チップにおける前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、
前記メモリチップおよび前記介挿チップは、それぞれの前記樹脂絶縁層が、下部絶縁層の上に上部絶縁層が重なった2層構造を有し、かつ該下部絶縁層が前記表面絶縁層を形成している表層用樹脂よりも粘度の低い低粘性樹脂を用いて形成され、さらに前記上部絶縁層における前記共通配線側面からの奥行きが前記下部絶縁層における前記共通配線側面からの奥行きよりも大きい大きさに形成されているメモリデバイス。 - 複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップとが積層されているメモリデバイスであって、
前記メモリチップは、それぞれ
前記複数のメモリセルが形成されているデバイス領域と、
該デバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、
前記複数のメモリセルに接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している複数の配線電極と、
前記複数のメモリセルを覆うように形成され、前記メモリチップの表層を構成している表面絶縁層とを有し、
前記複数のメモリチップの側面によって、段差を形成することなくつながった共通配線側面が形成され、該共通配線側面内で前記配線電極が接続され、
複数の前記メモリチップのうちの前記コントローラチップに最も近い側に積層されている前記メモリチップを介挿メモリチップとしたときに、該介挿メモリチップの前記複数の配線電極だけが、前記制御回路に接続され、かつ前記コントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成され、
前記介挿メモリチップの上に前記コントローラチップが載置され、かつ複数の前記コントローラ用配線電極と、前記介挿メモリチップの前記配線電極とが接続され、
前記配線電極は、前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、
前記樹脂絶縁層は、下部絶縁層の上に上部絶縁層が重なった2層構造を有し、かつ該下部絶縁層が前記表面絶縁層を形成している表層用樹脂よりも粘度の低い低粘性樹脂を用いて形成され、さらに前記上部絶縁層における前記共通配線側面からの奥行きが前記下部絶縁層における前記共通配線側面からの奥行きよりも大きい大きさに形成されているメモリデバイス。 - 前記メモリチップの積層されている積層方向に沿って前記共通配線側面に形成されている複数の接続電極を更に有し、
前記第1の配線電極それぞれの端面である複数の第1の配線端面と、前記第2の配線電極それぞれの端面である複数の第2の配線端面とが前記共通配線側面に形成され、前記接続電極それぞれによって前記第1の配線端面と前記第2の配線端面とが接続されている請求項1記載のメモリデバイス。 - 複数の前記第1の配線電極の個数および配置間隔と、複数の第2の配線電極の個数および配置間隔とが等しく形成されている請求項1または3記載のメモリデバイス。
- 前記積層チップパッケージの裏面側に、前記接続電極それぞれに接続されている裏面配線電極が複数形成されている請求項3または4記載のメモリデバイス。
- 前記介挿チップが前記コントローラチップよりも大きい外形寸法を有し、
複数の前記第2の配線電極は、複数の前記コントローラ用配線電極の電極パッドに対応した対応電極パッドを有する請求項1、3〜5のいずれか一項記載のメモリデバイス。 - 第1の半導体基板が複数積層されている積層基板の上に第2の半導体基板が積層されている積層半導体基板であって、
前記第1の半導体基板はスクライブラインに沿って第1の幅および第1の深さを備えた第1の溝部と、該第1の溝部の入口に形成された溝部であって、該第1の幅よりも広い第2の幅を有し、かつ前記第1の深さよりも浅い第2の深さを備えた第2の溝部とを有する第1のスクライブ溝部が複数形成され、かつ該第1のスクライブ溝部に接するデバイス領域にメモリセルが複数形成され、
前記第1のスクライブ溝部の内側に形成されている第1の溝部内絶縁層と、
前記メモリセルに接続され、かつ前記デバイス領域から前記第1の溝部内絶縁層上に延出している複数の第1の配線電極とを有し、
前記第2の半導体基板は、前記第1のスクライブ溝部に応じた位置に配置されている溝部であって、前記第1の溝部と前記第2の溝部とを有する第2のスクライブ溝部が複数形成され、
前記第2のスクライブ溝部に接し、前記デバイス領域と大きさの等しい半導体領域と、
前記第2のスクライブ溝部の内側に形成されている第2の溝部内絶縁層と、
前記半導体領域から前記第2の溝部内絶縁層上に延出し、かつ前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラチップに形成されている複数のコントローラ用配線電極の配置パターンと共通する共通配置パターンで形成された複数の第2の配線電極とを有し、
前記第1の配線電極は、前記デバイス領域から前記第1のスクライブ溝部の内側に延出している第1の延出端子部と、前記デバイス領域内に配置され、かつ前記第1の延出端子部の一部に形成された前記第1の延出端子部よりも幅の広い第1の電極パッドとを有し、
前記第1の延出端子部は、前記第1のスクライブ溝部のいずれか1つの内側に先端側の一部分が配置され、かつ該第1のスクライブ溝部を横切らないように延出し、
前記第2の配線電極は、前記半導体領域から前記第2のスクライブ溝部の内側に延出している第2の延出端子部と、前記半導体領域内に配置され、かつ前記第2の延出端子部の一部に形成された前記第2の延出端子部よりも幅の広い第2の電極パッドとを有し、
前記第2の延出端子部は、前記第2のスクライブ溝部のいずれか1つの内側に先端側の一部分が配置され、かつ該第2のスクライブ溝部を横切らないように延出し、
前記第1の半導体基板は、
前記デバイス領域を覆うように形成され、前記第1の半導体基板の表層を構成している第1の表面絶縁層を更に有し、
該第1の表面絶縁層は、前記第1の溝部内絶縁層と一体となって構成され、
前記第1の延出端子部は、前記第1の表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、
前記第2の半導体基板は、
前記半導体領域を覆うように形成され、前記第2の半導体基板の表層を構成している第2の表面絶縁層を更に有し、
該第2の表面絶縁層は、前記第2の溝部内絶縁層と一体となって構成され、
前記第2の延出端子部は、前記第2の表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、
前記第1、第2の溝部内絶縁層は、前記第1の溝部の内側に形成されている下部絶縁層と、前記第2の溝部の内側に形成されている上部絶縁層とが重なった2層構造を有し、かつ前記下部絶縁層が前記上部絶縁層を形成している表層用樹脂よりも粘度の低い低粘性樹脂を用いて形成されている積層半導体基板。 - 前記第2の半導体基板は、前記半導体領域に半導体素子が形成されていない介挿基板として形成されている請求項7記載の積層半導体基板。
- 前記第2の半導体基板は、前記半導体領域に複数のメモリセルが形成されているメモリ基板として形成されている請求項7記載の積層半導体基板。
- 複数の前記第1の配線電極の個数および配置間隔と、複数の第2の配線電極の個数および配置間隔とが等しく形成されている請求項7〜9のいずれか一項記載の積層半導体基板。
- 複数の前記第2の電極パッドが複数の前記コントローラ用配線電極の電極パッドに対応して形成されている請求項7〜10のいずれか一項記載の積層半導体基板。
- 前記第1の半導体基板を4枚積層したユニット積層基板を1または2以上積層することによって、前記積層基板が構成されている請求項7〜11のいずれか一項記載の積層半導体基板。
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