JP5346044B2 - 積層半導体基板およびその製造方法並びに積層チップパッケージの製造方法 - Google Patents

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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    • H01L2224/83815—Reflow soldering
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Description

本発明は、積層された複数の半導体チップを含む積層チップパッケージを製造するための積層半導体基板およびその製造方法並びに積層チップパッケージの製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
近年、高集積化された電子部品としてシステム・イン・パッケージ（System in Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰはＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数の半導体チップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして、積層された複数の半導体チップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数の半導体チップを基板上に積層し、各半導体チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれの半導体チップに複数の貫通電極を形成し、その貫通電極によって各半導体チップ間の配線を行う方式である。
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各半導体チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。そして、積層チップパッケージの製造方法として従来、例えば特許文献１、特許文献２、特許文献３、特許文献４に開示された技術が知られている。
特許文献１には、同じ半導体チップを有するユニット半導体装置が複数積層された積層型半導体装置が開示されている。この積層型半導体装置は、スルーホールを備えた絶縁樹脂層が半導体チップの周囲に形成されている。スルーホールに配線プラグが形成されている。配線プラグは、半導体チップの表面から裏面に達し、表面に外部電極が接続されている。また、裏面に配線パターンが接続されている。配線パターンは、積層型半導体装置ごとに形成されている場合と、隣接する積層型半導体装置を跨ぐようにして形成され、隣接する積層型半導体装置で共用されている場合とがある（図１、図２等参照）。
また、特許文献２には、表面から裏面に達する貫通電極を周囲に備えた半導体装置を複数積層した構造の積層型半導体装置が開示されている（図４７等参照）。そして、特許文献３には、貫通電極が周縁部よりも内側に形成されたメモリチップを複数積層した積層メモリが開示されている（図６等参照）。さらに、特許文献４には、貫通電極が周縁部よりも内側に形成された半導体基板を複数積層した半導体装置が開示されている（図２等参照）。
特開２００３−１６３３２４号公報 特開２００３−７９０９号公報 特開２００８−１８７０６１号公報 特開２００７−２３４８８１号公報
ところで、前述したように、従来の積層チップパッケージ（積層型半導体装置）は、複数の半導体チップが積層され、各半導体チップが貫通電極によって電気的に接続されていた。特許文献１の積層型半導体装置の場合は、貫通電極としての配線プラグが形成されている。そして、配線プラグの裏面に配線パターンが接続されている。そのため、この積層型半導体装置では、配線プラグと配線パターンとの接触部分に接触抵抗が発生し得る。
配線プラグと配線パターンのような２つの物体の接触面は、表面の微小な凹凸や酸化皮膜等により、１つの導体よりも電流が流れ難くなっている。このような接触面の凹凸等に起因して起こる抵抗が接触抵抗である。
そして、積層チップパッケージでは、良品だけを出荷するため、チップ全体の電気的な特性やパッケージとしての外観、寸法等を測定する検査（以下「パッケージ検査」という）を個々の積層チップパッケージごとに行う必要がある。
ところが、特許文献１の積層型半導体装置のように、隣接する積層型半導体装置を跨いだ配線パターンが形成されていると、積層型半導体装置ごとにパッケージ検査を行うことができない。この積層型半導体装置の場合、個々の積層型半導体装置ごとにパッケージ検査を行うには、配線パターンを切断する等して積層型半導体装置ごとに絶縁しなければならない。
また、この積層型半導体装置は、先に配線パターンが形成され、その上に複数の半導体チップを積層することによって製造されている。そのため、積層型半導体装置が完成する前の半導体チップごとのパッケージ検査は可能であるが、このようなパッケージ検査では、配線パターンと配線プラグとの接続部分に発生し得る接触抵抗を反映させることができない。そのため、特許文献１の積層型半導体装置は個々のチップ全体を対象としたパッケージ検査を行い難い構造であった。
この点、配線パターンを積層型半導体装置ごとに形成する構造や、特許文献２のような構造にすることによって、パッケージ検査を積層型半導体装置ごとに行うことが可能になる。
しかし、特許文献１、２に開示されている積層型半導体装置はいずれも積層されている個々の半導体チップごとに配線プラグ（貫通電極）が形成されているため積層される半導体チップごとに配線プラグ（貫通電極）を形成しなければならない。そのため、配線プラグ（貫通電極）を形成する工程を半導体チップごとに繰り返さねばならない。
そうすると、配線プラグ（貫通電極）を形成する工程を半導体チップの積層数だけ実行しなければならないから、半導体チップの積層数が増えると、その分、製造時間が余計にかかるという課題があった。
したがって、従来技術では、たとえ積層型半導体装置ごとのパッケージ検査が可能であっても、製造時間を短縮することが困難であり、単位時間あたりの製造個数を増やすことが困難であるという課題があった。
本発明は、上記課題を解決するためになされたもので、積層半導体基板およびその製造方法並びに積層チップパッケージの製造方法において、個々のチップ全体を対象としたパッケージ検査が行いやすく、しかも、製造時間の短縮によって単位時間あたりに製造できる個数を増やせるようにすることを目的とする。
上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、その複数のデバイス領域のうちの複数のスクライブ溝部のいずれか少なくとも１つの介在溝部を挟んで隣り合う第１のデバイス領域および第２のデバイス領域それぞれの半導体装置に接続され、かつ第１のデバイス領域および第２のデバイス領域からそれぞれ介在溝部の内側まで延びている端子部と、その端子部の介在溝部の内側に配置されている端部につなぎ目なく接続され、かつその端部から介在溝部の幅方向の中央に向かって延び、さらに全体が介在溝部の内側に配置されている電極パッドとを備えた第１の配線電極および第２の配線電極とを有し、積層半導体基板は、複数の半導体基板が積層されている積層方向に重なった複数の半導体基板の介在溝部を貫通し、かつ第１の配線電極のうちの積層方向に重なった積層電極群を構成している複数の第１の配線電極が出現している貫通孔が形成され、その貫通孔を通って複数の半導体基板をすべて貫通し、かつ貫通孔に出現しているすべての第１の配線電極の電極パッドに接し、さらに貫通孔を埋め尽くす棒状に形成されている貫通電極と、複数の半導体基板すべてにおける積層方向に重なったデバイス領域から構成される複数の積層チップ領域と、複数の半導体基板のうちの、第１の配線電極および第２の配線電極が露出している最上位基板の積層方向に沿った反対側に配置されている最下位基板の半導体装置が形成されていない裏面側の表面にだけ形成され、その表面において貫通電極に接続された裏面側電極パッドとを有し、第１の配線電極および第２の配線電極の電極パッドは、積層方向に沿った孔部が形成され、かつ互いに離反し、貫通孔は、積層電極群を構成している複数の第１の配線電極それぞれの電極パッドに形成されている孔部をすべてつなぐ直線状に形成され、複数の半導体基板すべてについて、電極パッドの孔部に臨む内側面全体が貫通電極の周側面に直に接している積層半導体基板を特徴とする。
この積層半導体基板は、第１のデバイス領域および第２のデバイス領域それぞれの半導体装置に接続された互いに離反している第１の配線電極および第２の配線電極を有し、互いに絶縁されているデバイス領域から構成される複数の積層チップ領域を有している。各積層チップ領域において、複数のデバイス領域が貫通電極によって接続されている。そのため、この積層半導体基板は、各積層チップ領域を物理的に分離することなくウェハ構造のまま個々の積層チップパッケージごとのパッケージ検査を行える。また、貫通孔が介在溝部を貫通しているから貫通孔を容易に形成できる。さらに、この積層半導体基板では、貫通孔が形成しやすい。また、貫通電極が１本の棒状導体となるから、貫通電極も形成しやすい。しかも、積層半導体基板は、各半導体基板を接続する導体同士の接触に起因した接触抵抗が発生しない構造を有している。さらにまた、複数の半導体基板すべてについて、電極パッドと貫通電極との接触面積が広く確保される。また、貫通電極の周側面の全方向に電極パッドが接する形になるから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになる。
上記積層半導体基板の場合、第１の配線電極および第２の配線電極の間隔をＷ１、積層半導体基板をスクライブラインに沿って切断するときに用いるダイシングソーのブレードの幅をＷｂ、さらに、第１の配線電極および第２の配線電極それぞれにおける電極パッドの中で最も介在溝部の内側に延出している部分を延出端部とし、その延出端部の幅をＷｄとした場合において、関係式：Ｗｂ≦Ｗ１＋２Ｗｄを満たすようにすることが好ましい。
また、上記積層半導体基板では、複数の半導体基板それぞれの第１の配線電極の中で位置が共通している第１の配線電極を共通配線電極としたときに、複数の半導体基板すべてについて同じ共通配線電極によって積層電極群が構成されていることが好ましい。
このような積層半導体基板では、複数の半導体基板すべての第１の配線電極を直線状につなぐ貫通孔が形成される。貫通電極はその貫通孔を通っているから一本のまっすぐな棒状に形成される。
また、上記積層半導体基板では、第１の配線電極および第２の配線電極は、電極パッドのうちの介在溝部の内側に最も延出している最端部を対峙させて形成されていることが好ましい。
このようにすることによって、積層半導体基板は、第１の配線電極にプローブを接触させるときの位置合わせが行いやすく、それだけパッケージ検査の行いやすい構造となる。
上記積層半導体基板では、複数のスクライブ溝部が半導体基板の表面から裏面にまで達する貫通溝部として形成され、かつそのスクライブ溝部の内側に形成されている溝部内絶縁層を更に有し、貫通孔は、積層電極群を構成している複数の第１の配線電極それぞれの電極パッドに形成されている孔部すべてと、すべての半導体基板の積層方向に重なった溝部内絶縁層とを貫通する直線状に形成されていることが好ましい。
この積層半導体基板では、貫通孔が溝部内絶縁層を貫通し、半導体基板を貫通しない構造となるから、貫通孔がよりいっそう形成しやすい。また、貫通電極が１本の棒状導体となるから、貫通電極も形成しやすい。しかも、積層半導体基板は、各半導体基板を接続する導体同士の接触に起因した接触抵抗が発生しない構造を有している。
また、上記積層半導体基板では、電極パッドは、矩形状または両端部が介在溝部の内側に向かって開くように配置されたＵ字状に形成されているようにすることができる。
さらに、上記積層半導体基板では、半導体基板を４枚積層したユニット積層基板を１または２以上積層することによって、積層半導体基板が構成されているようにすることができる。
そして、本発明は、シリコン基板の表面に半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程と、複数のデバイス領域のうちの複数のスクライブ溝部のいずれか少なくとも１つの介在溝部を挟んで隣り合う第１のデバイス領域および第２のデバイス領域それぞれの半導体装置に接続され、かつ第１のデバイス領域および第２のデバイス領域からそれぞれ介在溝部の内側まで延びている端子部と、その端子部の介在溝部の内側に配置されている端部につなぎ目なく接続され、かつその端部から介在溝部の幅方向の中央に向かって延び、さらに全体が介在溝部の内側に配置されている電極パッドとを備えた第１の配線電極および第２の配線電極を形成することによって、第１の電極付き基板および第２の電極付き基板を含む複数の電極付き基板を製造する基板製造工程と、第１の電極付き基板における半導体装置が形成されていないシリコン基板の裏面側をスクライブ溝部が出現するまで研磨したのち、その裏面側に第２の電極付き基板の表面側を接着することによって、積層ウェハを製造する積層工程と、積層ウェハについて、複数の電極付き基板が積層されている積層方向に重なった複数の電極付き基板の介在溝部を貫通し、かつ第１の配線電極のうちの積層方向に重なった積層電極群を構成している複数の第１の配線電極が出現するようにして貫通孔を形成する貫通孔形成工程と、貫通孔に出現しているすべての第１の配線電極に接する貫通電極を貫通孔を通って複数の電極付き基板をすべて貫通し、かつ貫通孔を埋め尽くす棒状に形成する貫通電極形成工程と、複数の電極付き基板のうちの、第１の配線電極および第２の配線電極が露出している最上位基板の積層方向に沿った反対側に配置されている最下位基板の半導体装置が形成されていない裏面側の表面にだけ形成され、その表面において貫通電極に接続された裏面側電極パッドを形成するパッド形成工程とを有し、基板製造工程において、第１の配線電極および第２の配線電極の電極パッドを積層方向に沿った孔部が形成され、かつ互いに離反するように形成し、貫通孔形成工程において、電極パッドの孔部に臨む内側面全体が出現するようにして貫通孔を形成する積層半導体基板の製造方法を提供する。
上記製造方法の場合、基板製造工程において、第１の配線電極および第２の配線電極の間隔をＷ１、積層半導体基板をスクライブラインに沿って切断するときに用いるダイシングソーのブレードの幅をＷｂ、さらに、第１の配線電極および第２の配線電極それぞれにおける電極パッドの中で最も介在溝部の内側に延出している部分を延出端部とし、その延出端部の幅をＷｄとした場合において、関係式：Ｗｂ≦Ｗ１＋２Ｗｄを満たすようにして、第１の配線電極および第２の配線電極を形成することが好ましい。
また、上記製造方法では、基板製造工程において、電極パッドのうちの介在溝部の内側に最も延出している最端部が対峙するようにして第１の配線電極および第２の配線電極を形成することが好ましい。さらに、貫通孔形成工程において、積層電極群を構成している複数の第１の配線電極それぞれの電極パッドに形成されている孔部をすべてつなぐ直線状に貫通孔を形成することが好ましい。
さらに、上記製造方法では、絶縁性の樹脂からなる溝部内絶縁層を複数のスクライブ溝部の内側に形成する絶縁層形成工程を更に有し、貫通孔形成工程において、積層電極群を構成している複数の第１の配線電極それぞれの電極パッドに形成されている孔部すべてと、すべての半導体基板の積層方向に重なった溝部内絶縁層とを貫通する直線状に貫通孔を形成することが好ましい。
そして、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法を提供する。
上記製造方法では、積層半導体基板を切断するときに、積層半導体基板における第１の配線電極と第２の配線電極との間を切断することが好ましい。
以上詳述したように、本発明によれば、個々のチップ全体を対象としたパッケージ検査が行いやすく、しかも、製造時間の短縮によって単位時間あたりに製造できる個数を増やせるようにした積層半導体基板およびその製造方法並びに積層チップパッケージの製造方法が得られる。
本発明の第１の実施の形態に係る積層半導体ウェハの全体を示す斜視図である。 図１の積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 図２の３−３線断面図である。 図２の３−３線に沿った積層半導体ウェハの要部を示す断面図である。 本発明の実施の形態に係る積層チップパッケージの表側からみた斜視図である。 同じく裏側からみた斜視図である。 積層チップパッケージの要部を示す一部省略した斜視図である。 図５の８−８線断面図である。 図１の積層半導体ウェハのメモリセルを中心に示した断面図である。 製造途中の積層半導体ウェハを示す図２と同様の平面図である。 図１０の後続の積層半導体ウェハを示す図２と同様の平面図である。 図１０の１２−１２線断面図である。 図１１の１３−１３線断面図である。 図１３の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１４の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１５の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１６の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１７の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１８の後続の積層半導体ウェハを示す図１２と同様の断面図である。 図１の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極の要部を示す斜視図である。 図１の積層半導体ウェハに形成されている多数の配線電極のうちの半導体ウェハが積層されている方向に重なった配線電極と貫通電極の要部を示す斜視図である。 図２１の２２−２２線断面図である。 本発明の第２の実施の形態に係る積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 図２３の製造途中の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。 本発明の第３の実施の形態に係る積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 図２５の製造途中の積層半導体ウェハを構成する半導体ウェハの要部を示す斜視図である。 ブレードと配線電極との関係の一例を示す図で、（ａ）はＷ１≧Ｗｂの場合を示し、（ｂ）はＷ１＜Ｗｂの場合を示している。 ブレードと配線電極との関係の一例を示す図で、（ａ）はＷｂ＞Ｗ１＋２Ｗｄの場合を示し、（ｂ）はＷｂ＞Ｗ１＋２Ｗｄ＋２Ｗｅの場合を示している。 別の実施の形態に係る積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。 さらに別の実施の形態に係る積層半導体ウェハの２つのデバイス領域の要部を示す平面図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（積層半導体ウェハ１００の構造）
まず、図１〜図４を参照して積層半導体ウェハ１００の構造について説明する。積層半導体ウェハ１００は、半導体ウェハ１を用いて製造される。積層半導体ウェハ１００は、本発明の第１の実施の形態に係る積層半導体基板であって、半導体ウェハ１が複数積層されている。図１に示されている積層半導体ウェハ１００では、８枚の半導体ウェハ１が積層されている。本発明に係る積層半導体基板では、複数の半導体基板が積層されていればよいため、半導体ウェハ１の積層数は８枚には限定されない。
ここで、図１は積層半導体ウェハ１００の全体を示す斜視図である。図２は積層半導体ウェハ１００の２つのデバイス領域１０の要部を示す平面図である。また、図３は図２の３−３線断面図、図４は図２の３−３線に沿った積層半導体ウェハ１００の要部を示す断面図である。
半導体ウェハ１はシリコンウェハを用いて構成されている。半導体ウェハ１は図１に示すように、シリコンウェハの第１の表面１ａ（第１の表面１ａの裏面側が第２の表面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂは第１の表面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線状に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。
そして、半導体ウェハ１は第１の表面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されており、いずれも２０〜６０μｍ程度の深さおよび５０〜１２０μｍ程度の幅を有している。隣接する溝部２０，２０および溝部２１，２１で囲まれた矩形状の領域に後述するデバイス領域１０が形成されている。
溝部２０、２１は、それぞれスクライブライン３Ａ，３Ｂに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。また、溝部２０、２１は第１の表面１ａから第２の表面１ｂにまで達する貫通溝部として形成されている。その溝部２０、２１の内側に後述する溝部内絶縁層２２が隙間なく形成されている。
デバイス領域１０は、半導体ウェハ１上に多数形成されている。図１、図２では複数の溝部２１のうちの一つを溝部２１Ａとし、この溝部２１Ａを挟んで互いに隣り合う２つのデバイス領域１０、１０をデバイス領域１０Ａ，１０Ｂとしている。溝部２１Ａは本発明における介在溝部としての構成を備えている。デバイス領域１０Ａ，１０Ｂは、それぞれ本発明における第１のデバイス領域、第２のデバイス領域としての構成を備えている。
そして、図３、図４に示すように、半導体ウェハ１はシリコンウェハによって構成されるシリコン基板３０を有し、その上側部分にデバイス領域１０が形成されている。デバイス領域１０は後述する図１３等に示すように、それぞれ表面に複数の接続パッド３２が形成されており、接続パッド３２以外の部分が保護絶縁層３１によって被覆されている。
保護絶縁層３１はデバイス領域１０を覆うように形成されている。保護絶縁層３１は、二酸化シリコン（ＳｉＯ２）等からなり、各接続パッド３２の形成位置に接続用ホール３１ａが形成されている。接続用ホール３１ａは接続パッド３２を露出させて後述する配線電極１５，１６を接続パッド３２に接続するために形成されている。接続パッド３２はデバイス領域１０の半導体装置に接続されている（詳しくは図９参照）。
各デバイス領域１０は、ウェハプロセスを施すことによって第１の表面１ａに形成されたメモリ部を有し、図２に詳しく示すように、後述する配線電極１５または配線電極１６が複数形成されている。各デバイス領域１０は、溝部２０，２１の双方に接している。なお、ウェハプロセスとは、シリコンウェハ等の半導体ウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
そして、以上のような１枚の半導体ウェハ１をスクライブライン３Ａ，３Ｂに沿って切断した場合、溝部内絶縁層２２で囲まれたデバイス領域１０およびシリコン基板３０を中心とするチップ状の半導体片が得られる。半導体ウェハ１において、デバイス領域１０およびシリコン基板３０を中心とする溝部内絶縁層２２で囲まれた部分をチップ予定部ともいう。
各デバイス領域１０は半導体装置としてメモリ部の他、ＣＰＵ，センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域１０はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
次に、溝部内絶縁層２２について説明する。溝部内絶縁層２２は溝部２０、２１の内側に形成されている。図２のうち、ドットを付した部分が溝部内絶縁層２２の表面を示している。
溝部内絶縁層２２はエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂や、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を溝部２０、２１の内側に隙間なく充填することによって形成されている。本実施の形態では、溝部内絶縁層２２の材料として樹脂を用いた場合を想定している。
特に、溝部内絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部２０，２１に沿って半導体ウェハ１をダイシングソーで切断するときに、その切断を容易に行うことができる。
また、溝部内絶縁層２２が溝部２０、２１の内側に隙間なく形成されていることにより、各デバイス領域１０の周囲全体が溝部内絶縁層２２で囲まれている。溝部内絶縁層２２は絶縁材で形成されており、この溝部内絶縁層２２により、隣り合うデバイス領域１０同士が電気的に絶縁されている。
次に、配線電極１５，１６について、図２〜図４のほか、図２０〜図２２を参照して説明する。ここで、図２０は、積層半導体ウェハ１００に形成されている多数の配線電極１５のうちの、半導体ウェハ１が積層されている方向（以下「積層方向」という）に重なった８つの配線電極１５の要部を示す斜視図である。図２１は同じく、８つの配線電極１５と貫通電極１７を示す斜視図である。図２２は図２１の２２−２２線断面図である。
配線電極１５，１６は、図２に示すように、それぞれデバイス領域１０Ａ、１０Ｂの周囲に沿って複数形成されている。また、それぞれの一部がそれぞれデバイス領域１０Ａ、１０Ｂから溝部２１Ａの内側に延出して形成されている。配線電極１５の他の一部は溝部２０の内側に延出して形成されている。配線電極１５，１６は互いに接することなく所定間隔を隔て離反して形成されている。また、配線電極１５，１６は電気的に絶縁されている。配線電極１５、１６はそれぞれ第１の配線電極、第２の配線電極としての構成を備えている。なお、図２では、溝部２１Ａの内側に延出する４つの配線電極１５，１６が示されているが、溝部２１Ａの内側に延出する他の配線電極１５，１６については図示を省略している。図３は、溝部２１Ａの内側に延出している複数の配線電極１５，１６のうちの一組の配線電極１５Ａ，１６Ａを通る積層半導体ウェハ１００の断面を示している。
配線電極１５，１６はいずれもＣｕ、Ａｕ等の導電性の材料で形成されている。配線電極１５、１６は、それぞれ電極パッド１５ａ，１６ａと、ライン状端子部１５ｂ、１６ｂとを有している。そして、ライン状端子部１５ｂ，１６ｂの溝部２１Ａの内側に最も延出している部分がそれぞれ先端部１５ｃ、１６ｃであって、そのそれぞれに電極パッド１５ａ，１６ａが接続されている。
電極パッド１５ａ，１６ａは大きさがほぼ同等の矩形状である。また、溝部２１Ａの長さ方向（図２では、上下方向）に沿った幅がライン状端子部１５ｂ，１６ｂよりも広く形成されている。電極パッド１５ａ，１６ａの双方とも、表側の面は平坦である。側面も平坦である。
電極パッド１５ａ，１６ａは溝部２１Ａの幅方向中間部分（スクライブライン３Ｂ）を挟んで互いに対峙している。例えば、配線電極１５Ａ，１６Ａについていえば、デバイス領域１０Ａ、１０Ｂの角部１０Ａｄ、１０Ｂｄからの距離が等しく形成され、溝部２１Ａの長さ方向に沿った位置のずれが無いように形成されている。
電極パッド１５ａ，１６ａはそれぞれ後述する延出端部１５ｃｃ、１６ｃｃを有している。延出端部１５ｃｃ、１６ｃｃのうちの最も溝部２１Ａの内側に延出している部分がスクライブライン３Ｂを挟んで対峙している。詳しくは、延出端部１５ｃｃについていえば、図２０に示す延出端部１５ｃｃの外側の側面部分が最も溝部２１Ａの内側に延出している部分であり、この部分が延出端部１６ｃｃと対峙している。延出端部１５ｃｃの外側の側面部分は本発明における最端部としての構成を備えている。
そして、図２０に詳しく示すように電極パッド１５ａは中央に孔部２５が形成されている。孔部２５は半導体ウェハ１の厚さ方向、すなわち積層方向に沿って電極パッド１５ａの表側から裏側まで貫通している。電極パッド１５ａは延出端部１５ｃｃの他に基部１５ａａと、２つの交差部１５ｂｂとを有している。基部１５ａａと、２つの交差部１５ｂｂおよび延出端部１５ｃｃとが孔部２５の周囲を取り囲んでいる。そのため、電極パッド１５ａは矩形環状に形成されている。なお、図３に示すように、電極パッド１６ａも孔部２５と同様の孔部２６が形成され、矩形環状に形成されている。
基部１５ａａはライン状端子部１５ｂに接続されるライン状端子部１５ｂよりも幅広の部分である。２つの交差部１５ｂｂは基部１５ａａにつながり、基部１５ａａから基部１５ａａと交差する方向に伸びる部分である。延出端部１５ｃｃは２つの交差部１５ｂｂにつながり、電極パッド１５ａの中で最も延出している部分である。そして、基部１５ａａ、２つの交差部１５ｂｂおよび延出端部１５ｃｃの孔部２５に臨む内側の側面がそれぞれ内側面１５ａａｉ，２つの１５ｂｂｉおよび１５ｃｃｉである。これらの内側面はそのすべての部分が後述する貫通孔３５に出現しており、図２１、図２２に示すように後述する貫通電極１７に直に接している。
ライン状端子部１５ｂ，１６ｂはそれぞれ電極パッド１５ａ，１６ａから接続パッド３２につながるライン状部分である。
そして、積層半導体ウェハ１００は、以上のような半導体ウェハ１を絶縁性の接着剤で張り合わせて積層した構造を有している。図３に示すように、積層半導体ウェハ１００では、８枚の同じ半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈが積層されている。ただし、図３では、各半導体ウェハ１Ｅ〜１Ｇの図示を省略している。
積層半導体ウェハ１００は、積層チップ領域４０Ａ，４０Ｂを有している。積層チップ領域４０Ａ，４０Ｂは、それぞれ半導体ウェハ１Ａ〜１Ｈのうちの積層方向に沿って重なった８つのデバイス領域１０Ａ，１０Ｂを含んでいる。積層チップ領域４０Ａ，４０Ｂは、溝部内絶縁層２２および後述する接着層３３によって互いに絶縁されており、それぞれ別々の後述する積層チップパッケージ２００となる領域である。溝部２０，２１に沿って積層半導体ウェハ１００を切断したときに、積層チップ領域４０Ａ，４０Ｂが分離され、複数の積層チップパッケージ２００が得られる（詳しくは後述する）。
そして、積層半導体ウェハ１００には、図３に詳しく示すように、貫通孔３５，３６が形成されている。貫通孔３５，３６はそれぞれ各電極パッド１５ａ，１６ａについて形成されているため、積層半導体ウェハ１００には、それぞれ複数の貫通孔３５，３６が形成されている。各貫通孔３５，３６の内側に貫通電極１７，１８が１本ずつ形成されている。また、積層半導体ウェハ１００の半導体ウェハ１Ｈ側に電極パッド２７，２８が形成されている。電極パッド２７，２８はそれぞれ各貫通電極１７、１８に接続されている。
半導体ウェハ１Ａ〜１Ｈは、いずれも同じデバイス領域１０Ａ、１０Ｂ、溝部内絶縁層２２、配線電極１５，１６等を有している。積層半導体ウェハ１００を積層方向に見ると各貫通孔３５，３６に沿って８つの電極パッド１５ａ，１６ａが並んでいる。貫通孔３５と電極パッド１５ａとの関係を図示すると、例えば図２０に示すようになっている。
そして、各貫通孔３５，３６に沿った８つの電極パッド１５ａ，１６ａそれぞれの配線電極１５，１６は半導体ウェハ１Ａ〜１Ｈそれぞれの中での位置が共通している。例えば、半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈそれぞれの配線電極１５Ａはいずれもデバイス領域１０Ａに形成され、しかも角部１０Ａｄとの位置関係が同じ位置に形成されている。これらの電極パッド１５ａが貫通孔３５に沿って一直線状に並んでいる。
ここで、半導体ウェハ１Ａ〜１Ｈそれぞれの配線電極１５，１６の中で位置が共通している配線電極１５，１６を共通配線電極とする。積層半導体ウェハ１００では、共通配線電極が積層方向に沿って直線状に並んでいる。例えば半導体ウェハ１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｈそれぞれの合計８つの配線電極１５Ａが共通配線電極である。配線電極１５Ａという同じ配線電極１５によって図２０に示す積層電極群５５が構成されている。積層電極群５５は、積層方向に重なった複数の配線電極１５や配線電極１６によって構成される。
貫通孔３５は積層電極群５５を構成している８つの配線電極１５について、それぞれの電極パッド１５ａに形成されている孔部２５を積層方向に沿ってすべてつなぐ一直線状に形成されている。また、貫通孔３５は、図３に示すように各半導体ウェハ１Ａ〜１Ｈの溝部２１Ａ、溝部内絶縁層２２および接着層３３を貫通している。これは、電極パッド１５ａが溝部２１Ａの内側に延出し、その内側に溝部内絶縁層２２が形成され、さらに半導体ウェハ１Ａ〜１Ｈの間に接着層３３が形成されていることに起因している。
貫通孔３６は、積層電極群を構成している８つの配線電極１６について、それぞれの電極パッド１６ａに形成されている孔部２６を積層方向に沿ってすべてつなぐ一直線状に形成されている。貫通孔３６も貫通孔３５と同様、溝部２１Ａ、溝部内絶縁層２２および接着層３３を貫通している。
貫通孔３５，３６には、それぞれ積層電極群５５を構成する８つの電極パッド１５ａ、１６ａの孔部２５，２６に臨む内側面の全体が出現している。すなわち、貫通孔３５についていえば、図２０に示すように貫通孔３５には、各電極パッド１５ａの内側面１５ａａｉ，２つの内側面１５ｂｂｉおよび内側面１５ｃｃｉすべての部分の全体が出現している。そして、このような貫通孔３５，３６の内側にそれぞれ貫通電極１７，１８が形成されている。そのため、図２１，図２２に示すように積層電極群５５を構成する８つの電極パッド１５ａすべてについて、孔部２５に臨む内側面の全体がそれぞれ貫通電極１７の周側面に直に接している。なお、図２１，２２では、貫通孔３６、電極パッド１６ａおよび貫通電極１８は図示していないが、貫通孔３５、電極パッド１５ａおよび貫通電極１７と同様である。
貫通電極１７，１８はそれぞれ貫通孔３５，３６の内側を通って半導体ウェハ１Ａ〜１Ｈをすべて貫通している。また、貫通電極１７，１８はまっすぐな１本の棒状に形成されている。貫通電極１７，１８はつなぎ目のない１本の導体である。図２における網目を付した矩形状の部分が貫通電極１７，１８の表面を示している。貫通電極１７，１８はともにＣｕ，Ａｕ等の金属部材によって形成されている。貫通電極１７，１８はそれぞれ貫通孔３５，３６に出現している８つの電極パッド１５ａ、１６ａに直に接している。前述したように、貫通孔３５，３６には、それぞれ８つの電極パッド１５ａ、１６ａの内側面の全体が出現しているので、貫通電極１７，１８はそれぞれ８つの電極パッド１５ａ、１６ａの内側面の全体に接している。
一方、デバイス領域１０のメモリ部には半導体装置としてのメモリセル４１が多数形成されている。メモリセル４１は図９に示すような構造を有している。図９は積層半導体ウェハ１００のメモリセル４１を中心に示した断面図である。
メモリセル４１は、接続パッド３２を介して配線電極１５、１６が接続されている。メモリセル４１は半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図９では、接着層３３を介して２つのメモリセル４１が積層されている。接着層３３は、半導体ウェハ１を接着するときに用いた接着材で構成されている。
各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７Ｂと、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６Ａと、ゲート電極７５とを有している。
ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６Ａが接続されている。絶縁層７７Ｂは、接続パッド３２をそれぞれソース電極７４、ドレイン電極７６Ａに接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６Ａはそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。
（積層半導体ウェハ１００の作用効果）
以上のように、積層半導体ウェハ１００では、溝部２１Ａを挟んで互いに隣り合う２つのデバイス領域１０Ａ，１０Ｂにそれぞれ配線電極１５，１６が形成されている。配線電極１５，１６は、デバイス領域１０Ａ、１０Ｂから溝部２１Ａの内側に延出し、しかも、互いに接することなく所定間隔を隔てて離反して配置されている。また、デバイス領域１０Ａ、１０Ｂは周囲全体が溝部内絶縁層２２によって囲まれ互いに絶縁されている。そして、積層方向に沿って重なった８つのデバイス領域１０Ａ，１０Ｂによって積層チップ領域４０Ａ，４０Ｂが形成されている。積層チップ領域４０Ａ，４０Ｂにおいて、それぞれに含まれる８つのデバイス領域１０が配線電極１５，１６および貫通電極１７，１８によって接続されている。
積層半導体ウェハ１００は、以上のような構成を有するため、積層チップ領域４０Ａ，４０Ｂを切断して物理的に分離することなく、半導体ウェア１が複数積層されたウェハ構造のまま、個々の積層チップパッケージごとのパッケージ検査を行うことができる。
つまり、電極パッド１５にプローブを接触させれば積層チップ領域４０Ａだけを対象としたパッケージ検査を行える。また、電極パッド１６にプローブを接触させれば積層チップ領域４０Ｂだけを対象としたパッケージ検査を行える。積層チップ領域４０Ａ，４０Ｂは、それぞれ別々の積層チップパッケージ２００となる領域であり、積層半導体ウェハ１００でも、そのそれぞれについてパッケージ検査が行える。そのため、積層半導体ウェハ１００では、個々の積層チップパッケージ全体を対象としたパッケージ検査がウェハ構造のまま行える。
したがって、積層半導体ウェハ１００は個々の積層チップパッケージ全体を対象としたパッケージ検査を行いやすい構造を有している。積層半導体ウェハ１００は積層チップパッケージが完成する前のウェハテストの段階でも、パッケージ検査を行える。したがって、積層半導体ウェハ１００を用いることによって、積層チップパッケージの製造に要する検査工程全体の効率化を図ることが可能となり、製造時間を短縮できる。よって、積層半導体ウェハ１００は、製造時間の短縮によって単位時間あたりに製造できる積層チップパッケージの個数を増やせる構造を有している。
また、積層チップ領域４０Ａ，４０Ｂには、配線電極１５，１６や貫通電極１７，１８といった積層チップパッケージ２００を構成するための一通りの配線が含まれている。そのため、積層半導体ウェハ１００では、各配線の接続部分に発生し得る接触抵抗を反映させたパッケージ検査を行うことができる。
さらに、積層半導体ウェハ１００は貫通孔３５，３６が形成されている。貫通孔３５は積層電極群５５を形成している配線電極１５の孔部２５をすべてつなぐ直線状に形成されているからとても形成しやすい。貫通孔３６も形成しやすい。貫通孔３５，３６が直線状に形成されているから、貫通電極１７，１８が１本の棒状導体となり、したがってこれらも形成しやすい。また、貫通電極１７，１８はそれぞれ貫通孔３５，３６の中を貫くつなぎ目のない１本の棒状導体となるから、半導体ウェハ同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。
そして、貫通孔３５は積層電極群５５を構成しているすべての配線電極１５（詳しくは電極パッド１５ａの内側面）が出現している。そのため、その内側全体をＣｕ，Ａｕ等の金属で満たすことによって、積層電極群５５を構成するすべての配線電極１５に接続される形で貫通電極１７が得られる。貫通孔３６、貫通電極１８も同様である。したがって、積層半導体ウェハ１００を製造するさい、積層電極群５５を構成する８個の配線電極１５，１６すべてに対し、貫通電極１７，１８を簡単に接続することができる。
また、８枚の半導体ウェハ１Ａ〜１Ｈが積層されていながら貫通孔３５，３６の中を貫く１本の導体を形成すれば貫通電極１７，１８が完成するので、貫通電極を形成する工程を個々の半導体ウェハごとに繰り返す必要がない。そのため、積層半導体ウェハ１００では、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１００は、いっそうの製造時間の短縮により、単位時間あたりに製造できる積層チップパッケージの個数をより増やせる構造を有している。
さらに、貫通電極１７，１８はつなぎ目のない１本の棒状導体であるから、半導体ウェハ１００ごとの貫通電極によって各デバイス領域１０をつないでいる場合に比べて接触抵抗が少なくなっている。
一方、貫通孔３５，３６はそれぞれ電極パッド１５ａ，１６ａの孔部２５，２６と、溝部内絶縁層２２および接着層３３とを貫通している。孔部２５，２６の中には接着層３３の一部が入り込んでいる。そのため、貫通孔３５，３６は樹脂層だけを貫く孔を形成することによって完成させることができる（詳しくは後述する）。貫通孔３５，３６を形成するためにシリコン基板３０を貫く孔を形成する必要がない。樹脂層はシリコン基板に比べて柔軟である。樹脂層だけを貫く孔を形成すれば貫通孔３５，３６が完成するから貫通孔３５，３６の形成はレーザ加工等によって簡単に行える。貫通孔３５，３６の形成は手間がかからず、その形成に要する時間も短縮できる。したがって、積層半導体ウェハ１００は、よりいっそう製造時間を短縮でき、単位時間あたりに製造できる個数をよりいっそう増やすことが可能な構造を有している。
また、電極パッド１５ａの孔部２５に臨む内側面が内側面１５ａａｉ、２つの内側面１５ｂｂｉおよび内側面１５ｃｃｉの４つであり、これらすべての全体に貫通電極１７の周側面が直に接している。そのため、電極パッド１５ａと貫通電極１７との接触面積が広く確保されている。また、貫通電極１７の周側面の全方向に電極パッド１５ａが接する形になっているから、周側面の一部の方向に接する場合よりも電流の流れがスムーズになっている。
さらに、貫通孔３５が電極パッド１５ａの孔部２５に沿って形成されているから、孔部２５を積層方向に沿って延長したときの延長線上の孔部を貫通孔３５とすることができる。このような貫通孔３５は形成しやすいため、貫通孔３５の形成に要する時間をより短縮することができる。
そして、積層半導体ウェハ１００は、配線電極１５，１６の電極パッド１５ａ，１６ａ同士が互いに対峙している。そのため、配線電極１５，１６を形成するための配線パターンを比較的簡便に形成することができる。また、電極パッド１５，１６にプローブを接触させるときの位置合わせも行いやすく、積層半導体ウェハ１００は、それだけパッケージ検査の行いやすい構造となっている。
貫通孔３５（貫通孔３６も同様）は、積層電極群５５を構成する８つの配線電極１５を貫いている。積層電極群５５は、共通配線電極によって構成されている。そのため、貫通孔３５は、半導体ウェハ１Ａ〜１Ｈの８つの電極パッド１５ａを最短距離で結べる構造を有している。したがって、貫通孔３５を形成するのに手間がかからず、形成に要する時間を短縮することもできる。また、貫通電極１７はまっすぐな１本の棒状であるから、必要最小限の長さで８つの電極パッド１５ａを接続している。よって、貫通電極１７の形成に要するＣｕ，Ａｕ等の金属を節約することもできる。
一方、前述した積層電極群５５は、半導体ウェハ１Ａ〜１Ｈ８枚すべてが配線電極１５Ａという同じ共通配線電極によって構成されている。本発明に係る積層電極群は、複数種類の共通配線電極によって構成されていてもよい。例えば、半導体ウェハ１Ａ〜１Ｄの４枚と、半導体ウェハ１Ｅ〜１Ｈの４枚とで共通配線電極が異なっていてもよい。例えば、前者は配線電極１５Ａ、後者は配線電極１５Ａのとなりの配線電極１５とし、これら８つの配線電極１５によって積層電極群が構成されていてもよい。こうすると、半導体ウェハ１Ｄと半導体ウェハ１Ｅとの間で別の電極が必要になるが、それでも、半導体ウェハ１Ａ〜１Ｈ８枚すべてを接続することは可能である。
そして、以上の積層半導体ウェハ１００では、８枚の半導体ウェハ１Ａ〜１Ｈが積層されている。この積層半導体ウェハ１００をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、２つのユニット積層基板を積層した積層半導体ウェハでは、１６枚の半導体ウェハが積層される。３つのユニット積層基板では２４枚の半導体ウェハが積層される。よって、積層半導体ウェハにおける半導体ウェハの積層数は８の倍数となる。
また、４枚の半導体ウェハ１Ａ〜１Ｄが積層されている積層半導体ウェハをユニット積層基板とし、これを複数積層することによって、積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハの積層数は４の倍数となる。
積層半導体ウェハ１００を以上のようなユニット構造にすると、積層チップパッケージで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単に積層チップパッケージにおけるメモリの容量を変更することもできる。例えば、１ユニットが６４ＧＢになるようにしておけば、ユニットの積層数を変えるだけで簡単に１２８ＧＢ、２５６ＧＢのメモリを実現することができる。なお、８の倍数はすべて４の倍数であるため、４枚の半導体ウェハ１Ａ〜１Ｄを積層することによって、ユニット積層基板とすることが好ましい。
（積層半導体ウェハ１００の製造方法）
続いて以上のような構成を有する積層半導体ウェハ１００の製造方法について、前述した図１〜図４、図２０〜図２２に加えて、図１０〜図１９を参照して説明する。ここで、図１０は製造途中の積層半導体ウェハを示す図２と同様の平面図である。図１１は図１０の後続の積層半導体ウェハを示す図２と同様の平面図である。図１２は図１０の１２−１２線断面図である。図１３は図１１の１３−１３線断面図である。また、図１４は図１３の後続の積層半導体ウェハを示す図１２と同様の断面図である。さらに、図１５〜図１９はそれぞれ順次後続の積層半導体ウェハを示す図１２と同様の断面図である。
積層半導体ウェハ１００を製造するときは、まず、デバイス領域形成工程を実行する。デバイス領域形成工程では、ウェハプロセスを施すことによって、デバイス領域１０にメモリ部と複数の接続パッド３２が形成されているウェハ（処理前ウェハ）を準備する。そして、処理前ウェハについて、図１２に示すように、第１の表面１ａ上に保護絶縁層３１を形成する。
次に、スクライブライン３Ａ，３Ｂに沿って溝部２０，２１をそれぞれ複数本ずつ形成する。図１０では、溝部２０，２１が１本ずつ示されているが、溝部２０，２１は複数本ずつ形成する。なお、溝部２０，２１はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。溝部２０，２１をそれぞれ複数本ずつ形成することによって、処理前ウェハに複数のデバイス領域１０が形成される。
続いて、絶縁層形成工程を行う。この絶縁層形成工程では、処理前ウェハの第１の表面１ａ全体に例えばエポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を塗布する。すると、塗布した樹脂が処理前ウェハの表面全体に行き渡り、しかも溝部２０，２１の中に入り込む。続いて、処理前ウェハの表面を研磨して平坦化すると、図１１、図１３に示したように、溝部２０，２１の内側に溝部内絶縁層２２が形成される。塗布した樹脂のうちの溝部２０，２１の内側に入り込んだ部分が溝部内絶縁層２２となる。
次いで、図１３に示すように、保護絶縁層３１にコンタクトホール３１ａを形成して接続パッド３２を露出させる。
その後、基板製造工程を実行する。基板製造工程では、各デバイス領域１０に複数個の配線電極１５または配線電極１６を形成することによって、電極付き基板１１を製造する。この場合、各配線電極１５と配線電極１６は、溝部２１（介在溝部２１Ａ）を挟んで隣り合うデバイス領域１０Ａ，１０Ｂからそれぞれ溝部２１の内側に延出し、かつ互いに接することなく離反するようにして形成する。また、配線電極１５、配線電極１６はそれぞれ孔部２５，２６が形成された電極パッド１５ａ，１６ａを有する形状に形成する。また、電極パッド１５ａ，１６ａは溝部２１Ａの幅方向中間部分を挟んで互いに対峙させる。孔部２５，２６は電極パッド１５ａ，１６ａを貫通しているため、図１１に示すように、孔部２５，２６の内側に溝部内絶縁層２２の表面が露出している（孔部２５，２６の内側にドットが示されている）。なお、配線電極１５、１６は、例えば以下のような手順で形成することができる。
まず、溝部内絶縁層２２、保護絶縁層３１の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５、１６の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５、１６を形成することができる。
続いて、積層工程を実行する。積層工程では、前述した手順によって製造した電極付き基板１１を複数枚積層することによって後述する積層ウェハ９０を製造する。
まず、図１４に示すように、電極付き基板１１の第１の表面１ａに絶縁性の接着材を塗布して電極付き基板１１を台座３４に固定する。図１４では、このとき塗布した接着材からなる接着層３３が示されている。電極付き基板１１は後述する積層ウェハ９０の最も上位に配置される最上位基板として用いられる。台座３４は電極付き基板１１をサポートするための部材であって、図１４ではガラス板を用いている。接着材を塗布したことによって、第１の表面１ａ側に接着層３３が形成されるが、これは孔部２５，２６の内側にも形成される。
続いて、電極付き基板１１の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図１４に示すように電極付き基板１１の厚さを薄くする。すると、孔部２５，２６の真下に溝部内絶縁層２２だけが配置される格好になる。つまり、第２の表面１ｂを溝部２０，２１が出現するまで研摩したことによって、溝部２０，２１の下にあったシリコン基板３０がなくなり、溝部２１が貫通溝部となっている。そのため、孔部２５，２６の内側の積層方向に沿った延長線上に樹脂だけが配置されることになる。なお、以下の説明では、台座３４が固定されている電極付き基板１１を電極付き基板１１Ａとしている。
次に、図１５に示すように別の電極付き基板１１Ｂを電極付き基板１１Ａの第２の表面１ｂ側に接着材を用いて接着する。このとき、電極付き基板１１Ａと電極付き基板１１Ｂについて、双方の溝部２０，２１の位置、配線電極１５、１６の位置が揃うように位置合わせ行う。それから電極付き基板１１Ｂの第２の表面１ｂを溝部２０，２１が出現するまで研摩する。
さらに、図１６に示すように別の電極付き基板１１Ｃ，電極付き基板１１Ｄを用意する。そして、電極付き基板１１Ｃ，１１Ｄのそれぞれについて、積層体の第２の表面１ｂ側に接着してから研磨する工程（接着・研磨工程）を実行する。
図１７に示すように、引き続き別の３枚の電極付き基板１１（図１７〜図１９では、図示を省略している）について接着・研磨工程を繰り返し実行する。そして、最後に電極付き基板１１Ｈについて接着・研磨工程を実行する。すると、接着・研磨工程が合計８枚の電極付き基板１１について実行されることとなる。
その後、電極付き基板１１Ａについて、台座３４および接着層３３を除去すると図１７に示すような積層ウェハ９０が製造される。積層ウェハ９０は電極付き基板１１Ａが最も上位に配置されて、その下位に７枚の電極付き基板１１が重なり、全部で８枚の電極付き基板１１が積層されている。この積層ウェハ９０は、台座３４および接着層３３が除去されているため、電極付き基板１１Ａの配線電極１５，１６が凸状に出現している。
次いで、貫通孔形成工程を実行する。貫通孔形成工程では、前述した手順によって製造した積層ウェハ９０について、図１８に示すように貫通孔３５，３６を形成する。貫通孔３５，３６は、電極付き基板１１の積層されている方向（積層方向）に重なった複数（８枚）の電極付き基板１１すべての溝部２０，２１と、孔部２５，２６、溝部内絶縁層２２および接着層３３を貫通し、さらに、積層方向に重なった８つすべての配線電極１５、１６における電極パッド１５ａ、１６ａの内側面全体が出現するようにして形成する。
貫通孔３５，３６は例えばレーザ加工によって形成することができる。レーザ加工では、レーザ光をごく微小面積に集光した上で、各配線電極１５，１６の孔部２５，２６に照射する。すると、照射するレーザ光のエネルギーにより、孔部２５，２６に沿ってその延長線上の溝部内絶縁層２２および接着層３３が溶融等し、レーザ光が照射された領域から溝部内絶縁層２２等を積層方向に沿って貫く貫通孔３５，３６が形成される。貫通孔３５，３６を形成するためには、各孔部２５，２６にだけレーザ光を照射する必要があるが、レーザ加工は加工領域が非常に微細になるため貫通孔３５，３６を形成するのに好適である。この場合、レーザ加工では、ＣＯ２レーザ（炭酸ガスレーザ）やＴＨＧ（Third Harmonic Generation）レーザ）を用いることができる。特にＴＨＧレーザは、ポリイミド等の樹脂の加工に適しており、貫通孔３５，３６を微細に形成するのに適している。
また、レーザ加工のほか、例えば、酸素プラズマを用いたＲＩＥ（反応性イオンエッチング; Reactive Ion Etching）や、ＩＢＥ（イオンビームエッチング）を適用することによって貫通孔３５，３６を形成してもよい。
続いて、貫通電極形成工程を実行する。貫通電極形成工程では、前述した手順によって形成した各貫通孔３５，３６の内側に図１９に示すように貫通電極１７，１８を形成する。貫通電極１７，１８は、それぞれ貫通孔３５，３６に出現しているすべての配線電極１５，１６における電極パッド１５ａ、１６ａの内側面全体に接し、しかも貫通孔３５，３６を通って８枚の電極付き基板１１をすべて貫通する１本の棒状に形成する。
貫通電極１７，１８は例えば次のようにして形成することができる。図１９に示すように、積層ウェハ９０における電極付き基板１１Ｈについて、樹脂製の保持板３７を用いてシード層３８を第２の表面１ｂに形成する。シード層３８はＣｕ等の金属からなり、めっき層の形成に用いられる。
次に、シード層３８に通電し、電気めっきを行う。すると、シード層３８の表面からめっき膜が成長し、貫通孔３５，３６の内側がめっき膜で埋め尽くされる。こうして、貫通孔３５，３６の内側に貫通電極１７，１８が形成される。貫通孔３５，３６をめっき膜が埋め尽くすことによって貫通電極１７，１８が形成されるので、貫通孔３５，３６に出現しているすべての配線電極１５，１６に貫通電極１７，１８が接するようになる。貫通電極１７，１８を形成することにより、積層方向に重なったデバイス領域１０が接続される。
その後、積層ウェハ９０における電極付き基板１１Ｈの第２の表面１ｂに電極パッド２７，２８を形成すると、積層半導体ウェハ１００が製造される。
（積層チップパッケージの構造）
以上のような構成を有する積層半導体ウェハ１００を用いることによって、積層チップパッケージ２００を製造することができる。積層チップパッケージ２００の構造について図５〜図８を参照して説明すると、次のとおりである。ここで、図５は積層チップパッケージ２００の表側からみた斜視図、図６は同じく裏側からみた斜視図である。図７は積層チップパッケージ２００の要部を示す一部省略した斜視図、図８は図５の８−８線断面図である。
積層チップパッケージ２００は前述した積層半導体ウェハ１００における積層チップ領域４０Ａ、４０Ｂから製造されている。積層チップパッケージ２００は８枚の半導体チップ２０１（２０１Ａ，２０１Ｂ，２０１Ｃ，２０１Ｄ，２０１Ｅ，２０１Ｆ，２０１Ｇ，２０１Ｈ）が積層された構造を有している。積層チップパッケージ２００は、最も上位に表層チップとしての半導体チップ２０１Ａが積層されている。その下位に７枚の半導体チップ２０１Ｂ〜２０１Ｈが積層されている。各半導体チップ２０１Ａ〜２０１Ｈは接着層３３によって互いに接着されている。
また、積層チップパッケージ２００は積層チップ領域４０Ａ、４０Ｂから製造されているので、表側に複数の配線電極１５が形成されている。裏側には複数の電極パッド２７が形成されている。積層チップパッケージ２００は周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層としての溝部内絶縁層２２を有している。積層チップパッケージ２００の周方向全体が溝部内絶縁層２２で覆われている。
そして、積層チップパッケージ２００は複数の貫通孔３５が形成され、各貫通孔３５に貫通電極１７が形成されている。各貫通孔３５は、半導体チップ２０１Ａ〜２０１Ｈの積層電極群５５を構成する８つの配線電極１５と、溝部内絶縁層２２及び接着層３３を貫通している。貫通電極１７は貫通孔３５を通る１本の棒状導体であり、積層電極群５５を構成する８つの配線電極１５の電極パッド１５ａに直に接している。
そして、積層チップパッケージ２００は、半導体ウェハ１のメモリ部を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ２００は、半導体チップが８枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は８枚には限定されない。
以上の構成を有する積層チップパッケージ２００は、積層半導体ウェハ１００を用いて製造することができるから、短い時間により多く製造することができる。したがって、積層チップパッケージ２００は、その製造コストを低減することができる。
また、積層チップパッケージ２００は、積層半導体ウェハ１００と同様に貫通電極１７を有しているから、半導体チップ２０１同士を接続するための導体同士の接触に起因した接触抵抗が発生しない構造を有している。さらに、貫通電極１７によって各半導体チップ２０１がすべて接続されている。貫通電極１７はつなぎ目のない１本の棒状導体であるから半導体チップ２０１ごとの配線によって各半導体ウェハ１００をつないでいる場合に比べて接触抵抗が少なくなっている。また、電極パッド１５ａの孔部２５に臨む内側面全体に貫通電極１７の周側面が接しているから、電極パッド１５ａと貫通電極１７との接触面積が広く確保され、電流の流れがスムーズになっている。
（積層チップパッケージの製造方法）
続いて、以上のような構成を備えた積層チップパッケージ２００は、前述した積層半導体ウェハ１００を用いて製造することができる。この場合、積層半導体ウェハ１００をダイシングソーを用いてスクライブライン３Ａ，３Ｂに沿って切断すると、積層チップ領域４０Ａ，４０Ｂ等の各積層チップ領域がブロック状に分割される。分割されたブロック状の各部分が積層チップパッケージ２００となる。
ここで、積層半導体ウェハ１００を切断するときは、図４に示したように、ブレードによるカットラインＣＬが隣接する配線電極１５、配線電極１６の間を通り、ブレードが配線電極１５、配線電極１６に接触しないようにする。こうすることにより、積層チップパッケージ２００を周方向全体が溝部内絶縁層２２によって覆われた構造にすることができる。
そして、隣接する配線電極１５、配線電極１６の間をブレードが通るようにするためには次のようにする。ここで、ブレードの幅をＷｂ、配線電極１５、配線電極１６の間隔をＷ１とした場合において、図２７（ａ）に示すようにＷ１≧Ｗｂとする。これは、ブレードの幅Ｗｂよりも広い間隔があくようにして配線電極１５、配線電極１６を形成することを意味している。配線電極１５、配線電極１６の電極パッド１５ａ，１６ａの大きさや配置を工夫してＷ１≧Ｗｂとなるようにする。
これに対し、Ｗ１＜Ｗｂにすると、図２７（ｂ）に示すように、積層半導体ウェハ１００を切断したときに、電極パッド１５ａ，１６ａの延出端部１５ｃｃ、１６ｃｃが一部切断されてしまう。すると、積層チップパッケージ２００の周囲に延出端部１５ｃｃ、１６ｃｃの断面が露出する形になる。この場合でも、ブレードが孔部２５，２６を通らないようにすることは可能であるから、貫通電極１７，１８と各配線電極１５，１６との接触状態を維持することは可能である（図２７（ａ）、（ｂ）、図２８（ａ）、（ｂ）では貫通電極１７，１８は図示を省略している）。
さらに、延出端部１５ｃｃ、１６ｃｃそれぞれの溝部２１を跨ぐ方向の幅をともにＷｄにした場合において、Ｗｂ＞Ｗ１＋２Ｗｄにしたとする。すると、図２８（ａ）に示すように、積層半導体ウェハ１００を切断したときにブレードが孔部２５，２６の内側を通るため、貫通電極１７，１８が切断されてしまう。そうすると、貫通電極１７，１８と、各配線電極１５，１６とが接触する部分の面積が減少してしまい、電流の流れが悪くなる恐れがある。
また、孔部２５，２６の溝部２１を跨ぐ方向の幅をともにＷｅにした場合において、Ｗｂ＞Ｗ１＋２Ｗｄ＋２Ｗｅにしたとする。すると、図２８（ｂ）に示すように、積層半導体ウェハ１００を切断したときにブレードが孔部２５，２６の全体と配線電極１５，１６の大部分とを通る形になる。すると、積層半導体ウェハ１００を溝部２０，２１に沿って切断したときに、貫通電極１７，１８が除去されてしまう。
したがって、積層半導体ウェハ１００において、配線電極１５、配線電極１６の電極パッド１５ａ，１６ａの大きさ、形状、配置等を工夫して下記関係式が満たされるようにすることが好ましい。こうすると、積層半導体ウェハ１００を切断したときに、孔部２５，２６の間をブレードが通り、孔部２５，２６にかからないようすることが可能となる。
関係式：Ｗｂ≦Ｗ１＋２Ｗｄ
そして、上記関係式を満たすようにすることで、少なくとも図２７（ｂ）に示したように、貫通電極１７，１８が切断される事態を回避することができる。こうすると、完成した積層チップパッケージ２００においても、積層半導体ウェハ１００と同様の状態で貫通電極１７，１８と、各配線電極１５，１６との接触状態を維持することができる。
第２の実施の形態
続いて、図２３、図２４を参照して、本発明の第２の実施の形態に係る積層半導体ウェハ１１０について説明する。ここで、図２３は積層半導体ウェハ１１０の２つのデバイス領域１０の要部を示す平面図である。図２４は製造途中の半導体ウェハ２の要部を示す斜視図である。
積層半導体ウェハ１１０は、積層半導体ウェハ１００と比較して半導体ウェハ２を用いて製造される点で相違している。積層半導体ウェハ１１０は、半導体ウェハ２が複数積層されている。
半導体ウェハ２は半導体ウェハ１と比較して、配線電極１５，１６の代わりに配線電極７５，７６を有する点で相違している。配線電極７５，７６は配線電極１５，１６と比較して、電極パッド１５ａ，１６ａの代わりに電極パッド７５ａ，７６ａを有する点で相違している。
電極パッド７５ａ，７６ａは、電極パッド１５ａ，１６ａと比較して、それぞれ延出端部１５ｃｃ、１６ｃｃを有していない点で相違している。すなわち、電極パッド７５ａについて詳しく述べれば電極パッド７５ａは図２４に詳しく示すように、基部１５ａａと、２つの交差部１５ｂｂとを有し、これらによって孔部７７の周囲を取り囲む変形Ｕ字形状に形成されている。また、２つの交差部１５ｂｂが溝部２１の内側に向かって開くように配置されている。そして、基部１５ａａと、２つの交差部１５ｂｂとの内側に孔部７７が形成されている。
積層半導体ウェハ１１０は、積層半導体ウェハ１００の貫通孔３５，３６と同様の貫通孔８５，８６が複数形成され、各貫通孔８５，８６の内側にそれぞれ貫通電極１７，１８が１本ずつ形成されている。なお、図２４は製造途中の半導体ウェハ２を示しているので、貫通電極１７および貫通孔８５が示されていない。
以上のような積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様に、互いに離反している配線電極７５，７６を有し、隣接するデバイス領域１０Ａ、１０Ｂが溝部内絶縁層２２によって電気的に絶縁されている。そのため、積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ１１０を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
また、積層半導体ウェハ１１０は、積層半導体ウェハ１００と同様の貫通電極１７、１８を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１１０でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ１１０は、貫通孔３５，３６と同様の貫通孔８５，８６を有しているから、貫通孔８５，８６の形成に要する時間も短縮できる。そのため、積層半導体ウェハ１１０は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
一方、配線電極７５，７６は延出端部１５ｃｃ、１６ｃｃを有していないため配線電極１５，１６に比べると、貫通電極１７，１８との接触面積が縮小される。しかし、配線電極７５，７６の３つの内側面が貫通電極１７，１８に接触しているので、電極パッド７５ａ、７６ａと貫通電極１７，１８との接触が実用上十分なレベルで確保されている。
さらに、配線電極７５，７６の電極パッド７５ａ，７６ａ同士が互いに対峙しているから、積層半導体ウェハ１１０は、パッケージ検査の行いやすい構造となっている。
第３の実施の形態
続いて、図２５、図２６を参照して、本発明の第３の実施の形態に係る積層半導体ウェハ１２０について説明する。ここで、図２５は積層半導体ウェハ１２０の２つのデバイス領域１０の要部を示す平面図である。図２６は製造途中の半導体ウェハ３の要部を示す斜視図である。
積層半導体ウェハ１２０は、積層半導体ウェハ１００と比較して半導体ウェハ３を用いて製造される点で相違している。積層半導体ウェハ１２０は、半導体ウェハ３が複数積層されている。
半導体ウェハ３は半導体ウェハ１と比較して、配線電極１５，１６がそれぞれ電極パッド１５ａ，１６ａを有してなく、ライン状端子部１５ｂ，１６ｂだけを有している点で相違している。
積層半導体ウェハ１２０は、積層半導体ウェハ１００の貫通孔３５，３６と同様の貫通孔７７Ａ，７８Ａが複数形成され、各貫通孔７７Ａ，７８Ａの内側に貫通電極１７，１８が１本ずつ形成されている。また、図２６は、製造途中の半導体ウェハ３を示しているので、貫通電極１７が示されていない。貫通孔７７Ａは後に形成されるので、図２６では点線で示されている。
各貫通孔７７Ａは、積層半導体ウェハ１００の貫通孔３５と比較して、ライン状端子部１５ｂの先端部１５ｃが出現するように形成されている点で相違している。この積層半導体ウェハ１２０の場合、ライン状端子部１５ｂの先端部１５ｃが溝部２１の内側に最も延出しているから、先端部１５ｃが最端部である。積層半導体ウェハ１２０では、先端部１５ｃがライン状端子部１６ｂの図示しない先端部と互いに対峙している。
以上のような積層半導体ウェハ１２０も、積層半導体ウェハ１００と同様に、互いに離反している配線電極１５，１６を有し、隣接するデバイス領域１０Ａ、１０Ｂが溝部内絶縁層２２によって電気的に絶縁されている。そのため、積層半導体ウェハ１２０も、積層半導体ウェハ１００と同様に、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行え、個々の積層チップパッケージ全体を対象としたパッケージ検査の行いやすい構造を有している。したがって、積層半導体ウェハ１２０を用いても、積層チップパッケージの製造時間を短縮でき、積層チップパッケージの単位時間あたりに製造できる個数を増やすことができる。
また、積層半導体ウェハ１２０は、積層半導体ウェハ１００と同様の貫通電極１７、１８を有しているから、貫通電極の形成に要する時間を短縮できる。したがって、積層半導体ウェハ１２０でも、いっそうの製造時間の短縮によって単位時間あたりに製造できる個数を増やすことが可能である。さらに、積層半導体ウェハ１２０は、貫通孔３５，３６と同様の貫通孔７７Ａ，７８Ａを有しているから、貫通孔７７Ａ，７８Ａの形成に要する時間も短縮できる。そのため、積層半導体ウェハ１２０は、よりいっそう製造時間の短縮によって単位時間あたりに製造できる個数をよりいっそう増やせるようになっている。
一方、積層半導体ウェハ１２０は、電極パッド１５ａ、１６ａを有していないため、積層半導体ウェハ１００に比べると、配線電極１５，１６と貫通電極１７，１８との接触面積が縮小される。しかし、配線電極１５および貫通電極１７については、先端部１５ｃが貫通電極１７に接触しているので、配線電極１５と貫通電極１７との接触が確保されている。配線電極１６および貫通電極１８とについても同様である。
その他の実施の形態
図２９を参照して、積層半導体ウェハ１２１について説明する。ここで、図２９は、積層半導体ウェハ１２１を構成する半導体ウェハ４の２つのデバイス領域１０の要部を示す平面図である。
前述した各積層半導体ウェハでは、溝部を挟んで互いに同じ形状の配線電極（例えば、配線電極１５，１６）が形成されていたが、異なる形状の配線電極を形成することもできる。例えば、図２９に示すように、配線電極１６の代わりに配線電極７６を形成した半導体ウェハ４を用いて積層半導体ウェハ１２１とすることもできる。
一方、前述した各積層半導体ウェハでは、溝部を挟んで互いに同じ形状の配線電極（例えば、配線電極１５，１６）が互いに対峙するように形成されていた。図３０に示す半導体ウェハ５を積層した積層半導体ウェハ１２２としてもよい。半導体ウェハ５は、配線電極１５，１６を有するが、配線電極１５，１６の位置がずらされ、互いに対峙しないようにして形成されている。しかしながら、積層半導体ウェハ１２２でも、配線電極１５，１６が互いに離反し、デバイス領域１０Ａ、１０Ｂが絶縁されているため、個々の積層チップパッケージごとのパッケージ検査をウェハ構造のままで行える。
以上の各実施の形態では、半導体ウェハ１等に溝部２０，２１が形成されていたが、溝部２０が形成されてなく、溝部２１だけが形成されていてもよい。この積層半導体ウェハの場合、半導体ウェハ１において複数の溝部２１が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。また、溝部２１がスクライブライブ３Ｂの一つ置きに沿って形成されていてもよい。
以上の各実施の形態では、積層方向に重なった８つの共通配線電極によって積層電極群５５が構成されている。ウェハテストは積層する前の各半導体ウェハ１を対象として、電気的な特性をチップ予定部単位に測定することによって行われる。そのようなウェハテストを行い各チップ予定部を対象として良否判定を行った結果、半導体ウェハ１の中に不良なチップ予定部が含まれている場合がある。しかしながら、積層チップパッケージ２００は良品のチップ予定部だけを用いる必要がある。
そのため、半導体ウェハ１の中に不良のチップ予定部が含まれているときは、そのチップ予定部については配線電極を形成しないようにすることが好ましい。この場合、ウェハテストの際、不良のチップ予定部の位置情報を保存しておき、基板製造工程において、その位置情報に応じたデバイス領域については配線電極を形成しないようにする。こうすることによって、不良のチップ予定部が積層チップパッケージの中に物理的には含まれるものの、電気的な接続の対象から不良のチップ予定部を除外することができる。
また、不良のチップ予定部を含む積層チップパッケージを不良品として除外するようにしてもよい。この場合、不良のチップ予定部の位置情報とともに、不良のチップ予定部を含む半導体ウェハの識別情報を保存しておき、位置情報と識別情報とにしたがい、不良のチップ予定部を含む積層チップパッケージをパッケージ検査の段階で除外してもよい。
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
本発明を適用することにより、個々のチップ全体を対象としたパッケージ検査が行いやすく、しかも、製造時間の短縮によって単位時間あたりに製造できる個数を増やせるようにすることができる。本発明は積層半導体基板およびその製造方法並びに積層チップパッケージの製造方法に利用することができる。
１，２，３，４，５…半導体ウェハ、３Ａ，３Ｂ…スクライブライン、１０，１０Ａ，１０Ｂ…デバイス領域、１１…電極付き基板、１５，１６，７５，７６…配線電極、１５ａ，１６ａ，７５ａ，７６ａ…電極パッド，１５ｂ，１６ｂ…ライン状端子部、１７，１８…貫通電極、２０，２１，２１Ａ…溝部、２２…溝部内絶縁層、２５，２６…孔部、３５，３６，７７Ａ，７８Ａ，８５，８６…貫通孔、４０Ａ，４０Ｂ…積層チップ領域、５５…積層電極群、９０…積層ウェハ、１００，１１０，１２０，１２１…積層半導体ウェハ、２００…積層チップパッケージ。

Claims (14)

  1. スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
    前記複数の半導体基板は、それぞれ
    前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、
    該複数のデバイス領域のうちの前記複数のスクライブ溝部のいずれか少なくとも１つの介在溝部を挟んで隣り合う第１のデバイス領域および第２のデバイス領域それぞれの前記半導体装置に接続され、かつ前記第１のデバイス領域および第２のデバイス領域からそれぞれ前記介在溝部の内側まで延びている端子部と、該端子部の前記介在溝部の内側に配置されている端部につなぎ目なく接続され、かつ該端部から前記介在溝部の幅方向の中央に向かって延び、さらに全体が前記介在溝部の内側に配置されている電極パッドとを備えた第１の配線電極および第２の配線電極とを有し、
    前記積層半導体基板は、
    前記複数の半導体基板が積層されている積層方向に重なった前記複数の半導体基板の前記介在溝部を貫通し、かつ前記第１の配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記第１の配線電極が出現している貫通孔が形成され、
    該貫通孔を通って前記複数の半導体基板をすべて貫通し、かつ前記貫通孔に出現しているすべての前記第１の配線電極の前記電極パッドに接し、さらに前記貫通孔を埋め尽くす棒状に形成されている貫通電極と、
    前記複数の半導体基板すべてにおける前記積層方向に重なった前記デバイス領域から構成される複数の積層チップ領域と、
    前記複数の半導体基板のうちの、前記第１の配線電極および第２の配線電極が露出している最上位基板の前記積層方向に沿った反対側に配置されている最下位基板の前記半導体装置が形成されていない裏面側の表面にだけ形成され、該表面において前記貫通電極に接続された裏面側電極パッドとを有し、
    前記第１の配線電極および第２の配線電極の前記電極パッドは、前記積層方向に沿った孔部が形成され、かつ互いに離反し、
    前記貫通孔は、前記積層電極群を構成している複数の前記第１の配線電極それぞれの前記電極パッドに形成されている前記孔部をすべてつなぐ直線状に形成され、
    前記複数の半導体基板すべてについて、前記電極パッドの前記孔部に臨む内側面全体が前記貫通電極の周側面に直に接している積層半導体基板。
  2. 前記第１の配線電極および第２の配線電極の間隔をＷ１、前記積層半導体基板を前記スクライブラインに沿って切断するときに用いるダイシングソーのブレードの幅をＷｂ、さらに、前記第１の配線電極および第２の配線電極それぞれにおける前記電極パッドの中で最も前記介在溝部の内側に延出している部分を延出端部とし、該延出端部の幅をＷｄとした場合において、関係式：Ｗｂ≦Ｗ１＋２Ｗｄを満たす請求項１記載の積層半導体基板。
  3. 前記複数の半導体基板それぞれの前記第１の配線電極の中で位置が共通している前記第１の配線電極を共通配線電極としたときに、前記複数の半導体基板すべてについて同じ前記共通配線電極によって前記積層電極群が構成されている請求項１または２記載の積層半導体基板。
  4. 前記第１の配線電極および第２の配線電極は、前記電極パッドのうちの前記介在溝部の内側に最も延出している最端部を対峙させて形成されている請求項１〜３のいずれか一項記載の積層半導体基板。
  5. 前記複数のスクライブ溝部が前記半導体基板の表面から裏面にまで達する貫通溝部として形成され、かつ該スクライブ溝部の内側に形成されている溝部内絶縁層を更に有し、
    前記貫通孔は、前記積層電極群を構成している複数の前記第１の配線電極それぞれの前記電極パッドに形成されている前記孔部すべてと、すべての前記半導体基板の前記積層方向に重なった前記溝部内絶縁層とを貫通する直線状に形成されている請求項１〜４のいずれか一項記載の積層半導体基板。
  6. 前記電極パッドは、矩形状または両端部が前記介在溝部の内側に向かって開くように配置されたＵ字状に形成されている請求項１〜５のいずれか一項記載の積層半導体基板。
  7. 前記半導体基板を４枚積層したユニット積層基板を１または２以上積層することによって、前記積層半導体基板が構成されている請求項１〜６のいずれか一項記載の積層半導体基板。
  8. シリコン基板の表面に半導体装置が形成されている処理前基板について、スクライブラインに沿った複数のスクライブ溝部を形成することによって、前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成されている複数のデバイス領域を形成するデバイス領域形成工程と、
    前記複数のデバイス領域のうちの前記複数のスクライブ溝部のいずれか少なくとも１つの介在溝部を挟んで隣り合う第１のデバイス領域および第２のデバイス領域それぞれの前記半導体装置に接続され、かつ前記第１のデバイス領域および第２のデバイス領域からそれぞれ前記介在溝部の内側まで延びている端子部と、該端子部の前記介在溝部の内側に配置されている端部につなぎ目なく接続され、かつ該端部から前記介在溝部の幅方向の中央に向かって延び、さらに全体が前記介在溝部の内側に配置されている電極パッドとを備えた第１の配線電極および第２の配線電極を形成することによって、第１の電極付き基板および第２の電極付き基板を含む複数の電極付き基板を製造する基板製造工程と、
    前記第１の電極付き基板における前記半導体装置が形成されていない前記シリコン基板の裏面側を前記スクライブ溝部が出現するまで研磨したのち、該裏面側に前記第２の電極付き基板の前記表面側を接着することによって、積層ウェハを製造する積層工程と、
    前記積層ウェハについて、複数の前記電極付き基板が積層されている積層方向に重なった複数の前記電極付き基板の前記介在溝部を貫通し、かつ前記第１の配線電極のうちの前記積層方向に重なった積層電極群を構成している複数の前記第１の配線電極が出現するようにして貫通孔を形成する貫通孔形成工程と、
    前記貫通孔に出現しているすべての前記第１の配線電極に接する貫通電極を前記貫通孔を通って複数の前記電極付き基板をすべて貫通し、かつ前記貫通孔を埋め尽くす棒状に形成する貫通電極形成工程と、
    複数の前記電極付き基板のうちの、前記第１の配線電極および第２の配線電極が露出している最上位基板の前記積層方向に沿った反対側に配置されている最下位基板の前記半導体装置が形成されていない裏面側の表面にだけ形成され、該表面において前記貫通電極に接続された裏面側電極パッドを形成するパッド形成工程とを有し、
    前記基板製造工程において、前記第１の配線電極および第２の配線電極の前記電極パッドを前記積層方向に沿った孔部が形成され、かつ互いに離反するように形成し、
    前記貫通孔形成工程において、前記電極パッドの前記孔部に臨む内側面全体が出現するようにして前記貫通孔を形成する積層半導体基板の製造方法。
  9. 前記基板製造工程において、前記第１の配線電極および第２の配線電極の間隔をＷ１、前記積層半導体基板を前記スクライブラインに沿って切断するときに用いるダイシングソーのブレードの幅をＷｂ、さらに、前記第１の配線電極および第２の配線電極それぞれにおける前記電極パッドの中で最も前記介在溝部の内側に延出している部分を延出端部とし、該延出端部の幅をＷｄとした場合において、関係式：Ｗｂ≦Ｗ１＋２Ｗｄを満たすようにして、前記第１の配線電極および第２の配線電極を形成する請求項８記載の積層半導体基板の製造方法。
  10. 前記基板製造工程において、前記電極パッドのうちの前記介在溝部の内側に最も延出している最端部が対峙するようにして前記第１の配線電極および第２の配線電極を形成する請求項８または９記載の積層半導体基板の製造方法。
  11. 前記貫通孔形成工程において、前記積層電極群を構成している複数の前記第１の配線電極それぞれの前記電極パッドに形成されている前記孔部をすべてつなぐ直線状に前記貫通孔を形成する請求項８〜１０のいずれか一項記載の積層半導体基板の製造方法。
  12. 絶縁性の樹脂からなる溝部内絶縁層を前記複数のスクライブ溝部の内側に形成する絶縁層形成工程を更に有し、
    前記貫通孔形成工程において、前記積層電極群を構成している複数の前記第１の配線電極それぞれの前記電極パッドに形成されている前記孔部すべてと、すべての前記半導体基板の前記積層方向に重なった前記溝部内絶縁層とを貫通する直線状に前記貫通孔を形成する請求項８〜１０のいずれか一項記載の積層半導体基板の製造方法。
  13. 請求項８記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層を出現させて積層チップパッケージを製造する積層チップパッケージの製造方法。
  14. 前記積層半導体基板を切断するときに、前記積層半導体基板における前記第１の配線電極と前記第２の配線電極との間を切断する請求項１３記載の積層チップパッケージの製造方法。
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