JP5852359B2 - メモリデバイスおよびその製造方法 - Google Patents

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Description

本発明は、積層チップパッケージを用いたメモリデバイスおよびその製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
近年、高集積化された電子部品としてシステム・イン・パッケージ（System in Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰは、ＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数の半導体チップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして積層された複数の半導体チップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数の半導体チップを基板上に積層し、各半導体チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれの半導体チップに複数の貫通電極を形成し、その貫通電極によって各半導体チップ間の配線を行う方式である。
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各半導体チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
積層チップパッケージの製造方法として、従来、例えば特許文献１や、特許文献２が知られている。特許文献１には、次のような製造方法が記載されている。この製造方法では、まず、ウェハより切り出された複数の半導体チップを埋め込み用樹脂中に埋め込む。その後、各半導体チップに接続される複数のリードを形成してNeo-Waferと呼ばれる構造物を作成する。次に、Neo-Waferを切断して、半導体チップとその周囲を囲む樹脂と、複数のリードとを含むNeo-chipと呼ばれる複数の構造体を作成する。このとき、半導体チップに接続された複数のリードの端面はNeo-chipの側面に露出している。そして、複数種類のNeo-chipを積層して積層体を作成する。この積層体では、各層の半導体チップに接続された複数のリードの端面は積層体の同じ側面に露出している。
また、非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造してその積層体の２つの側面に配線を形成することが記載されている。
一方、特許文献２には、フレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書 米国特許第７，５５７，４３９ Ｂ１号明細書 米国特許第７，７４５，２５９ Ｂ２号明細書
Keith D. Gann, "Neo-StackingTechnology", HDI Magazine, 1999 年12月
ところで、従来、積層チップパッケージを用いた電子部品として、半導体記憶素子を備えたフラッシュメモリ、ＤＲＡＭ、ＳＲＡＭといったメモリデバイスが知られている。例えば、特許文献３には、従来のメモリデバイスの一例となるメモリデバイス４００が開示されている。図４１は従来のメモリデバイス４００を示す斜視図である。メモリデバイス４００は積層チップパッケージ４０１と、コントローラチップ４０２とを有している。積層チップパッケージ４０１がコントローラチップ４０２の上面に接合されることによって、積層チップパッケージ４０１とコントローラチップ４０２とが一体となっている。
また、図示しない電極パッドが積層チップパッケージ４０１の最上面に形成されていて、その電極パッドがコントローラチップ４０２の図示しない電極パッドに接続されている。図４１では、積層チップパッケージ４０１を上下逆さまに反転させた状態が示されている。
積層チップパッケージ４０１は複数の半導体チップ３９９が積層されている。半導体チップ３９９は多数のメモリセルを有している。その多数のメモリセルに対するデータの読み書きを制御するコントロールＩＣがコントローラチップ４０２に形成されている。
一方、この種のメモリデバイスでは、図４２に示したように、半導体チップ３９９の積層数を増やした積層チップパッケージ４０３を用いることによって、メモリデバイス単体での記憶容量を増やすことができる。積層チップパッケージ４０３は例えば特許文献４に開示されている。
ところで、メモリデバイス４００の場合、積層チップパッケージ４０１とコントローラチップ４０２について、それぞれの平面形状を比較すると、コントローラチップ４０２の方が積層チップパッケージ４０１よりも大きい。そして、外部に接続するための電極パッド４０４がコントローラチップ４０２の表側の面（積層チップパッケージ４０１が載置される側の表面）４０２ａの、積層チップパッケージ４０１よりも外側に配置されていた。つまり、メモリデバイス４００では、コントローラチップ４０２の平面形状を積層チップパッケージ４０１よりも大きくすることによって、積層チップパッケージ４０１が載置されない余白を表面４０２ａに設け、その余白に電極パッド４０４の配置スペースが確保されていた。
すると、従来のメモリデバイスの場合、コントローラチップと、積層チップパッケージとの大きさの関係によっては、電極パッドの配置スペースを確保できないおそれがある。つまり、メモリデバイス４００の場合、表面４０２ａの余白に電極パッド４０４の配置スペースが確保されていたため、コントローラチップ４０２の平面形状が積層チップパッケージ４０１と同じか、小さい場合、電極パッド４０４の配置スペースを確保することはできない。したがって、コントローラチップ４０２または積層チップパッケージ４０１のどちらかの大きさが変わっただけで、電極パッド４０４の配置スペースを確保できなくなり、電極パッド４０４を形成できなくなるおそれがあった。
電極パッド４０４は、メモリデバイス４００を外部に接続する上で必須である。そのため、電極パッド４０４の配置スペースを確保できなくなると、メモリデバイス４００を外部に接続できなくなるおそれがある。
したがって、従来のメモリデバイスには、外部との接続を確保するという点での汎用性に乏しいという課題があった。
本発明は、上記課題を解決するためになされたもので、コントローラチップや積層チップパッケージの大きさに関わらず、外部との接続を確実に確保し得るだけの汎用性の高い構造を備えたメモリデバイスおよびその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラプレートとが積層されているメモリデバイスであって、メモリチップは、それぞれ複数のメモリセルが形成されているデバイス領域と、そのデバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、複数のメモリセルに接続され、かつデバイス領域から樹脂絶縁層上に延出している複数のメモリ用配線電極とを有し、メモリチップと外形寸法が等しく、かつ半導体素子を有しない介挿チップが積層チップパッケージとコントローラプレートとの間に積層され、コントローラプレートは、介挿チップに対向する対向面に形成されている複数の対向配線電極と、対向面の裏側に配置されている外表面に形成されている複数の外側配線電極と、対向面と外表面とに交差している側面に形成され、かつ対向配線電極と、外側配線電極とを一つずつ接続している複数のプレート用接続電極とを有し、介挿チップが複数の対向配線電極の配置パターンと共通する共通配置パターンで形成された複数の介挿配線電極を有し、介挿チップの上にコントローラプレートが載置され、かつ対向配線電極と介挿配線電極とが一つずつ接続されているメモリデバイスを特徴とする。
このメモリデバイスでは、コントローラプレートにおいて、対向配線電極、外側配線電極およびプレート用接続電極が接続されている。また、介挿チップが共通配置パターンで形成された複数の介挿配線電極を有しているから、介挿チップの上にコントローラプレートが載置され、対向配線電極と介挿配線電極とが一つずつ接続されている。外側配線電極によって、外部への接続が確保されている。
また、本発明は、複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラプレートとが積層されているメモリデバイスであって、メモリチップは、それぞれ複数のメモリセルが形成されているデバイス領域と、そのデバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、複数のメモリセルに接続され、かつデバイス領域から樹脂絶縁層上に延出している複数のメモリ用配線電極とを有し、コントローラプレートは、積層チップパッケージに対向する対向面に形成されている複数の対向配線電極と、対向面の裏側に配置されている外表面に形成されている複数の外側配線電極と、対向面と外表面とに交差している側面に形成され、かつ対向配線電極と、外側配線電極とを一つずつ接続している複数のプレート用接続電極とを有し、複数のメモリチップのうち、少なくともコントローラプレートに最も近い位置に積層されている介挿メモリチップについて、複数のメモリ用配線電極が複数の対向配線電極の配置パターンと共通する共通配置パターンで形成され、介挿メモリチップの上にコントローラプレートが載置され、かつ対向配線電極と介挿メモリチップのメモリ用配線電極とが一つずつ接続されているメモリデバイスを提供する。
このメモリデバイスの場合、コントローラプレートにおいて、対向配線電極、外側配線電極およびプレート用接続電極が接続されている。また、介挿メモリチップが共通配置パターンで形成された複数のメモリ用配線電極を有しているから、介挿メモリチップの上にコントローラプレートが載置され、対向配線電極とメモリ用配線電極とが一つずつ接続されている。外側配線電極によって、外部への接続が確保されている。
また、上記メモリデバイスでは、複数の対向配線電極の個数および配置間隔と、複数の介挿配線電極の個数および配置間隔とが等しく形成されていることが好ましい。
上記メモリデバイスでは、複数の対向配線電極の個数および配置間隔と、介挿メモリチップにおける複数のメモリ用配線電極の個数および配置間隔とが等しく形成されているようにすることができる。
さらに、介挿チップについて、コントローラプレートの外周よりも内側に配置される介挿電極パッドを複数の介挿配線電極すべてがそれぞれ有し、コントローラプレートが介挿チップよりも小さい外形寸法を有し、かつ複数の対向配線電極が介挿電極パッドのそれぞれに対応した位置に配置されている対向電極パッドをそれぞれ有することが好ましい。
また、上記メモリデバイスの場合、コントローラプレートについて、複数の外側配線電極が介挿電極パッドのそれぞれに対応した位置に配置されている外側電極パッドをそれぞれ有することが好ましい。
さらに、上記メモリデバイスの場合、コントローラプレートは、制御回路を有する１枚のチップ状部材の互いに沿った２つの表面それぞれに複数の対向配線電極と、複数の外側配線電極とが形成されて、その２つの表面がそれぞれ対向面、外表面に設定されることによって形成されていることが好ましい。
また、上記メモリデバイスの場合、コントローラプレートは、制御回路を有する２枚のチップ状部材のそれぞれについて、互いに沿った２つの表面の一方だけに対向配線電極および外側配線電極のそれぞれに相当する複数の配線電極がそれぞれ形成されて電極形成面とされ、かつその複数の配線電極が形成されていない非電極面同士が接合され、さらに２枚のチップ状部材それぞれにおける電極形成面が対向面または外表面に設定されることによって形成されているようにすることもできる。
さらに、上記メモリデバイスの場合、コントローラプレートは、制御回路を有する第１のチップ状部材と、半導体素子を有しない第２のチップ状部材とについて、互いに沿った２つの表面の一方だけに対向配線電極および外側配線電極のそれぞれに相当する複数の配線電極がそれぞれ形成されて電極形成面とされ、かつその複数の配線電極が形成されていない非電極面同士が接合され、さらに第１のチップ状部材および第２のチップ状部材それぞれの電極形成面が対向面または外表面に設定されることによって形成されているようにすることもできる。
また、上記メモリデバイスの場合、複数のメモリチップの側面と介挿チップの側面とによって、段差を形成することなくつながった共通配線側面が形成され、その共通配線側面内でメモリ用配線電極と介挿配線電極とが接続されているようにすることもできる。
上記メモリデバイスの場合、介挿チップは、デバイス領域と大きさの等しい半導体領域と、その半導体領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層とを有し、複数の介挿配線電極は、半導体領域から樹脂絶縁層上に延出していることが好ましい。
さらに、樹脂絶縁層は下部絶縁層の上に上部絶縁層が重なった２層構造を有し、その下部絶縁層が上部絶縁層を形成している上部樹脂よりも粘度の低い低粘性樹脂を用いて形成されていることが好ましい。
そして、本発明は、複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラプレートとが積層されているメモリデバイスの製造方法であって、次の（１）〜（３）の各工程を有する製造方法を提供する。
（１）制御回路を有するチップ状部材について、互いに沿った２つの表面それぞれに複数の配線電極を形成するプレート用配線電極形成工程と、チップ状部材の２つの表面と交差している側面に複数の配線電極を一つずつ接続する複数の接続電極を形成するプレート用接続電極形成工程とを実行することによって、コントローラプレートを製造するコントローラプレート製造工程
（２）コントローラプレートに形成されている複数の配線電極の配置パターンと共通する共通配置パターンで形成された複数の配線電極を、最も外側に配置される最外チップが有するように、積層チップパッケージを製造する積層チップパッケージ製造工程
（３）積層チップパッケージにコントローラプレートを載置して、そのコントローラプレートの複数の配線電極と、最外チップの複数の配線電極とを接続する配線電極接続工程
また、上記製造方法の場合、コントローラプレート製造工程は、制御回路を有する１枚のチップ状部材の互いに沿った２つの表面を対象としてプレート用配線電極形成工程を実行することが好ましい。
また、上記製造方法の場合、コントローラプレート製造工程は、制御回路を有する２枚のチップ状部材を接合した後、一体となったチップ状部材における互いに沿った２つの表面を対象としてプレート用配線電極形成工程を実行することが好ましい。
さらに、上記製造方法の場合、コントローラプレート製造工程は、制御回路を有する第１のチップ状部材と半導体素子を有しない第２のチップ状部材とを接合した後、一体となった第１のチップ状部材および第２のチップ状部材における互いに沿った２つの表面を対象としてプレート用配線電極形成工程を実行することもできる。
また、本発明は、複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラプレートとが積層されているメモリデバイスの製造方法であって、次の（４）〜（６）の各工程を有する製造方法を提供する。
（４）制御回路を有する第１のチップ状部材について、互いに沿った２つの表面の一方だけに複数の配線電極を形成し、かつ半導体素子を有しない第２のチップ状部材について、互いに沿った２つの表面の一方だけに複数の配線電極を形成するプレート用配線電極形成工程と、第１のチップ状部材と第２のチップ状部材とを複数の配線電極が形成されていない非電極面同士を接合する接合工程と、接合された第１のチップ状部材と第２のチップ状部材の側面に複数の配線電極を一つずつ接続する複数の接続電極を形成するプレート用接続電極形成工程とを実行することによって、コントローラプレートを製造するコントローラプレート製造工程
（５）コントローラプレートに形成されている複数の配線電極の配置パターンと共通する共通配置パターンで形成された複数の配線電極を、最も外側に配置される最外チップが有するように、積層チップパッケージを製造する積層チップパッケージ製造工程
（６）積層チップパッケージにコントローラプレートを載置して、そのコントローラプレートの複数の配線電極と、最外チップの複数の配線電極とを接続する配線電極接続工程
また、上記製造方法の場合、積層チップパッケージ製造工程は、複数の半導体基板が積層されている積層半導体基板を製造する積層半導体基板製造工程を有し、その積層半導体基板製造工程は、複数のメモリセルと、その複数のメモリセルに接続されている複数の第１の配線電極とを有する複数の第１の基板と、コントローラプレートに形成されている複数の配線電極の配置パターンと共通する共通配置パターンで形成された複数の第２の配線電極とを有する第２の基板とを積層する積層工程を有することが好ましい。
さらに、上記製造方法の場合、積層工程において、複数の第１の基板および第２の基板を積層する前に、第２の基板における裏面側を研磨して第２の基板の厚さを薄くする研磨工程を実行し、その研磨工程を実行した後における第２の基板の裏面側に、複数の第１の基板を積層することが好ましい。
以上詳述したように、本発明によれば、コントローラチップや積層チップパッケージの大きさに関わらず、外部との接続を確実に確保し得るだけの汎用性の高い構造を備えたメモリデバイスおよびその製造方法が得られる。
本発明の第１の実施の形態に係るメモリデバイスの全体を示す斜視図である。 図１のメモリデバイスを構成する積層チップパッケージとインターポーザを示す斜視図である。 図１の３−３線断面図および樹脂基板の断面図である。 樹脂基板およびメモリデバイスを示す平面図である。 図１のメモリデバイスを構成するメモリチップを示す斜視図である。 図１のメモリデバイスを構成するインターポーザを示す斜視図である。 図１のメモリデバイスを構成するコントローラプレートを表側からみた斜視図である。 同じく、コントローラプレートを裏側からみた斜視図である。 同じく、コントローラプレートの側面図である。 積層半導体ウェハを構成する２種類の半導体ウェハの全体を示す斜視図である。 図１０の一方の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 図１０の他方の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 図１１の１３−１３線断面図である。 ２枚の半導体ウェハに形成されているメモリセルを中心に示した断面図である。 図１１の半導体ウェハの要部を示す一部省略した斜視図である。 図１５の１６−１６線断面図である。 製造途中の一方の半導体ウェハを示す平面図である。 図１７の後続の半導体ウェハを示す平面図である。 図１８の後続の半導体ウェハを示す平面図である。 図１９の後続の半導体ウェハを示す平面図である。 図２０の後続の半導体ウェハを示す平面図である。 溝部を中心に示した半導体ウェハの断面図で（Ａ）は第１の溝部形成工程を実行した状態を示し、（Ｂ）は第２の溝部形成工程を実行した状態を示している。 図２２の後続の半導体ウェハの断面図で（Ａ）は下部絶縁層を形成した状態を示し、（Ｂ）は上部絶縁層および表面絶縁層を形成した状態を示している。 図１７の２４−２４線断面図である。 図１８の２５−２５線断面図である。 図１９の２６−２６線断面図である。 図２０の２７−２７線断面図である。 図２１の２８−２８線断面図である。 積層半導体ウェハを製造する途中の他方の半導体ウェハおよび台座を示す図１３と同様の断面図である。 図２９の後続の工程を示す図１３と同様の断面図である。 図３０の後続の工程を示す図１３と同様の断面図である。 図３１の後続の工程を示す図１３と同様の断面図である。 本発明の第２の実施の形態に係るメモリデバイスおよび電極基板の図３と同様の断面図である。 図３３のメモリデバイスを構成するコントローラプレートを表側からみた斜視図である。 同じくコントローラプレートの分解斜視図である。 同じくコントローラプレートの側面図である。 図３３のメモリデバイスを製造するための半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。 図３３のメモリデバイスを製造するための積層半導体ウェハの断面図である。 図３３のメモリデバイスを構成するメモリチップを示す斜視図である。 図３３のメモリデバイスを構成する図３５とは別のコントローラプレートの分解斜視図である。 従来のメモリデバイスの一例を示す斜視図である。 従来の積層チップパッケージの一例を示す斜視図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（メモリデバイス１４０の構造）
まず、図１〜図９を参照して本発明の第１の実施の形態に係るメモリデバイス１４０の構造について説明する。図１は本発明の第１の実施の形態に係るメモリデバイス１４０の全体を示す斜視図である。図２はメモリデバイス１４０を構成する積層チップパッケージ９０とインターポーザ５１を示す斜視図である。図３は図１の３−３線断面図および樹脂基板１３０の断面図である。図４は樹脂基板１３０およびメモリデバイス１４０を示す平面図である。また、図５はメモリデバイス１４０を構成するメモリチップ５０を示す斜視図、図６はインターポーザ５１を示す斜視図である。また、図７はコントローラプレート１１０を表側からみた斜視図、図８はコントローラプレート１１０を裏側からみた斜視図、図９はコントローラプレート１１０の側面図である。
メモリデバイス１４０は積層チップパッケージ９０、インターポーザ５１およびコントローラプレート１１０を有している。積層チップパッケージ９０と、コントローラプレート１１０との間にインターポーザ５１が積層されることによってメモリデバイス１４０が構成されている。また、８つのメモリチップ５０が積層されることによって積層チップパッケージ９０が構成されている。図２に示すように、積層チップパッケージ９０において、８つのメモリチップ５０のコントローラプレート１１０に最も近いコントローラ側（図２では、最上面）にインターポーザ５１が積層されている。メモリデバイス１４０では、コントローラプレート１１０を除いて全部で９つの半導体チップが積層されている。
図３、図４に示すように、メモリデバイス１４０は樹脂基板１３０上に載置することができる。この樹脂基板１３０には、その表面に電極パッド１３１が形成されている。そして、メモリデバイス１４０は、絶縁性の接着剤を用いて樹脂基板１３０の表面に固定でき、その外側配線電極１１２と電極パッド１３１とをボンディングワイヤ１３３によって接続することができる。樹脂基板１３０は複数のリード端子１３２を有し、これらのリード端子１３２を介して外部と電気的に接続される。後述するように、メモリデバイス１４０はＳＳＤ（Solid State Drive）に組み込まれるが、その場合、メモリデバイス１４０は、積層チップパッケージ９０、コントローラプレート１１０および樹脂基板１３０が一体となった１チップ状の部品として、ＳＳＤに組み込むことができる。
メモリチップ５０は図５に示すように、全体が厚さの薄い矩形板状に形成され、その４つの側面が絶縁性の樹脂からなる樹脂絶縁層２４によって覆われている。この樹脂絶縁層２４は下部絶縁層２３の上に上部絶縁層２２ａが重なった２層構造を有している。また、メモリチップ５０の４つの側面において、上部絶縁層２２ａは下部絶縁層２３よりも大きい奥行きを有している。
そして、メモリチップ５０は、樹脂絶縁層２４の内側に形成されたデバイス領域１０を有している。デバイス領域１０は後述するメモリセル４１が多数形成されている。
また、メモリチップ５０は図５に示すように、片側の平坦面が表面絶縁層２２の表面２２ｃとなり、その表面２２ｃよりも上側に浮かび上がる立体的な配線電極１５が複数形成されている。配線電極１５は本発明の実施の形態に係るメモリ用配線電極に対応している。また、配線電極１５の端面１５ｃが配線用側面５０Ａ、５０Ａに突出端面となって出現している。端面１５ｃは後述する接続電極６０に接続されている。
配線電極１５はメモリチップ５０の２本の長手辺５０ａに沿って６個ずつ等間隔で配置されている。合計１２個の配線電極１５が形成されている。各配線電極１５は後述する延出端子部１５ａと電極パッド１５ｂを有している。そして、デバイス領域１０をできるだけ広くするため、延出端子部１５ａの長さ（長手辺５０ａからの奥行き）を短くし、電極パッド１５ｂが長手辺５０ａに近づけられている。延出端子部１５ａはデバイス領域１０から樹脂絶縁層２４上に延出している。
続いて、インターポーザ５１について説明する。インターポーザ５１は本発明の実施の形態に係る介挿チップに対応している。インターポーザ５１は、図６に示すように、メモリチップ５０と等しい外形寸法を備えた矩形板状に形成されている。インターポーザ５１は、メモリチップ５０と比べて、４つの側面が樹脂絶縁層２４によって覆われている点と、片側の平坦面が表面絶縁層２２の表面２２ｃとなっている点とでは一致している。しかし、インターポーザ５１は、デバイス領域１０の代わりに半導体領域１１が形成されている点、複数の配線電極１５の代わりに複数の配線電極３５が形成されている点で相違している。
半導体領域１１はデバイス領域１０と等しい大きさを有している。しかし、半導体領域１１はメモリセル４１や集積回路といった半導体素子が形成されていない。そのため、インターポーザ５１は半導体素子を有していない。
配線電極３５は、本発明の実施の形態に係る介挿配線電極に対応している。配線電極３５は、メモリチップ５０と同様に、長手辺５１ａに沿って６個ずつ等間隔で配置されている。また、配線電極３５は、後述する延出端子部３５ａと電極パッド３５ｂとを有している。しかしながら、延出端子部３５ａの長さが延出端子部１５ａの長さよりも長く、電極パッド３５ｂが長手辺５１ａから遠ざけられている。
ここで、電極パッドの長手辺に交差する方向の間隔を交差間隔、長手辺に沿った方向の間隔を長手辺間隔としたとき、図６に示すようにインターポーザ５１では、電極パッド３５ｂの交差間隔がＷ３５ａに設定され、長手辺間隔がＷ３５ｂに設定されている。そして、交差間隔Ｗ３５ａがメモリチップ５０における電極パッド１５ｂの交差間隔とは異なっているが、コントローラプレート１１０における後述する対向配線電極１１３の交差間隔Ｗ１１３ａとは一致している。また、長手辺間隔Ｗ３５ｂが長手辺間隔Ｗ１１３ｂと一致している。こうして、配線電極３５は、対向配線電極１１３の配置パターンと共通する共通配置パターンで形成されている。なお、配置パターンについては後に詳述する。
また、インターポーザ５１では、全部で１２個の電極パッド３５ｂが形成されているが、１２個すべての電極パッド３５ｂがコントローラプレート１１０の外周よりも内側に配置されている。電極パッド３５ｂは本発明の実施の形態に係る介挿電極パッドに対応している。
さらに、インターポーザ５１では、延出端子部３５ａの端面３５ｃが配線用側面５１Ａ、５１Ａに突出端面となって出現している。端面３５ｃは接続電極６０に接続されている。
配線用側面５１Ａは８つのメモリチップ５０の前述した配線用側面５０Ａと段差を形成することなくつながっている。この配線用側面５１Ａと、８つのメモリチップ５０の配線用側面５０Ａとによって、二つの共通配線側面５２が形成されている。共通配線側面５２は平坦な平坦面である。
次に、コントローラプレート１１０について説明する。コントローラプレート１１０は図１、図３、図７〜図９に示すように、外形寸法がメモリチップ５０よりも小さい矩形板状に形成されている。コントローラプレート１１０は１枚のチップ状部材の互いに沿った２つの表面それぞれに、後述する複数の対向配線電極１１３、複数の外側配線電極１１２が形成されている。そして、その２つの表面がそれぞれ後述する対向面１０９Ｂ、外表面１０９Ａに設定されている。
コントローラプレート１１０はコントローラチップ１０９を有している。コントローラチップ１０９は図示しないコントロールＩＣを有している。コントロールＩＣは、本発明の実施の形態に係る制御回路であって、各メモリチップ５０に形成されている多数のメモリセル４１に対するデータの読み書きを制御する集積回路（Integrated Circuit）である。前述したように、メモリデバイス１４０はＳＳＤ（Solid State Drive）に組み込まれる。コントロールＩＣは、そのＳＳＤの図示しない接続端子と、メモリチップ５０との間に配置され、各メモリチップ５０におけるデータの読み書きを制御する。
そして、コントローラチップ１０９は、図７、図８に示すようにインターポーザ５１に対向する側の対向面１０９Ｂと、対向面１０９Ｂの裏側に配置されている外表面１０９Ａと、２つの側面１０９Ｃ、１０９Ｄとを有している。対向面１０９Ｂと、外表面１０９Ａとは互いに表裏の関係にあり、互いに平行に沿って配置されている。側面１０９Ｃ、１０９Ｄは、対向面１０９Ｂと外表面１０９Ａとに交差していて、かつ互いに向かい合っている。メモリデバイス１４０では、外表面１０９Ａが外側を向くようにしてコントローラプレート１１０がインターポーザ５１の上に載置されている。
コントローラプレート１１０では、図８に示すように、コントローラチップ１０９の対向面１０９Ｂに複数の対向配線電極１１３が形成されている。対向配線電極１１３はコントローラチップ１０９に設けられた図示しないコントロールＩＣに接続されている。対向配線電極１１３は側面１０９Ｃ、１０９Ｄに沿って６個ずつ等間隔で配置され、合計で１２個形成されている。これら対向配線電極１１３の配置パターンが前述した配線電極３５の配置パターンと共通している。
対向配線電極１１３は、それぞれ延出端子部１１３ａと電極パッド１１３ｂとを有している。延出端子部１１３ａは側面１０９Ｃ、１０９Ｄに臨む端面を有していて、そこから対向面１０９Ｂの内側に向かって延び、先端に電極パッド１１３ｂが接続されている。電極パッド１１３ｂは延出端子部１１３ａよりも幅の広い矩形状に形成されている。各電極パッド１１３ｂは交差間隔Ｗ１１３ａおよび長手辺間隔Ｗ１１３ｂで配置されている。また、各電極パッド１１３ｂは各電極パッド３５ｂのそれぞれに対応した位置に配置されている。そのため、電極パッド１１３ｂは本発明の実施の形態に係る対向電極パッドに対応している。
また、コントローラプレート１１０では、図７に示すように、外表面１０９Ａに複数の外側配線電極１１２が形成されている。外側配線電極１１２は、側面１０９Ｃ、１０９Ｄに沿って６個ずつ等間隔で配置され、合計で１２個形成されている。これら外側配線電極１１２についても、配置パターンが前述した配線電極３５の配置パターンと共通している。
外側配線電極１１２は、それぞれ延出端子部１１２ａと、電極パッド１１２ｂとを有している。延出端子部１１２ａは、側面１０９Ｃ、１０９Ｄに臨む端面を有していて、そこから外表面１０９Ａの内側に向かって延び、先端に電極パッド１１２ｂが接続されている。電極パッド１１２ｂは延出端子部１１２ａよりも幅の広い矩形状に形成されている。また、各電極パッド１１２ｂは各電極パッド３５ｂのそれぞれに対応した位置に配置されている。そのため、電極パッド１１２ｂは本発明の実施の形態に係る外側電極パッドに対応している。
さらに、コントローラプレート１１０は、複数の接続電極１１６を有している。接続電極１１６は側面１０９Ｃ、１０９Ｄにそれぞれ６個ずつ等間隔で配置され、合計で１２個形成されている。接続電極１１６は延出端子部１１２ａと延出端子部１１３ａとに接続されている。接続電極１１６は外側配線電極１１２と対向配線電極１１３とを一つずつ接続している。接続電極１１６は本発明の実施の形態に係るプレート用接続電極に対応している。
前述したように、１２個の電極パッド１１３ｂはコントローラプレート１１０において独自の配置パターンを有しているが、この配置パターンが配線電極３５の配置パターンと一致している。つまり、コントローラプレート１１０における交差間隔Ｗ１１３ａが交差間隔Ｗ３５ａに一致し、長手辺間隔Ｗ１１３ｂが長手辺間隔Ｗ３５ｂに一致している。このように、コントローラプレート１１０と、前述のインターポーザ５１とは、電極パッドの個数および配置間隔が等しいため、それぞれにおける電極パッド１１３ｂの配置パターンと、電極パッド３５ｂの配置パターンとが一致している。メモリデバイス１４０では、各電極パッド１１３ｂと、各電極パッド３５ｂとが上下に対面していて、各電極パッド１１３ｂと各電極パッド３５ｂとが一つずつ半田１２１によって接続されている。
一方、図１、図２に示したように、メモリデバイス１４０は接続電極６０を複数有している。接続電極６０は共通配線側面５２、５２に形成されている。各接続電極６０は、８つのメモリチップ５０の端面１５ｃと、インターポーザ５１の端面３５ｃとのうち、積層方向（インターポーザ５１と８つのメモリチップ５０の積層されている方向）に沿って直線上に並んだ複数の端面に接続されている。そのため、インターポーザ５１と８つのメモリチップ５０とが各接続電極６０によって接続されている。
メモリデバイス１４０は、後述する半導体ウェハ１のメモリ部を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたデバイスを実現することができる。なお、メモリデバイス１４０は、メモリチップ５０が８枚積層されているが、メモリチップ５０の積層数は８枚には限定されない。
そして、以上の構成を有するメモリデバイス１４０において、積層チップパッケージ９０およびインターポーザ５１は以下に説明する半導体ウェハ１と、半導体ウェハ５とを用いて製造されている。半導体ウェハ１の構造および半導体ウェハ５の構造について説明すると次の通りである。
（半導体ウェハの構造）
まず、図１０〜図１３、図１５〜図１６を参照して、半導体ウェハ１の構造および半導体ウェハ５について説明する。ここで、図１０は、本発明の実施の形態に係る半導体ウェハ１、半導体ウェハ５の全体を示す斜視図である。図１１は半導体ウェハ１に形成されているデバイス領域１０とその周辺の領域とを示す平面図、図１２は半導体ウェハ５に形成されている半導体領域１１とその周辺の領域とを示す平面図である。図１３は図１１の１３−１３線断面図である。図１５は半導体ウェハ１の要部を示す一部省略した斜視図、図１６は図１５の１６−１６線断面図である。なお、図１０では、図示の都合上、デバイス領域１０、半導体領域１１や溝部２０，２１などが拡大されている。
半導体ウェハ１、半導体ウェハ５はシリコンウェハ２を用いて構成されている。半導体ウェハ１は、図１０に示すように、それぞれシリコンウェハ２のデバイス面１ａ（デバイス面１ａの裏面側が裏面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂはデバイス面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。半導体ウェハ５も半導体ウェハ１と同様にスクライブライン３Ａ，３Ｂが形成されている。
半導体ウェハ１によって前述したメモリチップ５０が形成され、半導体ウェハ５によって前述したインターポーザ５１が形成される。
半導体ウェハ１はデバイス面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されているから本発明の実施の形態に係るスクライブ溝部としての構成を備えている。半導体ウェハ１の溝部２０，２１が本発明の実施の形態に係る第１のスクライブ溝部としての構成を備えている。また、半導体ウェハ５の溝部２０，２１が本発明の実施の形態に係る第２のスクライブ溝部としての構成を備えている。なお、デバイス面１ａに対応した半導体ウェハ５の表面を溝形成面ともいう。
そして、半導体ウェハ１では、隣接する溝部２０，２０および溝部２１，２１で囲まれた矩形状の領域にデバイス領域１０が形成されている。半導体ウェハ５は、半導体ウェハ１と比べてデバイス領域１０の代わりに半導体領域１１が形成されている点で相違している。
溝部２０は図１６に詳しく示すように、溝下部２０ａと幅広部２０ｂとを有し、デバイス面１ａとほぼ直交する方向に形成されている。
溝下部２０ａは溝部２０の底部２０ｃを含む、底部２０ｃからある程度の高さの部分である（底部２０ｃについては図２２、図２３参照）。溝下部２０ａは溝部２０の中で相対的に樹脂が入り込み難い下側の部分であり、図２２（Ａ），（Ｂ）に示すように、幅ｗ１（約６０〜８０μｍ）、深さｄ１（約１０〜４０μｍ）を有している。溝下部２０ａの内側には、図１３、図１６等に示すように下部絶縁層２３が形成されている。
幅広部２０ｂは溝部２０における溝下部２０ａよりも上側に配置されている部分であって、溝部２０の入り口２０ｄを含む、入り口２０ｄからある程度の深さの部分である。この幅広部２０ｂは溝下部２０ａよりも幅が広く形成され、溝部２０における入り口２０ｄの長さ方向全体に形成されている。すなわち、図２２（Ａ），（Ｂ）に示すように、幅広部２０ｂの幅ｗ２は溝下部２０ａの幅ｗ１よりも大きくなっている（ｗ２＞ｗ１）。幅広部２０ｂの幅ｗ２は約８０〜１２０μｍ、深さｄ２は約１０〜４０μｍである。そして、幅広部２０ｂの内側には上部絶縁層２２ａが形成されている。
溝部２１は溝下部２１ａと幅広部２１ｂとを有し、デバイス面１ａとほぼ直交する方向に形成されている。溝下部２１ａは溝下部２０ａと同様の底部からある程度の高さの部分であって、溝下部２０ａと同じ幅および深さを有している。溝下部２１ａの内側には溝下部２０ａと同様に下部絶縁層２３が形成されている。幅広部２１ｂは溝下部２１ａよりも上側に配置されている部分である。幅広部２１ｂは、溝下部２１ａよりも幅が広く形成され、幅広部２０ｂと同様の幅および深さを有している。幅広部２１ｂの内側には幅広部２０ｂと同様に上部絶縁層２２ａが形成されている。
このように、溝部２０、２１は溝下部２０ａ、２１ａよりも幅の広い幅広部２０ｂ、幅広部２１ｂがそれぞれ入り口に形成されている口広構造を有している。そして、溝部２０、２１の内側には、下部絶縁層２３の上に上部絶縁層２２ａが重なった２層構造の樹脂絶縁層２４が形成されている。
そして、半導体ウェハ１は図１３に詳しく示すように表面絶縁層２２を有している。半導体ウェハ５も半導体ウェハ１と同様の表面絶縁層２２を有している。
表面絶縁層２２はデバイス領域１０、半導体領域１１を覆うように形成され、半導体ウェハ１のデバイス面１ａ、半導体ウェハ５の溝形成面のほぼ全体をカバーして、半導体ウェハ１、半導体ウェハ５の表層を構成している。表面絶縁層２２は後述する保護絶縁層３１よりも厚さが厚く、しかも表面２２ｃが平坦に形成されている。表面絶縁層２２は、配線電極１５、配線電極３５の形成されている部分を除いて半導体ウェハ１、半導体ウェハ５の最も外側に配置されている。
また、表面絶縁層２２は溝部２０，２１の内側に形成されている上部絶縁層２２ａと一体となって構成され、上部絶縁層２２ａとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層２２はコンタクトホール２２ｂが複数形成されており、各コンタクトホール２２ｂに配線電極１５または配線電極３５が一つずつ形成されている。
表面絶縁層２２は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより溝部２０，２１に沿って半導体ウェハ１、半導体ウェハ５をダイシングソーで切断するときに、その切断を容易に行うことができる。
下部絶縁層２３も、表面絶縁層２２と同様に樹脂を用いて形成されている。ただし、下部絶縁層２３は、表面絶縁層２２を形成している樹脂（上部絶縁層２２ａを形成している上部樹脂）よりも粘度の低い低粘性樹脂を用いて形成されている。
さらに、半導体ウェハ１、半導体ウェハ５はシリコンウェハ２によって構成されるシリコン基板３０を有し、その上側部分がデバイス領域１０、半導体領域１１となっている。デバイス領域１０は表面に複数の接続パッド３２が形成されており、接続パッド３２以外の部分が保護絶縁層３１によって被覆されている。半導体領域１１は保護絶縁層３１によって被覆されている。半導体領域１１には接続パッド３２が形成されていない。
保護絶縁層３１は、表面絶縁層２２の下側に配置されていて、デバイス領域１０、半導体領域１１を覆うように形成されている。保護絶縁層３１は、二酸化シリコン（ＳｉＯ２）等からなり、各接続パッド３２の形成位置に接続用ホール３１ａが形成されている。接続用ホール３１ａは接続パッド３２を露出させて配線電極１５を接続パッド３２に接続するために形成されている。接続パッド３２はデバイス領域１０のメモリセル４１に接続されている（詳しくは図１４参照）。
デバイス領域１０、半導体領域１１は図１１、図１２に詳しく示すように隣接する溝部２０，２０と、溝部２１，２１とによって囲まれた矩形状の領域である。デバイス領域１０、半導体領域１１は、デバイス面１ａ、溝形成面に複数形成されており、そのそれぞれは溝部２０，２１によって隣接する領域と分けられている単位領域となっている。
各デバイス領域１０は、ウェハプロセスを施すことによってデバイス面１ａに形成されたメモリ部を有し、配線電極１５が複数形成されている。メモリ部にメモリセル４１が多数形成されているため、半導体ウェハ１はメモリ基板としての構成を有している。なお、ウェハプロセスとは、シリコンウェハ２等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
半導体領域１１は、溝形成面側にメモリセル等の半導体素子が形成されていない。半導体ウェハ５はインターポーザ５１を形成するための半導体基板であり、介挿基板としての構成を有している。半導体領域１１は、配線電極３５が複数形成されている。
続いて、配線電極１５、配線電極３５について説明する。配線電極１５はＣｕ等の導電性の材料からなっている。配線電極１５は延出端子部１５ａと、延出端子部１５ａよりも幅の広い矩形状の電極パッド１５ｂとを有し、延出端子部１５ａと電極パッド１５ｂの全体が表面絶縁層２２の表面２２ｃよりも上に浮かび上がり立体的になった凸状構造を有している。電極パッド１５ｂの表面２２ｃに沿った幅が延出端子部１５ａの表面２２ｃに沿った幅よりも広く形成されている。
配線電極１５は図１３のほか、図１５等に詳しく示されている。配線電極１５は延出端子部１５ａの端面１５ｇが表面絶縁層２２の表面２２ｃよりも外側に突出している突出端面となっている。また、配線電極１５は、交差側面１５ｄと、天端面１５ｅと、埋込部１５ｆとを有している。
交差側面１５ｄは表面絶縁層２２の表面２２ｃよりも外側に突出し、しかも表面２２ｃから起立するように（ほぼ直交状に）交差している側面部分である。天端面１５ｅは、交差側面１５ｄに接続され、表面２２ｃよりも外側に突出し、しかも表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１５ｆは表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。
そして、電極パッド１５ｂが交差側面１５ｄ、天端面１５ｅおよび埋込部１５ｆによって構成され、延出端子部１５ａが交差側面１５ｄと天端面１５ｅとによって構成されている。
また、電極パッド１５ｂは、上下に重なって配置されているコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に接続されていて、接続パッド３２にまで届く深さを有している。つまり、電極パッド１５ｂは表面２２ｃよりも外側の天端面１５ｅからコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に至るまでの拡張された高さ（拡張高）ｈ１５を有している。この拡張高ｈ１５は、接続パッド３２の高さｈ３２よりも大きくなっている（ｈ１５＞ｈ３２）。例えば、ｈ１５は２〜６μｍ程度、ｈ３２は０．５〜１μｍ程度である。
そして、配線電極１５はデバイス領域１０の隣接する溝部２０、２０に沿って形成されている。溝部２０、２０に沿って配線電極１５が６個ずつ等間隔で配置されている。また、配線電極１５が隣接するデバイス領域１０同士で向かい合うように並べられている。
また、配線電極１５では、延出端子部１５ａの一部分がデバイス領域１０から溝部２０の内側に延出している。すなわち、延出端子部１５ａは、電極パッド１５ｂから離れた先端側の一部分が溝部２０のエッジ部分（前述した入り口２０ｄ）から張り出し、溝部２０の幅方向内側に収まるようにして形成されている。そして、延出端子部１５ａのデバイス領域１０から延出している部分が表面絶縁層２２の表面２２ｃよりも上に浮かび上がった凸状に形成されている。
また、図１５、図１６に示すように、延出端子部１５ａは溝部２０の幅方向両側から張り出していて、溝部２０の幅方向中央付近で端面１５ｇ同士がわずかに離れて互いに対峙している。
一方、配線電極３５もＣｕ等の導電性の材料からなっている。配線電極３５は図１２に示すように延出端子部３５ａと、矩形状の電極パッド３５ｂとを有し、延出端子部３５ａと電極パッド３５ｂの全体が配線電極１５と同様の凸状構造を有している。配線電極３５は延出端子部３５ａの端面が表面２２ｃよりも外側に突出している突出端面となっている。
しかしながら、延出端子部３５ａの長さが延出端子部１５ａよりも長く形成されているため、電極パッド３５ｂが溝部２０よりも離れ、半導体領域１１の内側よりに配置されている。電極パッド３５ｂが半導体領域１１の中央に近い位置に配置されている。半導体ウェハ５では、電極パッド３５ｂが半導体領域１１の中央に近い位置に配置されており、１２個の電極パッド３５ｂがコントローラプレート１１０の電極パッド１１３ｂと共通する共通配置パターンで形成されている。
半導体ウェハ１、半導体ウェハ５は、延出端子部１５ａ、延出端子部３５ａを有している。そのため、半導体ウェハ１、半導体ウェハ５は、溝部２０に沿って切断したときの切断面に、端面１５ｃ、３５ｃが表面２２ｃよりも外側に突出して出現するようになっている。
そして、半導体ウェハ１の配線電極１５と半導体ウェハ５の配線電極３５とは、形成されている個数が等しい。例えば、図１１、図１２に示したように、デバイス領域１０には、配線電極１５が１２個ずつ形成されているが、半導体領域１１には配線電極３５が１２個ずつ形成されている。また、デバイス領域１０に形成されている配線電極１５同士の平面形状（平面上に描かれる形状）が等しく、半導体領域１１に形成されている配線電極３５同士の平面形状（平面上に描かれる形状）も等しい。さらに、電極パッド１５ｂの長手辺間隔と、電極パッド３５ｂの長手辺間隔とは一致している。
しかしながら、延出端子部１５ａと延出端子部３５ａの長さが異なり、電極パッド１５ｂの交差間隔と、電極パッド３５ｂの交差間隔とは相違している。したがって、半導体ウェハ１における電極パッド１５ｂの配置パターンと、半導体ウェハ５における電極パッド３５ｂの配置パターンとは相違している。ここで、配置パターンとは、配線電極を構成している電極パッドの個数および配置間隔によって決まるパターンであって、電極パッドがデバイス領域１０、半導体領域１１においてどのように配置されているのかを示す電極パッドの配置形態を意味している。
一方、デバイス領域１０のメモリ部には半導体装置としてのメモリセル４１が多数形成されている。メモリセル４１は図１４に示すような構造を有している。図１４は２枚の半導体ウェハ１におけるメモリル４１を中心に示した断面図である。
メモリセル４１は、接続パッド３２を介して配線電極１５が接続されている。メモリセル４１は半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図１４では、接着層３３Ａを介して２つのメモリセル４１が積層されている。接着層３３Ａは、半導体ウェハ１を接着するときに用いた接着材で構成されている。
各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７と、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６と、ゲート電極７５とを有している。
ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６が接続されている。絶縁層７７は、接続パッド３２をそれぞれソース電極７４、ドレイン電極７６に接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６はそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。
（半導体ウェハの製造方法）
続いて以上のような構成を有する半導体ウェハ１、半導体ウェハ５の製造方法について、図１７〜図２８を参照して説明する。ここで、図１７は製造途中の半導体ウェハを示す平面図、図１８は図１７の後続の半導体ウェハを示す平面図である。図１９〜図２１は順に後続の半導体ウェハを示した平面図である。図２２は、溝部を中心に示した半導体ウェハの断面図で（Ａ）は第１の溝部形成工程を実行した状態を示し、（Ｂ）は第２の溝部形成工程を実行した状態を示している。図２３は図２２の後続の半導体ウェハの断面図で（Ａ）は下部絶縁層を形成した状態を示し、（Ｂ）は上部絶縁層および表面絶縁層を形成した状態を示している。そして、図２４〜図２８はそれぞれ図１７〜図２１の２４−２４線、２５−２５線、２６−２６線、２７−２７線、２８−２８線断面図である。なお、図示の都合上、図２０，２１では、表面絶縁層２２にハッチングを付している。また、半導体ウェハ１の製造工程と、半導体ウェハ５の製造工程とはほぼ同様なので、図１７〜図２８では、半導体ウェハ５の図示を省略している。
半導体ウェハ１を製造するときはまずウェハプロセスを施すことによって、デバイス領域１０にメモリ部と複数の接続パッド３２が形成されているウェハ（第１の処理前ウェハ）を８枚用意する。また、半導体ウェハ５を製造するときは半導体領域１１が形成されているウェハ（第２の処理前ウェハ）を１枚用意する。
そして、第１の処理前ウェハについて、図２４に示すようにデバイス面１ａ上に保護絶縁層３１を形成し、その保護絶縁層３１の各接続パッド３２の形成箇所に接続用ホール３１ａを形成する。また、第２の処理前ウェハについては、溝形成面上に保護絶縁層３１を形成する。
次に、溝部形成工程を実行することによって、第１の処理前ウェハおよび第２の処理前の双方に対し、スクライブライン３Ａ，３Ｂに沿って溝部２０，２１を形成する。溝部２０，２１はダイシングソー方式によって形成する。溝部２０，２１は反応性イオンエッチング等のエッチングによって形成してもよい。
溝部形成工程を実行するときは、次に示す第１の溝部形成工程と、第２の溝部形成工程とを順に実行する。
第１の溝部形成工程では、図１７、図２２（Ａ）、図２４に示すようにデバイス面１ａに、図示しない第１のブレード（切削刃）を用いてスクライブライン３Ａ，３Ｂに沿って、第１の幅および第１の深さを備えた溝部（第１の溝部１２０）を形成する。第１の溝部１２０は底部からある程度の高さの部分が後に溝下部２０ａまたは溝下部２１ａとなる。ここで、第１の幅は前述の幅ｗ１であって約６０〜８０μｍ、第１の深さは図２２（Ａ）に示す深さｄ０であって、約４０〜８０μｍである。
続いて第２の溝部形成工程を実行する。第２の溝部形成工程では、図１８、図２２（Ｂ）、図２５に示すように、図示しない第２のブレードを用いて第１の溝部１２０の入り口に、第１の溝部１２０の長さ方向全体に沿って第２の溝部１２３を形成する。第２の溝部１２３は第２の幅と第２の深さを備えている。第２の幅は、前述の幅ｗ２であって約８０〜１２０μｍ、第２の深さは前述の深さｄ２であって約１０〜４０μｍである。第２の幅は第１の幅よりも大きく、第２の深さｄ２は第１の深さｄ０よりも浅くなっている（ｄ０＞ｄ２）。第２の溝部１２３を形成することによって、第１の溝部１２０における底部からある程度の高さの部分が溝下部２０ａ、溝下部２１ａとなり、溝下部２０ａ、溝下部２１ａの上側部分がそれぞれ幅広部２０ｂ、幅広部２１ｂとなる。
次に、絶縁層形成工程を実行する。絶縁層形成工程では、８枚の第１の処理前ウェハと１枚の第２の処理前ウェハとについて、表面絶縁層２２を形成するための樹脂（表層用樹脂ともいう）を塗布するのに先立ち予め、この表層用樹脂よりも粘度の低い低粘性樹脂をデバイス面１ａ、溝形成面に塗布する。そして、塗布した低粘性樹脂を図示しないスピンコータなどを用いてデバイス面１ａ、溝形成面上に均一に行き渡らせる。低粘性樹脂は粘度が低くてサラサラしており流動性が良好である。そのため、低粘性樹脂は、相対的に入り込みにくい溝下部２０ａ、溝下部２１ａの内側にも確実に入り込む。しかも、溝下部２０ａ、溝下部２１ａの上側にそれぞれ幅広部２０ｂ、２１ｂが形成されているので、低粘性樹脂は溝下部２０ａ、溝下部２１ａの内側により入り込みやすくなっている。
そして、図１９、図２３（Ａ）、図２６に示すように、溝下部２０ａ、溝下部２１ａの内側に残った低粘性樹脂によって下部絶縁層２３が形成される。なお、低粘性樹脂は溝部２０，２１の内側に入り込むほか、溝部２０，２１の外側（例えば保護絶縁層３１の上側）に残ることもあるが、溝部２０，２１の外側に残った低粘性樹脂は図示を省略している。
次に、図２０，図２３（Ｂ），図２７に示すように、８枚の第１の処理前ウェハと１枚の第２の処理前ウェハとについて、それぞれのデバイス面１ａ、溝形成面全体に、表層用樹脂を塗布する。そして、塗布した表層用樹脂を図示しないスピンコータなどを用いてデバイス面１ａ、溝形成面上に均一に行き渡らせる。この表層用樹脂は例えばエポキシ樹脂、ポリイミド樹脂等であるが、低粘性樹脂よりは粘度が高く流動性が低い。そのため、表層用樹脂は幅が狭くて深さの深い溝部の内側には入り込み難い。しかしながら、溝部２０，２１の入り口に幅広部２０ｂ、２１ｂが形成されている。そのため、表層用樹脂は溝部２０，２１の内側には入り込みやすい。
そして、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を塗布したことによって、溝下部２０ａ、溝下部２１ａに下部絶縁層２３が形成されている。そのため、溝部２０，２１の内側に表層用樹脂が入り込むと、その表層用樹脂によって溝部２０，２１の内側に下部絶縁層２３とは別の絶縁層が形成される。この絶縁層が上部絶縁層２２ａとなる。こうして、溝部２０，２１の内側に２層構造の樹脂絶縁層２４が形成される。半導体ウェハ１の樹脂絶縁層２４が第１の溝部内絶縁層に対応していて、半導体ウェハ５の樹脂絶縁層２４が第２の溝部内絶縁層に対応している。
続いて、８枚の第１の処理前ウェハと１枚の第２の処理前ウェハとについて、それぞれの表面を研磨して平坦化すると、表面絶縁層２２が形成される。塗布した表層用樹脂のうちの溝部２０，２１の内側に入り込んだ部分が上部絶縁層２２ａとなるため、表面絶縁層２２は上部絶縁層２２ａと一体となって形成される。
次いで図２１，図２８に示すように８枚の第１の処理前ウェハについて、表面絶縁層２２にコンタクトホール２２ｂを形成して接続パッド３２を露出させる。その後、配線電極形成工程を行い、８枚の第１の処理前ウェハについて配線電極１５を形成する。第２の処理前ウェハについては配線電極３５を形成する。配線電極１５は、前述した凸状構造を有し、しかも延出端子部１５ａを備える形状で形成する。配線電極３５は、前述した凸状構造を有し、しかも延出端子部３５ａを備える形状で形成する。また、第２の処理前ウェハについては、電極パッド３５ｂを前述した共通配置パターンで形成する。配線電極１５、３５は、例えば以下のような手順で形成することができる。
まず、表面絶縁層２２の上にめっき用の図示しないシード層を形成する。次にそのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５、３５の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５、３５を形成することができる。
配線電極１５、３５は表面絶縁層２２よりも後に形成されるので、延出端子部１５ａ、３５ａはその全体が表面絶縁層２２の表面２２ｃの上側に配置される格好で形成される。電極パッド１５ｂは、周辺部分が表面２２ｃの上側に配置されるとともに、中央部分が表面２２ｃよりも内側に入り込み、接続パッド３２につながって形成される。電極パッド３５ｂは表面２２ｃの上側に配置されている。
以上の工程を経ることにより、前述した構造を備えた半導体ウェハ１、半導体ウェハ５を製造することができる。半導体ウェハ１、半導体ウェハ５は、溝部２０，２１が口広構造を有しているため溝部２０，２１の内側に液状の樹脂が入り込みやすくなっている。そのため、液状の樹脂を用いて、溝部２０，２１の内側に絶縁層を形成する際、その樹脂が溝部２０，２１の内側に確実に入り込む。したがって、樹脂で満たされていない未充填部分（空隙）が溝部２０，２１の内側に形成されることがない。すなわち、溝部２０，２１の内側全体が樹脂で満たされている。
半導体ウェハ１、半導体ウェハ５はこのような空隙を形成することなく充満した樹脂によって下部絶縁層２３および上部絶縁層２２ａが形成されている。つまり、半導体ウェハ１、半導体ウェハ５は、低粘性樹脂および表層用樹脂という複数の樹脂からなる絶縁層によって内側が隙間なく満たされた構造（この構造を「充満構造」という）の溝部２０，２１を有している。
ところで、半導体ウェハ１、半導体ウェハ５を用いてメモリデバイス１４０を製造するときは複数の半導体ウェハ１と、半導体ウェハ５とを積層する必要がある（詳しくは後述する）。そのため、上に積層された半導体ウェハ１からの荷重が下に積層されている半導体ウェハ１に作用し、その荷重は延出端子部１５ａ、３５ａにも作用する。延出端子部１５ａ、３５ａは先端側の一部分がデバイス領域１０、半導体領域１１から延出し、溝部２０の上側に配置されている。そのため延出端子部１５ａ、３５ａは上からの荷重が作用すると、溝部２０の入り口２０ｄを境目にして先端側が下方に折れ曲がりやすい。
しかし、半導体ウェハ１、半導体ウェハ５では、溝部２０，２１が充満構造を有しているため、下部絶縁層２３および上部絶縁層２２ａが溝部２０，２１の内側で動くようなことはなく、したがって、表面絶縁層２２の表面２２ｃの位置が変わることがない。表面絶縁層２２、上部絶縁層２２ａおよび下部絶縁層２３は延出端子部１５ａ、３５ａを支える支持部材であるが、これらの位置が変わることがないため、延出端子部１５ａ、３５ａが表面絶縁層２２、上部絶縁層２２ａおよび下部絶縁層２３によって確実に支えられる（図１６参照）。したがって、延出端子部１５ａ、３５ａは、上からの荷重が作用しても変形することはなく、元の形状を確実に維持することができる。こうして、半導体ウェハ１、半導体ウェハ５を用いることによって、メモリデバイス１４０の電気的な接続を確実なものとすることができる（詳しくは後述する）。
また、溝部２０，２１では、幅広部２０ｂ、２１ｂが入り口２０ｄの長さ方向全体に形成されている。そのため、溝部２０，２１の全体について、内側に樹脂が入り込みやすくなっている。したがって、溝部２０，２１のどの部分に対しても、変形しない延出端子部１５ａ、３５ａを形成することができる。
そして、溝部２０，２１のうち、溝下部２０ａ、２１ａは底部よりに位置しているため他の部分よりも相対的に樹脂が入り込みにくい。そこで、半導体ウェハ１、半導体ウェハ５では、低粘性樹脂を用いて溝下部２０ａ、２１ａの内側に下部絶縁層２３を形成している。低粘性樹脂は流動性が良好なため、入り込みにくい部分にも確実に入り込む。したがって、低粘性樹脂は溝部２０，２１を充満構造とするのに極めて好適である。このように、半導体ウェハ１、半導体ウェハ５は、低粘性樹脂を用いることによって、溝部２０，２１の充満構造がより確実に形成されるようにしている。
一方、表層用樹脂は低粘性樹脂よりも粘度が高くて流動性が低い。そのため、仮に、溝部２０，２１が溝下部２０ａ、２１ａだけで構成され、口広構造でなかったとすると、表層用樹脂が溝部２０（２１）の入り口付近に留まり内側に入り込みにくくなる。そうすると、樹脂の存在しない空隙が溝部２０，２１の内側に現れるため、溝部２０，２１の上側の表面絶縁層２２がたわんでしまう。また、表層用樹脂は流動性が低いため、溝部２０（２１）の幅を広げても、溝部２０（２１）を充満構造とすることは困難である。したがって、表層用樹脂だけでは、溝部２０（２１）の内側に空隙が現れる事態を回避することが困難であり、延出端子部１５ａ、３５ａの変形を回避することも困難である。
そこで、半導体ウェハ１、半導体ウェハ５を製造するときは、表層用樹脂を塗布するのに先立ち予め低粘性樹脂をデバイス面１ａ、溝形成面に塗布することとしている。こうすると、溝部２０，２１の入り口２０ｄを表層用樹脂で塞ぐ前に相対的に樹脂が入り込みにくく、表層用樹脂の入り込みの困難な溝下部２０ａ、２１ａの内側に低粘性樹脂を充填しておくことができる。こうすることによって空隙の発生が皆無になり、より確実に溝部２０，２１の充満構造が得られるようになる。
さらに、半導体ウェハ１、半導体ウェハ５は、上部絶縁層２２ａと表面絶縁層２２とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
（積層半導体ウェハおよびメモリデバイスの製造方法）
以上のような構成を有する半導体ウェハ１と半導体ウェハ５とを用いることによって、積層半導体ウェハ９８およびメモリデバイス１４０を製造することができる。積層半導体ウェハ９８は本発明の実施の形態に係る積層半導体基板に対応していて、１枚の半導体ウェハ５に対して、積層メモリ基板９７が積層されている。積層メモリ基板９７では、８枚の半導体ウェハ１が積層されている。この積層半導体ウェハ９８を用いることによってメモリデバイス１４０を製造することができる。積層半導体ウェハ９８およびメモリデバイス１４０の製造方法を図７、図８と、図２９〜図３２を用いて説明すれば次のとおりである。
ここで、図２９は、積層半導体ウェハ９８を製造する途中の半導体ウェハ５および台座３４を示す図１３と同様の断面図である。図３０〜図３２は、順次後続の工程を示す図１３と同様の断面図である。
メモリデバイス１４０は、コントローラプレート製造工程と、積層チップパッケージ製造工程とを実行することによって製造することができる。コントローラプレート製造工程では、前述したコントローラプレート１１０を製造する。コントローラプレート製造工程では、コントロールＩＣを有する前述のチップ状部材、すなわち、コントローラチップ１０９を対象として、プレート用配線電極形成工程と、プレート用接続電極形成工程とを実行する。
プレート用配線電極形成工程では、コントローラチップ１０９の外表面１０９Ａと対向面１０９Ｂとに対して、それぞれ複数の外側配線電極１１２と複数の対向配線電極１１３とを例えば次のような手順によって形成する。
この場合、外表面１０９Ａと対向面１０９Ｂのそれぞれにめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。また、形成されているフレームの溝部内側であって、シード層の上に外側配線電極１１２と対向配線電極１１３の一部となるめっき層を形成する。その後、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって、外側配線電極１１２と対向配線電極１１３とを形成することができる。
続いて、プレート用接続電極形成工程を実行することによって側面１０９Ｃ、１０９Ｄにそれぞれ複数の接続電極１１６を形成する。接続電極１１６は、例えばめっきによって形成することができる。この場合、まず、側面１０９Ｃ、１０９Ｄにおける接続電極１１６を形成しようとする部分にめっき用の図示しないシード層を形成する。次に、シード層の上に溝部を備えたフレーム（図示せず）を形成する。また、形成されているフレームの溝部内側であって、シード層の上に接続電極１１６の一部となるめっき層を形成する。その後、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって、接続電極１１６を形成することができる。
一方、積層チップパッケージ製造工程では、積層チップパッケージ９０を製造する。この場合、まず、前述のようにして８枚の半導体ウェハ１と、１枚の半導体ウェハ５とを製造した後、積層工程を実行することによって、積層半導体ウェハ９８を製造する。また、積層工程では、８枚の半導体ウェハ１の最も外側に半導体ウェハ５を積層する。そのため、積層工程を実行すると、半導体ウェハ５が９枚の半導体ウェハの中で最も外側に積層される。
そして、８枚の半導体ウェハ１と、１枚の半導体ウェハ５のうち、共通配置パターンで形成された複数の配線電極を有するのは半導体ウェハ５だけである。また、その半導体ウェハ５から後にインターポーザ５１が得られる。したがって、積層チップパッケージ製造工程によって、共通配置パターンで形成された複数の配線電極３５を最外チップが有するようにして、積層チップパッケージ９０を製造することができる。なお、前述したように、半導体ウェハ１は、複数のメモリセル４１と、配線電極１５とを有するから本発明の実施の形態に係る第１の基板に対応している。また、半導体ウェハ５は配線電極３５を有するから本発明の実施の形態に係る第２の基板に対応している。
積層工程では、１枚の半導体ウェハ５に対して、８枚の半導体ウェハ１を順次積層する。この場合、まず、図２９に示すように、前述した半導体ウェハ５の溝形成面に接着材を塗布して半導体ウェハ５を台座３４に固定する。図２９では、このとき塗布した接着材からなる接着層３３が示されている。台座３４は半導体ウェハ５をサポートするための部材であって、図２９ではガラス板を用いている。
続いて、半導体ウェハ５の裏面１ｂを溝部２０，２１が出現するまで研摩して図２９に示すように半導体ウェハ５の厚さを薄くする。
次に、図３０に示すように、半導体ウェハ１を半導体ウェハ５の裏面１ｂ側に接着材を用いて接着する。このとき、半導体ウェハ５と、半導体ウェハ１とについて双方の溝部２０，２１の位置が揃うように位置合わせ行う。それから半導体ウェハ１の裏面１ｂを溝部２０，２１が出現するまで研摩する。
続いて、図３１に示すように、さらに別の半導体ウェハ１について、積層済みの半導体ウェハ１の裏面１ｂ側に接着してから研磨する工程（接着・研磨工程）を実行する。
このような接着・研磨工程を合計で８枚の半導体ウェハ１について実行すると図３２に示すように、積層半導体ウェハ９８を製造することができる。積層半導体ウェハ９８のうち、８枚の半導体ウェハ１が積層されている部分が積層メモリ基板９７である。
積層半導体ウェハ９８は半導体ウェハ１と半導体ウェハ５を用いることによって製造されている。積層半導体ウェハ９８は半導体ウェハ１、半導体ウェハ５と同じ構成を有しており、その半導体ウェハ５が複数の配線電極３５を有している。したがって、前述した積層工程を実行することによって、共通配置パターンで形成された複数の配線電極３５を最外チップが有するように、積層チップパッケージ９０を製造することができる。
以上の説明では、半導体ウェハ５に対して、８枚の半導体ウェハ１を１枚ずつ順次積層していくことによって、積層半導体ウェハ９８を製造していた。しかしながら、裏面１ｂの研磨によって厚さを薄くした半導体ウェハ５を製造した後、その半導体ウェハ５に積層メモリ基板９７を積層することによって、積層半導体ウェハ９８を製造してもよい。この場合、８枚の半導体ウェハ１を前述の要領で積層することによって、予め積層メモリ基板９７を製造しておくことができる。もちろん、４枚の半導体ウェハ１を積層することによって積層メモリ基板９７を製造してもよいし、２枚の半導体ウェハ１を積層することによって積層メモリ基板９７を製造してもよい。
つまり、積層半導体ウェハ９８は、積層する半導体ウェハ１の枚数の変更が比較的簡易に行える、ということである。半導体ウェハ１は、メモリセル４１が多数形成されているから、枚数の変更によって、製造されるメモリデバイスの記憶容量も変更される。
また、８枚の半導体ウェハ１が積層された積層メモリ基板９７をユニット積層基板とし、そのユニット積層基板を複数積層することによって、積層半導体ウェハとしてもよい。例えば、２つのユニット積層基板を積層した積層半導体ウェハでは、１６枚の半導体ウェハ１が積層される。３つのユニット積層基板では２４枚の半導体ウェハ１が積層される。よって、積層半導体ウェハにおける半導体ウェハ１の積層数は８の倍数となる。
また、４枚の半導体ウェハ１が積層されている積層メモリ基板をユニット積層基板とし、これを複数積層することによって積層半導体ウェハとしてもよい。この場合、積層半導体ウェハにおける半導体ウェハ１の積層数は４の倍数となる。
積層半導体ウェハ９８が以上のようなユニット積層基板を用いて構成されている場合、メモリデバイスで必要とされるメモリの容量に応じたユニット数を簡易に割り出すことができる。また、ユニット積層基板の積層数を変えるだけで簡単にメモリデバイスにおけるメモリの容量を変更することもできる。例えば、１ユニットが６４ＧＢになるようにしておけば、ユニットの積層数を変えるだけで簡単に１２８ＧＢ、２５６ＧＢのメモリを実現することができる。なお、８の倍数はすべて４の倍数であるため、４枚の半導体ウェハ１を積層することによってユニット積層基板とすることが好ましい。
そして、積層チップパッケージ９０を製造するときは、積層半導体ウェハ９８に対して引き続き次の工程を実行する。
まず、積層半導体ウェハ９８を各溝部２０，２１に沿って切断する。すると、半導体ウェハ５および８枚の半導体ウェハ１が、積層方向に積み重なったデバイス領域１０、半導体領域１１ごとに分割され、ブロック状のデバイスブロックが製造される。
このデバイスブロックでは、ひとつのインターポーザ５１と、８つのメモリチップ５０とが積層されている。積層半導体ウェハ９８を製造する際、半導体ウェハ５と、半導体ウェハ１とについて双方の溝部２０，２１の位置が揃うように位置合わせを行っている。そのため、積層半導体ウェハ９８を各溝部２０，２１に沿って切断することによって、積層半導体ウェハ９８が隣接する溝部２０，２１によって囲まれるブロックごとに分割される。その各ブロックがデバイスブロックである。
そして、前述したように、半導体ウェハ５と、８枚の半導体ウェハ１とをそれぞれの溝部２０，２１が出現するまで研磨している。その溝部２０，２１の内側に下部絶縁層２３および上部絶縁層２２ａが形成されている。そのため、デバイスブロックでは、インターポーザ５１および８つのメモリチップ５０のそれぞれにおいて、４つの側面が下部絶縁層２３および上部絶縁層２２ａ、すなわち、樹脂絶縁層２４で覆われている。
また、積層半導体ウェハ９８を各溝部２０，２１に沿って切断する際、半導体ウェハ５と、８つの半導体ウェハ１とが一緒に切断されるので、平坦な４つの切断面が出現する。そして、配線電極１５および配線電極３５が樹脂絶縁層２４上に延出しているので、切断面に配線電極１５および配線電極３５の端面１５ｃ、３５ｃが出現する。４つの切断面のうちの向かい合った一組が前述した共通配線側面５２、５２である。端面１５ｃ、３５ｃは共通配線側面５２上に積層方向に沿って直線上に並ぶ。
したがって、図２に示したように、積層方向に沿った帯状の接続電極６０を共通配線側面５２に形成することによって、各半導体ウェハ１の配線電極１５と、半導体ウェハ５の配線電極３５とを電気的に接続することができる。こうして、インターポーザ５１の積層された積層チップパッケージ９０を製造することができる。
そして、メモリデバイス１４０を製造するときは引き続き配線電極接続工程を実行する。この工程では、インターポーザ５１にコントローラプレート１１０を載置して、電極パッド１１３ｂと電極パッド３５ｂとを一つずつ接続する。この場合、電極パッド１１３ｂがコントローラプレート１１０の対向面１０９Ｂに形成されている。そのため、対向面１０９Ｂをインターポーザ５１側に向けて、電極パッド１１３ｂのそれぞれを電極パッド３５ｂのそれぞれに位置合わせして、双方の電極パッドを半田１２１によって接続する。すると、各対向配線電極１１３と配線電極３５とが接続され、メモリデバイス１４０が完成する。
（メモリデバイス１４０の作用効果）
以上のように、メモリデバイス１４０は、インターポーザ５１の上にコントローラプレート１１０が載置され、その電極パッド１１３ｂがインターポーザ５１の電極パッド３５ｂに一つずつ接続された構造を有している。
コントローラプレート１１０は、表裏一体となった対向面１０９Ｂと外表面１０９Ａとにそれぞれ対向配線電極１１３、外側配線電極１１２が形成され、その対向配線電極１１３と、外側配線電極１１２とが接続電極１１６によって接続されている。そのため、メモリデバイス１４０では、対向面１０９Ｂがインターポーザ５１に対面していても、外側配線電極１１２が外部への接続を確保するための電極としての機能を発揮し、外側配線電極１１２によって外部との接続を確保することができる。つまり、外側配線電極１１２に対して前述したようにボンディングワイヤ１３３を接続することで、メモリデバイス１４０を樹脂基板１３０に接続することができる。
仮に、コントローラプレート１１０が対向配線電極１１３だけを有し、外側配線電極１１２と接続電極１１６のどちらか一方を備えない構造であったとする。すると、コントローラプレート１１０において、外部との接続を確実に確保することは困難である。対向配線電極１１３だけでは、コントローラプレート１１０と、インターポーザ５１との接続が確保できるに過ぎない。また、対向面１０９Ｂが微小な隙間を空けてインターポーザ５１に対面しているため、対向配線電極１１３にボンディングワイヤを接続することは極めて困難だからである。
一方、メモリデバイス１４０では、コントローラプレート１１０の対向配線電極１１３と、インターポーザ５１の配線電極３５とが共通配置パターンで形成されている。コントローラプレート１１０または積層チップパッケージ９０の大きさが変わったとしても、対向配線電極１１３と配線電極３５とを共通配置パターンで形成しておけば、対向配線電極１１３と配線電極３５とが一つずつ対面して上下に配置されるから、半田を用いて双方を接続することができる。しかも、対応配線電極１１３と配線電極３５とは、それぞれ電極パッド１１３ｂ、電極パッド３５ｂを有している。したがって、電極パッド１１３ｂ、電極パッド３５ｂを有していないときよりも、対向配線電極１１３と配線電極３５の対面する部分の大きさが大きくなるため、半田が接触する部分が大きくなり、双方がより確実に接続される。
図示はしないが、仮に、コントローラプレート１１０の外形寸法がインターポーザ５１より大きいとしても、対向配線電極１１３と配線電極３５とが上下に配置されるため、双方の重なりあう部分を確保することができる。したがって、対向配線電極１１３と配線電極３５を半田を用いて一つずつ接続できる。
したがって、メモリデバイス１４０は、コントローラプレート１１０や積層チップパッケージ９０の大きさに関わらず、外部との接続を確実に確保し得るだけの汎用性の高い構造を備えている。
さらに、外側配線電極１１２についても、対向配線電極１１３および配線電極３５と共通する配置パターンで形成されている。したがって、コントローラプレート１１０を裏返しにしてもインターポーザ５１に接続することができる。つまり、コントローラプレート１１０を裏返しにし、外表面１０９Ａをインターポーザ５１に対面させてもメモリデバイス１４０が得られる。そのため、メモリデバイス１４０は汎用性の高い構造を有している。
一方、コントローラプレート１１０の外形寸法がインターポーザ５１よりも大きいとすると、対向配線電極１１３を配線電極３５と共通する配置パターンで形成するためには、延出端子部１１３ａの側面１０９Ｃ、１０９Ｄからの長さを長くしなければならない。そうすると、対向配線電極１１３の形成に必要なめっき等の分量が増えてしまい、メモリデバイス１４０の製造コストが上昇する。
この点、メモリデバイス１４０では、コントローラプレート１１０の外形寸法がインターポーザ５１よりも小さいから、延出端子部１１３ａの側面１０９Ｃ、１０９Ｄからの長さを無用に長くする必要はない。したがって、メモリデバイス１４０では、製造コストの上昇を抑制できる。
ところで、積層チップパッケージ９０では、８つのメモリチップ５０が積層されているが、各メモリチップ５０とコントローラプレート１１０とは、全くの別プロセスで製造されている。そのため、メモリチップ５０とコントローラプレート１１０とは、外形寸法が異なり、外部との接続に必要な電極パッドの配置パターンも相違している。
したがって、積層チップパッケージ９０にインターポーザ５１が積層されていないときは、メモリチップ５０か、コントローラプレート１１０のどちらか一方に配線電極を別途形成する等して、メモリチップ５０の配置パターンと、コントローラプレート１１０の配置パターンとが一致するようにしなければならない。
メモリチップ５０の電極パッド１５ｂと、コントローラプレート１１０の電極パッド１１３ｂを半田で接続する場合、双方の電極パッドの位置が一致し、双方の電極パッドが上下に重なる必要がある。ところが、電極パッドの配置パターンが異なると、双方の電極パッドの位置がずれる。そのため、複数の電極パッド１１３ｂの一つだけ（例えば１２ある電極パッド１１３ｂのうちひとつだけ）を電極パッド１５ｂに重ねることはできても、すべての電極パッド１１３ｂを電極パッド１５ｂに重ねることはできない。したがって、電極パッドに接続できない電極パッド（接続不能電極パッドともいう）が複数の電極パッド１１３ｂの中に出現してしまい、これでは、メモリデバイスを完成させることはできない。
そこで、メモリデバイス１４０では、８つのメモリチップ５０の外側の、コントローラプレート１１０と積層チップパッケージ９０との間にインターポーザ５１が積層されている。このインターポーザ５１は、メモリセル等の半導体素子は形成されていないが、複数の配線電極３５を有し、その配線電極３５はコントローラプレート１１０の配置パターンと共通する配置パターン（共通配置パターン）で形成されている。そのため、コントローラプレート１１０をインターポーザ５１に載置したときに、コントローラプレート１１０の電極パッド１１３ｂをすべてインターポーザ５１の電極パッド３５ｂ上に配置することができ、接続不能電極パッドの出現を皆無にすることができる。
したがって、半田１２１を用いることによって、コントローラプレート１１０の電極パッド１１３ｂをすべてインターポーザ５１の電極パッド３５ｂに接続することができる。また、コントローラプレート１１０よりもインターポーザ５１の外形寸法が大きいため、インターポーザ５１において、延出端子部３５ａの長さ調節可能な範囲が広い。
メモリデバイス１４０では、コントローラプレート１１０の接続用インターポーザ５１が積層されているため、電極パッド１５ｂの配置が電極パッド１１３ｂに適合するように、メモリチップ５０の構造および製造工程を変更する必要がない。そのため、メモリデバイス１４０は、製造工程を簡略化することが可能な汎用性の高い構造を備えている。また、例えば、電極パッドの配置パターンが電極パッド１１３ｂとは異なるコントローラチップを用いるとき、例えば、長手辺方向に沿って電極パッドの位置が左右に変わる場合等では、インターポーザだけをその配置パターンと共通する配置パターンで製造すればよい。この場合、インターポーザの構造および製造工程だけを変更すればよく、メモリチップ５０の構造および製造工程は変更する必要がない。メモリチップ５０はそれまでの構造および製造工程で製造することができる。したがって、メモリデバイスがメモリデバイス１４０のような構造を有することで、多様な種類のメモリデバイスの製造工程を簡略化できる。そのため、メモリデバイス１４０は多様な種類のメモリデバイスを効率的に製造することに対応でき、量産性に優れたものとなっている。
一方、インターポーザ５１の配線電極３５と、メモリチップ５０の配線電極１５とは、それぞれ共通配線側面５２に端面３５ｃ、１５ｃが出現し、それらが接続電極６０によって接続されている。そのため、コントローラプレート１１０の電極パッド１１３ｂがインターポーザ５１の電極パッド３５ｂに接続されることで、コントローラプレート１１０が接続電極６０を介して各メモリチップ５０に接続されている。インターポーザ５１はコントローラプレート１１０を各メモリチップ５０に接続するためのインターフェースとして機能している。したがって、メモリデバイス１４０では、コントローラプレート１１０のコントロールＩＣの制御によってメモリチップ５０のメモリセル４１に対するデータの読み書きが確実に行える。
このように、メモリデバイス１４０は、コントローラプレート１１０への接続用インターポーザ５１が積層されていることによって、配線電極の配置パターンが異なる色々な種類のメモリチップを積層して製造できることになり、多様な種類のメモリデバイスを製造できるように汎用性が高められている。また、インターポーザ５１にコントローラプレート１１０を載置すれば、半田１２１でコントローラプレート１１０を接続することができるから、コントローラプレート１１０を接続するための工程に余計な負荷がかからない。よって、メモリデバイス１４０は、製造工程を簡略化することができ、製造時間を短縮することも可能である。
また、メモリデバイス１４０の記憶容量を拡大するため、仮にメモリチップ５０の積層数を８個から増加させるとしても、インターポーザ５１さえ積層しておけばコントローラプレート１１０をすべてのメモリチップ５０に接続することができる。したがって、積層チップパッケージ９０の記憶容量を拡大したからといってコントローラプレート１１０を接続するための工程の負荷が拡大することもない。
一方、メモリデバイス１４０は、半導体ウェハ１および半導体ウェハ５を用いて製造されている。その半導体ウェハ１の複数の配線電極１５と、半導体ウェハ５の複数の配線電極３５とは、それぞれ延出端子部１５ａ，３５ａを有するので、それぞれの端面１５ｃ、３５ｃが共通配線側面５２に出現する。しかも、配線電極１５の個数および配置間隔と、配線電極３５の個数および配置間隔とが等しく形成されているため、端面１５ｃ、３５ｃが積層方向に沿った直線上に並んで出現する。したがって、積層方向に沿った帯状の接続電極６０を共通配線側面５２に形成することによって、インターポーザ５１と、８つのメモリチップ５０とを接続することができ、インターポーザ５１の接続に要する工程を簡易にすることができる。
そして、積層半導体ウェハ９８は、半導体ウェハ５に半導体ウェハ１を積層することによって製造することができる。予め半導体ウェハ１だけを積層して積層メモリ基板９７を製造しておけば、半導体ウェハ５にその積層メモリ基板９７を積層することで積層半導体ウェハ９８が得られる。したがって、積層半導体ウェハ９８を製造するにあたり、予め半導体ウェハ１の積層数の異なる多種多様な積層メモリ基板９７を製造しておけば、多種多様な積層半導体ウェハ９８を効率的に製造することができる。積層半導体ウェハ９８は、半導体ウェハ１の積層数を変えることで、そこに含まれるメモリセル４１の個数を変更することができるから、積層半導体ウェハ９８は記憶容量の異なる多種多様なメモリデバイス１４０を製造する上で極めて好適なものとなっている。
一方、積層半導体ウェハ９８を溝部２０，２１に沿って切断する際、図１６に示したように、溝部２０，２１がカットラインＣＬに沿って切断される。すると、延出端子部１５ａ（延出端子部３５ａも同様）がカットラインＣＬに沿って切断される。また、前述したように、各半導体ウェハ１、半導体ウェハ５では、溝部２０，２１の内側に樹脂絶縁層２４が形成されている。そのため、積層半導体ウェハ９８を溝部２０，２１に沿って切断したときの切断面に、２層構造の絶縁層の断面（絶縁層の断面を「絶縁断面」ともいう）が出現する。この絶縁断面は下部絶縁層２３の断面の上に、上部絶縁層２２ａの断面が重なった２層構造になっている。
また、各半導体ウェハ１、半導体ウェハ５において、溝下部２０ａ、２１ａの幅よりも幅広部２０ｂ、２１ｂの幅が広く形成されている。そのため、デバイスブロックの４つの側面において、上部絶縁層２２ａは下部絶縁層２３よりも大きい奥行きを有している。この奥行きとは、デバイスブロック（メモリデバイス１４０、メモリチップ５０およびインターポーザ５１でも同様）において、図１６に示したように上部絶縁層２２ａの断面と幅広部２０ｂ（２１ｂ）の内側面との距離ｄ１１、下部絶縁層２３の断面と溝下部２０ａ（２１ａ）の内側面との距離ｄ１２を意味している。距離ｄ１１は距離ｄ１２よりも大きいのでｄ１１＞ｄ１２になっている。
ところで、メモリデバイス１４０は共通配線側面５２に接続電極６０を形成することによって製造されるが、接続電極６０によって接続される端面１５ｃ、３５ｃは表面２２ｃよりも上方向に突出して形成されている。
そして、接続電極６０を形成するときは、接続電極６０を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも、メモリデバイス１４０を製造することができる。大まかな位置合わせでも、上下に並んだ端面１５ｃ同士を接続する接続電極６０を形成することができる。
すなわち、メモリデバイス１４０では、接続電極６０を形成する際、アライメントは高精度で行わなくてもよい。そのため、直方体状のデバイスブロックを得た後の工程を簡易にすることができ、メモリデバイス１４０の製造工程全体を簡略化することができる。したがって、メモリデバイス１４０の製造時間を短縮することができる。これによって、単位時間あたりに製造できるメモリデバイス１４０の個数を増やすことができ、メモリデバイス１４０の製造単価を低減することができる。
接続電極６０を形成する際、アライメントを高精度で行わなくてもよいことの理由について述べれば次のとおりである。
まず、デバイスブロックは、４つの側面すべてが積層半導体ウェハ９８を切断したときの切断面によって構成されている。この切断面の一つに端面１５ｃ、３５が端面１５ｇ（詳しくは図１５参照）と同様に突出している端面となって出現している。これは次の理由による。なお、本実施の形態では、突出している端面を突出端面ともいう。
各半導体ウェハ１、半導体ウェハ５の配線電極１５，３５は延出端子部１５ａ、延出端子部３５ａを有している。延出端子部１５ａ、延出端子部３５ａは溝部２０の内側に延出されている。そのため、積層半導体ウェハ９８を溝部２０，２１に沿って切断したときに延出端子部１５ａ、延出端子部３５ａも切断される。そして、延出端子部１５ａ、延出端子部３５ａが切断されたときに形成される端面１５ｃ、３５ｃが切断面の一つに出現する。
一方、延出端子部１５ａ、３５ａは、拡張高ｈ１５を有する電極パッド１５ｂ、３５ｂと同様に凸状に形成されている。そのため、端面１５ｃ、３５ｃは表面２２ｃよりも上方向に突出した突出端面となって出現する。
ここで、接続パッド３２について、溝部２０の内側にまで延出する端子部を形成した場合を考える（この端子部を仮想端子部という）。この場合、デバイスブロックの側面には、その仮想端子部の端面が出現することになる。
しかし、延出端子部１５ａ、３５ａは拡張高ｈ１５を備えた電極パッド１５ｂ、３５ｂと共通の天端面を有し、接続パッド３２よりも厚さが厚く形成されている。そのため、端面１５ｃ、３５ｃは前述の仮想端子部の端面よりも大きさが大きくなって出現する。デバイスブロックでは、このような大きさの大きい端面１５ｃ、３５ｃが縦方向に並んで出現しているため、端面１５ｃと、端面３５ｃとが接続しやすくなっている。接続電極６０は端面１５ｃと、端面３５ｃとをつなぐことができればよいので、接続電極６０を形成する際、マスクパターンの位置合わせを大まかにしてもよい。このような理由から、デバイスブロックでは、接続電極６０を形成する際、アライメントを高精度で行わなくてもよくなっている。
一方、端面１５ｃ、３５ｃの大きさが大きくなっているということは、配線電極１５，３５の断面積が拡張されていることを意味している。したがって、配線電極１５，３５の抵抗値を低下させることができる。そうすると、配線電極１５，３５を通る電流が流れやすくなるため、メモリデバイス１４０の消費電力を低減することもできる。
このように、半導体ウェハ１、半導体ウェハ５は以上のような配線電極１５，３５を有することによって、メモリデバイス１４０の製造工程を簡略化することができ、製造時間を短縮できるようになっている。
また、半導体ウェハ１、半導体ウェハ５が溝部２０の内側に延出している延出端子部１５ａ、３５ａを有しているので、積層半導体ウェハ９８を溝部２０に沿って切断したときの切断面に端面１５ｃ、３５ｃを出現させることができる。つまり、半導体ウェハ１、半導体ウェハ５を積層した積層半導体ウェハ９８を溝部２０に沿って切断すれば、端面１５ｃ、３５ｃが得られるということである。
したがって、半導体ウェハ１、半導体ウェハ５を用いるときは、デバイス領域１０、半導体領域１１につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極１５、３５が延出端子部１５ａ、３５ａを有していないとすると、溝部２０に沿って切断しても配線電極１５、３５を切断することはできない。そのため、積層半導体基板を溝部に沿って切断しただけでは、その切断面にデバイス領域１０につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため別の工程を行わねばならない。
しかし、半導体ウェハ１、半導体ウェハ５を用いるときは、積層半導体ウェハ９８を溝部に沿って切断したときの切断面に配線電極１５、３５の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ１、半導体ウェハ５を用いることによってメモリデバイス１４０の製造工程をいっそう簡略化することができる。
また、配線電極１５、３５は表面絶縁層２２の上に浮かび上がるようにして形成されている。そのため、切断面に端面１５ｃ、３５ｃが出現した場合、上下に位置する端面１５ｃ、３５ｃ同士が表面絶縁層２２を介在して配置されることになる。したがって、上下に位置するメモリチップ同士がショートしてしまう事態を回避することができる。
以上のメモリデバイス１４０は、半導体ウェハ１、半導体ウェハ５を積層して製造されている。そのため、各メモリチップ５０、インターポーザ５１の配線電極１５，３５が表面絶縁層２２、上部絶縁層２２ａおよび下部絶縁層２３によって確実に支持され、下方に折れ曲がるなどして変形することが皆無である。
メモリデバイス１４０では、配線電極１５，３５の変形が皆無であることによって、各メモリチップ５０、インターポーザ５１において、配線電極１５，３５の端面１５ｃ、３５ｃが決められた位置に決められた大きさで出現している。延出端子部１５ａ、３５ａが下方に折れ曲がるなどして変形すると、配線用側面５０Ａ、５１Ａに対する角度が変わるなどして端面１５ｃ、３５ｃと接続電極６０との接触が不十分になるおそれがある。しかしながら、メモリデバイス１４０、メモリチップ５０およびインターポーザ５１では、そのおそれは皆無である。
したがって、メモリデバイス１４０では、メモリチップ５０、インターポーザ５１の端面１５ｃ、端面３５ｃを接続電極６０によって確実に接続することができる。そのため、メモリデバイス１４０は、電気的な接続に関する信頼性が極めて高くなっている。このように、半導体ウェハ１、半導体ウェハ５を用いてメモリデバイス１４０を製造することによって、そのメモリデバイス１４０の電気的な接続に関する信頼性を高めることができる。
第２の実施の形態
続いて、本発明の第２の実施の形態に係るメモリデバイス３００について、図３３〜図３６を参照して説明する。図３３は、メモリデバイス３００および樹脂基板１３０の図３と同様の断面図である。図３４はコントローラプレート２１０を表面側からみた斜視図、図３５はコントローラプレート２１０の分解斜視図、図３６はコントローラプレート２１０の側面図である。
メモリデバイス３００は、メモリデバイス１４０と比較して、コントローラプレート１１０の代わりにコントローラプレート２１０を有する点と、積層チップパッケージ９０の代わりに積層チップパッケージ２９０を有する点と、インターポーザ５１が積層されていない点で相違している。
コントローラプレート２１０は、コントローラチップ１０９とコントローラチップ２０９とを有している。コントローラチップ２０９はコントローラチップ１０９と同様にコントロールＩＣを有している。コントローラチップ２０９には、コントロールＩＣを備えたデバイス領域２１１が形成されている。
コントローラプレート２１０では、コントローラチップ１０９とコントローラチップ２０９とが接合されている。そして、その接合によって一体となったチップ状部材について、コントローラチップ１０９の外表面１０９Ａと、コントローラチップ２０９の外表面２０９Ａとに、それぞれ複数の外側配線電極１１２、複数の対向配線電極１１３が形成されている。また、複数の外側配線電極１１２と、複数の対向配線電極１１３とを一つずつ接続する接続電極２１６が接続電極１１６と同様に形成されている。接続電極２１６は、接続電極１１６と同様に６個ずつ等間隔で配置され、合計で１２個形成されている。接続電極２１６は接続電極１１６よりも長い長さを有している。
このコントローラプレート２１０では、コントローラチップ１０９と、コントローラチップ２０９のそれぞれについて、互いに沿った２つの表面の一方（外表面１０９Ａ、２０９Ａ）だけに複数の配線電極が形成されている。また、コントローラプレート２１０では、コントローラチップ１０９、コントローラチップ２０９のそれぞれにおける配線電極が形成されていない非電極面１０９Ｂ、２０９Ｂ同士が接合されている。そして、外表面２０９Ａがインターポーザ５１に対向する対向面に設定され、外表面１０９Ａが外表面に設定されている。外表面１０９Ａ、２０９Ａは、複数の配線電極が形成されているため、電極形成面に対応している。
一方、積層チップパッケージ２９０は積層チップパッケージ９０と比較して、８枚のメモリチップ５０のうちの１枚がメモリチップ５３である点で相違している。すなわち、積層チップパッケージ２９０では、１枚のメモリチップ５３と、７枚のメモリチップ５０とが積層されている。
メモリチップ５３は７枚のメモリチップ５０のインターポーザ５１に最も近い最上面に積層され、本発明の実施の形態に係る介挿メモリチップに対応している。メモリチップ５３は、図３９に示すように、メモリチップ５０と比較して１２個の配線電極１５の代わりに、１２個の配線電極２５が形成されている点で相違している。メモリチップ５３の場合、デバイス領域１０は介挿デバイス領域として形成されている。１２個の配線電極２５は、延出端子部２５ａおよび電極パッド２５ｂを有する。また、延出端子部２５ａの端面２５ｃが配線用側面５０Ａと同様の配線用側面５３Ａに突出端面となって出現している。しかし、配線電極２５の配置パターンは配線電極１５の配置パターンとは相違している。配線電極２５の配置パターンは、コントローラプレート１１０における対向配線電極１１３の配置パターンと共通する共通配置パターンとなっている。延出端子部２５ａが延出端子部１５ａよりも長く、電極パッド２５ｂが電極パッド１５ｂよりも内側に配置されている。
そして、メモリチップ５３は、図３７に示す半導体ウェハ６を用いて製造されている。この半導体ウェハ６は、半導体ウェハ１と比較して、配線電極２５を有している点で相違している。配線電極２５は、メモリチップ５３と同様に、対向配線電極１１３の配置パターンと共通する共通配置パターンで形成されている。
前述したように、メモリデバイス１４０では、コントローラプレート１１０への接続用インターポーザ５１が積層されていたが、メモリデバイス３００では、インターポーザ５１は積層されていない。しかし、そのインターポーザ５１の代わりにメモリチップ５３が積層されている。メモリチップ５３では、配線電極２５が共通配置パターンで形成されている。メモリチップ５３だけが共通配置パターンで形成されている。
また、メモリデバイス１４０では、コントローラプレート１１０の代わりにコントローラプレート２１０が積層されている。コントローラプレート２１０は、外側配線電極１１２、対向配線電極１１３および接続電極２１６を有している。そのため、メモリデバイス３００では、メモリデバイス１４０と同様、外側配線電極１１２によって外部との接続を確実に確保することができる。したがって、図示はしないが、メモリデバイス１４０と同様に、外側配線電極１１２にボンディングワイヤ１３３を接続することによって、メモリデバイス３００を樹脂基板１３０に接続することができる。
その上、コントローラプレート２１０を積層チップパッケージ２９０上に載置したときに、対向配線電極１１３と配線電極２５とが上下に重なるようにして配置される。したがって、コントローラプレート１１０の対向配線電極１１３をすべてメモリチップ５３の配線電極２５上に配置できる。
したがって、半田１２１を用いてコントローラプレート２１０の電極パッド１１３ｂをすべてメモリチップ５３の電極パッド２５ｂに接続できる。メモリデバイス３００では、メモリチップ５３だけが共通配置パターンで形成されているから、メモリチップ５３だけ構造および製造工程を変更すればよく、その他の７つのメモリチップについては構造および製造工程を変更する必要がない。そのため、メモリデバイス３００も、製造工程を簡略化することが可能な汎用性の高い構造を備えている。
しかも、メモリデバイス３００では、インターポーザ５１が積層されていないことによって、メモリデバイス１４０よりも外形寸法を小さくすることができる。その上、半導体チップの枚数が少ない分、半導体ウェハを積層する時間を短縮することもでき、単位時間あたりにより多くのメモリデバイスを製造することができる。また、めっき等の材料も少なくなるため、製造に要するコストを削減することもできる。
そして、メモリバイス３００は、図３８に示す積層半導体ウェハ１９８を用いて製造することができる。この積層半導体ウェハ１９８は、積層半導体ウェハ９８と比較して、半導体ウェハ５の代わりに半導体ウェハ６が積層されている点と、積層されている半導体ウェハ１の枚数が7枚である点で相違している。
（積層半導体ウェハおよびメモリデバイスの製造方法）
メモリデバイス３００を製造するときは、コントローラプレート１１０の代わりにコントローラプレート２１０を製造する。この場合、コントロールＩＣを有する２枚のチップ状部材、すなわち、コントローラチップ１０９、２０９を接合して一体となったチップ状部材を対象として、コントローラプレート１１０の場合と同様のプレート用配線電極形成工程およびプレート用接続電極形成工程を実行する。
また、積層半導体ウェハ１９８を製造するときは半導体ウェハ５の代わりに半導体ウェハ６を用いる。そして、積層半導体ウェハ９８を製造するときと同様の手順でその半導体ウェハ６の裏面１ｂを研磨して半導体ウェハ６の厚さを薄くする。次に、積層半導体ウェハ９８を製造するときと同様の手順で7枚の半導体ウェハ１を半導体ウェハ６の裏面１ｂに積層する。こうして、積層半導体ウェハ１９８を製造することができる。
その後、溝部２０，２１に沿って積層半導体ウェハ１９８を切断し、続いて接続電極６０の形成と、コントローラプレート２１０の接続をメモリデバイス１４０の場合と同様の手順で実行することによって、メモリデバイス３００を製造することができる。
その他の実施の形態
図４０を参照して、コントローラプレート２２０について説明する。コントローラプレート２２０は、コントローラプレート２１０と比較して、コントローラチップ２０９の代わりにインターポーザ２１９を有している点で相違している。その他の点で、コントローラプレート２２０とコントローラプレート２１０とは共通している。コントローラプレート２２０では、非電極面１０９Ｂ、２１９Ｂ同士が接合されている。そして、外表面２１９Ａがインターポーザ５１に対向するから対向面に設定され、外表面１０９Ａが外表面に設定されている。インターポーザ２１９はコントロールＩＣが形成されていない半導体領域２２１を有している。
このコントローラプレート２２０をコントローラプレート２１０の代わりに用いることによって、メモリデバイス３００と同様の作用効果を奏するメモリデバイスが得られる。
また、コントローラプレート２２０を製造するときは、コントロールＩＣを有する第１のチップ状部材一枚と、コントロールＩＣを有しない第２のチップ状部材一枚、すなわち、コントローラチップ１０９とインターポーザ２１９を一枚ずつ用いる。そして、コントローラチップ１０９、インターポーザ２１９を接合して一体となったチップ状部材を対象として、メモリデバイス１４０の場合と同様に、プレート用配線電極形成工程と、プレート用接続電極形成工程とを実行する。すると、コントローラプレート２２０が得られる。
さらに、上記製造方法の代わりに次のようにしてコントローラプレート２２０を製造することもできる。
まず、プレート用配線電極形成工程を次のようにして実行する。この場合、コントローラチップ１０９について、互いに沿った２つの表面の一方（外表面１０９Ａ）だけに複数の配線電極１１２を形成し、インターポーザ２１９について、互いに沿った２つの表面の一方（外表面２１９Ａ）だけに複数の配線電極１１３を形成する。
次に、接合工程を実行する。この場合、コントローラチップ１０９、インターポーザ２１９について、双方の非電極面１０９Ｂと非電極面２１９Ｂとを接合する。
そして、プレート用接続電極形成工程を実行する。この場合、一体となったコントローラチップ１０９とインターポーザ２１９について、その向かい合う２つの側面にそれぞれ複数の接続電極２１６を形成する。このようにしても、コントローラプレート２２０が得られる。
以上の各実施の形態では、配線電極１５、配線電極３５は凸状構造を有しているが、本発明は凸状構造を有していない配線電極を備えたメモリデバイスについても適用することができる。また、隣接する２つのデバイス領域１０、半導体領域１１に、溝部を跨ぐ構造の端子部を延出端子部１５ａの代わりに形成してもよい。さらに、スクライブ溝部は溝部２０，２１のように口広構造を有していなくてもよい。
また、第１の実施の形態において、メモリデバイス１４０では、コントローラプレート１１０が積層されていた。しかしながら、図示はしないが、コントローラプレート１１０の代わりにコントローラプレート２１０またはコントローラプレート２２０を積層することによって、メモリデバイス１４０としてもよい。
さらに、第２の実施の形態において、メモリデバイス３００では、コントローラプレート２１０が積層されていた。しかしながら、図示はしないが、コントローラプレート２１０の代わりにコントローラプレート１１０，２２０を積層することによって、メモリデバイス３００としてもよい。
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
本発明を適用することにより、コントローラチップや積層チップパッケージの大きさに関わらず、外部との接続を確実に確保し得るだけの汎用性の高い構造を備えたメモリデバイスおよびその製造方法が得られる。本発明はメモリデバイスおよびその製造方法の分野で利用することができる。
１０…デバイス領域、１１…半導体領域、２４…樹脂絶縁層、１５，２５，３５…配線電極、１５ａ，２５ａ，３５ａ，１１２ａ，１１３ａ…延出端子部，１５ｂ，２５ｂ，３５ｂ，１１２ｂ，１１３ｂ…電極パッド、４１…メモリセル、５０，５３…メモリチップ、５０Ａ，５１Ａ…配線用側面、５１，２１９…インターポーザ、５２…共通配線側面、６０，１１６，２１６…接続電極、９０，２９０…積層チップパッケージ、１０９…コントローラチップ、１０９Ａ，１０９Ｃ，１０９Ｄ，２０９Ａ…外表面、１０９Ｂ，２０９ｂ…外表面、１１０，２１０，２２０…コントローラプレート、１１２…外側配線電極、１１３…対向配線電極、９８…積層半導体ウェハ、１４０，３００…メモリデバイス。

Claims (19)

  1. 複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラプレートとが積層されているメモリデバイスであって、
    前記メモリチップは、それぞれ
    前記複数のメモリセルが形成されているデバイス領域と、
    該デバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、
    前記複数のメモリセルに接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している複数のメモリ用配線電極とを有し、
    前記メモリチップと外形寸法が等しく、かつ半導体素子を有しない介挿チップが前記積層チップパッケージと前記コントローラプレートとの間に積層され、
    前記コントローラプレートは、前記介挿チップに対向する対向面に形成されている複数の対向配線電極と、
    前記対向面の裏側に配置されている外表面に形成されている複数の外側配線電極と、
    前記対向面と前記外表面とに交差している側面に形成され、かつ前記対向配線電極と、前記外側配線電極とを一つずつ接続している複数のプレート用接続電極とを有し、
    前記介挿チップが前記複数の対向配線電極の配置パターンと共通する共通配置パターンで形成された複数の介挿配線電極を有し、
    前記介挿チップの上に前記コントローラプレートが載置され、かつ前記対向配線電極と前記介挿配線電極とが一つずつ接続されているメモリデバイス。
  2. 複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラプレートとが積層されているメモリデバイスであって、
    前記メモリチップは、それぞれ
    前記複数のメモリセルが形成されているデバイス領域と、
    該デバイス領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層と、
    前記複数のメモリセルに接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している複数のメモリ用配線電極とを有し、
    前記コントローラプレートは、前記積層チップパッケージに対向する対向面に形成されている複数の対向配線電極と、
    前記対向面の裏側に配置されている外表面に形成されている複数の外側配線電極と、
    前記対向面と前記外表面とに交差している側面に形成され、かつ前記対向配線電極と、前記外側配線電極とを一つずつ接続している複数のプレート用接続電極とを有し、
    前記複数のメモリチップのうち、少なくとも前記コントローラプレートに最も近い位置に積層されている介挿メモリチップについて、前記複数のメモリ用配線電極が前記複数の対向配線電極の配置パターンと共通する共通配置パターンで形成され、
    前記介挿メモリチップの上に前記コントローラプレートが載置され、かつ前記対向配線電極と前記介挿メモリチップの前記メモリ用配線電極とが一つずつ接続されているメモリデバイス。
  3. 前記複数の対向配線電極の個数および配置間隔と、前記複数の介挿配線電極の個数および配置間隔とが等しく形成されている請求項１記載のメモリデバイス。
  4. 前記複数の対向配線電極の個数および配置間隔と、前記介挿メモリチップにおける前記複数のメモリ用配線電極の個数および配置間隔とが等しく形成されている請求項２記載のメモリデバイス。
  5. 前記介挿チップについて、前記コントローラプレートの外周よりも内側に配置される介挿電極パッドを前記複数の介挿配線電極すべてがそれぞれ有し、
    前記コントローラプレートが前記介挿チップよりも小さい外形寸法を有し、かつ前記複数の対向配線電極が前記介挿電極パッドのそれぞれに対応した位置に配置されている対向電極パッドをそれぞれ有する請求項１記載のメモリデバイス。
  6. 前記コントローラプレートについて、前記複数の外側配線電極が前記介挿電極パッドのそれぞれに対応した位置に配置されている外側電極パッドをそれぞれ有する請求項５記載のメモリデバイス
  7. 前記コントローラプレートは、前記制御回路を有する１枚のチップ状部材の互いに沿った２つの表面それぞれに前記複数の対向配線電極と、前記複数の外側配線電極とが形成されて、該２つの表面がそれぞれ前記対向面、前記外表面に設定されることによって形成されている請求項１〜６のいずれか一項記載のメモリデバイス。
  8. 前記コントローラプレートは、前記制御回路を有する２枚のチップ状部材のそれぞれについて、互いに沿った２つの表面の一方だけに前記対向配線電極および前記外側配線電極のそれぞれに相当する複数の配線電極がそれぞれ形成されて電極形成面とされ、かつ該複数の配線電極が形成されていない非電極面同士が接合され、さらに前記２枚のチップ状部材それぞれにおける前記電極形成面が前記対向面または前記外表面に設定されることによって形成されている請求項１〜６のいずれか一項記載のメモリデバイス。
  9. 前記コントローラプレートは、前記制御回路を有する第１のチップ状部材と、半導体素子を有しない第２のチップ状部材とについて、互いに沿った２つの表面の一方だけに前記対向配線電極および前記外側配線電極のそれぞれに相当する複数の配線電極がそれぞれ形成されて電極形成面とされ、かつ該複数の配線電極が形成されていない非電極面同士が接合され、さらに前記第１のチップ状部材および前記第２のチップ状部材それぞれの前記電極形成面が前記対向面または前記外表面に設定されることによって形成されている請求項１〜６のいずれか一項記載のメモリデバイス。
  10. 前記複数のメモリチップの側面と前記介挿チップの側面とによって、段差を形成することなくつながった共通配線側面が形成され、該共通配線側面内で前記メモリ用配線電極と前記介挿配線電極とが接続されている請求項１，３，５，６のいずれか一項記載のメモリデバイス。
  11. 前記介挿チップは、前記デバイス領域と大きさの等しい半導体領域と、
    該半導体領域の外側に形成されている絶縁性の樹脂からなる樹脂絶縁層とを有し、
    前記複数の介挿配線電極は、前記半導体領域から前記樹脂絶縁層上に延出している請求項１，３，５，６のいずれか一項記載のメモリデバイス。
  12. 前記樹脂絶縁層は下部絶縁層の上に上部絶縁層が重なった２層構造を有し、該下部絶縁層が前記上部絶縁層を形成している上部樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項１〜１１のいずれか一項記載のメモリデバイス。
  13. 複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラプレートとが積層されているメモリデバイスの製造方法であって、
    前記制御回路を有するチップ状部材について、互いに沿った２つの表面それぞれに複数の配線電極を形成するプレート用配線電極形成工程と、前記チップ状部材の前記２つの表面と交差している側面に前記複数の配線電極を一つずつ接続する複数の接続電極を形成するプレート用接続電極形成工程とを実行することによって、前記コントローラプレートを製造するコントローラプレート製造工程と、
    前記コントローラプレートに形成されている前記複数の配線電極の配置パターンと共通する共通配置パターンで形成された複数の配線電極を、最も外側に配置される最外チップが有するように、前記積層チップパッケージを製造する積層チップパッケージ製造工程と、
    前記積層チップパッケージに前記コントローラプレートを載置して、該コントローラプレートの前記複数の配線電極と、前記最外チップの前記複数の配線電極とを接続する配線電極接続工程とを有するメモリデバイスの製造方法。
  14. 前記コントローラプレート製造工程は、前記制御回路を有する１枚のチップ状部材の互いに沿った２つの表面を対象として前記プレート用配線電極形成工程を実行する請求項１３記載のメモリデバイスの製造方法。
  15. 前記コントローラプレート製造工程は、前記制御回路を有する２枚のチップ状部材を接合した後、一体となった前記チップ状部材における互いに沿った２つの表面を対象として前記プレート用配線電極形成工程を実行する請求項１３記載のメモリデバイスの製造方法。
  16. 前記コントローラプレート製造工程は、前記制御回路を有する第１のチップ状部材と半導体素子を有しない第２のチップ状部材とを接合した後、一体となった前記第１のチップ状部材および第２のチップ状部材における互いに沿った２つの表面を対象として前記プレート用配線電極形成工程を実行する請求項１３記載のメモリデバイスの製造方法。
  17. 複数のメモリセルを有するメモリチップが複数積層されている積層チップパッケージと、前記複数のメモリセルに対する読み書きを制御する制御回路を有するコントローラプレートとが積層されているメモリデバイスの製造方法であって、
    前記制御回路を有する第１のチップ状部材について、互いに沿った２つの表面の一方だけに複数の配線電極を形成し、かつ半導体素子を有しない第２のチップ状部材について、互いに沿った２つの表面の一方だけに複数の配線電極を形成するプレート用配線電極形成工程と、前記第１のチップ状部材と前記第２のチップ状部材とを前記複数の配線電極が形成されていない非電極面同士を接合する接合工程と、接合された前記第１のチップ状部材と前記第２のチップ状部材の側面に前記複数の配線電極を一つずつ接続する複数の接続電極を形成するプレート用接続電極形成工程とを実行することによって、前記コントローラプレートを製造するコントローラプレート製造工程と、
    前記コントローラプレートに形成されている前記複数の配線電極の配置パターンと共通する共通配置パターンで形成された複数の配線電極を、最も外側に配置される最外チップが有するように、前記積層チップパッケージを製造する積層チップパッケージ製造工程と、
    前記積層チップパッケージに前記コントローラプレートを載置して、該コントローラプレートの前記複数の配線電極と、前記最外チップの前記複数の配線電極とを接続する配線電極接続工程とを有するメモリデバイスの製造方法。
  18. 前記積層チップパッケージ製造工程は、複数の半導体基板が積層されている積層半導体基板を製造する積層半導体基板製造工程を有し、
    該積層半導体基板製造工程は、前記複数のメモリセルと、該複数のメモリセルに接続されている複数の第１の配線電極とを有する複数の第１の基板と、前記コントローラプレートに形成されている前記複数の配線電極の配置パターンと共通する共通配置パターンで形成された複数の第２の配線電極とを有する第２の基板とを積層する積層工程を有する請求項１３記載のメモリデバイスの製造方法。
  19. 前記積層工程において、前記複数の第１の基板および前記第２の基板を積層する前に、前記第２の基板における裏面側を研磨して前記第２の基板の厚さを薄くする研磨工程を実行し、該研磨工程を実行した後における前記第２の基板の裏面側に、複数の前記第１の基板を積層する請求項１８記載のメモリデバイスの製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426981B2 (en) * 2011-09-22 2013-04-23 Headway Technologies, Inc. Composite layered chip package
JP6441025B2 (ja) * 2013-11-13 2018-12-19 株式会社東芝 半導体チップの製造方法
US9459288B2 (en) * 2014-01-16 2016-10-04 Infineon Technologies Ag Wide interposer for an electronic testing system
US9793268B2 (en) * 2014-01-24 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for gap filling improvement
KR102505206B1 (ko) 2015-12-15 2023-03-03 삼성전자주식회사 반도체 패키지
JP7513301B2 (ja) * 2020-04-03 2024-07-09 ウルトラメモリ株式会社 メモリユニット、半導体モジュール、ｄｉｍｍモジュール、及びそれらの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561622A (en) * 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
US5466634A (en) * 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5953588A (en) 1996-12-21 1999-09-14 Irvine Sensors Corporation Stackable layers containing encapsulated IC chips
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US6734370B2 (en) 2001-09-07 2004-05-11 Irvine Sensors Corporation Multilayer modules with flexible substrates
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
US7745259B2 (en) 2008-06-30 2010-06-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7557439B1 (en) 2008-09-29 2009-07-07 Tdk Corporation Layered chip package that implements memory device

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