JP5518574B2 - 積層チップパッケージおよび積層チップパッケージの製造方法 - Google Patents

積層チップパッケージおよび積層チップパッケージの製造方法 Download PDF

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Description

本発明は、積層された複数のチップを含む積層チップパッケージおよび積層チップパッケージの製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
近年、高集積化された電子部品としてシステム・イン・パッケージ（System in Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰは、ＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数のチップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして、積層された複数のチップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数のチップを基板上に積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれのチップに複数の貫通電極を形成し、その貫通電極によって各チップ間の配線を行う方式である。
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
積層チップパッケージの製造方法として、従来、例えば特許文献１や、特許文献２が知られている。特許文献１には、次のような製造方法が記載されている。この製造方法では、まず、ウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込む。その後、各チップに接続される複数のリードを形成してNeo-Waferと呼ばれる構造物を作成する。次に、Neo-Waferを切断して、チップとその周囲を囲む樹脂と、複数のリードとを含むNeo-chipと呼ばれる複数の構造体を作成する。このとき、チップに接続された複数のリードの端面はNeo-chipの側面に露出している。そして、複数種類のNeo-chipを積層して積層体を作成する。この積層体では、各層のチップに接続された複数のリードの端面は積層体の同じ側面に露出している。
また、非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造してその積層体の２つの側面に配線を形成することが記載されている。
一方、特許文献２には、フレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
米国特許第５，９５３，５８８号明細書 米国特許第７，１２７，８０７ Ｂ２号明細書
Keith D. Gann, "Neo-StackingTechnology", HDI Magazine, 1999 年12月
ところで、積層チップパッケージは、次のような手順で製造される。まず、ウェハプロセスを施すことにより、複数のデバイスが作り込まれたウェハ（デバイスウェハ）を作成する。そして、デバイスウェハにスクライブラインに沿った溝部を複数形成する。さらに、その溝部にエポキシ樹脂、ポリイミド樹脂といった樹脂を埋め込むことによって絶縁層を形成し、それによって溝付きデバイスウェハを作成する。このような溝付きデバイスウェハを絶縁性の接着材で張り合わせて積層デバイスウェハを作成する。この積層デバイスウェハを溝部に沿って切断することによって積層チップパッケージを製造する。
一方、積層チップパッケージは、複数のデバイスプレートが重なっている。積層デバイスウェハを溝部に沿って切断すると、溝付きデバイスウェハも溝部に沿って切断される。溝付きデバイスウェハが溝部に沿って切断されたことによって形成される板状の部材がデバイスプレートである。
そして、積層チップパッケージを製造するためにはデバイスプレート同士を電気的に接続しなければならない。デバイスプレートはそれぞれ複数のデバイスが作り込まれており、その側面が絶縁層で覆われている。そのため、従来、積層チップパッケージの製造工程には、次の１）、２）の工程が必要とされていた。すなわち、１）デバイスプレートが縦方向に積み重なった構造物をデバイスブロックとしたときに、デバイスブロックの一つの側面に各デバイスプレートに形成されている配線の端面を出現させる。２）次に、その配線の端面同士を各デバイスプレートを跨ぐようにしてつなぐ２次配線（接続電極ともいう）をデバイスブロックの側面に形成する。
一方、各デバイスプレートに形成されている配線は２次配線に接触するほか、デバイスに接続されている接続パッドにも接触するように形成されている。そのため、積層チップパッケージは、配線と２次配線との接触部分や、配線と接続パッドの接触部分に接触抵抗が発生し得る。
ところが、２次配線は各デバイスプレートの配線の端面同士を縦方向にすべてつないでいたため、積層チップパッケージは、各デバイスプレート間の接触抵抗を確認するテストが行い難くい構造であった。したがって、従来の積層チップパッケージは、接触抵抗を確認するテストに時間を要してしまい、そのようなテストを簡略化することが困難であるという課題があった。
本発明は、上記課題を解決するためになされたもので、接触抵抗の検査工程を簡略化し、検査工程を効率的に行える構造を備えた積層チップパッケージおよび積層チップパッケージの製造方法を提供することを目的とする。
上記課題を解決するため、本発明は半導体装置とその半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、複数の側面のうちのいずれか少なくとも一つの配線用側面に、半導体プレートにおける配線用側面の内側に形成されている検査用内電極の端面が形成され、半導体プレートのうちの隣接する２つの半導体プレートだけを対象として検査用内電極の端面同士を半導体プレートの積層方向に沿って接続している検査用外電極を有し、配線電極と共通する検査用配線電極が検査用内電極の代わりに形成されている表層プレートが半導体プレートの一つとして最上位に積層され、検査用配線電極の端面が配線用側面に形成され、検査用外電極を複数有し、その検査用外電極の少なくとも１つが検査用配線電極の端面と検査用内電極の端面とを積層方向に沿って接続し、検査用配線電極を２つ有し、かつその検査用配線電極の一方から他方までがすべての検査用外電極および検査用内電極とともにつながった一連の検査用ラインを形成している積層チップパッケージを特徴とする。
この積層チップパッケージは、隣接する２つの半導体プレートだけを対象とした検査用外電極が形成されているので、２つの半導体プレートだけを対象とした検査を行える。
また、本発明は、半導体装置とその半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、複数の側面のうちのいずれか少なくとも一つの配線用側面に、半導体プレートにおける配線用側面の内側に形成されている検査用内電極の端面が形成され、半導体プレートのうちの隣接する２つの半導体プレートだけを対象として検査用内電極の端面同士を半導体プレートの積層方向に沿って接続している検査用外電極を有し、検査用内電極は、検査用外電極に接続されている端面を両端部に備えた形状に形成されている積層チップパッケージを提供する。
また、本発明は、半導体装置とその半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、複数の側面のうちのいずれか少なくとも一つの配線用側面に、半導体プレートにおける配線用側面の内側に形成されている検査用内電極の端面が形成され、半導体プレートのうちの隣接する２つの半導体プレートだけを対象として検査用内電極の端面同士を半導体プレートの積層方向に沿って接続している検査用外電極を有し、配線電極と共通する検査用配線電極が検査用内電極の代わりに形成されている表層プレートが半導体プレートの一つとして最上位に積層され、検査用配線電極の端面が配線用側面に形成され、検査用外電極を複数有し、その検査用外電極の少なくとも１つが検査用配線電極の端面と検査用内電極の端面とを積層方向に沿って接続し、検査用内電極は、検査用外電極に接続されている端面を両端部に備えた形状に形成されている積層チップパッケージを提供する。
さらに本発明は、半導体装置とその半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、複数の側面のうちのいずれか少なくとも一つの配線用側面に、半導体プレートにおける配線用側面の内側に形成されている検査用内電極の端面が形成され、半導体プレートのうちの隣接する２つの半導体プレートだけを対象として検査用内電極の端面同士を半導体プレートの積層方向に沿って接続している検査用外電極を有し、検査用外電極を複数有し、かつそれぞれの検査用外電極が積層方向に沿って断続的に配列され、検査用内電極は、検査用外電極に接続されている端面を両端部に備えた形状に形成されている積層チップパッケージを提供する。
そして本発明は、半導体装置とその半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、複数の側面のうちのいずれか少なくとも一つの配線用側面に、半導体プレートにおける配線用側面の内側に形成されている検査用内電極の端面が形成され、半導体プレートのうちの隣接する２つの半導体プレートだけを対象として検査用内電極の端面同士を半導体プレートの積層方向に沿って接続している検査用外電極を有し、検査用外電極を複数有し、かつそれぞれの検査用外電極が積層方向に沿って断続的に配列されている外電極列を複数有し、検査用内電極は、検査用外電極に接続されている端面を両端部に備えた形状に形成されている積層チップパッケージを提供する。
また、本発明は、半導体装置とその半導体装置に接続されている配線電極とを有する半導体プレートが少なくとも３つ積層され、複数の側面のうちのいずれか少なくとも一つの配線用側面に、半導体プレートにおける配線用側面の内側に形成されている検査用内電極の端面が形成され、配線用側面に形成されている検査用内電極の端面のうち、積層されている半導体プレートのうちの隣接する２つの半導体プレートに形成されている端面だけを対象として、その端面同士を半導体プレートの積層方向に沿って接続している検査用外電極を有する積層チップパッケージを提供する。
また、上記積層チップパッケージは、配線電極と共通する検査用配線電極が検査用内電極の代わりに形成されている表層プレートが半導体プレートの一つとして最上位に積層され、検査用配線電極の端面が配線用側面に形成され、検査用外電極を複数有し、その検査用外電極の少なくとも１つが検査用配線電極の端面と検査用内電極の端面とを積層方向に沿って接続していることが好ましい。
また、検査用外電極は、積層方向に沿った高さが半導体プレートの厚さよりも大きく形成されているようにすることができる。
さらに、検査用外電極を複数有し、それぞれの検査用外電極は、互いに異なる半導体プレートを対象としているようにすることができる。
また、配線用側面に配線電極の端面が形成され、積層方向に沿って並んでいる配線電極の端面同士を半導体プレートすべてを跨ぐようにして接続する接続電極を更に有するようにすることができる。
さらに、半導体プレートは、半導体装置を覆うように形成されている表面絶縁層を更に有し、検査用配線電極が表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、かつ端面が表面絶縁層の表面よりも外側に突出している突出端面となって形成されていることが好ましい。
そして本発明は、半導体装置と、スクライブラインに沿った複数の溝部と、その複数の溝部が形成されている側の表面に形成されている表面絶縁層と、半導体装置に接続され、かつ、表面絶縁層の表面よりも上に浮かび上がった凸状の配線電極および検査用内電極を有する内電極付き基板を製造する基板製造工程と、内電極付き基板を複数積層して積層デバイスウェハを製造する積層工程と、積層デバイスウェハを溝部に沿って切断したときの切断面に、検査用内電極の端面を表面絶縁層の表面よりも上に突出している突出端面として出現させてデバイスブロックを製造するブロック製造工程と、デバイスブロックを構成している複数の半導体プレートのうちの隣接する２つの半導体プレートだけを対象として、検査用内電極の端面同士を半導体プレートの積層方向に沿って接続する検査用外電極を形成する外電極形成工程とを有し、基板製造工程において、内電極付き基板に加えて、配線電極と共通する検査用配線電極が検査用内電極の代わりに形成されている内電極無し基板を製造し、積層工程において、内電極無し基板を最上位に配置し、かつその内電極無し基板の下位に内電極付き基板を複数積層して積層デバイスウェハを製造し、ブロック製造工程において、切断面に、検査用内電極の端面とともに検査用配線電極の端面を突出端面として出現させてデバイスブロックを製造し、外電極形成工程において、検査用外電極を複数形成し、その検査用外電極の少なくとも１つを検査用配線電極の端面と検査用内電極の端面とを積層方向に沿って接続するように形成し、基板製造工程において、内電極無し基板に検査用配線電極を２つ形成し、外電極形成工程において、検査用配線電極の一方から他方までがすべての検査用外電極および検査用内電極とともにつながった一連の検査用ラインが形成されるようにして、検査用外電極を形成する積層チップパッケージの製造方法を提供する。
また、外電極形成工程において、検査用外電極を、それぞれが積層方向に沿って断続的に配列されるようにして複数形成することが好ましい。
さらに、外電極形成工程において、検査用外電極を、それぞれが積層方向に沿って断続的に配列される外電極列を複数配置するようにして複数形成することが好ましい。
積層方向に沿って並んでいる配線電極の端面同士を半導体プレートすべてを跨ぐようにして接続する接続電極を形成する工程を更に有することが好ましい。
積層工程において、内電極無し基板を固定するために用いた台座および接着材を除去して、配線電極および検査用配線電極を表面絶縁層の表面よりも上に浮かび上がった凸状に出現させることが好ましい。
以上詳述したように、本発明によれば、接触抵抗の検査工程を簡略化し、検査工程を効率的に行える構造を備えた積層チップパッケージおよび積層チップパッケージの製造方法が得られる。
本発明の第１の実施の形態に係る積層チップパッケージの製造に用いられる半導体ウェハの全体を示す斜視図である。 半導体ウェハに形成されているデバイス領域およびテスト用領域とその周辺の領域とを示す平面図である。 図２の３−３線断面図である。 ２枚の半導体ウェハを用いた積層チップパッケージの、メモリセルを中心に示した断面図である。 製造途中の半導体ウェハを示す図２と同様の平面図である。 図５の６−６線断面図である。 図５の後続の半導体ウェハを示す図２と同様の平面図である。 図７の８−８線断面図である。 図７の後続の半導体ウェハを示す図２と同様の平面図である。 図９の１０−１０線断面図である。 図１８のデバイスプレートを製造するのに用いた半導体ウェハの要部を示す斜視図である。 積層チップパッケージの製造に用いられる別の半導体ウェハのデバイス領域およびテスト用領域とその周辺の領域とを示す平面図である。 さらに別の半導体ウェハのデバイス領域およびテスト用領域とその周辺の領域とを示す平面図である。 積層チップパッケージを製造する途中の半導体ウェハおよび台座を示す図３と同様の断面図である。 図１４の後続の工程を示す図３と同様の断面図である。 図１５の後続の工程を示す図３と同様の断面図である。 図１６の後続の工程を示す図３と同様の断面図である。 積層チップパッケージを構成するデバイスプレートの一例を示す斜視図である。 デバイスブロックの一例を示す斜視図である。 積層チップパッケージの一例を示す一部省略した斜視図である。 図２０の積層チップパッケージの側面図である。 図２０の積層チップパッケージをデバイスプレートごとに分解して示した一部省略した斜視図である。 別の積層チップパッケージをデバイスプレートごとに分解して示した一部省略した斜視図である。 図２３の積層チップパッケージの斜視図である。 本発明の実施の形態に係る積層チップパッケージを製造する半導体ウェハに形成されているデバイス領域およびテスト用領域とその周辺の領域とを示す平面図である 本発明の実施の形態に係る積層チップパッケージを製造する他の半導体ウェハの全体を示す斜視図である。 図２６の半導体ウェハに形成されているデバイス領域およびテスト用領域とその周辺の領域とを示す平面図である。 更に別の実施の形態に係る半導体ウェハの全体を示す斜視図である。 図２１に示した積層チップパッケージの要部を拡大して示した側面図である。 図２９の要部を拡大して示した側面図である。
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（半導体ウェハ１の構造）
まず、図１〜図３を参照して、半導体ウェハ１の構造について説明する。半導体ウェハ１は本発明の実施の形態に係る積層チップパッケージ１００を製造するときに用いられる。積層チップパッケージ１００は、半導体ウェハ１のほか、後述する半導体ウェハ５１，５２を用いて製造される。半導体ウェハ１は後述するテスト用内電極２７、２８を有しないので内電極無し基板としての構成を有している。
図１は半導体ウェハ１の全体を示す斜視図である。図２は半導体ウェハ１に形成されているデバイス領域１０およびテスト用領域１８とその周辺の領域とを示す平面図、図３は図２の３−３線断面図である。
半導体ウェハ１はシリコンウェハ２を用いて構成されている。半導体ウェハ１は図１に示すように、シリコンウェハ２の第１の表面１ａ（第１の表面１ａの裏面側が第２の表面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂは第１の表面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。隣接するスクライブライン３Ａ，３Ａおよび３Ｂ，３Ｂで囲まれた領域に後述するデバイス領域１０とテスト用領域（検査用領域ともいう）１８が形成されている。
そして、半導体ウェハ１は第１の表面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されており、いずれも２０〜６０μｍ程度の深さおよび５０〜１２０μｍ程度の幅を有している。
半導体ウェハ１は図３に詳しく示すように表面絶縁層２２を有している。表面絶縁層２２はデバイス領域１０とテスト用領域１８を覆うように形成され、半導体ウェハ１の第１の表面１ａのほぼ全体をカバーして、半導体ウェハ１の表層を構成している。表面絶縁層２２は後述する保護絶縁層３１よりも厚さが厚く、しかも表面２２ｃが平坦に形成されており、後述する配線電極１５、配線電極１６、テスト用配線電極（検査用配線電極ともいう）２５，２６の形成されている部分を除いて半導体ウェハ１の最も外側に配置されている。
また、表面絶縁層２２は溝部２０，２１の内側に形成されている溝部内絶縁部２２ａと一体となって構成され、溝部内絶縁部２２ａとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層２２はコンタクトホール２２ｂが複数形成されており、各コンタクトホール２２ｂに配線電極１５、配線電極１６、テスト用配線電極２５，テスト用配線電極２６が一つずつ形成されている。
表面絶縁層２２は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部２０，２１に沿って半導体ウェハ１をダイシングソーで切断するときに、その切断を容易に行うことができる。
そして、半導体ウェハ１はシリコンウェハ２によって構成されるシリコン基板３０を有し、その上側部分がデバイス領域１０、テスト用領域１８となっている。デバイス領域１０とテスト用領域１８はそれぞれ表面に複数の接続パッド３２、接続パッド４２が形成されており、接続パッド３２，接続パッド４２以外の部分が保護絶縁層３１によって被覆されている。
保護絶縁層３１は、表面絶縁層２２の下側に配置されていて、デバイス領域１０とテスト用領域１８を覆うように形成されている。保護絶縁層３１は、二酸化シリコン（ＳｉＯ２）等からなり、各接続パッド３２、４２の形成位置に接続用ホール３１ａが形成されている。接続用ホール３１ａは接続パッド３２、４２を露出させて後述する配線電極１５，１６、テスト用配線電極２５，２６を接続パッド３２、４２に接続するために形成されている。接続パッド３２はデバイス領域１０の半導体装置に接続されている（詳しくは図４参照）。
デバイス領域１０とテスト用領域１８とは隣接している。デバイス領域１０とテスト用領域１８の全体が図２に詳しく示すように、隣接する溝部２０，２０と、溝部２１，２１とによって囲まれた矩形状の領域になっている。デバイス領域１０とテスト用領域１８は、第１の表面１ａに複数形成されており、そのそれぞれは溝部２０，２１によって隣接する領域と分けられている単位領域となっている。
各デバイス領域１０は、ウェハプロセスを施すことによって第１の表面１ａに形成されたメモリ部を有し、配線電極１５，１６が複数形成されている。テスト用領域１８はテスト用配線電極２５，２６が形成されている。なお、ウェハプロセスとは、シリコンウェハ２等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
デバイス領域１０は半導体装置としてメモリ部の他、ＣＰＵ，センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域１０はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
配線電極１５はＣｕ等の導電性の材料からなっている。配線電極１５は延出端子部１５ａと、矩形状の電極パッド１５ｂとを有し、延出端子部１５ａと電極パッド１５ｂの全体が表面絶縁層２２の表面２２ｃよりも上に浮かび上がり立体的になった凸状構造を有している。
配線電極１５は図３のほか、図１１、図１８に詳しく示されている。配線電極１５は延出端子部１５ａの端面１５ｇが表面絶縁層２２の表面２２ｃよりも外側に突出している突出端面となっている。また、配線電極１５は、交差側面１５ｄと、天端面１５ｅと、埋込部１５ｆとを有している。
交差側面１５ｄは表面絶縁層２２の表面２２ｃよりも外側に突出し、しかも表面２２ｃから起立するように（ほぼ直交状に）交差している側面部分である。天端面１５ｅは、交差側面１５ｄに接続され、表面２２ｃよりも外側に突出し、しかも表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１５ｆは表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。
そして、電極パッド１５ｂが交差側面１５ｄ、天端面１５ｅおよび埋込部１５ｆによって構成され、延出端子部１５ａが交差側面１５ｄと天端面１５ｅとによって構成されている。
また、電極パッド１５ｂは、上下に重なって配置されているコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に接続されていて、接続パッド３２にまで届く深さを有している。つまり、電極パッド１５ｂは表面２２ｃよりも外側の天端面１５ｅからコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に至るまでの拡張された高さ（拡張高）ｈ１５を有している。この拡張高ｈ１５は、接続パッド３２の高さｈ３２よりも大きくなっている（ｈ１５＞ｈ３２）。例えば、ｈ１５は２〜６μｍ程度、ｈ３２は０．５〜１μｍ程度である。
配線電極１６もＣｕ等の導電性の材料からなっている。配線電極１６は延出端子部１６ａと、矩形状の電極パッド１６ｂとを有し、延出端子部１６ａと電極パッド１６ｂの全体が配線電極１５と同様の凸状構造を有している。配線電極１６は延出端子部１６ａの端面１６ｇが表面２２ｃよりも外側に突出している突出端面となっている。
また、配線電極１６は交差側面１６ｄと、天端面１６ｅと、埋込部１６ｆとを有している。交差側面１６ｄは交差側面１５ｄと同様に表面２２ｃと交差している側面部分である。天端面１６ｅは天端面１５ｅと同様に表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１６ｆは埋込部１５ｆと同様に表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。そして、電極パッド１６ｂが交差側面１６ｄ、天端面１６ｅおよび埋込部１６ｆによって構成され、延出端子部１６ａが交差側面１６ｄと天端面１６ｅとによって構成されている。電極パッド１６ｂも電極パッド１５ｂと同様の拡張高を有している。
そして、配線電極１５は延出端子部１５ａと電極パッド１５ｂとがデバイス領域１０とテスト用領域１８の外周の一部分に沿って形成されているが、配線電極１６はデバイス領域１０を跨ぐようにして延出端子部１６ａが形成されている。また、電極パッド１６ｂはデバイス領域１０とテスト用領域１８の外周の一部分に沿って電極パッド１５ｂと対向するように配置されている。
延出端子部１５ａ、延出端子部１６ａはそれぞれの一部分がデバイス領域１０から溝部２０の内側に延出している。すなわち、延出端子部１５ａ、延出端子部１６ａは、電極パッド１５ｂ、１６ｂから離れた先端側の一部分が溝部２０のエッジ部分から張り出し、溝部２０の幅方向内側に収まるようにして形成されている。そして、延出端子部１５ａ、延出端子部１６ａは、それぞれにおけるデバイス領域１０から延出している部分が溝部内絶縁部２２ａの表面２２ｃよりも上に浮かび上がった凸状に形成されている。
そして、テスト用配線電極２５は、Ｃｕ等の導電性の材料からなり、配線電極１５と共通する構造を有している。テスト用配線電極２５は延出端子部２５ａと電極パッド２５ｂとを有し、全体が表面絶縁層２２の表面２２ｃよりも上に浮かび上がり立体的になった凸状構造を有している。延出端子部２５ａは延出端子部１５ａと共通する構造を有し、電極パッド２５ｂは電極パッド１５ｂと共通する構造を有している。延出端子部２５ａの端面２５ｇは端面１５ｇと共通する突出端面となっている。
また、テスト用配線電極２６は、Ｃｕ等の導電性の材料からなり、配線電極１６と共通する構造を有している。テスト用配線電極２６は延出端子部２６ａと電極パッド２６ｂとを有し、全体が表面絶縁層２２の表面２２ｃよりも上に浮かび上がり立体的になった凸状構造を有している。延出端子部２６ａは延出端子部１６ａと共通する構造を有し、電極パッド２６ｂは電極パッド１６ｂと共通する構造を有している。延出端子部２６ａの端面２６ｇは端面１６ｇと共通する突出端面となっている。
半導体ウェハ１は、延出端子部１５ａ、延出端子部１６ａおよび延出端子部２５ａ、延出端子部２６ａを有している。そのため、半導体ウェハ１は、溝部２０に沿って切断したときの切断面に、後述する端面１５ｃ、１６ｃ、２５ｃ、２６ｃが表面２２ｃよりも外側に突出して出現するようになっている。
さらに、配線電極１５、１６は溝部２０に沿って交互に多数並べられている。これらの配線電極１５、１６はひとつにまとまった配線電極群１７を形成している。また、配線電極１５、１６は、デバイス領域１０およびテスト用領域１８を取り囲み、デバイス領域１０およびテスト用領域１８に接している溝部の全体、すなわち隣接している２本の溝部２０，２０および２本の溝部２１，２１のうち、これら４本の溝部の一部分である左側または右側の溝部２０にだけ延出端子部１５ａ、１６ａが延出している。配線電極群１７は、延出端子部１５ａ、１６ａのこのような偏った配置による偏在構造を有している。
デバイス領域１０のメモリ部には半導体装置としてのメモリセル４１が多数形成されている。メモリセル４１は図４に示すような構造を有している。図４は、２枚の半導体ウェハ１を用いた後述する積層チップパッケージ１００の、メモリセル４１を中心に示した断面図である。
メモリセル４１は、接続パッド３２を介して配線電極１５、１６が接続されている。メモリセル４１は半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図４では、接着層３３を介して２つのメモリセル４１が積層されている。接着層３３は、半導体ウェハ１を接着するときに用いた接着材で構成されている。
各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７と、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６と、ゲート電極７５とを有している。
ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６が接続されている。絶縁層７７は、接続パッド３２をそれぞれソース電極７４、ドレイン電極７６に接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６はそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。
（半導体ウェハ１の製造方法）
続いて以上のような構成を有する半導体ウェハ１の製造方法について、図５〜図１０を参照して説明する。ここで、図５は製造途中の半導体ウェハを示す図２と同様の平面図、図６は図５の６−６線断面図である。図７は図５の後続の半導体ウェハを示す図２と同様の平面図、図８は図７の８−８線断面図である。図９は図７の後続の半導体ウェハを示す図２と同様の平面図、図１０は図９の１０−１０線断面図である。なお、図示の都合上、図７，９では、表面絶縁層２２にハッチングを付している。
半導体ウェハ１を製造するときは、まずウェハプロセスを施すことによって、デバイス領域１０にメモリ部と複数の接続パッド３２が形成され、テスト用領域１８に複数の接続パッド４２が形成されているウェハ（処理前ウェハ）を準備する。そして、処理前ウェハについて、図６に示すように、第１の表面１ａ上に保護絶縁層３１を形成し、その保護絶縁層３１の各接続パッド３２、４２の形成箇所に接続用ホール３１ａを形成する。次に、スクライブライン３Ａ，３Ｂに沿って、溝部２０，２１を形成する。溝部２０，２１はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。
続いて、図７，８に示すように、第１の表面１ａ全体に例えばエポキシ樹脂、ポリイミド樹脂等の樹脂を塗布する。すると、塗布した樹脂は処理前ウェハの表面全体に行き渡り、しかも溝部２０，２１の中に入り込む。続いて、処理前ウェハの表面を研磨して平坦化すると、図８に示したように、処理前ウェハの表面全体を覆うようにして表面絶縁層２２が形成される。塗布した樹脂のうちの溝部２０，２１の内側に入り込んだ部分が溝部内絶縁部２２ａとなるため、表面絶縁層２２は溝部内絶縁部２２ａと一体となって形成される。
次いで、図９，１０に示すように、表面絶縁層２２にコンタクトホール２２ｂを形成して接続パッド３２、４２を露出させる。その後、配線電極１５、１６と、テスト用配線電極２５，２６を形成する。配線電極１５、１６と、テスト用配線電極２５，２６は、前述した凸状構造を有し、しかも延出端子部１５ａ、１６ａ、延出端子部２５ａ、２６ａを備える形状で形成する。配線電極１５、１６と、テスト用配線電極２５，２６は、例えば以下のような手順で形成することができる。
まず、表面絶縁層２２の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５、１６およびテスト用配線電極２５，２６の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５、１６およびテスト用配線電極２５，２６を形成することができる。
配線電極１５、１６およびテスト用配線電極２５，２６は表面絶縁層２２よりも後に形成されるので、延出端子部１５ａ、１６ａ、２５ａ、２６ａはその全体が表面絶縁層２２の表面２２ｃの上側に配置される格好で形成される。電極パッド１５ｂ、１６ｂ、２５ｂ、２６ｂは、周辺部分が表面２２ｃの上側に配置されるとともに、中央部分が表面２２ｃよりも内側に入り込み、接続パッド３２につながって形成される。
（半導体ウェハ５１の構造）
続いて、図１２を参照して、半導体ウェハ５１の構造について説明する。半導体ウェハ５１は前述の半導体ウェハ１と比較して、テスト用領域１８にテスト用配線電極２５，２６の代わりに２つのテスト用内電極２７が形成されている点で相違しているが、その他は同じ構成を有している。半導体ウェハ５１はテスト用内電極２７が形成されているので内電極付き基板としての構成を有している。
テスト用内電極２７は本実施の形態に係る検査用内電極であって、Ｃｕ等の導電性の材料からなり、延出端子部２７ａが両端部それぞれに形成された概ねＵ字状のターン構造を有している。テスト用内電極２７は全体が表面２２ｃよりも上に浮かび上がり立体的になった凸状構造を有している。テスト用内電極２７は配線電極１５，１６とは形状が相違するものの、配線電極１５，１６と共通する条件で形成されている。
テスト用内電極２７は２つの延出端子部２７ａ、２７ａと中間部２７ｂとを有している。テスト用内電極２７は一方の延出端子部２７ａから中間部２７ｂを通って他方の延出端子部２７ａまでが一つにつながっている。そして、テスト用内電極２７は一方の延出端子部２７ａから電流を流すと、その電流が中間部２７ｂを通って折り返し（ターン）して他方の延出端子部２７ａから出力するようになっている。
２つの延出端子部２７ａは延出端子部１５ａと同様に、テスト用領域１８から溝部２０の内側に延出している。そのため、２つの延出端子部２７ａは、後に溝部２０に沿って一部が切断され、それぞれ後述する端面２７ｃが出現する。その端面２７ｃには後述するテスト用外電極６５，６６が形成される。
なお、図示したテスト用内電極２７は２つの延出端子部２７ａと中間部２７ｂとがほぼ直交した構造で形成されているが、２つの延出端子部２７ａの間を湾曲した中間部２７ｂで接続してＵ字状にしてもよい。
（半導体ウェハ５２の構造）
さらに続いて図１３を参照して、半導体ウェハ５２の構造について説明する。半導体ウェハ５２は前述の半導体ウェハ５１と比較して、テスト用領域１８に２つのテスト用内電極２７の代わりにテスト用内電極２８が形成されている点で相違しているが、その他は同じ構成を有している。半導体ウェハ５２はテスト用内電極２８が形成されているので内電極付き基板としての構成を有している。
テスト用内電極２８は前述のテスト用内電極２７と比較して、２つの延出端子部２８ａ、２８ａの間隔が広く形成されている点で相違し、その他は共通する構成を有している。テスト用内電極２８はテスト用内電極２７と同様の概ねＵ字状のターン構造を有し、凸状構造を有している。テスト用内電極２８は配線電極１５，１６とは形状が相違するものの、配線電極１５，１６と共通する条件で形成されている。
また、テスト用内電極２８は、延出端子部２７ａと同様の２つの延出端子部２８ａを有し、中間部２７ｂと同様の中間部２８ｂを有している。２つの延出端子部２８ａは延出端子部１５ａと同様に、テスト用領域１８から溝部２０の内側に延出している。そのため、２つの延出端子部２８ａも、後に溝部２０に沿って一部が切断され、それぞれ後述する端面２８ｃが出現する。その端面２８ｃには後述するテスト用外電極６５が形成される。
（積層チップパッケージの構造）
以上のような構成を有する半導体ウェハ１と、半導体ウェハ５１，５２とを用いることによって、積層チップパッケージ１００を製造することができる。積層チップパッケージ１００の構造について説明すると、次のとおりである。
積層チップパッケージ１００は図２０、図２１、図２２に示すように、１枚のデバイスプレート６０と、６枚のデバイスプレート６１と、１枚のデバイスプレート６２とが重なり、全部で８枚のデバイスプレートが積層された構造を有している。図２０は積層チップパッケージ１００を示す一部省略した斜視図、図２１は積層チップパッケージ１００の側面図、図２２は積層チップパッケージ１００をデバイスプレートごとに分解して示した一部省略した斜視図である。積層チップパッケージ１００は、最も上位に表層プレートとしてのデバイスプレート６０が積層され、その下位に６枚のデバイスプレート６１が積層され、さらにその下位にデバイスプレート６２が積層されている。
また、積層チップパッケージ１００はデバイスプレート６０、６１、６２の配線を接続電極６３によって行っている。積層チップパッケージ１００では、４つの側面の中の１つの配線用側面１００Ａにすべての接続電極６３が形成されている。このことにより、積層チップパッケージ１００は片側配線構造を実現している。
さらに、積層チップパッケージ１００は半導体ウェハ１，５１，５２のメモリ部を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ１００はデバイスプレートが８枚積層されているが、複数のデバイスプレートが積層されていればよく、デバイスプレートの積層数は８枚には限定されない。
積層チップパッケージ１００は端面１５ｃ、１６ｃがそれぞれ複数形成されている。また、端面１５ｃ、１６ｃをすべてのデバイスプレート６０、６１、６２を跨いでつなぐようにして、接続電極６３が形成されている。
一方、積層チップパッケージ１００は配線用側面１００Ａにテスト用外電極６５，６６が形成されている。テスト用外電極６５，６６は図２０、図２１、図２２のほか、図２９、図３０にも示されている。
テスト用外電極６５，６６は本実施の形態に係る検査用外電極であって、それぞれ複数個形成されている（テスト用外電極６５は８個、テスト用外電極６６は６個）。テスト用外電極６５，６６は合計で８枚のデバイスプレート６０，６１，６２のうちの隣接する２つのデバイスプレートだけを対象として、すなわち、隣接する２つのデバイスプレートだけを電気的に接続し、他は接続しないよう電気的な接続の対象から除外して形成されている。テスト用外電極６５，６６は接続電極６３と比較して、高さや形成される位置は異なるものの、材質や形成方法といった条件は共通にして形成されている。
そして、各テスト用外電極６５は１）、２）、３）に示す３つの接続パターンＡ、接続パターンＢ、接続パターンＣのいずれかで形成され、テスト用外電極６６は２）に示す接続パターンＢで形成されている。なお、１）、２）、３）に示す積層方向Ｅとは、図２０に示すように、デバイスプレート６０，６１，６２を積層していくときの方向であり、積層チップパッケージ１００の厚さ方向を意味している。
１）接続パターンＡ：テスト用配線電極２５，２６の端面２５ｃ、２６ｃと、それぞれの真下に形成されているテスト用内電極２７の端面２７ｃ、２７ｃとを積層方向Ｅに沿って接続する接続パターン
２）接続パターンＢ：上下に並んだテスト用内電極２７，２７の端面２７ｃ、２７ｃ同士を積層方向Ｅに沿って接続する接続パターン
３）接続パターンＣ：テスト用内電極２７の端面２７ｃ、２７ｃと、それぞれの真下に形成されているテスト用内電極２８の端面２８ｃ、２８ｃとを積層方向Ｅに沿って接続する接続パターン
テスト用外電極６５は最上位に配置されるときが接続パターンＡで形成され、最下位に配置されるときが接続パターンＣで形成されている。その他の場合は接続パターンＢで形成されている。テスト用外電極６６はいずれも接続パターンＢで形成されている。
各テスト用外電極６５，６６は、対象とするデバイスプレート６０，６１，６２が互いに相違するよう、積層方向Ｅに沿って互いに接することなく断続的に配列されている。また、デバイスプレート６０からデバイスプレートら６２に向かって各テスト用外電極６５，６６の並び方をみると、テスト用外電極６５，６６は交互に出現している。さらに、積層方向Ｅに沿って並んだ複数個のテスト用外電極６５、６６によって図２１に示す外電極列６５Ｌ、６６Ｌが形成されている。積層チップパッケージ１００は、この外電極列６５Ｌ、６６Ｌが２つずつ形成されている。外電極列６５Ｌ、６６Ｌはそれぞれテスト用外電極６５，６６の断続的な配列を意味している。
さらに、テスト用外電極６５，６６について図２９、図３０を参照して詳しく説明すれば次のとおりである。なお、図２９、図３０では、テスト用配線電極２５，２６のうちテスト用配線電極２６を示し、テスト用配線電極２５は図示を省略している。また、図示の都合上、端面２６ｃ、２７ｃにはドットを付している。
積層チップパッケージ１００は前述した半導体ウェハ１の下に半導体ウェハ５１を積層して製造されている（詳しくは後述する）。そのため、端面２５ｃ、２６ｃの真下に端面２７ｃ、２７ｃが形成されている。前述したようにテスト用配線電極２５，２６は凸状構造を有しているため、端面２５ｃ、２６ｃは突出端面となって形成されている。一方、テスト用内電極２７も凸状構造を有しているため、端面２７ｃ、２７ｃも突出端面となって形成されている。ところが、積層チップパッケージ１００を製造する際、接着材を用いて半導体ウェハ１に半導体ウェハ５１を接着している（詳しくは後述する）。そのため、製造時に用いた接着材による接着層３３で端面２７ｃ、２７ｃが覆われており、端面２７ｃ、２７ｃが上側のデバイスプレートの下面よりも下側に位置している。同様に、端面２８ｃ、２８ｃも上側のデバイスプレートの下面よりも下側に位置している。
テスト用外電極６５，６６はこのような位置関係にある複数の端面同士を前述の接続パターンで接続しているため、ともに積層方向Ｅに沿った高さがデバイスプレート６０，６１，６２の厚さよりも大きく形成されている。
一方、図２２では、テスト用配線電極２５，２６と、テスト用内電極２７、テスト用内電極２８およびテスト用外電極６５，６６との接続関係が示されている。
前述したとおり、テスト用配線電極２５の端面２５ｃと、その真下に位置するテスト用内電極２７の端面２７ｃとがテスト用外電極６５によって接続されている。また、同じテスト用内電極２７のもう一方の端面２７ｃがその真下に位置するテスト用内電極２７の端面２７ｃとテスト用外電極６６によって接続されている。以下テスト用外電極６５、６６の接続パターンＢによる接続が４回繰り返される。それから最下位のデバイスプレート６１とデバイスプレート６２とについて、接続パターンＣによる接続が２回繰り返される。さらに、テスト用外電極６５、６６の接続パターンＢによる接続が５回繰り返され、最後にテスト用外電極６５の接続パターンＡによる接続が１回行われる。
そして、テスト用内電極２７、２８はターン構造を有している。そのため、積層チップパッケージ１００では、テスト用外電極６５、６６による前述のような端面同士の接続が行われることによって、テスト用ライン１００Ｌが形成されている。テスト用ライン１００Ｌは本発明の実施の形態に係る検査用ラインであって、テスト用配線電極２５からテスト用配線電極２６までがすべてのテスト用外電極６５，６６、テスト用内電極２７、２８とともにつながった一連の電極によって構成されている。積層チップパッケージ１００では、テスト用配線電極２５から電流を流すとその電流はテスト用ライン１００Ｌを通ってテスト用配線電極２６に到達する。つまり、その電流はテスト用配線電極２５からすべてのテスト用内電極２７、２８およびテスト用外電極６５、６６を通りながら図示の矢印ｆ、ｇに示す方向に流れてテスト用配線電極２６に到達する。
このテスト用ライン１００Ｌは積層チップパッケージ１００における配線電極１５，１６と接続電極６３との接触抵抗を確認するテスト（抵抗確認テストともいい、詳しくは後述する）に用いることができる。この場合、テスト用配線電極２５が第１の検査用配線電極としての機能を有し、テスト用配線電極２６が第２の検査用配線電極としての機能を有している。
積層チップパッケージ１００は以上のようなテスト用ライン１００Ｌが形成されているため、テスト用配線電極２５、２６に図示しないテスト器具を接触させ検査用電圧を印加することによって抵抗確認テストを行うことができる。抵抗確認テストによってテスト用ライン１００Ｌを構成しているテスト用配線電極２５、２６またはテスト用内電極２７、２８と、テスト用外電極６５、６６との接触抵抗の値を求めることができる。すると、テスト用配線電極２５、２６は配線電極１５，１６と共通する構造を有し、配線電極１５，１６と共通の条件で形成している。テスト用内電極２７、２８は配線電極１５，１６と形状は相違するものの、配線電極１５，１６と共通の条件で形成している。また、テスト用外電極６５、６６は接続電極６３と共通の条件で形成している。そのため、求めた接触抵抗の値から配線電極１５，１６と接続電極６３との接触抵抗の値を推定することができる。
一方、求めた接触抵抗の値に異常があれば、テスト用ライン１００Ｌ内のいずれかの部分の接触に不具合があるものと判断することができる。その場合、例えば、テスト用配線電極２５と、テスト用外電極６６のいずれかとにテスト器具を接触させて再び抵抗確認テストを行うことができる。また、テスト用外電極６５とテスト用外電極６６とにテスト器具を接触させて抵抗確認テストを行うこともできる。
そして、テスト用外電極６５，６６は、ともにデバイスプレート６０，６１，６２のうちの隣接する２つのデバイスプレートだけを対象としている。このことによって、積層チップパッケージ１００はデバイスプレート６０，６１，６２が８枚も積層されていながら、それらの一部だけを対象とした抵抗確認テストを行うこともできる。積層されているデバイスプレートの一部だけを対象とした抵抗確認テストを個別テストともいう。
このように、積層チップパッケージ１００は、デバイスプレート６０，６１，６２のすべてを対象とした抵抗確認テストや、個別テストが行いやすい構造を有しており、各デバイスプレート間の接触抵抗が確認しやすい構造を有している。そのため、積層チップパッケージ１００は、抵抗確認テストの工程を簡略化することができ、抵抗確認テストに要する時間を短縮することができる。このことにより、積層チップパッケージ１００は製造時間を短縮でき、単位時間あたりに製造できる積層チップパッケージ１００の個数を増やすことができる。こうして、積層チップパッケージ１００は製造単価を低減することができる。
（積層チップパッケージの製造方法）
続いて、以上のような構成を備えた積層チップパッケージ１００の製造方法を図１４〜図１７を参照して説明する。
ここで、図１４は積層チップパッケージ１００を製造する途中の半導体ウェハ１および台座３４を示す図３と同様の断面図である。図１５は図１４の後続の工程を示す図３と同様の断面図である。図１６は図１５の後続の工程を示す図３と同様の断面図、図１７は図１６の後続の工程における半導体ウェハ１、５１、５２を示す図３と同様の断面図である。
積層チップパッケージ１００は次のようにして製造する。まず、基板製造工程を実行することによって、内電極無し基板である半導体ウェハ１と、内電極付き基板である半導体ウェハ５１，５２とを製造する。
次に、積層デバイスウェハを製造する積層工程を実行する。この積層工程では、まず、第１の表面１ａに接着材を塗布して半導体ウェハ１を台座３４に固定する。図１４では、このとき塗布した接着材からなる接着層３３が示されている。半導体ウェハ１は後述する積層デバイスウェハ９８の最も上位に配置される最上位基板として用いられる。台座３４は半導体ウェハ１をサポートするための部材であって、図１４ではガラス板を用いている。続いて、半導体ウェハ１の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図１４に示すように半導体ウェハ１の厚さを薄くする。
次に、図１５に示すように半導体ウェハ５１を半導体ウェハ１の第２の表面１ｂ側に接着材を用いて接着する。このとき、半導体ウェハ１と半導体ウェハ５１について、双方の溝部２０，２１の位置が揃うように位置合わせ行う。それから半導体ウェハ５１の第２の表面１ｂを溝部２０，２１が出現するまで研摩する。この研磨によって半導体ウェハ５１の厚さを薄くすると積層デバイスウェハが得られる。積層デバイスウェハは半導体ウェハ１と半導体ウェハ５１が積層されている。
さらに、図１６に示すように別の半導体ウェハ５１，５１を用意する。そして、半導体ウェハ５１，５１のそれぞれについて、積層デバイスウェハの第２の表面１ｂ側に接着してから研磨する工程（接着・研磨工程）を実行する。
引き続き別の半導体ウェハ５１について接着・研磨工程を繰り返し実行する。すると、接着・研磨工程は合計６枚の半導体ウェハ５１について実行されることとなる。それから、図１７に示すように半導体ウェハ５２について接着・研磨工程を実行する。
その後、台座３４および接着層３３を除去すると、図１７に示すような積層デバイスウェハ９８が製造される。積層デバイスウェハ９８は半導体ウェハ１が最も上位に配置され、その下位に６枚の半導体ウェハ５１と１枚の半導体ウェハ５２とが重なり、全部で８枚の半導体ウェハが積層されている。この積層デバイスウェハ９８は、台座３４および接着層３３が除去されているため、半導体ウェハ１の配線電極１５，１６およびテスト用配線電極２５、２６が凸状に出現している。
続いて、ブロック製造工程を実行する。このブロック製造工程では、積層デバイスウェハ９８を溝部２０，２１に沿って切断する。すると、図１９に示すように、直方体状のデバイスブロック９９が得られる。図１９は、デバイスブロック９９を示す斜視図である。デバイスブロック９９は、４つの側面のうちの一つが配線用側面９９ａとなっている。配線用側面９９ａには延出端子部１５ａ、１６ａの後述する端面１５ｃ、１６ｃが表面絶縁層２２の表面２２ｃよりも外側に突出して出現している。また、配線用側面９９ａには、延出端子部２５ａ、２６ａの後述する端面２５ｃ、２６ｃも、表面２２ｃよりも外側に突出して出現している。さらに、延出端子部２７ａの端面２７ｃ、２７ｃが対になって複数組出現し、延出端子部２８ａの端面２８ｃ、２８ｃも対になって１組出現している。端面２７ｃ、２７ｃと、端面２８ｃ、２８ｃも表面２２ｃよりも外側に突出して出現している。
そして、外電極形成工程を行い図２０に示すように配線用側面９９ａに、テスト用外電極６５，６６と接続電極６３を共通する条件で形成する。すると、積層チップパッケージ１００が製造される。接続電極６３は配線用側面１００Ａにおいて、上下に並んだ複数の端面１５ｃ同士または複数の端面１６ｃ同士を接続するよう帯状に形成する。テスト用外電極６５，６６は積層されているデバイスプレートのうちの隣接する２つのデバイスプレートだけを対象として、テスト用配線電極２５，２６の端面２５ｃ、２６ｃまたはテスト用内電極２７，２８の端面２７ｃ、２８ｃを積層方向Ｅに沿って接続するように形成する。このとき、テスト用外電極６５は、うち２つを端面２５ｃ、２６ｃと端面２７ｃ、２８ｃとを積層方向Ｅに沿って接続するように形成し、他をテスト用内電極２７，２８の端面２７ｃ、２８ｃ同士を積層方向Ｅに沿って接続するように形成する。
積層チップパッケージ１００は配線用側面９９ａに接続電極６３を形成することによって製造されるが、接続電極６３によって接続される端面１５ｃ、１６ｃは表面２２ｃよりも上方向に突出して形成されている。
そして、接続電極６３を形成するときは、接続電極６３を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも積層チップパッケージ１００を製造することができる。大まかな位置合わせでも、上下に並んだ端面１５ｃ同士、端面１６ｃ同士を接続する接続電極６３を形成することができる。
すなわち、積層チップパッケージ１００では、接続電極６３を形成する際、アライメントは高精度で行わなくてもよい。そのため、直方体状のデバイスブロック９９を得た後の工程を簡易にすることができ、積層チップパッケージ１００の製造工程全体を簡略化することができる。したがって、積層チップパッケージ１００の製造時間を短縮することができる。これにより、単位時間あたりに製造できる積層チップパッケージ１００の個数を増やすことができ、積層チップパッケージ１００の製造単価を低減することができる。
接続電極６３を形成する際、アライメントを高精度で行わなくてもよいことの理由について述べれば次のとおりである。
まず、デバイスブロック９９は、４つの側面すべてが積層デバイスウェハ９８を切断したときの切断面によって構成されている。この切断面の一つに端面１５ｃ、１６ｃが端面１５ｇ、１６ｇ（詳しくは図１１参照）と同様に突出している端面となって出現している。これは次の理由による。なお、本実施の形態では、突出している端面を突出端面ともいう。
各半導体ウェハ１（半導体ウェハ５１，５２も同様）の配線電極１５，１６は、延出端子部１５ａ、延出端子部１６ａを有している。延出端子部１５ａ、延出端子部１６ａは溝部２０の内側に延出されている。そのため、積層デバイスウェハ９８を溝部２０，２１に沿って切断したときに延出端子部１５ａ、延出端子部１６ａも切断される。そして、延出端子部１５ａ、延出端子部１６ａが切断されたときに形成される端面１５ｃ、１６ｃが切断面の一つに出現する。
一方、延出端子部１５ａ、１６ａは、拡張高ｈ１５を有する電極パッド１５ｂ、１６ｂと同様に凸状に形成されている。そのため、端面１５ｃ、１６ｃは表面２２ｃよりも上方向に突出した突出端面となって出現する。
ここで、接続パッド３２について、溝部２０の内側にまで延出する端子部を形成した場合を考える（この端子部を仮想端子部という）。この場合、デバイスブロックの側面には、その仮想端子部の端面が出現することになる。
しかし、延出端子部１５ａ、１６ａは拡張高ｈ１５を備えた電極パッド１５ｂ、１６ｂと共通の天端面１５ｅ、１６ｅを有し、接続パッド３２よりも厚さが厚く形成されている。そのため、端面１５ｃ、１６ｃは前述の仮想端子部の端面よりも大きさが大きくなって出現する。デバイスブロック９９では、このような大きさの大きい端面１５ｃ、１６ｃが縦方向に並んで出現しているため、端面１５ｃ同士が接続しやすく、端面１６ｃ同士も接続しやすくなっている。接続電極６３は端面１５ｃ同士、端面１６ｃ同士をつなぐことができればよいので、接続電極６３を形成する際、マスクパターンの位置合わせを大まかにしてもよい。このような理由から、デバイスブロック９９では、接続電極６３を形成する際、アライメントを高精度で行わなくてもよくなっている。
一方、端面１５ｃ、１６ｃの大きさが大きくなっているということは、配線電極１５，１６の断面積が拡張されていることを意味している。したがって、配線電極１５，１６の抵抗値を低下させることができる。そうすると、配線電極１５，１６を通る電流が流れやすくなるため、積層チップパッケージ１００の消費電力を低減することもできる。
このように、半導体ウェハ１は以上のような配線電極１５，１６を有することによって、積層チップパッケージ１００の製造工程を簡略化することができ、製造時間を短縮できるようになっている。
さらに、デバイスブロック９９は、その上面に凸状に浮かび上がった電極パッド１５ｂ、１６ｂが出現している。絶縁層の表面よりも上に浮かび上がったパッド状端子が必要なときは、そのようなパッド状端子を備えた端子層（このような端子層は、半導体装置を有しないインターポーザである）を重ねて積層チップパッケージを製造しなければならない。
しかし、デバイスブロック９９は電極パッド１５ｂ、１６ｂが凸状に浮かび上がったデバイスプレート６０が最上位に積層されている。そのため、インターポーザを重ねる必要がなくなっている。したがって、積層チップパッケージ１００は、端子層が不要であるため、その分、高さの低いコンパクトな構造になっている。
また、半導体ウェハ１が溝部２０の内側に延出している延出端子部１５ａ、１６ａを有しているので、積層デバイスウェハを溝部２０に沿って切断したときの切断面に端面１５ｃ、１６ｃを出現させることができる。つまり、半導体ウェハ１を積層した積層デバイスウェハ９８を溝部２０に沿って切断すれば、端面１５ｃ、１６ｃが得られるということである。
したがって、半導体ウェハ１を用いるときはデバイス領域１０につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極１５、１６が延出端子部１５ａ、１６ａを有していないとすると、溝部２０に沿って切断しても配線電極１５、１６を切断することはできない。そのため、積層デバイスウェハを溝部に沿って切断しただけでは、その切断面にデバイス領域１０につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため、別の工程を行わねばならない。
しかし、半導体ウェハ１を用いるときは、積層デバイスウェハを溝部に沿って切断したときの切断面に配線電極１５、１６の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ１を用いることによって積層チップパッケージの製造工程をいっそう簡略化することができる。
また、配線電極１５、１６は表面絶縁層２２の上に浮かび上がるようにして形成されている。そのため、切断面に端面１５ｃ、１６ｃが出現した場合、上下に位置する端面１５ｃ、１６ｃ同士が表面絶縁層２２を介在して配置されることになる。したがって、上下に位置するデバイスプレート同士がショートしてしまう事態を回避することができる。
さらに、半導体ウェハ１における配線電極１５、１６は、配線電極群１７を形成しているが、配線電極群１７はデバイス領域１０に接する溝部２０，２１の一部分に偏って配置された偏在構造を有している。そのため、半導体ウェハ１を用いて積層チップパッケージ１００を製造したときに、デバイス領域１０につながる配線を片側側面に寄せることができ、積層チップパッケージ１００の片側側面配線を実現することができる。
したがって、半導体ウェハ１は片側側面配線を実現し得る積層チップパッケージ１００を製造するのに適したものである。また、半導体ウェハ１は一部の切断面についてだけ、不良のデバイスがあるかどうかの検査を行えば済む。したがって、半導体ウェハ１を用いることによって積層チップパッケージの製造工程をよりいっそう簡略にすることもできる。
その上、延出端子部１５ａ、１６ａが電極パッド１５ｂ、１６ｂよりも幅の狭い幅狭構造を有するため、デバイス領域１０の中に配線電極１５、１６を多数並べることができる。したがって、半導体ウェハ１は配線電極１５、１６による配線の密度を高めることができる。さらに、半導体ウェハ１では、各デバイス領域１０のメモリ部が同じ平面上に形成されているため、アライメント誤差が０になっている。
一方、デバイスブロック９９は、図１８に示すデバイスプレート６０の下側に図１９に示すデバイスプレート６１，６２が積層された構造を有している。
デバイスブロック９９は、その一つの配線用側面９９ａに端面１５ｃ、１６ｃが出現している。配線用側面９９ａは積層デバイスウェハ９８を溝部２０，２１によって切断したときの切断面である。
（デバイスプレートの構造）
デバイスプレート６０は、図１８、図２２に示すように、全体が厚さの薄い矩形板状に形成され、その４つの側面が絶縁層によって覆われている。この絶縁層は、半導体ウェハ１を溝部２０，２１に沿って切断したことで形成されているため、溝部内絶縁部２２ａと同様の樹脂によって構成されている。デバイスプレート６０は最上位に配置されているので、積層チップパッケージ１００の表層を構成する表層プレートとしての機能を有している。
そして、デバイスプレート６０は、片側の平坦面が表面絶縁層２２の表面２２ｃとなり、その表面２２ｃよりも上側に浮かび上がる立体的な配線電極１５、配線電極１６が複数形成されている。また、テスト用配線電極２５、２６も立体的に形成されている。配線電極１５、配線電極１６の端面１５ｃ、１６ｃと、テスト用配線電極２５、２６の端面２５ｃ、２６ｃとは４つの側面のうちのひとつの側面６０Ａに突出端面となって出現している。端面１５ｃ、１６ｃは接続電極６３に接続し得るものとなっている。端面２５ｃ、２６ｃはテスト用外電極６５，６６に接続し得るものとなっている。デバイスプレート６０の表面絶縁層２２は自らの表層を構成しているが、積層チップパッケージ１００の中ではその表層を構成している。
デバイスプレート６１は、デバイスプレート６０と比較して、接着層３３とテスト用内電極２７を有する点で相違し、その他は同じ構成を有している。なお、図２２では、接着層３３の図示を省略している。
デバイスプレート６１は、接着層３３を介してデバイスプレート６０の下側に積層されている。デバイスプレート６１では、配線電極１５、１６の端面１５ｃ、１６ｃが表面絶縁層２２の表面２２ｃよりも外側に突出している突出端面となって、デバイスプレート６０の端面１５ｃ、１６ｃの下側に形成されている。また、テスト用内電極２７の端面２７ｃ、２７ｃが突出端面となって、デバイスプレート６０の端面２５ｃ、２６ｃの下側に形成されている。
デバイスプレート６２は、デバイスプレート６１と比較して、テスト用内電極２７の代わりにテスト用内電極２８を有する点で相違している。また、デバイスプレート６２は、テスト用内電極２８の端面２８ｃ、２８ｃが突出端面となって、デバイスプレート６１の端面２７ｃ、２７ｃの下側に形成されている。
第２の実施の形態
（積層チップパッケージの構造）
次に、積層チップパッケージ１０１について図２３，２４を参照して説明する。図２３は積層チップパッケージ１０１をデバイスプレートごとに分解して示す一部省略した斜視図である。図２４は、積層チップパッケージ１０１を示す斜視図である。積層チップパッケージ１０１は積層チップパッケージ１００と比較して、下記ａ，ｂ，ｃの点で相違し、その他の点は共通している。
ａ）６枚のデバイスプレート６１の代わりに６枚のデバイスプレート６１Ａが積層されている点
ｂ）外電極列６５Ｌ、６６Ｌが１つずつ形成されている点
ｃ）テスト用外電極６９が形成されている点
デバイスプレート６１Ａはデバイスプレート６１と比較して、テスト用内電極２７が１つだけ形成されている点で相違し、その他は共通する構成を有している。テスト用外電極６９は本実施の形態に係る検査用外電極であって、合計で８枚のデバイスプレート６０，６１Ａ，６２のうちの最も外側に配置されている２つのデバイスプレートだけを対象として形成されている。テスト用外電極６９は、最も外側に配置されているデバイスプレート６０，６２だけを電気的に接続し、他は接続しないようにして形成されている。テスト用外電極６９は、デバイスプレート６０に形成されている端面２６ｃと、デバイスプレート６２に形成されている端面２８ｃとを接続している。
このような積層チップパッケージ１０１では、テスト用外電極６５、６６による積層チップパッケージ１００と同様の接続が繰り返された後、テスト用外電極６９による接続が行われる。これにより、積層チップパッケージ１０１では、テスト用ライン１０１Ｌが形成されている。
テスト用ライン１０１Ｌはテスト用ライン１００Ｌと同様に、本発明の実施の形態に係る検査用ラインであって、テスト用配線電極２５からテスト用配線電極２６までがすべてのテスト用外電極６５、６６、６９とともにひとつにつながった一連の電極ラインである。積層チップパッケージ１０１では、テスト用配線電極２５から電流を流すと、その電流が図示の矢印ｆ、ｇに示す方向にすべてのテスト用内電極２７、２８およびテスト用外電極６５、６６、６９を通りながら流れてテスト用配線電極２６に到達するようになっている。そのため、テスト用ライン１０１Ｌはテスト用ライン１００Ｌと同様に積層チップパッケージ１０１の抵抗確認テストに用いることができる。そのため、積層チップパッケージ１０１についても積層チップパッケージ１００と同様の抵抗確認テストを行うことができる。したがって、積層チップパッケージ１０１は積層チップパッケージ１００と同様に抵抗確認テストや個別テストを行いやすい構造を有するため、各デバイスプレート間の接触抵抗が確認しやすく、したがって、抵抗確認テストに要する時間を短縮することができる。
（本発明に関連する別の半導体ウェハ）
積層チップパッケージ１００は半導体ウェハ１の代わりに半導体ウェハ９１を用いて製造することができる。図２５を参照して、半導体ウェハ９１の構造について説明する。
本発明に関連する半導体ウェハ９１は、半導体ウェハ１と比較して、デバイス領域１０、テスト用領域１８の代わりにデバイス領域９２、テスト用領域９３を有する点、配線電極１６の代わりに配線電極８６を有する点、テスト用配線電極２６の代わりにテスト用配線電極９６を有する点で相違している。
デバイス領域９２はデバイス領域１０と比べて、配線電極１５とともに、配線電極８６が形成されている点で相違している。テスト用領域９３はテスト用領域１８と比べて、テスト用配線電極９６を有する点で相違している。
配線電極８６は、Ｃｕ等の導電性の材料からなり、延出端子部８６ａと、矩形状の電極パッド８６ｂとを有している。また、配線電極８６は、配線電極１５と同様に、延出端子部８６ａと電極パッド８６ｂとがデバイス領域９２とテスト用領域９３の外周の一部分に沿って形成されている。こうして、デバイス領域９２では、配線電極１５、８６がデバイス領域１０と同様の配線電極群１７を形成していることに加え、それらの電極パッド１５ｂ、８６ｂのすべてをデバイス領域９２とテスト用領域９３の片側に寄せ集めている。こうして、デバイス領域９２では、配線電極１５、８６が寄せ集めパッド群８８を形成している。
テスト用配線電極９６はテスト用配線電極２６と比較して、デバイス領域９２とテスト用領域９３の外周の一部分に沿って形成されている点で相違している。
第１の実施の形態で説明されている半導体ウェハ１では、配線電極１６の延出端子部１６ａとテスト用配線電極２６の延出端子部２６ａがデバイス領域１０を跨ぐようにして形成されていた。そのため、半導体ウェハ１では、延出端子部１６ａ、２６ａの長さをある程度の長さで確保しなければならなかった。
一方、半導体ウェハ９１では、延出端子部８６ａ、９６ａをデバイス領域９２とテスト用領域９３の外周の一部分に沿って形成しているので、延出端子部８６ａ、９６ａの長さを延出端子部１６ａ、２６ａよりも短縮することができる。半導体ウェハ９１では、延出端子部８６ａ、９６ａの長さが短くなることにより、デバイス領域９２へのアクセスを速く行えるようになる。また、配線電極１６、テスト用配線電極２６を形成する場合に比べて配線電極８６、テスト用配線電極９６を形成するのに要するめっき等が少量で済むようになり、コストを削減することもできる。
そのほか、半導体ウェハ９１は、半導体ウェハ１と同様に、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。
その他の半導体ウェハ
図２６、図２７を参照して、半導体ウェハ１１１について説明する。第１の実施の形態で説明されている半導体ウェハ１では、溝部２０，２１が形成されていた。半導体ウェハ１１１は、半導体ウェハ１と比較して、溝部２１が形成されてなく、溝部２０だけが形成されている点で相違している。したがって、半導体ウェハ１１１は、複数の溝部２０が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。
次に、図２８に示す半導体ウェハ１１２は溝部２０だけが形成されている点で半導体ウェハ１１１と一致するが、溝部２０はスクライブライン３Ａの一つ置きに沿って形成されている。
半導体ウェハ１では、デバイス領域１０およびテスト用領域１８が４本の溝部２０，２１に接しているため、デバイス領域１０およびテスト用領域１８の上下左右４方向が溝部２０，２１に接している。したがって、図１８に示したように、半導体ウェハ１から製造されるデバイスプレート６０は４つの側面が溝部内絶縁部２２ａと同様の樹脂によって覆われている。
これに対し、半導体ウェハ１１１では、デバイス領域１０およびテスト用領域１８は左右２方向のみが溝部２０に接している。したがって、半導体ウェハ１１１のような溝部がストライプ状に形成されている半導体ウェハを用いたデバイスプレートは次のようになる。このデバイスプレートは、２組の対向する側面を有するが、そのうちの一方だけが樹脂によって覆われ、他方は樹脂によって覆われていない構造になっている。
なお、図示はしないが、このデバイスプレートを積層した場合、対向する２つの側面に接続電極を形成することによって積層チップパッケージが得られる。この積層チップパッケージは対向している両面に接続電極が形成され、両面配線構造になる。
半導体ウェハ１１２では、デバイス領域１０およびテスト用領域１８は左右いずれか１方向のみが溝部２０に接している。そのため、半導体ウェハ１１２のようなスクライブラインに沿って一つ置きに溝部が形成されている半導体ウェハを用いると、デバイスプレートはいずれか１つの側面だけに配線電極の端面が出現する。他の側面は樹脂で覆われていない。
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
本発明を適用することにより、接触抵抗の検査工程を簡略化し、検査工程を効率的に行える。本発明は積層チップパッケージや、その積層チップパッケージを製造するための半導体基板の分野で利用することができる。
１，５１，５２，９１，１１１，１１２…半導体ウェハ、３Ａ，３Ｂ…スクライブライン、１０，９２…デバイス領域、１５，１６，８６…配線電極、１５ａ，１６ａ，２５ａ，２６ａ，２７ａ，２８ａ，８６ａ…延出端子部、１５ｂ，１６ｂ，２５ｂ，２６ｂ，８６ｂ…電極パッド、１５ｃ，１６ｃ，２７ｃ，２８ｃ，８６ｃ…端面、１５ｄ，１６ｄ…交差側面、１５ｅ，１６ｅ…天端面、１５ｆ，１６ｆ…埋込部、１５ｇ，１６ｇ，２５ｇ，２６ｇ…端面、１７…配線電極群、２０，２１…溝部、２２…表面絶縁層、２２ａ…溝部内絶縁部、２２ｃ…表面、２５，２６，９６…テスト用配線電極、２７，２８…テスト用内電極、３１…保護絶縁層、３２…接続パッド、６０，６１，６１Ａ，６２…デバイスプレート、６３…接続電極、６５，６６，６９…テスト用外電極、６５Ｌ，６６Ｌ…外電極列、８８…寄せ集めパッド群、９８…積層デバイスウェハ、９９…デバイスブロック、１００，１０１…積層チップパッケージ、１００Ｌ，１０１Ｌ…テスト用ライン。

Claims (16)

  1. 半導体装置と該半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、
    複数の側面のうちのいずれか少なくとも一つの配線用側面に、前記半導体プレートにおける前記配線用側面の内側に形成されている検査用内電極の端面が形成され、
    前記半導体プレートのうちの隣接する２つの半導体プレートだけを対象として前記検査用内電極の端面同士を前記半導体プレートの積層方向に沿って接続している検査用外電極を有し、
    前記配線電極と共通する検査用配線電極が前記検査用内電極の代わりに形成されている表層プレートが前記半導体プレートの一つとして最上位に積層され、
    前記検査用配線電極の端面が前記配線用側面に形成され、
    前記検査用外電極を複数有し、該検査用外電極の少なくとも１つが前記検査用配線電極の端面と前記検査用内電極の端面とを前記積層方向に沿って接続し、
    前記検査用配線電極を２つ有し、かつ該検査用配線電極の一方から他方までがすべての前記検査用外電極および前記検査用内電極とともにつながった一連の検査用ラインを形成している積層チップパッケージ。
  2. 半導体装置と該半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、
    複数の側面のうちのいずれか少なくとも一つの配線用側面に、前記半導体プレートにおける前記配線用側面の内側に形成されている検査用内電極の端面が形成され、
    前記半導体プレートのうちの隣接する２つの半導体プレートだけを対象として前記検査用内電極の端面同士を前記半導体プレートの積層方向に沿って接続している検査用外電極を有し、
    前記検査用内電極は、前記検査用外電極に接続されている端面を両端部に備えた形状に形成されている積層チップパッケージ。
  3. 半導体装置と該半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、
    複数の側面のうちのいずれか少なくとも一つの配線用側面に、前記半導体プレートにおける前記配線用側面の内側に形成されている検査用内電極の端面が形成され、
    前記半導体プレートのうちの隣接する２つの半導体プレートだけを対象として前記検査用内電極の端面同士を前記半導体プレートの積層方向に沿って接続している検査用外電極を有し、
    前記配線電極と共通する検査用配線電極が前記検査用内電極の代わりに形成されている表層プレートが前記半導体プレートの一つとして最上位に積層され、
    前記検査用配線電極の端面が前記配線用側面に形成され、
    前記検査用外電極を複数有し、該検査用外電極の少なくとも１つが前記検査用配線電極の端面と前記検査用内電極の端面とを前記積層方向に沿って接続し、
    前記検査用内電極は、前記検査用外電極に接続されている端面を両端部に備えた形状に形成されている積層チップパッケージ。
  4. 半導体装置と該半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、
    複数の側面のうちのいずれか少なくとも一つの配線用側面に、前記半導体プレートにおける前記配線用側面の内側に形成されている検査用内電極の端面が形成され、
    前記半導体プレートのうちの隣接する２つの半導体プレートだけを対象として前記検査用内電極の端面同士を前記半導体プレートの積層方向に沿って接続している検査用外電極を有し、
    前記検査用外電極を複数有し、かつそれぞれの前記検査用外電極が前記積層方向に沿って断続的に配列され、
    前記検査用内電極は、前記検査用外電極に接続されている端面を両端部に備えた形状に形成されている積層チップパッケージ。
  5. 半導体装置と該半導体装置に接続されている配線電極とを有する半導体プレートが複数積層され、
    複数の側面のうちのいずれか少なくとも一つの配線用側面に、前記半導体プレートにおける前記配線用側面の内側に形成されている検査用内電極の端面が形成され、
    前記半導体プレートのうちの隣接する２つの半導体プレートだけを対象として前記検査用内電極の端面同士を前記半導体プレートの積層方向に沿って接続している検査用外電極を有し、
    前記検査用外電極を複数有し、かつそれぞれの前記検査用外電極が前記積層方向に沿って断続的に配列されている外電極列を複数有し、
    前記検査用内電極は、前記検査用外電極に接続されている端面を両端部に備えた形状に形成されている積層チップパッケージ。
  6. 半導体装置と該半導体装置に接続されている配線電極とを有する半導体プレートが少なくとも３つ積層され、
    複数の側面のうちのいずれか少なくとも一つの配線用側面に、前記半導体プレートにおける前記配線用側面の内側に形成されている検査用内電極の端面が形成され、
    前記配線用側面に形成されている前記検査用内電極の前記端面のうち、積層されている前記半導体プレートのうちの隣接する２つの半導体プレートに形成されている前記端面だけを対象として、該端面同士を前記半導体プレートの積層方向に沿って接続している検査用外電極を有する積層チップパッケージ。
  7. 前記配線電極と共通する検査用配線電極が前記検査用内電極の代わりに形成されている表層プレートが前記半導体プレートの一つとして最上位に積層され、
    前記検査用配線電極の端面が前記配線用側面に形成され、
    前記検査用外電極を複数有し、該検査用外電極の少なくとも１つが前記検査用配線電極の端面と前記検査用内電極の端面とを前記積層方向に沿って接続している請求項６記載の積層チップパッケージ。
  8. 前記検査用外電極は、前記積層方向に沿った高さが前記半導体プレートの厚さよりも大きく形成されている請求項１〜７のいずれか一項記載の積層チップパッケージ。
  9. 前記検査用外電極を複数有し、それぞれの前記検査用外電極は、互いに異なる前記半導体プレートを対象としている請求項１〜８のいずれか一項記載の積層チップパッケージ。
  10. 前記配線用側面に前記配線電極の端面が形成され、
    前記積層方向に沿って並んでいる前記配線電極の端面同士を前記半導体プレートすべてを跨ぐようにして接続する接続電極を更に有する請求項１〜９のいずれか一項記載の積層チップパッケージ。
  11. 前記半導体プレートは、前記半導体装置を覆うように形成されている表面絶縁層を更に有し、
    前記検査用配線電極が前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、かつ端面が前記表面絶縁層の表面よりも外側に突出している突出端面となって形成されている請求項７記載の積層チップパッケージ。
  12. 半導体装置と、スクライブラインに沿った複数の溝部と、該複数の溝部が形成されている側の表面に形成されている表面絶縁層と、前記半導体装置に接続され、かつ、前記表面絶縁層の表面よりも上に浮かび上がった凸状の配線電極および検査用内電極を有する内電極付き基板を製造する基板製造工程と、
    前記内電極付き基板を複数積層して積層デバイスウェハを製造する積層工程と、
    前記積層デバイスウェハを前記溝部に沿って切断したときの切断面に、前記検査用内電極の端面を前記表面絶縁層の表面よりも上に突出している突出端面として出現させてデバイスブロックを製造するブロック製造工程と、
    前記デバイスブロックを構成している複数の半導体プレートのうちの隣接する２つの半導体プレートだけを対象として、前記検査用内電極の端面同士を前記半導体プレートの積層方向に沿って接続する検査用外電極を形成する外電極形成工程とを有し、
    前記基板製造工程において、前記内電極付き基板に加えて、前記配線電極と共通する検査用配線電極が前記検査用内電極の代わりに形成されている内電極無し基板を製造し、
    前記積層工程において、前記内電極無し基板を最上位に配置し、かつ該内電極無し基板の下位に前記内電極付き基板を複数積層して前記積層デバイスウェハを製造し、
    前記ブロック製造工程において、前記切断面に、前記検査用内電極の端面とともに前記検査用配線電極の端面を前記突出端面として出現させて前記デバイスブロックを製造し、
    前記外電極形成工程において、前記検査用外電極を複数形成し、該検査用外電極の少なくとも１つを前記検査用配線電極の端面と前記検査用内電極の端面とを前記積層方向に沿って接続するように形成し、
    前記基板製造工程において、前記内電極無し基板に前記検査用配線電極を２つ形成し、
    前記外電極形成工程において、前記検査用配線電極の一方から他方までがすべての前記検査用外電極および前記検査用内電極とともにつながった一連の検査用ラインが形成されるようにして、前記検査用外電極を形成する積層チップパッケージの製造方法。
  13. 前記外電極形成工程において、前記検査用外電極を、それぞれが前記積層方向に沿って断続的に配列されるようにして複数形成する請求項１２記載の積層チップパッケージの製造方法。
  14. 前記外電極形成工程において、前記検査用外電極を、それぞれが前記積層方向に沿って断続的に配列される外電極列を複数配置するようにして複数形成する請求項１２または１３記載の積層チップパッケージの製造方法。
  15. 前記積層方向に沿って並んでいる前記配線電極の端面同士を前記半導体プレートすべてを跨ぐようにして接続する接続電極を形成する工程を更に有する請求項１２〜１４のいずれか一項記載の積層チップパッケージの製造方法。
  16. 前記積層工程において、前記内電極無し基板を固定するために用いた台座および接着材を除去して、前記配線電極および前記検査用配線電極を前記表面絶縁層の表面よりも上に浮かび上がった凸状に出現させる請求項１２〜１５のいずれか一項記載の積層チップパッケージの製造方法。
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