JP2012033861A - 積層半導体基板および積層チップパッケージ並びにこれらの製造方法 - Google Patents
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Abstract
【解決手段】積層半導体基板は、複数の半導体基板が積層されている。各半導体基板はスクライブラインに沿った複数のスクライブ溝部が形成されている。また、各半導体基板は半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域を有している。また、最上位基板と最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有している。電磁遮蔽層は延出ゾーンを除いた遮蔽領域に形成されている。延出ゾーンは、デバイス領域の周縁部のうちの配線電極が交差している部分に設定されている。
【選択図】図1
Description
一方、積層チップパッケージは、複数の半導体チップが重なっている。積層半導体基板を溝部に沿って切断すると、溝付き基板も溝部に沿って切断される。溝付き基板が溝部に沿って切断されたことによって形成される板状の部材が半導体チップである。
第1の実施の形態
(積層半導体ウェハの構造)
まず、図1〜図3、図5〜図6、図22等を参照して積層半導体ウェハ98の構造について説明する。積層半導体ウェハ98は、図1に示す半導体ウェハ1を用いて製造される。積層半導体ウェハ98は本発明の第1の実施の形態に係る積層半導体基板であって、半導体ウェハ1が複数積層されている。図22に示されている積層半導体ウェハ98では、8枚の半導体ウェハ1、1A〜1Gが積層されている。本発明に係る積層半導体基板では、複数の半導体基板が積層されていればよいため半導体ウェハ1の積層数は8枚には限定されない。
続いて以上のような構成を有する積層半導体ウェハ98の製造方法について、図7〜図21を参照して説明する。ここで、図7は製造途中の積層半導体ウェハを示す図2と同様の平面図、図8は図7の後続の積層半導体ウェハを示す図2と同様の平面図である。図9〜図11は順に後続の積層半導体ウェハを示した図2と同様の平面図である。図12は、溝部を中心に示した積層半導体ウェハの断面図で(A)は第1の溝部形成工程を実行した状態を示し、(B)は第2の溝部形成工程を実行した状態を示している。図13は、図12の後続の積層半導体ウェハの断面図で(A)は下部絶縁層を形成した状態を示し、(B)は上部絶縁層および表面絶縁層を形成した状態を示している。そして、図14〜図18はそれぞれ図7〜図11の14−14線、15−15線、16−16線、17−17線、18−18線断面図である。図19〜図21は順に後続の積層半導体ウェハを示した図14と同様の断面図である。なお、図示の都合上、図10,11では、表面絶縁層22にハッチングを付している。
以上のように、積層半導体ウェハ98では、積層されている8枚の半導体ウェハ1、1A〜1Gのすべてが電磁シールド層19を有している。電磁シールド層19は軟磁性材を用いて形成されているため透磁率がとても高く、したがって、磁力線が桁違いに通りやすい。そのため、積層半導体ウェハ98の付近に存在する磁力線のほとんどが電磁シールド層19の中を通過する。よって、電磁シールド層19は磁力線を迂回させることによって、保護したい部分を磁力線が通らないようにする作用を有している。また、電磁シールド層19は抵抗率が著しく低く、シリコン基板30や表面絶縁層22よりも格段に電流が流れやすい。
さらに、半導体ウェハ1は上部絶縁層22aと表面絶縁層22とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
積層チップパッケージ100の構造について図23〜図26を参照して説明すると、次のとおりである。ここで、図23は、積層チップパッケージ100を構成する半導体チップ50を示す斜視図である。図24は、デバイスブロック99を示す斜視図、図25は積層チップパッケージ100を示す斜視図である。図26は積層チップパッケージ100の平面図である。
積層チップパッケージ100を製造する場合、積層半導体ウェハ98を溝部20,21に沿って切断する。すると、図24に示すように、直方体状のデバイスブロック99が得られる。
続いて、変形例に係る積層半導体ウェハ98Aについて説明する。前述した積層半導体ウェハ98では、8枚の半導体ウェハ1、1A〜1Gすべてが電磁シールド層19を有している。しかしながら、半導体ウェハ1Gについては、図22に示したように、裏面側において、電磁シールド層19よりもデバイス領域10の方が外側に配置されているため、電磁波の影響を受けるおそれがある。
(積層半導体ウェハ198の構造)
続いて、図35を参照して、本発明の第2の実施の形態に係る積層半導体ウェハ198について説明する。ここで、図35は積層半導体ウェハ198を示す図22と同様の断面図である。
次に、積層半導体ウェハ198の製造方法について説明すれば、次のとおりである。積層半導体ウェハ98を製造する場合と同様の手順で溝部形成工程、絶縁層形成工程、配線電極形成工程を実行する。すると、図36に示すような処理前基板113が製造される。この処理前基板113は、処理前基板5と比較して、後に電極絶縁層24と電磁シールド層19が形成されない点で相違している。
続いて、変形例に係る積層半導体ウェハ198Aについて説明する。前述した積層半導体ウェハ198では、8枚の半導体ウェハ11、11A〜11Gすべてが電磁シールド層119を有している。しかしながら、半導体ウェハ11については図35に示したように、表面側において、電磁シールド層119よりもデバイス領域10の方が外側に配置されているため、電磁波の影響を受けるおそれがある。
前述した積層半導体ウェハ98,198では、各半導体ウェハの第1の表面1aまたは第2の表面1bのいずれかに電磁シールド層19、電磁シールド層119が形成されていた。つまり、片面に遮蔽層が形成された片面遮蔽型の半導体ウェハが積層されていた。
半導体ウェハ1の代わりに図27に示す半導体ウェハ91を積層することによって、積層半導体ウェハとすることもできる。
半導体ウェハ91を製造するときは、配線電極15、86を形成する前までは半導体ウェハ1を製造するときと同様にする。その後、前述した延出端子部15a、86aを備える形状にして配線電極15、86を形成する。配線電極15、86は半導体ウェハ1の場合と同様の手順で形成することができる。電磁シールド層19も半導体ウェハ1の場合と同様の手順で形成することができる。
Claims (22)
- スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
前記複数の半導体基板は、それぞれ
前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、
該デバイス領域それぞれに形成されている前記半導体装置に接続され、かつ該デバイス領域から前記スクライブ溝部の内側に延出している配線電極とを有し、
前記スクライブ溝部に沿った前記デバイス領域の周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体基板の表面における前記複数のデバイス領域が形成されている第1の表面のうちの前記延出ゾーンを除いた遮蔽領域に前記電磁遮蔽層が形成されている積層半導体基板。 - 前記配線電極は、前記デバイス領域から前記スクライブ溝部の内側に延出している延出端子部と、前記デバイス領域内に配置され、かつ前記延出端子部の一部に形成された前記延出端子部よりも幅の広い電極パッドとを有し、
前記周縁部のうちの前記電極パッドが配置されている部分をパッドゾーンとしたときに、前記第1の表面の前記延出ゾーンとともに前記パッドゾーンを除いた領域が前記遮蔽領域に設定されている請求項1記載の積層半導体基板。 - 前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、
前記複数の半導体基板のすべてにおいて、前記電磁遮蔽層は、前記複数のデバイス領域すべてを該デバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有する請求項1または2記載の積層半導体基板。 - スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
前記複数の半導体基板は、それぞれ
前記複数のスクライブ溝部のいずれか少なくとも1つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、
該デバイス領域それぞれに形成されている前記半導体装置に接続され、かつ該デバイス領域から前記スクライブ溝部の内側に延出している配線電極とを有し、
前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体基板の表面における前記複数のデバイス領域が形成されている第1の表面の裏面側の第2の表面うちの前記複数のデバイス領域それぞれに対応した対応位置に前記電磁遮蔽層が形成されている積層半導体基板。 - 前記複数のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有する請求項4記載の積層半導体基板。
- 前記複数のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有し、
前記複数の半導体基板は、それぞれ前記複数のスクライブ溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、該絶縁層は、前記溝下部の内側に形成されている下部絶縁層と、前記幅広部の内側に形成されている上部絶縁層とが重なった2層構造を有し、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項1〜3のいずれか一項記載の積層半導体基板。 - 前記電磁遮蔽層が前記複数のデバイス領域それぞれに応じた大きさを有し、かつ前記第2の表面の前記スクライブ溝部の前記幅広部に対応した対応部以外の領域に形成されている請求項5記載の積層半導体基板。
- 前記最下位基板における前記第1の表面の裏面側の第2の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有する請求項3または6記載の積層半導体基板。
- 前記電磁遮蔽層は、軟磁性材を用いて形成されている請求項1〜8のいずれか一項記載の積層半導体基板。
- 半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、
前記複数の半導体チップは、それぞれ
周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、
該樹脂絶縁層よりも内側の前記半導体装置が形成されているデバイス領域と、
前記半導体装置に接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している配線電極とを有し、
前記樹脂絶縁層に沿った前記デバイス領域の周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体チップの表面における前記デバイス領域が形成されている第1の表面のうちの前記延出ゾーンを除いた遮蔽領域に前記電磁遮蔽層が形成されている積層チップパッケージ。 - 前記配線電極は、前記デバイス領域から前記樹脂絶縁層の内側に延出している延出端子部と、前記デバイス領域内に配置され、かつ前記延出端子部の一部に形成された前記延出端子部よりも幅の広い電極パッドとを有し、
前記周縁部のうちの前記電極パッドが配置されている部分をパッドゾーンとしたときに、前記第1の表面の前記延出ゾーンとともに前記パッドゾーンを除いた領域が前記遮蔽領域に設定されている請求項10記載の積層チップパッケージ。 - 前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有し、
前記複数の半導体チップのすべてにおいて、前記電磁遮蔽層は、前記複数のデバイス領域すべてを該デバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有する請求項10または11記載の積層チップパッケージ。 - 半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、
前記複数の半導体チップは、それぞれ
周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、
該樹脂絶縁層よりも内側の前記半導体装置が形成されているデバイス領域と、
前記半導体装置に接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している配線電極とを有し、
前記複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体チップの表面における前記デバイス領域が形成されている第1の表面の裏面側の第2の表面うちの前記デバイス領域に対応した対応位置に前記電磁遮蔽層が形成されている積層チップパッケージ。 - 前記樹脂絶縁層は下部絶縁層の上に上部絶縁層が重なった2層構造を有し、該下部絶縁層が該上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されている請求項13記載の積層チップパッケージ。
- 前記電磁遮蔽層が前記デバイス領域に応じた大きさを有し、かつ前記第2の表面の前記上部絶縁層に対応した対応部以外の領域に形成されている請求項14記載の積層チップパッケージ。
- 前記延出ゾーンが複数の側面のうちのいずれか少なくとも一つの配線用側面を向くように前記複数の半導体チップすべてが配置され、該配線用側面に前記複数の半導体チップすべての前記延出端子部の端面が形成され、前記複数の半導体チップが積層されている積層方向に沿って並んでいる前記端面同士を複数の半導体チップすべてを跨ぐようにして接続する接続電極を更に有する請求項10〜12のいずれか一項記載の積層チップパッケージ。
- 前記複数の半導体チップすべての前記延出端子部の端面が複数の側面のうちのいずれか少なくとも一つの配線用側面に形成され、前記複数の半導体チップが積層されている積層方向に沿って並んでいる前記端面同士を複数の半導体チップすべてを跨ぐようにして接続する接続電極を更に有する請求項13〜15のいずれか一項記載の積層チップパッケージ。
- 半導体装置が形成されている複数の処理前基板のすべてについて、前記半導体装置が形成されている第1の表面にスクライブラインに沿った複数のスクライブ溝部を形成する溝部形成工程と、
前記半導体装置に接続され、かつ前記複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域から前記スクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、
複数の前記処理前基板のうちの少なくとも2つについて、前記デバイス領域における前記スクライブ溝部に沿った周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記処理前基板の表面における前記複数のデバイス領域が形成されている第1の表面のうちの前記延出ゾーンを除いた遮蔽領域に、強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、
前記処理前基板のうちの前記電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように前記処理前基板を複数積層する積層工程とを有する積層半導体基板の製造方法。 - 前記配線電極形成工程において、前記デバイス領域から前記スクライブ溝部の内側に延出している延出端子部と、該延出端子部よりも幅の広い電極パッドとを該電極パッドが前記デバイス領域内に配置されるようにして形成し、
前記電磁遮蔽層形成工程において、前記周縁部のうちの前記電極パッドが配置されている部分であるパッドゾーンを前記延出ゾーンとともに除いた領域を前記遮蔽領域として前記電磁遮蔽層を形成する請求項18記載の積層半導体基板の製造方法。 - 半導体装置が形成されている複数の処理前基板のすべてについて、前記半導体装置が形成されている第1の表面にスクライブラインに沿った複数のスクライブ溝部を形成する溝部形成工程と、
前記半導体装置に接続され、かつ前記複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域から前記スクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、
複数の前記処理前基板のうちの少なくとも2つについて、前記デバイス領域が形成されている第1の表面の裏面側の第2の表面を前記スクライブ溝部が出現するまで研磨した後、該第2の表面うちの前記複数のデバイス領域それぞれに対応した対応位置に強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、
複数の前記処理前基板のうちの前記電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように前記処理前基板を複数積層する積層工程とを有する積層半導体基板の製造方法。 - 前記溝部形成工程において、前記複数のスクライブ溝部を形成するときに、前記スクライブラインに沿って第1の幅および第1の深さを備えた第1の溝部を複数形成し、その後、複数の前記第1の溝部の入り口に前記第1の幅よりも幅の広い第2の幅を有し、かつ前記第1の深さよりも浅い第2の深さを備えた第2の溝部を形成する請求項20記載の積層半導体基板の製造方法。
- 請求項18記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層と前記配線電極とを出現させる切断工程と、
前記複数の処理前基板が積層されている積層方向に沿って並んでいる前記配線電極同士を前記複数の処理前基板すべてを跨ぐように接続する接続電極を形成する接続電極形成工程とを有する積層チップパッケージの製造方法。
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