JP2007318045A - 半導体装置及び半導体パッケージ - Google Patents

Abstract

【課題】半導体チップが有する回路で発生する電磁ノイズの輻射を半導体装置内で効率よく低減することができる半導体装置及びその半導体装置を有する半導体パッケージを提供する。
【解決手段】インダクタと抵抗器とを有する遮蔽構造８Ａが、半導体チップ１に形成された回路２に対向して設けられた半導体装置５１により、上記課題を解決する。このとき、遮蔽構造８Ａは、インダクタと抵抗器とからなる微小ループを複数個有し、かつ、半導体チップ１に形成された回路２とは電気的に絶縁している構成とすることができる。本発明の半導体パッケージ１０１は、少なくとも１つ以上の上記半導体装置５１がインターポーザ基板４に搭載されている。
【選択図】図１

Description

本発明は、半導体装置及び半導体パッケージに関し、特に装置外部への電磁ノイズの輻射を抑えると共に、装置内の電磁干渉の低減に好適な半導体装置及び半導体パッケージに関する。

図１４〜図１６は、一般的な半導体装置の実装構造の例を示す断面図である。半導体装置を実装した一般的な半導体パッケージは、通常、図１４〜図１６のいずれか又はそれらの組み合わせで示される。図１４に示す実装構造１４０は、インターポーザ基板４上に、回路２を有するＳｉチップ１が接着層５を介して設けられ、回路２とインターポーザ基板４とがワイヤボンディングされているフェースアップのワイヤボンディング接続構造である。図１５に示す実装構造１５０は、図１４に示したＳｉチップ１上に、回路２’を有するＳｉチップ１’が接着層５’を介してさらに設けられ、各回路２，２’とインターポーザ基板４とがワイヤボンディングされているチップスタック構造である。図１６に示す実装構造１６０は、インターポーザ基板４上に、回路２を有するＳｉチップ１がハンダバンプ６で接合されてなるフェースダウンのフリップチップ構造である。なお、図１６中の符号７は、充填用の樹脂である。

上記半導体パッケージにおいて、実装される半導体装置が有する回路（２，２’）は、最近のアプリケーションの高速化と高機能化に伴い、処理スピードが高速化され、より高周波数の信号を扱うようになってきている。そのため、回路の信号電流、電源電流、及びグランド電流から電磁ノイズが輻射され、図１４においては半導体装置外部の電磁界環境に対して悪影響が生じ、図１５においても同様の悪影響や、複数チップ相互間でのノイズ干渉が生じ、図１６においては半導体装置とインターポーザ基板との間でノイズ干渉が生じるおそれがある。

こうした問題に対し、下記特許文献１には、電磁ノイズ源となる半導体チップ回路の周辺に導体環を設けた構造が提案されている（特許文献１中の図２を参照）。この構造によれば、電磁ノイズをこの導体環で受信し、生じた電流をその導体環の寄生抵抗や導体環に付帯させた抵抗器により熱変換することで、外部に電磁ノイズが輻射されることを低減できるとされている。
特開２００２−２７１０８８号公報

しかしながら、上記特許文献１に記載の構造では、回路が存在しない周辺部に導体環を配置しなければならず、導体環の形状は回路の形状により規制されるという難点や、導体環を設けるスペースが必要になるという難点がある。

上記特許文献１に記載の場合において、例えば電磁ノイズ源となる半導体チップ回路を複数のエリアに分割して考えると、ノイズ発生の程度はエリアによって異なり、また導体環からの距離は各エリアによって異なる。このとき、電磁ノイズによりインダクタへ誘導される電流が、ファラデーの電磁誘導の法則に従い存在する。各エリアの電流により、導体環付近に発生する電磁ノイズの磁界成分について、磁束密度Ｂは下式（１）で表すことができる。

Ｂ＝（μ_０×Ｉ）／（２πｒ） …（１）

また、導体環に発生する電流は、各エリアにより生じる磁束密度Ｂと各エリアの面積Ｓの積を足し合わせて求めた磁束Φにより表すことができる。起電力は下式（２）で表され、その起電力と導体環の寄生抵抗や直列に付加された抵抗Ｒとにより電流が生じ、消費される。

Ｖ＝−ｄΦ／ｄｔ …（２）

先の磁束密度Ｂは導体環とエリアとの距離に反比例するので、結局この距離が遠くなってしまうような、導体環が回路周辺部に配置される特許文献１に記載の構造では、回路面積が大きくなるほど、導体環で電磁ノイズを受信する効率は低くなってしまうといえる。例えば回路の中心付近に強力なノイズ源となる回路エリアがある場合、導体環で電磁ノイズを受信する効率が低くなるという欠点が生じる。

本発明は、上記課題を解決するためになされたものであって、その目的は、半導体チップが有する回路で発生する電磁ノイズの輻射を半導体装置内で効率よく低減することができる半導体装置及びその半導体装置を有する半導体パッケージを提供することにある。

上記課題を解決するための本発明の半導体装置は、インダクタと抵抗器とを有する遮蔽構造が、半導体チップに形成された回路に対向して設けられていることを特徴とする。

半導体装置が有する回路で高速な処理が実行されると、回路に高周波電流が流れて電磁ノイズが輻射されるが、この発明によれば、インダクタと抵抗器とを有する遮蔽構造が半導体チップに形成された回路に対向して設けられているので、輻射された電磁ノイズ、特に半導体チップ回路の信号配線、電源配線ないしグランド配線を流れる高周波電流から発生する磁界は、遮蔽構造に形成されたインダクタに、ファラデーの電磁誘導の法則に従って電流を誘導し、この電流が抵抗器に流れ込み熱に変換される。つまり、電磁ノイズは、遮蔽構造を構成するインダクタと抵抗器により熱へと変換される。その結果、回路で発生する電磁ノイズの輻射を半導体装置内で効率よく低減することができる。しかも、遮蔽構造が回路に対向して設けられているので、回路の形状により規制されることもないし、別途スペースが必要になることもないし、電磁ノイズ発生源からの距離が離れることもない。

本発明の半導体装置において、（１）前記遮蔽構造は、前記インダクタと前記抵抗器とからなる微小ループを複数個有し、かつ、前記半導体チップに形成された回路とは電気的に絶縁していることを特徴とする、或いは、（２）前記遮蔽構造は、前記インダクタの両端が前記抵抗器を介して接地している回路構造を複数個有することを特徴とする。本発明は、上記（１）（２）の各形態を好ましい形態として挙げることができる。

本発明の半導体装置において、（Ａ）前記遮蔽構造を構成するインダクタが、前記半導体チップに形成された回路の再配線層に形成されていること、（Ｂ）前記遮蔽構造を構成するインダクタが絶縁層内に形成され、当該絶縁層が前記半導体チップの回路に対向して設けられていること、或いは、（Ｃ）前記遮蔽構造を構成するインダクタと抵抗器がシリコン薄片に形成され、当該シリコン薄片が前記半導体チップの回路に対向して設けられていること、を特徴とする。なお、前記（Ｃ）において、前記シリコン薄片がドーピングされていることが好ましい。本発明は、上記（Ａ）（Ｂ）（Ｃ）の各形態を好ましい形態として挙げることができる。

本発明の半導体装置において、前記インダクタが、円形状、渦巻き形状及び線分のうちのいずれかであること、前記インダクタが複数層にわたって形成されていること、或いは、前記抵抗器が、薄膜抵抗器、チップ抵抗器、及び前記電子回路の一部に形成された抵抗のうちのいずれかであること、が好ましい。

上記課題を解決するための本発明の半導体パッケージは、上記本発明の半導体装置が少なくとも１つ以上、インターポーザ基板に搭載されていることを特徴とする。

この発明によれば、回路で発生する電磁ノイズの輻射を半導体装置内で効率よく低減できる半導体装置を搭載するので、他の半導体装置との間でのノイズ干渉を防ぐことができると共に、インターポーザ基板との間でのノイズ干渉も防ぐことができる。

本発明の半導体パッケージにおいて、前記半導体装置と前記インターポーザ基板とがワイヤボンディングされていること、或いは、前記半導体装置と前記インターポーザ基板とがフリップチップ接続されていること、が好ましい。

また、上記本発明の半導体パッケージにおいて、前記半導体装置内のインダクタが、前記インターポーザ基板の配線層に形成されていることが好ましい。

本発明の半導体装置及び半導体パッケージによれば、半導体装置が有する回路で発生する電磁ノイズの輻射を半導体装置内で効率よく低減することができるので、外部への輻射を抑えることができる。また、他の半導体装置との間でのノイズ干渉を防ぐことができると共に、インターポーザ基板との間でのノイズ干渉も防ぐことができる。その結果、電磁ノイズの受け側となる回路の誤動作を防止できると共に、信号品質の劣化を低減することができる。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の半導体装置を搭載する半導体パッケージの一例を示す模式断面図である。図２は、図１に示す本発明の半導体装置が備える遮蔽構造の一例を示す平面図であり、図３は、図１に示す本発明の半導体装置の模式断面図である。図１に示す半導体パッケージ１０１は、図１に示すように、少なくとも１つ以上の半導体装置５１がインターポーザ基板４上に搭載されているフェースアップのワイヤボンディング接続構造である。本発明に係る半導体装置５１の特徴は、インダクタ１２と抵抗器１１とを有する遮蔽構造８Ａが、半導体チップ１に形成された回路２に対向して設けられていることにある。その遮蔽構造８Ａは、図２に示すように、インダクタ１２と抵抗器１１とを有しており、より詳しくは、インダクタ１２と抵抗器１１とからなる微小ループ２０を複数個有した態様で構成されている。

半導体チップ１は特に限定されないが、通常のシリコンチップが好ましく用いられる。回路２はその半導体チップ１上の任意の部位又は全面に設けられており、図１においては層状の形態で表している。その回路２上には、遮蔽構造８Ａが回路２に対向して設けられている。なお、半導体チップ１は、インターポーザ基板４上に接着層５を介して設けられており、図１に示すように、回路２とインターポーザ基板４とはＡｕやＡｌ等のワイヤ３でボンディングされている。本発明は、回路２に対向して遮蔽構造８Ａを設けたことに特徴があるので、それ以外の構成については特に限定されず、後述する各種の形態とすることができる。

遮蔽構造８Ａは、図２及び図３に示すように、インダクタ１２と抵抗器１１とからなる微小ループ２０を複数個有している。微小ループ２０を構成するインダクタ１２としては、図２及び図３に示すような平面コイルを挙げることができる。こうした微小ループ２０を構成するインダクタ１２は、通常、銅配線又はＡｌ配線等により形成され、図３に示すように単一の層内に形成した平面コイルであってもよいし、複数層にわたって形成された積層型のコイル（図示しない）であってもよい。また、インダクタ１２の形状は、図２に示すような平面コイルのような矩形の渦巻き形状であってもよいし、円形の渦巻き形状であってもよいし、また、線分形状であってもよく、各種の形態を挙げることができる。

微小ループ２０を構成する抵抗器１１は、図２に示すような薄膜抵抗器を好ましく挙げることができるが、チップ抵抗器であってもよいし、半導体チップ１上の回路２に隣接して設けられた抵抗体であってもよい。こうした抵抗器１１には、微小ループ２０を形成するインダクタ１２の両端が接続されている。

遮蔽構造８Ａが有する微小ループ２０の数は特に限定されないが、輻射された電磁ノイズから発生した磁界によって誘導された電流を効果的に熱に変換できる程度の数が任意に設けられていればよい。微小ループ２０の配列も特に限定されず、図２に示すように、縦横に規則的に配列させることができる。また、特に電磁ノイズの発生が懸念される回路に対向するように遮蔽構造８Ａを設けるように設計することが好ましく、半導体装置外部への電磁ノイズの輻射を効果的に低減することができる。

図２及び図３に示す遮蔽構造８Ａは、インダクタ１２が樹脂材料からなる絶縁層１０内に形成され、例えばＮｉ−Ｃｒ等の金属膜からなる薄膜抵抗器１１がその絶縁層１０上に設けられた形態である。こうした遮蔽構造８Ａは、半導体チップ１上に形成された回路２とは電気的に絶縁されている。この場合において、絶縁層１０上への薄膜抵抗器１１は、薄膜抵抗器１１を配置する部分にインダクタ１２の端を露出させ、これに開口を設けたマスクを絶縁層１０上に形成して、スパッタやメッキ等により金属膜を形成し、その後、熱処理することで金属膜の抵抗率を上げ、マスクを取り除くことにより形成することができるが、他の方法であってもよい。また、薄膜抵抗器１１の代わりに、薄型のチップ抵抗器を配置することも可能である。薄型のチップ抵抗器を用いれば、所望の抵抗値への変更が容易となる。なお、絶縁膜は、例えばポリイミド等の樹脂材料からなる。

本発明によれば、半導体パッケージ１０１に搭載する半導体装置で扱う信号が高周波であって電磁ノイズとして放出される場合でも、その電磁ノイズが、半導体装置５１の回路２に対向するように設けた遮蔽構造８Ａが有するインダクタ１２に電流を誘導し、この電流が抵抗で消費されることで半導体装置外への電磁ノイズが低減する。これにより、半導体パッケージ１０１外への電磁ノイズの影響はもちろんのこと、半導体パッケージ１０１内に複数の半導体装置をスタックして搭載した場合においても、半導体装置間の干渉を低減できる。また、フリップチップ構造の半導体パッケージの場合は、半導体装置とインターポーザ基板との干渉を低減することができる。

半導体パッケージ１０１に実装された半導体装置５１の回路２で高速な処理が実行されると、回路２に高周波電流が流れて電磁ノイズが輻射されるが、本発明を適用しない場合には、そうした電磁ノイズは、近傍に配置された回路にノイズ電流を誘導し、回路を誤動作させたり、回路の信号品質を低下させたりすることになる。しかしながら、本発明の半導体装置５１及びその半導体装置を有する半導体パッケージ１０１によれば、輻射された電磁ノイズ、特に半導体装置の回路の信号配線、電源配線、グランド配線を流れる高周波電流から発生する磁界は、遮蔽構造８Ａが有するインダクタ１２に、ファラデーの電磁誘導の法則に従い電流を誘導させ、この誘導電流がインダクタ１２の両端に接続した抵抗器１１に流れこみ、熱に変換する。つまり、電磁ノイズはインダクタ１２と抵抗器１１とにより熱に変換され、さらにその熱は最終的には半導体パッケージ１０１外に放出されることになる。

背景技術の欄で説明した特許文献１に記載の例では、導体環と回路エリアの距離の影響で電磁ノイズの受信効率が低下するが、本発明では電磁ノイズの受信効率を上げるため、ノイズ源である回路に対向するように遮蔽構造８Ａを配置している。そのため、半導体チップ１上に形成される回路の位置や大きさ、さらに回路の電流方向に合わせて、回路上の最適な任意の位置に遮蔽構造８Ａを配置することができるし、また、その遮蔽構造８Ａを構成するインダクタ１２の大きさや形状、また、抵抗器１１の種類を自由に設計することが可能である。

図４は、本発明の半導体装置が備える遮蔽構造の他の一例を示す平面図であり、図５は、図４に示す遮蔽構造を有する半導体装置の模式断面図である。図４及び図５に示すように、半導体装置５２が備える遮蔽構造８Ｂは、微小ループ２０を構成するインダクタ１２と抵抗器１３とを有し、半導体チップ１に形成された回路２に対向して設けられている。より詳しくは、抵抗器１３が半導体チップ１上に抵抗回路として設けられており、特に、電磁ノイズの発生源となる回路２に隣接して設けられていることが好ましい。

遮蔽構造８Ｂは、図４及び図５に示すように、抵抗器１３の両端が再配線を経由して絶縁層１０内のインダクタ１２の両端に接続した形態であるので、チップ抵抗器の実装工程を省略することができる。また、薄膜抵抗器を形成する場合のような、薄膜形成工程も省略することができる。

図６は、本発明の半導体装置が備える遮蔽構造のさらに他の一例を示す平面図であり、図７は、図６に示す遮蔽構造を有する半導体装置の模式断面図であり、図８は、その遮蔽構造の形成方法の説明図である。図６及び図７に示すように、半導体装置５３が備える遮蔽構造８Ｃは、微小ループ２１を構成するインダクタ１５と抵抗器１４を、図８に示すように２枚の絶縁フィルム１０Ａ，１０Ｂを重ね合わせることで構成したものである。

このとき、２枚の絶縁フィルム１０Ａ，１０Ｂにそれぞれ形成する平行配線１５Ａ，１５Ｂと抵抗器１４Ａ，１４Ｂは同形状としてもよいし、異なる形状であってもよいが、同形状の場合は製造上有利である。各絶縁フィルム１０Ａ，１０Ｂは、通常、ポリイミド等の樹脂からなり、電磁ノイズの発生源となる回路２を覆うようにインダクタとなる線分の平行配線１５Ａ，１５Ｂが形成されている。こうした絶縁フィルム１０Ａ，１０Ｂには、それぞれＮｉ−Ｃｒ等からなる抵抗器１４Ａ，１４Ｂが設けられている。抵抗器１４Ａ，１４Ｂは、絶縁フィルム１０Ａ，１０Ｂの平行配線１５Ａ，１５Ｂの両端に接続する位置にそれぞれ設けられ、各平行配線１５Ａ，１５Ｂは対応する抵抗器１４Ａ，１４Ｂを介して接地される。

抵抗器１４Ａ，１４Ｂの接地側には端子１６Ａ，１６Ｂが配置され、その端子１６Ａ，１６Ｂと、インターポーザ基板側にあるグラウンド（ＧＮＤ）とがワイヤボンディングで接続される。なお、平行配線１５Ａ，１５Ｂからなるインダクタ１５を再配線で形成した場合は、半導体チップ１の回路２上にあるグラウンドに再配線を使って接続することも可能である。

この形態の遮蔽構造８Ｃによれば、抵抗器１４Ａ，１４Ｂの配置位置を複数個所から数箇所にまとめて少なくすることができるので、まとまった抵抗器１４Ａ，１４Ｂを集合抵抗器にすれば、実装工程を簡略化することができる。

図９は、本発明の半導体装置を搭載する半導体パッケージの他の一例を示す模式断面図である。この半導体パッケージ１０２は、チップスタック型の半導体パッケージである。２段に重ねた半導体装置５４Ａ，５４Ｂの下側に位置する半導体装置５４Ａは、半導体チップ１Ａの回路２Ａ上に遮蔽構造８が設けられ、さらに、上側に位置する半導体装置５４Ｂも、半導体チップ１Ｂの回路２Ｂ上に遮蔽構造８’が設けられている。上下の半導体装置５４Ａ，５４Ｂは、接着層５を介して積層されている。

下側の半導体装置５４Ａが備える遮蔽構造８は、下側に位置する回路２Ａで輻射される電磁ノイズを遮蔽するように作用し、その結果、上側の半導体装置５４Ｂの回路２Ｂへの影響を低減することができる。また、上側の半導体装置５４Ｂが備える遮蔽構造８’は、半導体パッケージ１０２の外部に電磁ノイズが輻射するのを抑制するように作用する。

図１０は、本発明の半導体装置を搭載する半導体パッケージのさらに他の一例を示す模式断面図である。この半導体パッケージ１０３も図９に示す半導体パッケージ１０２と同様、チップスタック型の半導体パッケージである。この半導体パッケージ１０３は、半導体装置５５Ａ，５５Ｂ間にある遮蔽構造８を、上側の半導体装置５５Ｂの回路２の逆側の半導体チップ面に配置することで同様の効果を得る構造であり、下側の半導体装置５５Ａとして、遮蔽構造を有さない既存の半導体装置をそのまま使用できる点で有利である。すなわち、この半導体パッケージ１０３は、上側の半導体装置５５Ｂは、その両面に遮蔽構造８、８’を備えている。そして、その半導体装置５５Ｂは、下側の通常の半導体装置５５Ａ上に接着層５を介して設けられている。

この形態の半導体パッケージ１０３も、図９に示す半導体パッケージ１０２と同様、半導体装置５５Ｂが備える下側の遮蔽構造８は、下側に位置する回路２Ａで輻射される電磁ノイズを遮蔽するように作用し、その結果、上側の半導体装置５５Ｂの回路２Ｂへの影響を低減することができる。また、同じ半導体装置５５Ｂが備える上側の遮蔽構造８’は、半導体パッケージ１０３の外部に電磁ノイズが輻射するのを抑制するように作用する。

図１１〜図１３は、本発明の半導体パッケージのさらに他の例を示す模式断面図である。これらの半導体パッケージは、いずれもフリップチップ実装に遮蔽構造を適用した形態である。

図１１に示す半導体パッケージ１０４は、半導体チップ１上の回路２に対向するように遮蔽構造８を設けた半導体装置を、インターポーザ基板４上に実装して形成することができる。なお、図中の符号６は、回路２とインターポーザ基板４とを接続するハンダバンプであり、符号７は樹脂である。

また、図１１に示す半導体パッケージ１０４は、遮蔽構造８をインターポーザ基板４の再配線層に作りこみ、その上に、回路２を下向きにした通常の半導体装置を設けることによっても形成することができる。この場合において、半導体装置は、熱圧着、半田接続、樹脂接続等のフリップチップ工法によりインターポーザ基板４上に搭載することができる。こうした構造の半導体パッケージ１０４によっても、インターポーザ基板４と半導体装置とのノイズ干渉を低減することができる。

図１２に示す半導体パッケージ１０５は、インターポーザ基板４上に直接に遮蔽構造８を設け、その遮蔽構造８上に接着層５を介して通常の半導体装置５７を設けたものである。このとき、図１１で説明したのと同様に、フリップチップ工法によりインターポーザ基板４上に搭載することができ、得られた半導体パッケージ１０５は、インターポーザ基板４と半導体装置５７とのノイズ干渉を低減することができる。

図１３に示す半導体パッケージ１０６は、インターポーザ基板４内の配線層に遮蔽構造８を設け、その遮蔽構造８上に接着層５を介して通常の半導体装置５７を設けたものである。このときの遮蔽構造８は、搭載する半導体装置５８のノイズ源に対応させるように形成する。したがって、インターポーザ基板４上に搭載する半導体装置５８は既存のものをそのまま搭載することが可能である。得られた半導体パッケージ１０６は、インターポーザ基板４と半導体装置５８とのノイズ干渉を低減することができる。

また、本願では図示していないが、チップスタック型の半導体パッケージにおいて、積層する半導体装置間に挿入する遮蔽構造として、トランジスタ等のアクティブ素子が形成されていないシリコン基板上にインダクタと抵抗器とを形成したものを用いてもよい。このときのシリコン基板は、ドーピングによって導電率を変更することができる。ドーピングによってシリコン基板の導電率を高めると、インダクタを流れる電流に対し、渦電流と呼ばれる逆向きの電流が流れることが知られている。この渦電流を積極的に利用することによって、インダクタに取り付ける抵抗器の抵抗値を小さくすることができ、遮蔽構造の設計制約を緩和することができる。

また、図面では課題解決の主たる構成であるインダクタと抵抗器で形成された遮蔽構造を１層形成したものを示しているが、電磁ノイズの低減効果を高めるには、その遮蔽構造を複数積層した方がよい。また、積層する各遮蔽構造のインダクタの形状や大きさを変えてもよい。さらに、各遮蔽構造がもつ周波数特性が重なり合うことによって、回路から発生する電磁ノイズの周波数特性がわかっている場合には、それに合わせた設計をすることができる。

本発明は、半導体装置とインターポーザ基板との間でのノイズ干渉を防ぎ、電磁ノイズの受け側となる回路の誤動作を防止すると共に信号品質の劣化を低減することを目的とする半導体パッケージに利用できる。

本発明の半導体装置を搭載する半導体パッケージの一例を示す模式断面図である。 図１に示す本発明の半導体装置が備える遮蔽構造の一例を示す平面図である。 図１に示す本発明の半導体装置の模式断面図である。 本発明の半導体装置が備える遮蔽構造の他の一例を示す平面図である。 図４に示す遮蔽構造を有する半導体装置の模式断面図である。 本発明の半導体装置が備える遮蔽構造のさらに他の一例を示す平面図である。 図６に示す遮蔽構造を有する半導体装置の模式断面図である。 図６に示す遮蔽構造の形成方法の説明図である。 本発明の半導体装置を搭載する半導体パッケージの他の一例を示す模式断面図である。 本発明の半導体装置を搭載する半導体パッケージのさらに他の一例を示す模式断面図である。 本発明の半導体パッケージのさらに他の一例を示す模式断面図である。 本発明の半導体パッケージのさらに他の一例を示す模式断面図である。 本発明の半導体パッケージのさらに他の一例を示す模式断面図である。 一般的な半導体装置の実装構造の一例を示す断面図である。 一般的な半導体装置の実装構造の他の一例を示す断面図である。 一般的な半導体装置の実装構造のさらに他の一例を示す断面図である。

符号の説明

１，１Ａ，１Ｂ 半導体チップ
２，２Ａ，２Ｂ 回路
３ ワイヤ
４ インターポーザ基板
５ 接着層
６ バンプ
７ 樹脂
８，８’，８Ａ，８Ｂ，８Ｃ 遮蔽構造
１０ 絶縁層
１０Ａ，１０Ｂ 絶縁フィルム
１１ 抵抗器
１２ インダクタ
１３，１４，１４Ａ，１４Ｂ 抵抗器
１５ インダクタ
１５Ａ，１５Ｂ 平行配線
１６Ａ，１６Ｂ 端子
２０ 微小ループ
５１，５２，５３，５４Ａ，５４Ｂ，５５Ａ，５５Ｂ，５７，５８ 半導体装置
１０１，１０２，１０３，１０４，１０５，１０６ 半導体パッケージ

Claims (14)

1. インダクタと抵抗器とを有する遮蔽構造が、半導体チップに形成された回路に対向して設けられていることを特徴とする半導体装置。
2. 前記遮蔽構造は、前記インダクタと前記抵抗器とからなる微小ループを複数個有し、かつ、前記半導体チップに形成された回路とは電気的に絶縁していることを特徴とする請求項１に記載の半導体装置。
3. 前記遮蔽構造は、前記インダクタの両端が前記抵抗器を介して接地している回路構造を複数個有することを特徴とする請求項１に記載の半導体装置。
4. 前記遮蔽構造を構成するインダクタが、前記半導体チップに形成された回路の再配線層に形成されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記遮蔽構造を構成するインダクタが絶縁層内に形成され、当該絶縁層が前記半導体チップの回路に対向して設けられていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
6. 前記遮蔽構造を構成するインダクタと抵抗器がシリコン薄片に形成され、当該シリコン薄片が前記半導体チップの回路に対向して設けられていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
7. 前記シリコン薄片がドーピングされていることを特徴とする請求項６に記載の半導体装置。
8. 前記インダクタが、円形状、渦巻き形状及び線分のうちのいずれかであることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
9. 前記インダクタが複数層にわたって形成されていることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
10. 前記抵抗器が、薄膜抵抗器、チップ抵抗器、及び前記電子回路の一部に形成された抵抗のうちのいずれかであることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
11. 請求項１〜１０のいずれかに記載の半導体装置が少なくとも１つ以上、インターポーザ基板に搭載されていることを特徴とする半導体パッケージ。
12. 前記半導体装置と前記インターポーザ基板とがワイヤボンディングされていることを特徴とする請求項１１に記載の半導体パッケージ。
13. 前記半導体装置と前記インターポーザ基板とがフリップチップ接続されていることを特徴とする請求項１１に記載の半導体パッケージ。
14. 請求項１１に記載の半導体パッケージにおいて、前記半導体装置内のインダクタが、前記インターポーザ基板の配線層に形成されていることを特徴とする半導体パッケージ。
    

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