KR101686582B1 - 유도결합 통신수단을 구비한 전자소자 - Google Patents

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Abstract

유도결합 통신수단을 구비한 전자소자가 개시된다. 개시된 유도결합 통신수단을 구비한 전자소자는 순차적으로 적층된 제1실리콘칩 및 제2실리콘칩와, 상기 제1실리콘칩 상의 제1인덕터 및 상기 제2실리콘칩 상에서 상기 제1인덕터와 대응되게 배치되어 상기 제1인덕터와 유도결합하는 제2인덕터와, 상기 제2실리콘칩에 형성된 관통홀;을 구비한다. 기 관통홀은 상기 제1인덕터에 대응되게 형성된다.

Description

유도결합 통신수단을 구비한 전자소자{Stacked electronic device having inductive coupling communication unit between stacked chips}
복수의 실리콘 칩으로 적층된 전자소자에 있어서, 실리콘 기판의 회로소자 사이의 유도결합 통신수단을 구비한 적층 전자소자에 관한 것이다.
적층된 실리콘 반도체 칩들 간의 신호연결은 적층된 칩들의 아래에 위치한 리드프레임(lead frame) 또는 와이어 본딩(wire bonding)을 통한 우회적인 연결이 활용되어 왔다. 그러나 연결해야 할 신호의 숫자가 증가할 경우 연결선이 복잡하게 얽혀서 합선 등의 오작동이 발생될 수 있다.
다른 신호연결방법으로는, 실리콘 기판을 관통하는 TSV (through silicon via)를 형성하고 이 TSV 를 구리 등으로 채워서 신호연결하는 방법이 있지만, 공정이 매우 복잡하여 수율저하를 초래할 수 있고 공정 단계 숫자의 증가에 따른 비용이 매우 비싸다는 단점이 있다.
또한, 각각의 기판에 인덕터 코일을 준비하고 인덕터 코일들 간의 유도결합(inductive coupling)을 통해서 비접촉식으로 신호를 전달하는 방법도 있다. 이 경우 인덕터 코일은 외부와 기계적으로 접촉하지 않아도 되기 때문에 ESD(electrostatic discharge) 회로를 구비하지 않아도 된다. 일반적으로 ESD 관련 회로들은 추가적인 칩 면적을 차지하는 것은 물론이고, 큰 커패시턴스 때문에 전력 소비도 클 뿐 아니라 데이터의 전송속도를 제한하는 요인이 된다.
유도결합(inductive coupling)에 의한 신호전달 방법은 전력소비 및 전송속도 개선 측면에서 큰 장점을 가지고 있다. 그러나, 인덕터 코일에서 발생한 전자기장이 전기전도도가 있는 실리콘 기판을 지나서 인접한 실리콘칩에 있는 인덕터 코일에 전달되어야 하기 때문에 전기전도도에 의한 에디전류(Eddy current) 발생으로, 신호 손실이 매우 크다.
에디전류를 감소시킨 유도결합 통신수단을 구비한 적층 전자소자를 제공한다.
일 실시예에 따른 유도결합 통신수단을 구비한 적층 전자소자는: 순차적으로 적층된 제1실리콘칩 및 제2실리콘칩;
상기 제1실리콘칩 상의 제1인덕터 및 상기 제2실리콘칩 상에서 상기 제1인덕터와 대응되게 배치되어 상기 제1인덕터와 유도결합하는 제2인덕터;
상기 제2실리콘칩에 형성된 관통홀;을 구비하며, 상기 제1인덕터 및 상기 제2인덕터는 서로 대응되게 배치되며, 상기 관통홀은 상기 제1인덕터에 대응되게 형성된 유도결합 통신수단을 구비한다.
일 측면에 따르면, 상기 관통홀은 상기 제2인덕터 내부에 형성된다.
다른 측면에 따르면, 상기 관통홀은 상기 제2인덕터 내부에 형성된 복수의 관통홀일 수 있다.
상기 관통홀은 절연물 또는 자성재료로 채워질 수도 있다.
상기 관통홀은 자성재료로 채워진 전자소자.
또 다른 측면에 따르면, 상기 관통홀은 상기 제2인덕터의 내부 및 외부에 걸쳐서 형성될 수 있다.
상술한 실시예에 따른 유도결합 통신수단을 구비한 적층 전자소자는 에디전류가 거의 생기지 않으므로, 실리콘 칩 간의 데이터 송수신시 신호의 전달효율이 크며, 작은 전력으로도 안정된 송수신을 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 명세서를 통하여 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 1은 일 실시예에 따른 유도결합 통신수단을 구비한 적층 전자소자(100)의 사시도이다.
도 1을 참조하면, 제1실리콘칩(110) 상에는 제1인덕터(112)가 형성되어 있으며, 제2실리콘칩(120) 상에는 제2인덕터(122)가 형성되어 있다. 제1실리콘칩(110)에는 제1인덕터(112)와 연결되는 미도시된 전자소자가 형성되며, 제2실리콘칩(120)에는 제2인덕터(122)와 연결되는 미도시된 전자소자가 형성되어 있다. 제1인덕터(112) 및 제2인덕터(122)는 서로 대응되는 위치에서 유도결합에 의한 신호전달을 한다. 제1인덕터(112) 및 제2인덕터(122) 중 하나는 송신코일이며, 다른 하나는 수신코일이다.
제2실리콘칩(120)에는 제2인덕터(122)의 내부를 관통하는 관통홀(130)이 형성되어 있다. 관통홀(130)은 제1인덕터(112) 및 제2인덕터(122) 사이의 유도결합 신호전달시 에디전류가 발생하는 공간을 제거한다. 관통홀(130)은 유전율이 "1"에 가까운 공기층으로 채워진다.
관통홀(130)은 미도시된 절연물, 예컨대 에폭시 수지로 채워질 수 있다.
또한, 관통홀(130)은 철(Fe), 니켈(Ni), 코발트(Co)와 같은 자성재료로 채워질 수 있다. 자성재료로 채워질 경우, 관통홀(130)이 전자기파의 유도 통로와 같은 역할을 하므로 신호전달 효율이 증가될 수 있다.
제2인덕터(122)가 송신코일인 경우, 제2인덕터(122)에 소정의 전압이 인가되면, 제1인덕터(112)에 유도전류가 형성된다. 이 유도전류에 의해 제1인덕터(112)에 연결된 미도시된 스위칭 소자에 신호가 전달된다.
도 2는 송신 코일 내부에 관통홀이 형성되고, 송신코일로부터 수신코일 내부로 흘러들어가는 전자기파를 모사한 그래프이다. 도 2에서 왼쪽은 관통홀이 없는 경우이고, 오른쪽은 관통홀이 형성된 경우이다. 도 2는 수직단면도를 도시한 것이다. 도 2에서의 가로축 및 세로축의 스케일은 mm이다.
도 2의 왼쪽 도면을 참조하면, 송신코일(Tx)로부터 수신코일(Rx)로 흐르는 전자기파가 송신코일(Tx) 및 수신코일(Rx) 사이의 실리콘물질층에 의해 약해지는 것을 볼 수 있다.
도 2의 오른쪽 도면을 보면, 송신코일(Tx)로부터 수신코일(Rx)로 흐르는 전자기파의 세기의 감소가 크지 않은 것을 볼 수 있다. 관통홀(130) 내에서의 전자기파의 크기도 실리콘물질층에서의 전자기파의 세기 보다 큰 것을 알 수 있다.
도 3의 왼쪽은 관통홀(130)이 없는 경우이고, 오른쪽은 관통홀(130)이 형성된 경우이다. 도 3에서 볼 수 있듯이, 관통홀(130)의 형성으로 전자기파의 세기가 관통홀(130)이 없는 경우 보다 매우 큰 것을 알 수 있다.
일 실시예에 따른 유도통합 통신수단을 구비한 적층 전자소자는 실리콘 칩 간의 데이터 송수신시 신호의 전달효율이 크므로 작은 전력으로도 안정된 송수신을 할 수 있다.
도 4는 다른 실시예에 따른 유도결합 통신수단을 구비한 적층 전자소자(200)의 사시도이다.
도 4를 참조하면, 제1실리콘칩(210) 상에는 제1인덕터(212)가 형성되어 있으며, 제2실리콘칩(220) 상에는 제2인덕터(222)가 형성되어 있다. 제1실리콘칩(210)에는 제1인덕터(212)와 연결되는 미도시된 전자소자가 형성되며, 제2실리콘칩(220)에는 제2인덕터(222)와 연결되는 미도시된 전자소자가 형성되어 있다. 제1인덕터(212) 및 제2인덕터(222)는 서로 대응되는 위치에서 유도결합에 의한 신호전달을 한다. 제1인덕터(212) 및 제2인덕터(222) 중 하나는 송신코일이며, 다른 하나는 수신코일이다.
제2실리콘칩(220)에는 제2인덕터(222)의 내부를 관통하는 복수의 관통홀(230)이 형성되어 있다. 관통홀(230) 내에는 절연물질층(240)으로 채워져 있다. 절연물질층(240)은 에폭시 수지일 수 있다. 관통홀들(230)을 가로지르는 구조물은 제2실리콘칩(220)을 지지하며 제1실리콘칩(210)과의 접착성을 향상시킬 수 있다.
관통홀(230)은 제1인덕터(212) 및 제2인덕터(222) 사이의 유도결합 신호전달시 에디전류가 발생하는 공간을 제거한다.
관통홀(230)은 유전율이 "1"에 가까운 공기층으로 채워질 수도 있다.
또는 관통홀(230)은 철(Fe), 니켈(Ni), 코발트(Co)와 같은 자성재료로 채워질 수 있다. 자성재료로 채워질 경우, 관통홀(230)이 전자기파의 유도 통로와 같은 역할을 하므로 신호전달 효율이 증가될 수 있다.
도 5는 또 다른 실시예에 따른 유도결합 통신수단을 구비한 적층 전자소자(300)의 사시도이다.
도 5를 참조하면, 제1실리콘칩(310) 상에는 제1인덕터(312)가 형성되어 있으며, 제2실리콘칩(320) 상에는 제2인덕터(322)가 형성되어 있다. 제1실리콘칩(310)에는 제1인덕터(312)와 연결되는 미도시된 전자소자가 형성되며, 제2실리콘칩(320)에는 제2인덕터(322)와 연결되는 미도시된 전자소자가 형성되어 있다. 제1인덕터(312) 및 제2인덕터(322)는 서로 대응되는 위치에서 유도결합에 의한 신호전달을 한다. 제1인덕터(312) 및 제2인덕터(322) 중 하나는 송신코일이며, 다른 하나는 수신코일이다.
제2실리콘칩(320)에는 제2인덕터(322)의 내부로부터 연장되어서 제2인덕터(322)를 가로질러 외부로 연장된 관통홀(330)이 형성되어 있다.
관통홀(330)은 제1인덕터(312) 및 제2인덕터(322) 사이의 유도결합 신호전달시 에디전류가 발생하는 공간을 제거한다. 관통홀(330)은 유전율이 "1"에 가까운 공기층으로 채워지거나, 또는 절연물, 예컨대 에폭시 수지로 채워질 수 있다.
이상에서 첨부된 도면을 참조하여 설명된 본 발명의 실시예들은 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보 호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
도 1은 일 실시예에 따른 유도결합 통신수단을 구비한 적층 전자소자(100)의 사시도이다.
도 2는 송신 코일 내부에 관통홀이 형성되고, 송신코일로부터 수신코일 내부로 흘러들어가는 전자기파를 모사한 그래프이다.
도 3은 도 2의 일부 확대도이다.
도 4는 다른 실시예에 따른 유도결합 통신수단을 구비한 적층 전자소자(200)의 사시도이다.
도 5는 또 다른 실시예에 따른 유도결합 통신수단을 구비한 적층 전자소자(300)의 사시도이다.

Claims (7)

  1. 순차적으로 적층된 제1실리콘칩 및 제2실리콘칩;
    상기 제1실리콘칩 상의 제1인덕터 및 상기 제2실리콘칩 상에서 상기 제1인덕터와 대응되게 배치되어 상기 제1인덕터와 유도결합하는 제2인덕터; 및
    상기 제2실리콘칩을 관통하는 관통홀;을 구비하며,
    상기 관통홀은 상기 제2실리콘칩으로부터 상기 제1실리콘칩을 향하여 상기 제2인덕터 내에 형성되며, 상기 제1인덕터에 대응되게 형성되며, 상기 관통홀은 수직 단면에서 보면 상기 제1인덕터 및 상기 제2인덕터 사이에 형성된 유도결합 통신수단을 구비한 전자소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 관통홀은 복수의 관통홀로 이루어지며, 각 관통홀은 절연물로 채워진 유도결합 통신수단을 구비한 전자소자.
  4. 제 1 항에 있어서,
    상기 관통홀은 상기 제2실리콘칩으로부터 상기 제1실리콘칩을 향하여 형성되며, 상기 관통홀은 상기 제2인덕터의 내부로부터 연장되어서 상기 제2인덕터 외부에 걸쳐서 형성된 유도결합 통신수단을 구비한 전자소자.
  5. 제 1 항에 있어서,
    상기 관통홀을 채우는 절연물을 더 구비하는 유도결합 통신수단을 구비한 전자소자.
  6. 제 5 항에 있어서,
    상기 절연물은 에폭시인 유도결합 통신수단을 구비한 전자소자.
  7. 제 1 항에 있어서,
    상기 관통홀은 자성재료로 채워진 유도결합 통신수단을 구비한 전자소자.
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