JP2007165459A - マルチチップモジュール - Google Patents

Abstract

【課題】インダクタ間結合の透過特性が特定の周波数において小さくなるのを防止し、もってチップ間の通信品質を向上させることのできるマルチチップモジュールを提供する。
【解決手段】第１のインダクタ３は、第１のチップ１００の誘電体層２に形成される。第２のインダクタ６は、第２のチップ２００の誘電体層５に形成される。金属面７は、第１のインダクタ３が形成される面と、第２のインダクタ６が形成される面に挟まれた面に形成され、かつグランド８に接続される。金属面７は、第１のインダクタ３の金属部分と、第２のインダクタ６の金属部分とが、第１のチップ１００と第２のチップ２００とが積層される方向から見たときに重なり合う部分を少なくとも含むように配置される。
【選択図】図１

Description

この発明は、マルチチップモジュールに関し、特にチップ間のデータ伝送を無線で行なうマルチチップモジュールに関する。

複数のチップを積層するマルチチップモジュールにおけるチップ間のデータ伝送を無線にて行なうチップ間通信技術において、シリコン基板上に形成されたインダクタ間の電磁結合を用いることが検討されている。この技術は、インダクタを平行に配置し、送信側のインダクタにデータの重畳した電流を流し、その電流値の変化によって磁界に変化をもたらすことで、受信側のインダクタに起電力を発生させ、データ伝送を行なうものである。このようなマルチチップモジュールの具体例として、たとえば特許文献１に記載のマルチチップモジュールでは、チップ間接続電極用のかわりに積層するＩＣチップ上に平面インダクタを形成して、平面インダクタ間の電磁結合によってチップ間の配線接続のための無線信号伝達を実現する。また、平面インダクタとともに容量を形成して、ＩＣチップ上に共振回路を実現する。チップ間無線通信において、伝送周波数と共振周波数を等しくして、さらに符号間干渉を引き起こす不要な残留振動を抑えることで高速なビット誤りの生じないデジタル伝送を実現する。
特開２００５−２０３６５７号公報

ところで、特許文献１に記載のマルチチップモジュールでは、チップ間通信技術において、データ伝送するインダクタ間の距離が離れると、送信側のインダクタの発生する磁場が受信側に到達するまでに減衰してしまい、受信側のインダクタの受ける磁場強度が低下し、結合係数が低下してしまう。その結果、インダクタに発生する誘導起電力が低下し、正確にデータを受信できなくなる。

結合係数を増加させる方法として、インダクタ間距離を縮小する方法が考えられる。インダクタ間距離を縮小する方法には、チップ内のシリコン基板を薄くする方法や、チップ内の誘電体層どうしを対向配置してチップを積層する方法が考えられる。

しかしながら、インダクタ間の距離を縮めると、距離が短いことによって結合係数が増加するものの、その反面インダクタを形成する金属と層間膜の誘電体によって形成される容量もまた増加して、インダクタ間に容量による結合が生じる。これによって、インダクタ間結合の透過特性が特定の周波数において小さくなり、通信品質の低下を招く。

それゆえに、本発明の目的は、インダクタ間結合の透過特性が特定の周波数において小さくなるのを防止し、よってチップ間の通信品質を向上させることのできるマルチチップモジュールを提供することである。

上記課題を解決するために、本発明は、第１のチップと第２のチップとが積層され、第１のチップと第２のチップとのデータ伝送をインダクタ間の電磁結合を用いて無線で行なうマルチチップモジュールであって、第１のチップの誘電体層中に形成された第１のスパイラルインダクタと第２のチップの誘電体層中に形成された第２のスパイラルインダクタと、第１のスパイラルインダクタと、第２のスパイラルインダクタとの間に設置された第１の接地導体とを備え、第１の接地導体は、第１のスパイラルインダクタ、第２のスパイラルインダクタとが第１のチップと第２のチップとが積層される方向から見たときに重なり合う部分を少なくとも含むように配置される。

本発明のマルチチップモジュールによれば、インダクタ間に存在していた容量をインダクタと接地間の容量に変換することができ、それによりインダクタ間結合の透過特性が特定の周波数で小さくなるのを防止し、もってチップ間の通信品質を向上させることができる。

以下、本発明の実施の形態について図面を用いて説明する。
［第１の実施形態］
（構造）
図１（ａ）は、第１の実施形態に係るマルチチップモジュールの垂直断面図である。図１（ｂ）は、第１の実施形態のマルチチップモジュールの第２のチップ２００のインダクタ６の配線および金属面７を積層方向から見た図である。図１（ａ）は、図１（ｂ）のＢ−Ｂ′断面図であり、図１（ａ）と図１（ｂ）との間の矢印で結ばれる個所は同一部分である。

図１（ａ）を参照して、このマルチチップモジュールは、第１のチップ１００と、第２のチップ２００とが積層されている。

第１のチップ１００には、シリコン基板１に誘電体層２が形成されている。誘電体層２の内部には配線層を用いてスパイラル状のインダクタ３が形成されている。インダクタ３は、シリコン基板１上に形成された図示しないアナログ信号の受信回路に接続される。受信回路は、第２のチップ２００から送信されたデータが重畳された起電力を受ける。

第２のチップ２００には、シリコン基板４に誘電体層５が形成されている。誘電体層５の内部には配線層を用いてスパイラル状のインダクタ６が形成されている。インダクタ６は、シリコン基板４上に形成された図示しないアナログ信号の送信回路に接続される。送信回路は、第１のチップ１００へ送信するデータが重畳された電流を出力する。

さらに、第２のチップ２００には、インダクタ３が形成される面とインダクタ６が形成される面に挟まれた面に、共通グランド８に接続された金属面７が形成されている。

第１のチップ１００と第２のチップ２００とは、第１のチップ１００の誘電体層２と第２のチップ２００の誘電体層５とが対向するように積層されている。

図１（ｂ）を参照して、金属面７は、インダクタ３の金属部分と、インダクタ６の金属部分とが、第１のチップ１００と第２のチップ２００とが積層される方向（以下、積層方向という）から見たときに重なり合う部分を少なくとも含むような水平位置（積層方向に対して垂直な方向の位置）および大きさで配置される。

本発明の実施形態では、各チップのインダクタは、同一の形状、かつ同一の大きさであり、配置される水平方向の位置も同一であるものとする。

また、本発明の実施形態においてインダクタ６に送信回路、インダクタ３に受信回路を接続するものとして説明したが、これに限定するものではない。対向したインダクタに対してどちらか一方が送信回路、他方が受信回路に接続されていればよい。

（製造方法）
次に、図１のマルチチップモジュールの構造の詳細の説明のために、図１のマルチチップモジュールの製造方法について説明する。

図２は、図１のマルチチップモジュールを構成する第１のチップ１００の製造工程を説明するための垂直断面図である。

図２を参照して、第１の工程で、厚さ３００μｍのシリコン基板１の表面にシリコン酸化膜、シリコン窒化膜、またはポリイミドなどを含む誘電体層２を形成する。

図３（ａ）は、図１のマルチチップモジュールの第１のチップ１００のインダクタの配線の構造を表わすための垂直断面図であり、図３（ｂ）は、図１のマルチチップモジュールの第１のチップ１００のインダクタ３の配線を積層方向から見た図である。なお、他の図面においては、簡略化のためスパイラルを形成する配線層のみを示しているが、実際には、配線引出しのための配線層も存在する。図３（ａ）は、図３（ｂ）のＡ−Ａ′断面図であり、図３（ａ）と図３（ｂ）との間の矢印で結ばれる個所は同一部分である。

図３（ａ）、（ｂ）を参照して、第２の工程で、誘電体層２の内部に２層以上の配線層を形成して、第１の層（スパイラルを形成する配線層）Ｌ１を用いてスパイラルを形成し、第２の層（配線引出しのための配線層）Ｌ２を用いて配線引出し線を形成する。そして、スパイラルと配線引出し線とをビアホールで接続することによって、インダクタ３を形成する。

図４、図５は、図１のマルチチップモジュールを構成する第２のチップ２００の製造工程を説明するための垂直断面図である。

図４を参照して、第３の工程で、厚さ３５０μｍのシリコン基板４の表面にシリコン酸化膜、シリコン窒化膜、またはポリイミドなどを含む誘電体層５を形成する。

第４の工程で、誘電体層５の内部に３層以上の層を形成して、第１のチップ１００の第２の工程と同様にして、第１の層（スパイラルを形成する配線層）を用いてスパイラルを形成し、第２の層（配線引出しのための配線層）を用いて配線引出し線を形成する。そして、スパイラルと配線引出し線とをビアホールで接続することによって、インダクタ６を形成する。

図５を参照して、第５の工程で、第１の層および第２の層よりも上部（第１のチップ１００に近い）にある第３の層を用いて、インダクタ６の金属部分（第１の層と第２の層の金属部分）と、インダクタ３の金属部分（第１の層と第２の層の金属部分）とが積層方向から見たときに重なり合う部分、すなわち、本実施の形態では、より具体的には積層方向から見たときのインダクタ６の金属部分（インダクタ３とインダクタ６の大きさ、形状および水平位置が同一により、インダクタ６のみを考慮すればよい）を少なくとも含む領域にアルミや銅などの金属面７を形成し、金属面７を共通グランド８に接続するためのビアホールを形成する。

図６は、図１のマルチチップモジュールの製造工程のうち、第２の工程までで製造された第１のチップ１００と第５の工程までで製造された第２のチップ２００とを積層する工程を説明するための図である。

図６を参照して、第６の工程で、第２のチップ２００の上に、第１のチップ１００を誘電体層５、２の面同士が対向するように積層する。この際に、インダクタ３とインタクタ６の間の電磁結合が最大となるように、すなわちインダクタ３とインダクタ６の水平位置が同じになるように、第１のチップ１００と第２のチップ２００とを積層する水平位置が決められる。

（動作）
次に、図１のマルチチップモジュールの動作について説明する。

図７は、図１のマルチチップモジュールの動作時の磁界およびインダクタ間の結合を表わす図である。

図７を参照して、インダクタ６で発生した磁界１２がインダクタ３を通過することで起電力を発生させて、通信を行なう。誘電体層２と誘電体層５とをインダクタ３および６にて挟み込んでいるが、インダクタ３とインダクタ６の間には容量による結合が生じない。なぜなら、インダクタ３とインダクタ６の間の容量による結合は、インダクタ３、誘電体層２および共通グランド８に接続された金属面７によって生じる接地容量１１と、インダクタ６、誘電体層５および共通グランド８に接続された金属面７によって生じる接地容量１０に変換されるからである。従って、図１のマルチチップモジュールでは、インダクタ３とインダクタ６の間の結合を磁界１２による電磁結合のみにすることができる。

（等価回路）
次に、図１のマルチチップモジュールにおいて、各インダクタの一端をそれぞれ入力端子Ｐ１または出力端子Ｐ２に接続し、各インダクタの他端を共通グランド８に接続したときの等価回路を説明する。

まず、第１のチップ１００の等価回路について説明する。ここでは、第１のチップ１００のインダクタ３の一端が入力端子Ｐ２に接続され、インダクタ３の他端が共通グランド８に接続されるものとする。

図８は、第１のチップ１００単独の等価回路を表わす図である。
図８を参照して、第１のチップ１００の等価回路は、インダクタ本体の成分３６と、インダクタとシリコン基板間の寄生部分３４とからなる。

インダクタ本体の成分３６は、インダクタ３のインダクタンス成分１９と、インダクタ３を形成する配線の抵抗１５と、インダクタ３を形成する配線間のフリンジ容量１４とからなる。

インダクタとシリコン基板間の寄生成分３４は、インダクタ３とシリコン基板１の間で発生する寄生成分であり、誘電体層２の容量１６と、シリコン基板１の容量１７と、シリコン基板１の抵抗１８とからなる。

インダクタ３を形成する配線間のフリンジ容量１４、インダクタ３を形成する配線の抵抗１５と、誘電体層２の容量１６との共通接続点が入力端子Ｐ２に接続され、シリコン基板１の容量１７およびシリコン基板１の抵抗１８がグランドに接続される。

第２のチップ２００の等価回路も第１のチップ１００の等価回路と同様である。ただし、インダクタ６を形成する配線間のフリンジ容量１４、インダクタ６を形成する配線の抵抗１５と、誘電体層５の容量１６との共通接続点が出力端子Ｐ１に接続される。

図９は、図１のマルチチップモジュールの等価回路を表わす図である。
図９を参照して、マルチチップモジュールの等価回路は、前述の第１のチップ１００単独の回路成分、前述の第２のチップ２００単独の回路成分、および第１のチップ１００と第２のチップ２００との相互作用による回路成分４０からなる。

回路成分４０は、共通グランド８に接続される接地容量１０および接地容量１１を含む。接地容量１１は、インダクタ３、誘電体層２および共通グランド８に接続される金属面７によって生じる容量である。接地容量１０は、インダクタ６、誘電体層５および共通グランド８に接続された金属面７によって生じる容量である。

（従来のマルチチップモジュール）
図１０は、従来のマルチチップモジュールの構造を表わす垂直断面図である。

図１０を参照して、従来のマルチチップモジュールが、図１のマルチチップモジュールと相違する点は、従来のマルチチップモジュールにおいて、第２のチップ２０１が共通グランド８に接続された金属面７を含まない点である。

次に、図１０の従来のマルチチップモジュールの動作について説明する。
図１１は、図１０の従来のマルチチップモジュールの動作時の磁界およびインダクタ間の結合を表わす図である。

図１１を参照して、第２のチップ２０１内のインダクタ６で発生した磁界１２が、第１のチップ１００内のインダクタ３を通過することで起電力を発生させ、通信を行っている。しかし、誘電体層２と誘電体層５をインダクタ３とインダクタ６によって挟み込んでいるため、インダクタ３とインダクタ６の間に結合容量２７が生じる。この結合容量２７によって、前述したように、インダクタ間結合の透過特性が特定の周波数において小さくなり、通信品質の低下を招く。

図１２は、図１１の従来のマルチチップモジュールの等価回路を表わす図である。
図１２を参照して、この従来のマルチチップモジュールの等価回路が、図９の等価回路と相違する点は、従来のマルチチップモジュールの等価回路は、共通グランド８に接続される接地容量１０および接地容量１１を含まず、インダクタ３とインダクタ６の間に生じる結合容量２７を含む点である。

（透過特性についての比較）
次に、従来例のマルチチップモジュールと、本発明の実施形態のマルチチップモジュールについての透過特性の相違について説明する。

図１３は、従来例のマルチチップモジュールの透過特性と本発明の実施形態のマルチチップモジュールの透過特性を表わす図である。

従来例のマルチチップモジュールの透過特性は、図１２の等価回路を用いて計算した結果を示し、本発明の実施形態のマルチチップモジュールの透過特性は、図９の等価回路を用いて計算した結果を示す。

図１３を参照して、横軸が入力端子Ｐ１に入力される信号の周波数であり、縦軸が透過特性を表わすＳパラメータ（Ｓ行列、散乱行列）の一要素Ｓ₂₁である。透過特性Ｓ₂₁は、入力端子Ｐ１に入力される信号の電力と、出力端子Ｐ２から出力される信号の電力との比をデシベル（ｄＢ）で表わした値である。

従来例のマルチチップモジュールの透過特性が透過率曲線１９であり、本発明の第１の実施形態のマルチチップモジュールの透過特性が透過率曲線２０である。

ここで、透過特性Ｓ₂₁の計算において等価回路の主要なパラメータを次のようにした。従来例のマルチチップモジュールにおいて、インダクタンス成分３０を０．６ｎＨ、インダクタ３とインダクタ６の間の結合容量２７を９０ｆＦとし、インダクタ間の結合係数ｋを０．５とした。また、本発明の実施形態のマルチチップモジュールにおいて、インダクタンス成分３０を０．６ｎＨ、接地容量１０を１８０ｆＦ、接地容量１１を１８０ｆＦとし、インダクタ間の結合係数ｋを０．５とした。

図１３に示すように、従来例のマルチチップモジュールでは、特定の周波数（共振点）において透過特性が極端に小さくなる。一方、本発明の実施形態のマルチチップモジュールでは、透過特性が極端に小さくなる周波数が存在しない。

以上のように、第１の実施形態のマルチチップモジュールによれば、インダクタ３とインダクタ６の間に存在していた結合容量２７を、インダクタ３、誘電体層２および共通グランド８に接続された金属面７によって生じる接地容量１１と、インダクタ６、誘電体層５および共通グランド８に接続された金属面７によって生じる接地容量１０に変換することができ、それによりインダクタ間結合の透過特性が特定の周波数で小さくなるのを防止し、もってチップ間の通信品質を向上させることができる。

［第２の実施形態］
第２の実施形態は、金属面の一部が除去されたマルチチップモジュールに関する。

（構造）
図１４（ａ）は、第２の実施形態に係るマルチチップモジュールの垂直断面図である。図１４（ｂ）は、第２の実施形態のマルチチップモジュールを構成する第２のチップ３００のインダクタ６の配線および金属面２１を積層方向から見た図である。図１４（ａ）は、図１４（ｂ）のＢ−Ｂ′断面図であり、図１４（ａ）と図１４（ｂ）との間の矢印で結ばれる個所は同一部分である。

図１４（ａ）、（ｂ）を参照して、第２の実施形態のマルチチップモジュールは、金属面の形状についてのみ、図１（ａ）、（ｂ）で示される第１の実施形態のマルチチップモジュールと相違し、それ以外の部分は、図１（ａ）、（ｂ）で示される第１の実施形態のマルチチップモジュールと同様である。

以下では、第１の実施形態のマルチチップモジュールと相違する部分について説明し、第１の実施形態のマルチチップモジュールと同様の部分についての説明は繰返さない。

図１４（ａ）、（ｂ）を参照して、金属面２１は、第１の実施形態の金属面７と同様に、インダクタ３の金属部分と、インダクタ６の金属部分とが、積層方向から見たときに重なり合う部分を少なくとも含むような水平位置および大きさで配置される。ただし、金属面２１は、インダクタ３の最も内側の配線路に囲まれた領域と、インダクタ６の最も内側の配線路に囲まれた領域とが積層方向から見たときに重なり合う部分の一部２２が除去されている。

（製造工程）
第２の実施形態では、第５の工程において、金属面２１を形成する際、インダクタ３の最も内側の配線路に囲まれた領域と、インダクタ６の最も内側の配線路に囲まれた領域とが積層方向から見たときに重なり合う部分、すなわち本実施の形態では、より具体的には積層方向から見たときのインダクタ６の最も内側の配線路に囲まれた領域（インダクタ３とインダクタ６の大きさ、形状および水平位置が同一により、インダクタ６のみを考慮すればよい）の一部２２に金属を形成しないことによって、あるいは、金属面２１を形成した後、エッチングによって上記重なり合う部分の一部２２の金属面を除去する。

（動作）
第２の実施形態では、磁界１２は金属面２１だけでなく、金属面２１が除去された部分２２も通過する。磁界１２が金属面２１を通過することによって渦電流による反磁界が発生するが、第２の実施形態では、磁界１２が、金属面２１が除去された部分２２も通過することによって、この反磁界の影響を完全に排除することができ、インダクタ間の電磁結合がより強まる。

（透過特性）
図１５は、本発明の第１の実施形態のマルチチップモジュールの透過特性と本発明の第２の実施形態のマルチチップモジュールの透過特性を表わす図である。

図１５を参照して、従来例のマルチチップモジュールの透過特性が透過率曲線２０であり、本発明の第２の実施形態のマルチチップモジュールの透過特性が透過率曲線３２である。

図１５に示すように、透過率曲線３２は、透過率曲線２０と外形が同じである。したがって、特定の周波数で透過率が小さくなることがない。透過率曲線３２の大きさは、透過率曲線２０の大きさよりも大きい。したがって、第２の実施形態のマルチチップモジュールでは、第１の実施形態のマルチチップモジュールよりも、インダクタ間の電磁結合が大きくなる。

以上のように、第２の実施形態のマルチチップモジュールによれば、磁界１２は金属面２１の存在しない部分２２を通過し、金属面２１を通過する際に発生する渦電流による反磁界の影響を完全に排除することができ、インダクタ間の電磁結合がより強まる。その結果、データ通信を行なう際に、信号と雑音の比が大きくなり、受信した信号の誤り率が小さくなる。

［第３の実施形態］
第３の実施形態は、３個のチップを積層したマルチチップモジュールに関する。

（構造および製造工程）
このマルチチップモジュールの構造の詳細の説明のために、このマルチチップモジュールの製造方法について説明する。

図１６は、第３の実施形態のマルチチップモジュールの製造工程を説明するための垂直断面図である。

図１６を参照して、第２のチップ５００は、シリコン基板２３を第１、第２の実施形態で説明した第１のチップ１００のシリコン基板１よりも薄くしたものである。シリコン基板２３の厚さは、インダクタ間の距離を短くするため薄い方が望ましいが、回路の形成のため多少の厚みは必要である。磁場が通り、かつ回路が形成できる厚さとして、薄膜化シリコン基板２３の厚さは０．０５μｍ〜５μｍが望ましい。

第３のチップ６００として第２の実施形態で説明した第２のチップ３００と同じ物を用いて、第３のチップ６００の誘電体層５が第２のチップ５００のシリコン基板２３と対向するようにして第２のチップ５００と第３のチップ６００とを積層する。この際に、インダクタ３とインタクタ６の間の電磁結合が最大となるように、すなわちインダクタ３とインダクタ６の水平位置が同じになるように、第２のチップ５００と第３のチップ６００とを積層する水平位置が決められる。

図１７は、第３の実施形態のマルチチップモジュールの製造工程を説明するための垂直断面図である。

図１７を参照して、第２のチップ５００の誘電体層のインダクタ３が形成される層よりも上部にある層を用いて、インダクタ３の金属部分と、インダクタ２５の金属部分とが積層方向から見たときに重なり合う部分、すなわち、本実施の形態では、より具体的には積層方向から見たときのインダクタ３の金属部分（インダクタ３とインダクタ２５の大きさ、形状および水平位置が同一により、インダクタ３のみを考慮すればよい）を少なくとも含む領域にアルミや銅などの金属面２４を形成し、金属面２４を共通グランド８に接続するためのビアホールを形成する。

次に、第２のチップ５００と同様に薄いシリコン基板２６を有するチップを第１のチップ４００として用いて、第２のチップ５００の誘電体層２が第１のチップ４００のシリコン基板２６と対向するようにして第１のチップ４００と第２のチップ５００とを積層する。この際に、インダクタ２５とインタクタ３の間の電磁結合が最大となるように、すなわちインダクタ２５とインダクタ３の水平位置が同じになるように、第１のチップ４００と第２のチップ５００とを積層する水平位置が決められる。

以上のように、第３の実施形態のマルチチップモジュールによれば、第１のチップ４００のインダクタ２５、第２のチップ５００のインダクタ３、および第３のチップ６００のインダクタ６の間の容量結合が接地容量に変換され、２個以上のチップを積層したとしても容量結合の影響を受けることがない。

（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば以下のような変形例も含む。

（１） 各チップ内のインダクタの数
本発明の実施形態において、各チップ内のインダクタは、そのチップの送信回路もしくは受信回路のいずれか一つに接続されるものとして説明したが、これに限定するものではない。各チップに、送信回路に接続され他のチップへデータを送信するための送信用インダクタと、受信回路に接続され他のチップからデータを受信するための受信用インダクタの２個のインダクタを少なくとも備えることが望ましい。

各チップに２個のインダクタを備える場合には、共通グランドに接続される金属面は、第１のチップ１００の送信用インダクタの金属部分と第２のチップ２００の受信用インダクタの金属部分が積層方向から見たときに重なり合う部分と、第１のチップ１００の受信用インダクタの金属部分と第２のチップ２００の送信用インダクタの金属部分が積層方向から見たときに重なり合う部分とを含むように配置されればよい。また、この際金属面は１個の連続したものでなくてよく、分断されていてもよい。

（２） チップの積層時の位置合わせと金属の位置
本発明の実施形態では、上下のチップを積層するときに、インダクタ間の結合係数が最大となるように、すなわち積層方向から見たときに上下のインダクタの重なる領域が最大となるように上下のチップの水平位置を決めたが、これに限定するものではない。積層方向から見たときに上下のインダクタの重なる領域が最大でない場合、したがってインダクタ間の結合係数が最大でない場合であっても、本願発明が適用できる。

（３） インダクタの形状、位置、大きさと金属層の位置
本発明の実施形態では、第１のチップ１００のインダクタ３と、第２のチップ２００のインダクタ６とは、同一の形状、かつ同一の大きさであり、配置される水平方向の位置も同一としたが、これに限定するものではなく、これらの一部または全部が異なっていてもよい。すなわち、第１のチップ１００のインダクタ３の金属部分と第２のチップ２００のインタクタ６の金属部分の間に誘電体層が挟まれて、それにより結合容量が生じてさえいれば、本願発明は適用可能である。上記の一部または全部が異なる場合には、金属面を配置する際には、インダクタ６の金属部分の位置だけでなく、インダクタ３の金属部分の位置も考慮することが必要となる。すなわち、第５の工程において、第１のチップ１００と第２のチップを積層した際にインダクタ３が配置される水平方向の領域がどこになるかを予め特定しておいて、インダクタ６の金属部分とインダクタ３の金属部分とが積層方向から見たときに重なり合う部分を少なくとも含む領域に金属面を配置することが必要となる。

（４） 金属面の配置
本発明の実施形態では、誘電体層内に金属面を外部のグランドと接続するためのビアホールを設けたが、これに限定するものではない。たとえば、誘電体層の主表面の一部をエッチングによって除去し、金属面を外部のグランドとワイヤーボンディングやバンプによって接続してもよい。

また、本発明の実施形態では、隣接するチップのうち、下側のチップの誘電体層内部で、そのチップのインダクタを形成する層よりも上の層に金属面を配置したが、これに限定するものではなく、金属面は、上側のインダクタが形成される面と下側のインダクタが形成される面に挟まれる面であれば任意の面に配置することができる。

たとえば、上側のチップの誘電体層内部で、そのチップのインダクタを形成する層よりも下の層に金属面を配置してもよい。また、下側のチップの誘電体層の表面に金属面を配置してもよい。

図１８は、金属面の配置される面の別の例を表わす図である。
図１８を参照して、第２のチップ７００の誘電体層５の表面、すなわち第１のチップ１００と第２のチップ６００とが積層されて接触する面に薄い膜状の金属面９が貼り付けられている。

（５） 第２の実施形態の金属面の除去範囲
本発明の第２の実施形態では、インダクタ３の最も内側の配線路に囲まれた領域と、インダクタ６の最も内側の配線路に囲まれた領域と積層方向から見たときに重なり合う部分の一部が除去されているものとしたが、これに限定するものではない。理想的には、重なり合う部分の全部が除去されているのが最も望ましい。

（６） スパイラルインダクタの形状
本発明の実施形態では、スパイラルインダクタの形状は四角形としたが、これに限定するものではなく、たとえば円形、または四角形以外の多角形であってもよい。その場合、金属面の形状もスパイラルインダクタの形状と整合するようにすればよい。

（７） 第３の実施形態のチップ
第３の実施形態において、第１のチップ４００以外のチップは、第２の実施形態で説明した内側が除去された金属面を含むチップを用いたが、これに限定するものではなく、第１の実施形態で説明したように内側が除去されていない金属面を含むチップを用いてもよい。

（８） 第１の実施形態のチップ
第１の実施形態において、第１のチップ１００の誘電体層２と第２のチップ２００の誘電体層５とが対向するようにして積層したが、これに限定するものではない。第１のチップ１００のシリコン基板１を、第３の実施形態の第１のチップ４００のシリコン基板２６のように薄くして、第１のチップ１００のシリコン基板１と第２のチップ２００の誘電体層５とが対向するようにして積層するようにしてもよい。

（９） チップの厚さ
本発明の第１の実施形態では、２つのチップの厚さは異なるようにしたが、これに限定するものではなく、同一の厚さでもよい。他の実施形態でも同様である。

（１０） 第３の実施形態の第１のチップの薄膜化
第３の実施形態において、第１のチップ５０のシリコン基板２６が薄膜化されているものとして説明したが、これに限定するものではない。第１のチップ５０の誘電体層と第２のチップ５００の誘電体層とを対向して配置するようにすれば薄膜化しなくてもよい。

（１１） ４個以上のチップが積層されたマルチチップモジュール
第３の実施形態において、３個のチップが積層されたマルチチップモジュールについて説明したが、４個以上のチップが積層されたマルチチップモジュールについても第３の実施形態のマルチチップモジュールと基本的に同様である。

すなわち、Ｎ個（Ｎは３以上の自然数）のチップが積層され、隣接するチップ間のデータ伝送をインダクタ間の電磁結合を用いて無線で行なうマルチチップモジュールにおいて、各チップの誘電体層中にスパイラルインダクタが形成される。このマルチチップモジュールは、（Ｎ−１）個の接地導体を有する。各接地導体は、隣接するチップ内に形成される２個のスパイラルインダクタの間に設置され、かつその２個のスパイラルインダクタがＮ個のチップが積層される方向から見たときに重なり合う部分を少なくとも含むように配置される。そして、Ｎ個のチップのうち両端（つまり、最上位および最下位）のチップ以外のチップ、すなわちスパイラルインダクタに挟まれたチップのシリコン基板は薄膜化されている。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

（ａ）は、第１の実施形態に係るマルチチップモジュールの垂直断面図であり、（ｂ）は、第１の実施形態のマルチチップモジュールの第２のチップ２００のインダクタ６の配線および金属面７を積層方向から見た図である。 第１の実施形態のマルチチップモジュールを構成する第１のチップ１００の製造工程を説明するための垂直断面図である。 （ａ）は、図１のマルチチップモジュールの第１のチップ１００のインダクタの配線の構造を表わすための垂直断面図であり（ｂ）は、図１のマルチチップモジュールの第１のチップ１００のインダクタ３の配線を積層方向から見た図である。 図１のマルチチップモジュールを構成する第２のチップ２００の製造工程を説明するための垂直断面図である。 図１のマルチチップモジュールを構成する第２のチップ２００の製造工程を説明するための垂直断面図である。 図１のマルチチップモジュールの製造工程のうち、第２の工程までで製造された第１のチップ１００と第５の工程までで製造された第２のチップ２００とを積層する工程を説明するための図である。 図１のマルチチップモジュールの動作時の磁界およびインダクタ間の結合を表わす図である。 第１のチップ１００単独の等価回路を表わす図である。 図１のマルチチップモジュールの等価回路を表わす図である。 従来のマルチチップモジュールの構造を表わす垂直断面図である。 図１０の従来のマルチチップモジュールの動作時の磁界およびインダクタ間の結合を表わす図である。 図１１の従来のマルチチップモジュールの等価回路を表わす図である。 従来例のマルチチップモジュールの透過特性と本発明の実施形態のマルチチップモジュールの透過特性を表わす図である。 （ａ）は、第２の実施形態に係るマルチチップモジュールの垂直断面図であり、（ｂ）は、第２の実施形態のマルチチップモジュールを構成する第２のチップ３００のインダクタ６の配線および金属面２１を積層方向から見た図である。 本発明の第１の実施形態のマルチチップモジュールの透過特性と本発明の第２の実施形態のマルチチップモジュールの透過特性を表わす図である。 第３の実施形態のマルチチップモジュールの製造工程を説明するための垂直断面図である。 第３の実施形態のマルチチップモジュールの製造工程を説明するための垂直断面図である。 金属面の配置される面の別の例を表わす図である。

符号の説明

１、４ シリコン基板、２，５，５０ 誘電体層、３，６，２５ インダクタ、７，９，２１，２４ 金属面、８ 共通グランド、１０、１１ 接地容量、１２ 磁界、１４ 配線間のフリンジ容量、１５ 配線の抵抗、１６ 誘電体層の容量、１７ シリコン基板容量、１８ シリコン基板の抵抗、１９ 従来の透過率曲線、２０ 本発明の第１の実施形態の透過率曲線、２２ 金属面の除去部分、２３、２６ 薄膜化したシリコン基板、２７ 結合容量、３０ インダクタンス成分、３２ 本発明の第２の実施形態の透過率曲線、３４ インダクタとシリコン基板間の寄生部分、３６ インダクタ本体の成分、４０ 相互作用の回路成分、１００，４００ 第１のチップ、２００，２０１，３００，５００，７００ 第２のチップ、６００ 第３のチップ、Ｐ１ 入力端子、Ｐ２ 出力端子、Ｌ１ 第１の層、Ｌ２ 第２の層。

Claims (6)

1. 第１のチップと第２のチップとが積層され、前記第１のチップと前記第２のチップとのデータ伝送をインダクタ間の電磁結合を用いて無線で行なうマルチチップモジュールであって、
   前記第１のチップの誘電体層中に形成された第１のスパイラルインダクタと、
   前記第２のチップの誘電体層中に形成された第２のスパイラルインダクタと、
   前記第１のスパイラルインダクタと、前記第２のスパイラルインダクタとの間に設置された第１の接地導体とを備え、
   前記第１の接地導体は、前記第１のスパイラルインダクタと前記第２のスパイラルインダクタとが前記第１のチップと前記第２のチップとが積層される方向から見たときに重なり合う部分を少なくとも含むように配置される、マルチチップモジュール。
2. 前記第１の接地導体は、前記第１のチップまたは前記第２のチップの誘電体層に形成される、請求項１記載のマルチチップモジュール。
3. 前記第１の接地導体は、前記第１のチップと前記第２のチップとが積層されて接触する面に形成される、請求項１記載のマルチチップモジュール。
4. 前記第１のチップの誘電体層と前記第２のチップの誘電体層とが対向して、積層される、請求項１記載のマルチチップモジュール。
5. 前記第１の接地導体は、前記第１のスパイラルインダクタの最も内側の配線路に囲まれた領域と、前記第２のスパイラルインダクタの最も内側の配線路に囲まれた領域とが前記積層される方向から見たときに重なり合う部分の全部または一部が除去されている、請求項１記載のマルチチップモジュール。
6. Ｎ個（Ｎは３以上の自然数）のチップが積層され、隣接するチップ間のデータ伝送をインダクタ間の電磁結合を用いて無線で行なうマルチチップモジュールであって、
   各チップの誘電体層中に形成されたスパイラルインダクタと、
   各々が、隣接するチップ内に形成される２個のスパイラルインダクタの間に設置され、かつ前記２個のスパイラルインダクタが前記Ｎ個のチップが積層される方向から見たときに重なり合う部分を少なくとも含むように配置される接地導体を（Ｎ−１）個を備え、
   前記Ｎ個のチップのうち前記スパイラルインダクタに挟まれたチップのシリコン基板は薄膜化されているマルチチップモジュール。

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