JP4295124B2 - 半導体装置 - Google Patents
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Description
4〜6 第1層目〜第3層目のICチップ上にそれぞれ形成されたスパイラル・インダクタ
7 送信回路
8 受信回路
9 (スパイラル・インダクタ対の等価回路の一部である)送信側の自己インダクタンス
10 (スパイラル・インダクタ対の等価回路の一部である)受信側の自己インダクタンス
11 (スパイラル・インダクタ対の等価回路の一部である)相互インダクタンス
12 送信側の共振回路を構成する容量
13 受信側の共振回路を構成する容量
14 ドライバ・トランジスタ
15 ドライバ・トランジスタ14のゲート電極
16 リターン・ゼロ符号化された送信信号
17 リターン・ゼロ符号化された送信信号の周期
18 受信信号
19 残留振動
20 送信側の残留振動を抑制するスイッチ・トランジスタ
21 受信側の残留振動を抑制するスイッチ・トランジスタ
22 送信回路のスイッチ・トランジスタを制御するタイミング信号
23 受信回路のスイッチ・トランジスタを制御するタイミング信号
24 比較器
25 比較器の参照電圧
26 自動参照電圧生成回路
27 ソースフォロアを構成するドライバ・トランジスタ
28 ソースフォロア
29 ダイオードとして動作するトランジスタ
30 抵抗A
31 抵抗B
32 演算増幅器
33 電圧固定用トランジスタ
34 抵抗C
35 抵抗D
36 電流ミラー
37〜38 第1層目、第2層目のICチップ
39〜40 第1層目、第2層目のICチップ上にデバイス形成面
41〜42 第1層目、第2層目のICチップ上にそれぞれ形成されたスパイラル・インダクタ
43 第1層目、第2層目のICチップを接続する貫通電極
44 ICチップ
45 デバイス面に形成されたスパイラル・インダクタ
46 裏面に形成されたスパイラル・インダクタ
47 デバイス形成面
48 デバイス形成面と裏面を接続する貫通電極
49〜51 第1層目〜第3層目の貼り合わせICチップ
52〜53 第1層目、第2層目のICチップ
54 スパイラル・インダクタ
55 層間に挟むシートもしくは膜
56〜59 第1層目〜第4層目のICチップ
60〜63 第1層目〜第4層目のICチップ上にそれぞれ形成されたスパイラル・インダクタ
Claims (3)
- 平面インダクタを形成した複数の半導体集積回路チップを積層し、平面インダクタ間の電磁結合でチップ間の情報を伝達する半導体装置であって、
送信信号を、ドライバを介して、平面インダクタと容量とを含む第1の共振回路に印加することにより送信信号を送信する送信回路と、
第1の共振回路と無線接続で接続されかつ平面インダクタと容量とを含み、送信信号を受信信号として受信する第2の共振回路を含む受信回路とを備え、
送信信号の周波数と、第1の共振回路の共振周波数と、第2の共振回路の共振周波数とを互いに一致させて共振特性を用いた無線接続を有し、
上記半導体装置は、
上記第1の共振回路の平面インダクタと並列に接続され、データ送信後のタイミングで上記第1の共振回路の平面インダクタを短絡する第1のスイッチ手段と、
上記第2の共振回路の平面インダクタと並列に接続され、データ受信後のタイミングで上記第2の共振回路の平面インダクタを短絡する第2のスイッチ手段とをさらに備え、
上記第1及び第2の共振回路における共振現象の残留振動を抑制することを特徴とする半導体装置。 - 受信回路は、
受信信号のピーク値を2つの抵抗を用いて分圧して参照電圧を発生する参照電圧発生回路と、
受信信号を参照電圧と比較する比較器とをさらに備えたことを特徴とする請求項1記載の半導体装置。 - 貫通電極形成技術によって接続されたチップの表と裏両方に平面インダクタを形成した半導体チップを積層することを特徴とする請求項1又は2記載の半導体装置。
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