JP2006049884A - 内部有機メモリ素子を有する回路基板、その回路基板の製造方法、前記回路基板を使用する電気組立体およびその組立体を使用した情報処理システム - Google Patents

内部有機メモリ素子を有する回路基板、その回路基板の製造方法、前記回路基板を使用する電気組立体およびその組立体を使用した情報処理システム Download PDF

Info

Publication number
JP2006049884A
JP2006049884A JP2005209452A JP2005209452A JP2006049884A JP 2006049884 A JP2006049884 A JP 2006049884A JP 2005209452 A JP2005209452 A JP 2005209452A JP 2005209452 A JP2005209452 A JP 2005209452A JP 2006049884 A JP2006049884 A JP 2006049884A
Authority
JP
Japan
Prior art keywords
layer
circuit
conductive
organic
conductive circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005209452A
Other languages
English (en)
Inventor
Subahu D Desai
ディー． デサイ スバフ
How T Lin
ティー． リン ハウ
John M Lauffer
エム． ロウファー ジョン
Voya R Markovich
アール． マルコビッチ ボーヤ
David L Thomas
エル．トーマス デビッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Endicott Interconnect Technologies Inc
Original Assignee
Endicott Interconnect Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Endicott Interconnect Technologies Inc filed Critical Endicott Interconnect Technologies Inc
Publication of JP2006049884A publication Critical patent/JP2006049884A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0166—Polymeric layer used for special processing, e.g. resist for etching insulating material or photoresist used as a mask during plasma etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Semiconductor Memories (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

【課題】少なくとも一つの絶縁材料からなる、導電パターンを上面に有する回路基板を提供すること。
【解決手段】前記パターンの少なくとも一部を、有機メモリ素子の第一層として利用し、さらに前記パターンの上に少なくとも第二の絶縁層と、下側のパターンと整合する第二のパターンとを設け、前記メモリ素子を形成するために複数の連係部分を形成するようにしており、さらに前記基板は、多層基板を形成するために他の絶縁回路層を備える組立体に結合されると共に、内部メモリ素子と連係して動作するために接続される、独立した電気部品（例えば論理チップ）を配置することができ、さらに、前記基板を用いることができる電気組立体、および、一又は複数のこの様な電気組立体を一部に備えた情報処理システムを提供する。
【選択図】図８

Description

本発明は回路基板に関し、より詳細には、複合回路構造体（例えば印刷回路基板（PCB）、チップキャリア等）に関する。本発明はさらに、上記の構造体、同構造体を使用する電気組立体（例えばPCBチップキャリア組立体）を製造するための方法に関すると共に、少なくとも同基板または組立体のいずれか一方を使用する情報処理システム（例えばコンピュータ、サーバ等）に関する。
積層回路基板（例えばPCB)構造体を形成するための周知の方法の一つは、複数の回路層および導電層を形成するために絶縁材料および導電材料の層を形成することを含む。回路は、信号層として周知である独立した配線パターンでありえる。導電層は、グランド層か電源層であることができ、しばしば集合的に電源層と称される。そうした構造体を形成する一技術では、絶縁材料層および導電材料層が連続して適用され、例えば、絶縁材料が適用され、その後に回路層または導電層がその上に形成されると共に、一般的には、スルーホール（詳細は以下に示す）が一般的にドリル加工またはエッチングによって形成される。この方法は更なる構造を形成するそれぞれの連続したステップに左右され、回路層は、例えば、回路トレースを有する層または電源層を形成された層を形成するそれぞれのステップにおいて個々に形成される。このことは、メッキスルーホール（PTH)を形成するための正確な穿孔を必要とするために大変時間がかかり、特にPTHを形成するのに必要とされる多数のドリル孔を形成する場合にはそれが顕著である。
近年、複合積層構造体（基板組立体）を個々の積層構造体（基板）から形成するための、比較的安価な写真平板技術を提供する方法が発表されてきている。一例として、米国特許出願番号第０９／８１２２６１号、出願日03/19/01、発明の名称「Printed Wiring Board Structure With Z-Axis Interconnections」を参照されたい。また、特許文献１および特許文献２（それらの教示は本明細書に引用される）を参照されたい。
両面PCBおよび多層PCBにおいては、前記のスルーホールを様々な導電層の間または基板の側面の間に形成することが必要である。これは一般的に、電気的相互接続を必要とする側面と層に接合する基板に、金属被覆された導電スルーホールを形成することによって達成される。用途によっては、電気的接続は全部でないにしてもほぼ全ての導電層で形成されることが望ましい。そうした場合、一般的にスルーホールは基板の厚みを貫通して形成される。これらとさらに他の用途のために、基板の一表面上の回路構成と一以上の内側回路層の間を電気的接続することも望まれる。それらにおいて、基板に部分的にのみ延伸する「ブラインド・バイア」が形成される。さらに別の場合では、そうした多層基板はしばしば、基板の構造体内全体に配置され絶縁層および導電層を含む外部積層によって覆われる最初の“バイア”を必要とする。そうした内部“バイア”は一般的に最終基板の準構造体に形成され、次にその基板の最終積層処理の間、他層に結合される。この用途の目的のために、“スルーホール”という用語は、基板全体を貫通する導電開口部（ホールまたはPTHはメッキが施される）と、基板の外側表面から基板の特定の導電層に延伸する“ブラインド・バイア”と、基板の外側層によって内部に“閉じ込められた”“内部バイア”とを含む。
PCBなどの回路基板の複雑さは過去数年間で著しく増しており、それは主に基板を使用する製品の動作要件が高まったためである。例えば、メインフレームコンピュータのための基板は、約０．２５０インチ（または２５０ミル）の厚さを有する完全な積層による３６層以上の回路を有する。一般的に、これらの基板は、３ミルまたは５ミル幅の信号ラインおよび直径１２ミルのスルーホールを備えるように設計される。今日のPCBの多くが高密度化しており、当該産業は信号ラインを２ミル幅以下に減らすと共にスルーホールの直径を２ミル以下にすることを要求している。本明細書中に細かく定義されるように、本発明の主な特徴は、従来の基板およびそれを用いた電気組立体よりも動作能力が遥かに高い回路基板を形成することにある。本発明の最たる特徴は、基板内に一以上の有機メモリ“素子（device)”含むことによって、こうした部品の外部に搭載される必要性が無くなり、最終製品の動作能力を一層高めるために、半導体論理チップおよびそれに類似する部品のために表面領域を残しておくことができることである。
２００４年３月９日に発行された特許文献３（発明の名称「Device and Method for Interstitial Components in a Printed Circuit Board」）において、第一および第二表面を有すると共に、その上に搭載された基板部品（例えばASICチップ）を備える第一層を含む回路基板（PCB）が記載されている。そのPCBは、第３および第４表面を有する第２層を有する。その表面のうちの一つは、間挿部品（interstitial component）を確実に固定するための凹部を有することができる。PCB層に電気的に接続している「バイア」は、間挿部品のリードにも結合される。記載された間挿部品は、構成部品、例えばダイオード、トランジスタ、レジスタ、コンデンサ、熱電対（サーモカップル、およびそれらに類似するものを有する。好ましい実施例において、間挿部品は約０．０１４インチの厚さを有する「０４０２」レジスタ（Rohm社によって製造される）に類似する大きさを有するレジスタである。
２００１年６月５日に発行された特許文献４（発明の名称「Circuit Chip Package and Fabrication Method」）において、相互接続した層を形成するステップを含む、チップを実装するための方法が記載されており、この層は、第一および第二側部を有する絶縁材料と、第二側部の金属被覆されていない部分ではなくて第二側部の金属被覆された部分上にパターン化された最初の金属被覆（メタライゼーション）と、第一側部から第二側部の金属被覆された部分の一つに延伸する基板バイアと、第一側部から第二側部の金属被覆されていない部分に延伸するチップバイアと、を含む。 さらに、この方法は、チップバイアに整合されたチップのチップパッドを備える第二側部上にチップを配置することと、第二側部の金属被覆された部分とチップパッドに延伸するために、相互接続した層の第一側部の選択された部分とそのバイアに接続金属被覆をパターン化することと、を含む。「基板」または他の誘電材料は、チップの周りに成形される。
２０００年７月４日に発行された、特許文献５（発明の名称"Bridging Method of Interconnects for Integrated Circuit Packages"）において、第１および第２層を有する集積回路パッケージと、それぞれ第一層の上下の表面に配置されている複数の上下導管と、下導管の一つに電気的に接続されている上導管のうちの一つと、第二層上に配置された複数のパッドと、ボンディングパッドを有する第二層に接合されたチップと下導管にパッドを電気的に接続するバイアと、その少なくとも一つが電気的にルーティング・パッドの一つに接続されていることが記載されている。
１９９８年１１月３日に発行された、特許文献６（発明の名称" Bare Chip Mounting Printed Circuit Board and a Method of Manufacturing Thereof by Photo-etching"）では、「ベア（裸）チップ」多層プリント配線基板を製造する方法を記載する。そこにおいて、配線回路導体層および絶縁層の任意の数が交互に一つの基板となるように印刷回路基板の一方または両方の表面に積み重ねられ、ベアチップ部を搭載し、樹脂を封入できる上開口部を備える凹部がその印刷回路基板の表面に形成される。好適な実施例において、絶縁層のうちの１枚は感光性の樹脂から作られる、そして、ベアチップ部品を搭載している凹部は、感光性の樹脂から形成した絶縁層をフォトエッチングすることによって形成される。
１９９５年６月２０日に発行された、特許文献７（発明の名称"Electronic Assembly Having a Double-sided Leadless Component"）において、両面無鉛部品および２枚の印刷回路基板を備えている電気組立体が記載されている。この部品は、両方の対向する主要面上に複数の終端（electrical termination）またはパッドを有する。それぞれの印刷回路基板は、両面無鉛部品の両側上の終端に対応する複数のパッドを有する印刷回路パターンを有する。部品の片側の上の終端は第１の基板上のパッドに取り付けられ、無鉛部品のもう片側の上の終端は第２の基板上のパッドに取り付けられる。印刷回路基板は多層回路基板を形成するために共に結合されることにより、結果として両面無鉛の部品は埋設されるかまたは中に凹まされる。その部品は、半田を用いる印刷回路基板のパッドに接合される。
１９９４年１月１８日に発行された、特許文献８（発明の名称"Three-dimensional Memory Card Structure With Internal Direct Chip Attachment"）において、埋設された半導体チップの内部の３次元の配列を含むカード構造体が記載されている。カード構造体は、電力核および複数のチップ核を含む。それぞれのチップ核は電力核の反対側の表層上の電力核に取り付けられる、そして、それぞれのチップ核はチップ孔の二次元の配列を有する補正核を含む。それぞれのチップ孔は、半導体チップを一つずつその孔に埋設する。更に、対応する絶縁材料は、一番下のチップ孔を除き、補正核の主要面に配置される。対応する絶縁材料は低い誘電率を有して、半導体チップおよび補正核と互換性を持つ熱膨張係数を有しており、その結果、チップおよび補正核を有する熱膨張安定性は維持される。
１９９２年３月２４日に発行された、特許文献９（発明の名称"Three-dimensional Memory Card Structure With Internal Direct Chip Attachment"）において、半導体メモリチップの埋め込まれた三次元の配列を含んでいるメモリカード構造体が記載されている。このカード構造は、重なり合うように結合される少なくとも一つの磁心（メモリ核）および少なくとも一つの電力核を有する。それぞれの磁心は平面のそれぞれの側上のチップ孔箇所の二次元の配列を有する銅−インバール−銅の（CIC）熱導体層から成る。ポリテトラフルオロエチレン（PTFE）は一番下のチップ孔を除き、熱導体層の主要面を覆う。メモリチップは、チップ孔に配置されて、絶縁および配線レベルまで覆われる。それぞれの電力核は、少なくとも一つのCIC導電層と、導電層の主要面を覆っているPTFEを備えている。電気接続経路を提供するためと、カード構造体内の垂直および水平層に沿って経路を冷やすための対策がなされる。
１９９１年５月１４日に発行された、特許文献１０（発明の名称"Hermetic package for integrated circuit chips”）において、半導体チップを固定するための内部凹部を有する密封したパッケージが記載されている。凹部は、正方形であると共に、パッケージの外側の矩形に対して４５度に設定される。このパッケージは、接続ポイントを提供するためのステップを経た内部の開口部を有するパッケージの導電層を形成するセラミック層を使用する。その中の一チップ開口部を有する最下層は、より浅いチップ開口凹部を形成するために、組立体から省いてもよい。
１９９０年９月１１日発行された、特許文献１１（発明の名称「Integrated circuit chip stacking」）において、印刷回路基板上の集積回路チップの密度を増加する装置が記載されている。複数の印刷回路基板は、チップキャリア内に実装されており、印刷回路上に一つづつ上に積み重ねられている。チップの入出力用データ端子、電源およびアース（グランド）端子のそれぞれは、平行に接続される。それぞれのチップは、選択的に所望のチップを使用可能にすることによって、個々にアクセスされる。
上記の特許に見られるように、集積組立体としての半導体および基板といった電気部品をより密接に「結合する」ために様々な方法が実施され、それらは適当なカバーまたは類似する材料を有するチップ「凹部」の使用、より詳しくは、これらの二つの特許（特許文献８および特許文献９）において示されるように、内部チップ配置の使用と、基板の積層された構造体自体の間に結合されることを含む。
アメリカ特許第６，３８８，２０４号、（Lauffer他） アメリカ特許第６，４７９，０９３号、（Lauffer他） アメリカ特許第６，７０４，２０７号 アメリカ特許第６，２４２，２８２号 アメリカ特許第６，０８４，３０６号 アメリカ特許第５，８３１，８３３号 アメリカ特許第５，４２６，２６３号 アメリカ特許第５，２８０，１９２号 アメリカ特許第５，０９９，３０９号 アメリカ特許第５，０１６，０８５号 アメリカ特許第４，９５６，６９４号
後述にて理解されるように、本発明は、一以上の有機メモリ部品が基板の多層構造体の一部として一体的に形成されると共に他の部品（基板の外部に配置された論理半導体チップ等）と連動して効果的に動作することができる回路基板を提供することによって、上記の構造体および方法に対して顕著な進歩を呈する。また、形成された基板は基板の導電層（例えば信号ライン、電源またはグランド層、その他）に一体的に形成されたメモリ素子を効果的に結合することを確実にし、一方、部品の寿命を長くするために熱の最適な除去を確実に行う。本発明において、基板を形成する方法は、多くの公知ＰＣＢ製造工程をほとんど変更を施すことなく用いて達成されることができるため迅速に行うことができ、従って、その最終製品が相対的に高額になることを避ける。
ここで定義された発明は、信号“ノイズ”が無いかもしくはほとんど無いと共に、インピーダンスが非常に減少された、論理半導体チップ等の外部部品に電気的に接続されることができる内部メモリ素子を形成することも可能である。一般的に、信号を一箇所から別の箇所まで伝達することができる構造は全て、（ＰＣＢ内の）送信ラインとして定義される。このラインは、基板導電層の一部である場合は“トレース”として呼ばれ、導電性が付与された（例えば銅等の金属でメッキされた）場合はメッキ“スルーホール”（ＰＨＴ）として呼ばれ、または、実質的に固形で平面構造である場合は導電層（例えば電源またはグランド）として呼ばれる。信号がこのラインに沿って伝達されるにつれて、電圧および電流が発生する。これら二つのパラメータの比率は、その材料およびそのラインの幾何学的配置によってのみ決定される特性であるラインの特性インピーダンスとして定義される。特性インピーダンスは、インダクタンスの比率およびラインの静電容量と比例している。
一般に、インピーダンスは周波数によるが、基本的に無損失性であるラインにとっては、それは一定であるとみなすことができる。異なる導電層上に「トレース」を他の「トレース」に結合するためのPTHを含む信号ラインにおいて、受電短に到達する信号は、理想的には、ドライバ端でラインに入力された信号と同じものである。しかしながら、伝送線がその線の途中で特性インピーダンスを変化させる場合、信号動作はより複雑になる。そうしたインピーダンス変化が起きるインタフェースで、信号の部分的な反射が生まれる。
これらの反射波は、二度目の反射を起こすために発生源に向かって逆戻りする。インピーダンス変化が起こるそれぞれのインタフェースで、反射された信号は、こうして生成される。これらのインピーダンス不整合によって生じる反射はオリジナル信号伝達を変えてしまうことがあり、論理回路が間違って切替えられるといった問題さえも引き起こす可能性がある。さらに、信号の「立ち上がり時間」が特定のレベル（非常に密度の高いPCB構造で、１ナノ秒）以下に低下するにつれて、前述の比較的短い内部「バイア」を含むPCBスルーホールは、信号伝達への重大な懸念を引き起こす可能性があるほど大きな反射を発生する可能性がある。
従って、今日の多くの製品において要求されているように、クロック・レートが増加すると共に信号の立ち上がり時間が短くなるにつれて、相互接続経路の全ての部分は、基板の他の部分のインピーダンスと、これらのラインが相互接続する電気部品とによく適合している必要がある。
内部「バイア」または他の「バイア」（これらは全て本明細書においてスルーホールと呼ばれる）に対する特定の注意を伴って、発生する静電容量は、PCBにおいて、バイアと、様々な電源層、グランド層もしくは信号層との間の漂遊電界によって生成される。バイアのインダクタンスは、信号電流を伝えるバイアの部分を囲んでいる磁場に連係する。概して、バイアのインダクタンスは、その静電容量と比較して大変少ない。
内部「バイア」または他の「バイア」（これらは全て本明細書においてスルーホールと呼ばれる）に対する特定の注意を伴って、発生する静電容量は、PCBにおいて、バイアと、様々な電源層、グランド層もしくは信号層との間の漂遊電界によって生成される。バイアのインダクタンスは、信号電流を伝えるバイアの部分を囲んでいる磁場に連係する。概して、バイアのインダクタンスは、その静電容量と比較して大変少ない。
このように、大部分のバイアは、超低インピーダンスを呈し、一般的なPCBトレースには適合しない。バイアの静電容量を減少させるかまたはバイアのインダクタンスを増加させることは、バイアのインピーダンスを増加し、より適合させる。この改善は、内部に配置されたチップから、バイアを通して、基板の外部表面、さらには基板に結合された外部部品へのより速いデータ転送率を実現する。
本発明の構造体は、内部メモリ素子と外部半導体チップまたはそれに類似するものの間を効果的に結合することが可能である一方、他の構造体に関連する前述の問題を実質的に解決できる。
そうした基板、その基板の製造方法およびその基板を用いた様々な製品は、当該技術分野において重要な進歩をなすと思われる。
本発明の主目的は、回路基板技術を高めることにある。
本発明の別の目的は、回路基板を提供することにあり、この回路基板は、少なくとも一つの（複数になり得る）内部に形成された有機メモリ素子を多層回路基板の一部として含み、基板の外部に（おそらくその上に直接または間接的に）配置され指定された電気部品（特に論理半導体チップ）に電気的に接続される。
本発明のさらに別の目的は、基板と内部有機素子の組合せを製造する方法を提供することにあり、この方法は、多くの周知であるＰＣＢ製造工程を用いて達成することができ、よって比較的複雑な最終構造体を製造するためのコストを著しく増加させることがない。
本発明のさらに別の目的は、本明細書に教示される独特な特徴を有する一以上の回路基板を効果的に用いる様々な組立体を提供することにある。
本発明の一実施例によると、有機絶縁材料の少なくとも一つの層と、この層上に形成された少なくとも一つの導電回路を含む回路基板が形成され、該有機絶縁材料の少なくとも一つの層の一部と、該少なくとも一つの導電回路の対応する一部は、有機メモリ素子の少なくとも一部を形成する。
本発明の別の実施例によると、有機絶縁材料の少なくとも一つの層を形成するステップと、有機絶縁材料の層上に少なくとも一つの導電回路を形成するステップと、を含む回路基板の製造方法が提供され、該有機絶縁材料の少なくとも一つの層の一部と、該少なくとも一つの導電回路の対応する一部は、有機メモリ素子の少なくとも一部を形成する。
本発明のさらに別の実施例によると、回路基板を有する電気組立体が提供され、この回路基板は、有機絶縁材料の少なくとも一つの層と、有機絶縁材料の前記層上に形成された第一導電回路と、前記有機メモリ素子の少なくとも一部を形成する前記少なくとも一つの導電回路の対応する前記部分に配置されるポリマー材料の薄層と、ポリマー材料の前記薄層上に形成される第二導電回路とを含んでおり、有機絶縁材料の前記少なくとも一つの層および前記第一導電回路の対応する部分は有機メモリ素子の少なくとも一部を形成し、前記第二導電回路および前記第一導電回路の対応する前記部分はそれぞれ複数の極めて細く直線的な回路ラインからなっており、前記第一および第二回路の前記回路ラインは前記有機メモリ素子を構成するために所定の箇所で連係するために前記箇所で互いに交差している回路基板である。さらに、上記電気組立体は、前記回路基板上に配置されると共に、少なくとも一つの導電回路に電気的に接続された、少なくとも一つの電気部品を含む。
この場合、前記回路基盤を形成する強誘電体薄膜材料は、ポリフッ化ビニリデン・トリフルオロエチレンであると共に、約０．５ミクロン〜約３ミクロンの厚みを有するものであり、さらに、この回路基板は、有機ポリマー材料の前記薄層上に形成された第二の導電回路を含んでおり、この第二導電回路および前記少なくとも一つの導電回路の前記対応する部分はそれぞれ、複数の極めて細く直線的な回路ラインを含んでおり、前記有機メモリ素子を構成するために所定の箇所で連係するために前記箇所で互いに交差している。
さらに、前記回路基板の前記回路ラインのうち選択されたそれぞれのラインが約５ミクロン〜約５０ミクロンの幅を有するものであり、前記少なくとも一つの導電回路および前記第二導電回路はそれぞれ、銅、銅合金、アルミニウム、アルミニウム合金、導電性ポリマー材料およびそれらの組合せからなる群から選択される金属からなるものである。
そして、前記回路基板を構成している少なくとも一つの有機絶縁材料層は、ポリマー材料からなるものであり、ガラス繊維で強化されたエポキシ樹脂、ポリ四フッ化エチレン、ポリイミド、ポリアミド、シアネート樹脂、フォトイメージ材料およびそれらの組合せからなるポリマー材料群から選択されるものでもある。
さらに、本発明は、回路基板の製造方法に関するものであって、
「有機絶縁材料媒質の少なくとも一つの層を形成する工程と、
有機絶縁材料の前記層上に少なくとも一つの導電回路を形成する工程であって、有機材料の前記少なくとも一つの層および前記少なくとも一つの導電回路の対応する部分は、有機メモリ素子の少なくとも一部を形成する工程と、を含む回路基板の製造方法」
である。
また、この方法においては、
「有機絶縁材料の前記層上に前記少なくとも一つの導電回路を形成する前記工程は、写真平面処理を用いる」
ことがなされるのであり、
「前記有機メモリ素子の少なくとも一部を形成する前記少なくとも一つの導電回路の前記対応する部分にポリマー材料の薄膜を配置する工程をさらに含む」
ものであり、
「ポリマー材料の前記薄膜は、前記少なくとも一つの導電回路の前記対応する一部に、強誘電体薄膜材料の形態で配置される」し、
「ポリマー材料の前記薄膜層を配置する前記工程は、回転コーティング、ローラー塗、ドロー・コーティング、スロットコーティング、カーテンコーティング、プリンティング（焼き付け）、積層、静電塗装およびそれらの組合せからなる処理群から選択される処理を用いることにより達成される」ものである。
さらに、この方法は、
「有機ポリマー材料の前記薄層上に形成された第二の導電回路を含んでおり、この第二導電回路および前記少なくとも一つの導電回路の前記対応する部分はそれぞれ、複数の極めて細く直線的な回路ラインを含んでおり、前記有機メモリ素子を構成するために所定の箇所で連係するために前記箇所で互いに交差している」ものであるし、
「前記第二導電回路の前記形成は、写真平板処理を用いることによって達成される」
ものでもある。
そして、本発明は、
「電気組立体であって、
回路基板であって、有機絶縁材料の少なくとも一つの層と、有機絶縁材料の前記層上に形成された第一導電回路と、前記有機メモリ素子の少なくとも一部を形成する前記少なくとも一つの導電回路の対応する前記部分に配置されるポリマー材料の薄層と、ポリマー材料の前記薄層上に形成される第二導電回路とを含んでおり、有機絶縁材料の前記少なくとも一つの層および前記第一導電回路の対応する部分は有機メモリ素子の少なくとも一部を形成し、前記第二導電回路および前記第一導電回路の対応する前記部分はそれぞれ複数の極めて細く直線的な回路ラインからなっており、前記第一および第二回路の前記回路ラインは前記有機メモリ素子を構成するために所定の箇所で連係するために前記箇所で互いに交差している回路基板と、
前記回路基板に配置されると共に前記第１導電回路に電気的に接続される少なくとも一つの電気部品と、を含む電気組立体」
をも対象とし得るものである。
本発明のさらに別の実施例によると、筐体と電気組立体とを含む情報処理システムを形成し、該電気組立体は実質的に筐体内に配置されていると共に有機絶縁材料の少なくとも一つの層を有する回路基板を有しており、第一導電回路は有機絶縁材料の層上に形成されている。有機絶縁材料の少なくとも一つの層の一部と、第一導電回路の対応する一部は、有機メモリ素子の少なくとも一部を形成する。さらに、この基板は、有機メモリ素子の少なくとも一部を形成する第一導電回路の対応する一部の上に配置されたポリマー材料の薄層を含んでおり、第二の導電回路はポリマー材料の薄層上に形成され、この第二導電回路および第一導電回路の対応する一部はそれぞれ、複数の極めて細い直線回路ラインから成り、このラインは前記有機メモリ素子を構成するために所定の箇所で連係するために所定の箇所で互いに交差する。さらに、このシステムは、少なくとも一つの電気部品を含んでおり、該電気部品は、電気組立体の回路基板上に配置されると共に、この回路基板の少なくとも一つの導電回路に電気的に接続されている。
以上の通り、本発明は、一以上の有機メモリ部品が基板の多層構造体の一部として一体的に形成されると共に他の部品（基板の外部に配置された論理半導体チップ等）と連動して効果的に動作することができる回路基板を提供することによって、上記の構造体および方法に対して顕著な進歩を呈する。
また、形成された基板は基板の導電層（例えば信号ライン、電源またはグランド層、その他）に一体的に形成されたメモリ素子を効果的に結合することを確実にし、一方、部品の寿命を長くするために熱の最適な除去を確実に行う。
本発明において、基板を形成する方法は、多くの公知ＰＣＢ製造工程をほとんど変更を施すことなく用いて達成されることができるため迅速に行うことができ、従って、その最終製品が相対的に高額になることを避けることができる。
本発明のより良好な理解と、他の更なる目的、効果、およびその機能の理解のために、上記の図面と関連する以下の開示および添付の請求の範囲を参照する。図の数字は要素を示すために用いられると理解される。
以下の用語が、本明細書中において用いられ、以下に関連する意味で用いられると理解される。
“回路基板”という用語は、少なくとも一つの絶縁層および少なくとも一つの導電層を有する基板を含むことを意味する。多くの場合において、この基板はいくつかの絶縁層および導電層を含む。実施例は、絶縁材料（例えば繊維ガラスを補強されたエポキシ樹脂、ポリ四フッ化エチレン、ポリイミド、ポリアミド、シアネート樹脂、感光作画性（フォトイメージ）材料および他のこれらに類似する材料からなる、印刷回路基板（PCB）またはそれに類似する構造体を含み、そこでの導電層は、銅のような適切な冶金の材料からなる金属層（例えば、電源層または信号層）である一方、付加的な金属（例えば、ニッケル、アルミニウム等）またはそれらの合金を含むこともできる。好適な絶縁材料は、ポリイミドである。絶縁体が感光作画性（フォトイメージ）材料である場合、この絶縁体は感光作画化され、感光パターン化され、所望の回路パターンを形成するために現像され、必要であれば本明細書で定義されるように、所望の開口部を有する。絶縁材料はカーテンで覆われるか、もしくはスクリーンを貼り付けられるか、あるいは乾燥膜として形成することができる。感光作画性材料の最終硬化は、所望の電気回路が形成される硬化したベースを提供する。特定の感光作画性絶縁組成物の一実施例は約８６．５％〜約８９%約の固形分を含み、この固形分は、約２７．４４%のPKHC（フェノキシ樹脂）と、４１．１６%のEpirez ５１８３（テトラブロモビスフェノールA）と、２２．８８%のEpirez SU-８（オクタ機能的（octafunctional）エポキシ・ビスフェノールＡ・ホルムアルデヒド・ノボラック樹脂）と、４．８５%のUVE １０１４光重合開始剤と、０．０７%のエチルバイオレット（ethylviolet）染料と、０．０３%のFC ４３０（３Ｍ Compamyのフッ化ポリエーテル非イオン性界面活性剤）と、３．８５%のAerosil ３８０（Degussaのアモルファス二酸化けい素）と、を含む。溶媒は、感光作画性絶縁組成物全体の約１１%〜約１３．５%である。本明細書において教示される絶縁層は、一般的に約２ミル〜約４ミル厚である。
本明細書において使用する用語「回路基板組立体」は、接合した構成の回路基板の少なくとも二つを有することを意味する。結合させるための一実施例は従来技術においての積層工程であり、別の実施例は導電体の一般的なパターンに沿って二つの形成された基板を結合するための導電ペーストの使用である（例えばスルーホール）。
本明細書において使用する用語「有機メモリ素子」は、少なくとも増幅、振動または開閉動作のいずれか一つのために電気的に機能する構造体であって、絶縁体として有機材料を有すると共に、導電回路として適当な冶金材料または他の導電材料を有する構造体を意味する。そうした部品は、少なくとも二つの絶縁層およびそれと同数の導電回路を含む。
本明細書において使用する用語「導電ペースト」は、本明細書で教示される態様の開口部内に提供することができる、接合可能な（例えば、積層可能な）導電材料を含むことを意味する。接合可能な導電材料の一般的な実施例は導電ペーストであって、例えば、取引指定CB−１００に基づきE.I. duPont deNemours & Compamyから得られるエポキシ・ペーストまたはAblestick社から得られるAblebond ８１７５が含まれる銀、および、一時的に液状の導電性粒子または他の金属粒子（例えば金、スズ、パラジウム、銅、合金およびそれらの組合せ）を含む、熱硬化性樹脂または熱可塑性のポリマーシステムが含まれる銀である。特定の一実施例は、被覆された銅ペーストである。ポリマー・マトリックスに配置されている金属被覆ポリマー分子を用いることもできる。
本明細書において使用する用語「ステッカー・シート」は、（通常、積層による）従来の多層PCB形成において使用される従来のプリプレグ材料といった絶縁材料を含む。他の実施例は、製品Pyroluxと、液晶ポリマー（LCP）または他の独立したフィルムとを含む。これらの導電ステッカー・シートは、これらの二つの部品を接合するのを助ける二つの回路基板の一方または両方に、接着剤で貼り付けることができる。必要に応じて、これらのシートもまた、例えば、レーザーまたは感光作画によってパターン化することができる。注目すべきことは、そうしたシートは、本明細書において教示される、完成した、結合された製品の回路密度をさらに高めるために、導電層（信号、グランドおよび電源またはいずれかを含む）もまた有することができる。そういったステッカー・シートは、一般的に５ミル〜８ミル（１，０００分の）厚であってもよい。
用語「電気組立体」は、本明細書で定義されるように、結合され、組立体の一部として形成された、少なくとも一つの電気部品を組み合わせた少なくとも一つの回路基板である。公知のそうした組立体の実施例は、電気部品として半導体チップを有するチップキャリアを含み、このチップは通常、基板上に配置されると共に、基板の外面上の配線（例えばパッド）または、一つ以上のスルーホールを用いる内部導体に結合される。
本明細書における用語「情報処理システム」は、ビジネス、科学、制御、または他の目的のための、いかなる形の情報またはデータを、計算、分類、処理、送信、受信、読み出し、形成、切り替え、保存、表示、明示、測定、検出、記録、再生、処理、または利用するために主として設計されたいかなる手段または手段の集合を意味する。実施例は、パソコンと、サーバ、メインフレームなどのようなより大きなプロセッサとを含む。そうしたシステムは一般的に、その一体部分として一つ以上のPCB、チップキャリア、その他を有する。例えば、一般的に使用されるPCBは、その上に搭載された、チップキャリア、コンデンサ、レジスタ、モジュール等といった複数の各種部品を有する。そうしたPCBの一つは、「マザーボード」と呼ばれ、さまざまな他の基板（またはカード）が適切な電気コネクタを使用してその上に搭載することができる。
図1において、本発明の一実施例による回路基板製造における第一ステップが示される。基板１１は、導電回路１９の少なくとも二つの部分１５および１７を上に有する有機絶縁材料の少なくとも一つの層１３を含むことが示される。好ましい実施例において、層１３は、ポリイミドから成るが、上に記載されている他の絶縁材料のうちの一つであってもよい。一実施例において、層１３は、約０．０００５インチ〜約０．０１０インチの厚みを有し、そして、幅および長さにおいては、印刷回路基板（PCB）産業において現在使用される一般的な寸法を有する。一実施例において、層１３は、幅約18インチ、長さ約２４インチである。この寸法は本発明において制限されず、本明細書の教示に従って製造された回路基板はいかなる幅および長さであってもよく、それらは最終製品の必要条件による。
好ましくは、導電回路１９は、PCB産業において公知の従来の写真平板処理を用いて形成され、更なる説明は必要ではないと思われる。この回路は、好ましくは銅であるが、アルミニウム、銅もしくはアルミニウムの合金、導電ポリマーまたはそれらの組合せを含む他の導電材料であってもよい。導電回路１９の一部分１５は、予め定められた回路設計に従い、従来のライン２０（トレース）およびこのラインに結合する他の回路要素（すなわちパッド２１）を有して形成される。図１に示されるこのラインは、約０．００１インチ〜約０．００８インチの幅であって、パッド２１は、約０．００５インチ〜約０．０３０の直径を有する実質的に丸い構成である。PCBの製造において周知のように、他の、少なくとも要素または構成のいずれか一方は、回路１９の一部分１５の一部を形成することができる。
重要なことは、回路１９の一部分１７は、以下に説明される理由によって、非常に密度の高いパターンであることである。図１に示されるように、好ましくは、このパターンは、実質的に矩形（好ましくは正方形）のパターン１７’を形成するいくつかの平行する直線ライン２３から成る。すなわち、直線ラインだけが正方形のパターンを形成して、対応するパッド２４を終端として接続する複数の延長(extending)ライン２３’を端に有する。好適な実施例において、それぞれのライン２３は、約５ミクロン〜約５０ミクロンの幅と、わずか０．１インチ〜２．５インチの長さを有し、延長ライン２３’および関連するパッド２４は、約５ミクロン〜約５０ミクロンの幅と、約０．００５インチ〜０．０３０インチの直径をそれぞれ有する。突設しているライン２３’およびパッド２４は回路１９の第１部分１５に示されるそれらに類似した寸法であってもよいが、平行する単一トレースライン（トレース）２３が、記載されるように、極めて細く非常に密度の高いパターンを有する。ライン２３ならびにそれに対応する突設されているラインおよびパッドが、本明細書の教示の一実施例に従って有機メモリ素子の第１層を形成することが理解される。図示のように、このメモリ素子回路は、PCBの従来の回路のメモリ素子回路と同時に形成される。
図２は、本発明の一実施例に従って少なくとも一つの有機メモリ素子を含んでいる回路基板を形成する第二ステップを表す。第二絶縁層２５は、導電ライン２３の直線パターン１７’上に配列されると共に、その上に蒸着される。好ましくは、上記蒸着は、絶縁層の位置決めを達成するために用いるために選ばれた処理（または複数の処理の組合せ）に従い、従来のPCB装置を使用して行われる。適格な処理は、スピン・コーティング、ローラー・コーティング、ドロー・コーティング、スロット・コーティング、カーテン・コーティングおよびプリンティング（焼付け）を含む。静電堆積コーティングまたは積層といった他の有機フィルム蒸着技術もまた使用することができる。第２有機絶縁層２５は望ましくはポリマーであって、より好ましくは、強誘電体薄膜材料である。本発明で用いることができる上記の薄膜材料の好適な実施例は、ポリビニリデンおよびそのコポリマー（共重合体）（例えばポリフッ化ビニリデン−トリフルオロエチレン（trifluoroethylene）（PVDF-TFE））、ならびにナイロン（好ましくは奇数である）およびそのコポリマーを含む。他の材料もまた、上記の必要とされる特性を確実にするならば、使用することができる。一実施例では、それぞれの層２５は、わずか約０．５ミクロン〜約３ミクロンの厚みと、０．２インチ〜３インチの側面の寸法を有する。上述のように、第２層２５が上に配置されるパターン１７’は、好ましくは正方形であって、ゆえに薄層２５も正方形である。
図３Aにおいて、本発明の一実施例に従って、回路基板の一部として有機メモリ素子（その最も単純な形態において）を形成する第３ステップが示される。この段階では、直線導電ライン（トレース）の第２の実質的に正方形のパターンは、強誘電体薄膜層２５の表面上に形成される。これらのライン（２７にそれぞれ示される）は、図２のライン２３に対して類似した幅（および長さ）であることが好ましいが、ライン２３に対して実質的に垂直なパターンで配置されている。明らかに、これらのラインも導電性であり、更にライン２３に類似した材料であることが好ましい。重要なこととして、ライン２７の形成（好ましくは写真平板処理を用いて達成される）によって、強誘電体薄膜層２５の側面下でラインがその対向する端部から延長されて、絶縁層１３の上側表面上に延長ライン２９が形成されることが図３Aに示される。好ましくは、パッド３１の対向する配列が形成され、かつその配列はライン２３の第一層のパッド２４の対向する配列に類似するように、この延長ライン２９のそれぞれは対応するパッド３１に終端として接続する。パッド２４および３１の最も重要な用途は後述する。これらのパッドおよび延長ラインは、第一層の延長ライン２３’およびパッド２４に類似する寸法を有する。
図３Aにおいて示されるように、両方の導電性パターンを、層１３の上側表面における間隔および最も重要なこととして強誘電性薄膜層２５の厚みによって、互いから電気的に完全に絶縁させる配列にするようにして、直線トレースの二つの離れた平行パターンおよびそれらの端部にパッドが形成される。
図４は、並列ライン２３（隠れている）および２７の交差を例示している拡大された部分的な平面図である。それぞれのポイントBは、結果として生じるメモリ素子の「ビット」を形成する。電界がライン２３および２７と交差する対応する一対全体に発生する時に（対応する所定のビットBにて、交差しているラインを通過する電流経路によって生じる）、メモリ・セルは強誘電体薄膜材料の二極間において切替えられる。前述のように、２枚の平行する層の形成は、メモリ素子の最も単純な形であり、示されるよりも遥かに高い能力を有するメモリ素子を生産するために、実質的により多くの導体および強誘電体薄膜材料の層を有する前記素子を形成することが望ましい。例えば、本明細書の教示に従って製造される上記メモリ素子は、定義された２枚〜１０枚の導電層（同数の仮の強誘電体薄膜を有する）を含むことができる。層の追加が要求され、導体が強誘電性薄膜層の側面下で延長する場合は、個々のラインのためにより細いパターンが必要であると理解されよう。それゆえ、図面において例示されるパターンは、従って、必ずしも一定の比率であるというわけではなくて、図示されるものと異なる幅であってもよく、それは、最終製品のために望まれる導電層の数による。
図３Bは、本発明の有機メモリ素子の第２（および、必要に応じて追加される）導電層を形成する異なる形態を表す。図３Ｂにおいて、この回路基板（１１に示される）の強誘電性薄膜層２５’は、第一層直線トレース（ライン）２３の実質的に正方形のパターン１７’の境界を越えて延びる。それは、下層の第一パッド２４および接続ライン２３’（図示の目的のために、図３Ｂに一つのみ示される（隠れている））のパターンの距離とほぼ同等である。これによって、より大きく拡張された強誘電性薄膜層２５’の上側表面上において延長ライン２９およびパッド３１の形成が可能となり、つまりそれらを同一平面上で形成することが可能となる。従って、図３Aの実施例のように、これらのラインがより小さい強誘電体薄膜層２５’の側面下で延長する必要はない。この強誘電体薄膜層２５’は、図２の模型に示されており、導体２３の下にある第１パターンに近似する大きさで図示される。好ましくは、層２５’の接着は、層２５の場合と類似する接着によって達成され、図示されるような同一平面上のパターンでの直線トレース２７、延長ライン２９、パッド３１の同時形成は、図３の第二パターン同様、写真平板処理を用いて達成される。
図５は、第一絶縁層１３および回路１９の第一部分１５ならびに、別の導電層および仮の強誘電体薄膜の追加を伴う、最も簡単な形態として図示される前記第一および第二導電層のみを示す部分的な側面図である。３５に示されるこの素子は、このように、層１３の平面上側表面上に全て配置された並列ライン２３（一つのみ示される）および突設したパッド２４からなる回路の定義された第一層を含む。強誘電性薄膜層２５（または、図３Bの実施例が選択される場合は２５’）および後続の個々の直線ライン２７（図５において正面）もまた示される。この第二層の上に、層２５および２５’の一つに類似する強誘電性薄膜層３７がさらに形成され、その上に更なる回路パターンの直線導体３９（一つのみ示される）が形成される。トレース３９のこの第２直線配列の上に、第３強誘電体薄膜層４１が配置されており、そして、この層の上に、個々の平行したトレース４３（図５において正面）のさらにもう一つの導電層が配置されている。図５の実施例は、このように、二以上の導電層が選択されている本明細書中の教示に従って形成することができるメモリ素子のために多くの層が積み重ねられた実施例をより分かりやすく示す。
図６〜８は、本発明の一実施例に従って多層回路基板を形成するステップを例示する。結果として生じる基板は、前述において定義された回路基板１１の少なくとも一つを含み、この回路基板は少なくとも一つの有機メモリ素子３５をその一部として含む。図６〜８においてメモリ素子は、概略的に示されるのみであって、図５または先行する図面の詳細を示すものではない。回路基板１１は、その対向する面上において、追加の回路基板５１および５３に整合される。上記に記載したように、それぞれの基板５１および５３は、少なくとも一つの絶縁層５５および、回路要素５７（少なくともラインまたはパッドのいずれか一方）をその上に有する導電回路層を含む。上記のように、絶縁層５５は従来のPCB材料であってもよく、基板１１の材料と異なる材料であってもよい。例えば、上述したポリイミド誘電体を基板１１のために用いることと、この基板を従来の「FR4」（ガラス繊維で強化された硬化したエポキシ樹脂）絶縁材料を有する対向する基板と組み合わせることは、本発明の範囲内である。さらに、これらの追加される基板は、異なる冶金または異なる厚みと幅の回路要素または、それら全てが異なる回路要素を含んでもよい。望ましくは、要素５７を形成する回路構成は、基板１１の回路１９の第一部分１５を形成する回路構成と類似している。
図７は共に結合される三つの回路基板を示し、好ましくは、所定の温度および圧力が用いられる従来の積層処理が用いられる。本明細書における教示によれば、多層基板を形成するための従来のパラメータに対してこれらの圧力および温度を変えることは必要ではない。前記の積層の結果として三層全てが確実に接合される。上記形成の前に、仮の「ステッカー・シート」絶縁層をそれぞれに間隔が置かれた一対の基板の間に備えることが望ましく、その材料は公知かつ、上記に記載されているものである。好適な導電ペーストを用いる一つの基板（例えば、上記導体が上部基板および基板１１またはいずれか一つの下面に形成されたと仮定する）上の導体を結合することはまた、本発明の範囲内である。なお、いくつかの種類のペーストは従来技術において周知である。
図８において、多層回路構造を形成する次のステップが示され、それは、この構造におけるスルーホール６１の供給である。スルーホール６１は、基板に個々の孔をあける（例えば機械式ドリルまたはレーザーを使用する）従来のＰＣＢ技術を用いて形成され、後に導電薄層（例えば銅）の開口部の表面がメッキされる。図８に示されるように、スルーホール６１は、要素５７うちの選択された要素を相互接続し、それぞれのパッド２４に相互接続するように設計される（このパッドは、それぞれの他の要素５７に所望のように結合するためにメモリ要素３５から延びている）。
図８の実施例は、本発明の一実施例の簡略図を表すと理解される。好ましい実施例では、上記回路構造を利用する今日の急速に展開している技術において要求されているように、いくつかの付加的な回路層が付加的な機能を構造体に備えるために用いられると理解されよう。例えば、上記多層構造を形成するために、４０もの個々の基板を結合し、共に積層することが可能である。図８の実施例および、本明細書において示される他の実施例は、図示および説明の容易かつ簡潔な形態において示される。
図９は、本発明の一実施例に従って電気組立体７１を表す。この組立体は、実質的に垂直かつ積層された配列で配置されると共に、上記の方法で形成された複数の内部有機メモリ素子３５を含むことを示す。従って、上記の回路基板がその一つの態様のみを形成する多層構造に結果としてなるために、組立体１７は複数の回路基板を有する。図９の実施例において、それぞれの有機メモリ素子が、本発明を含む多層基板７５の上面に配置される電子部品７３に電気的に上方に結合されることを概略的に示す。図８において説明したように、内部メモリ素子および外部部品７３間の接続のこれらの形態は望ましくは、前述のような複数のパッドにおいて基板７５の上側表面上に成端する直線信号層７９の組み合わせにおけるスルーホール７７の特定のパターンを用いて達成される。上記パッドは、従来の材料の半田ボール８１を用いて、部品７３に電気的に接続することができる。電気部品７３の一実施例は、望ましくは半導体部品（チップ）であって、ゆえに電気組立体７１はチップキャリアまたは類似するものとなることができる。さらに、この基板は、多層PCBを形成すると共に、その上にいくつかのチップを有することができる。従って、図９に示される多層回路基板に形成された内部メモリ素子は、組立体の外面上に配置された付加的な半導体チップ（例えばメモリチップ）を必要とすることなく、完成した電気組立体に強化された能力を備えるために、論理チップ（好ましくは一以上）を連動して動作することができる。従って、その小型化を進める一方、製品のために基板の面積を削ることができる。これらは、本発明の非常に有益な特徴を表しており、電子実装技術において明らかに非常に望まれる。
図１０は、本発明の回路基板を用いる様々な部品を有する電気組立体の実施例を表す。例えば、８３に示される構造体は、ＰＣＢであって、周知のように回路および絶縁層の従来の内部多層を有する。チップキャリア基板として周知である第二のより小さい組立体８５は、そのPCBの上に配置されると共に、電気的に接続される。この組立体は、従来の治金（一般的に鉛とスズの合成物）の複数の半田ボール８７を用いることによって、下層のより大きいＰＣＢ８３に電気的に接続される。半導体チップは、キャリア基板８５に配置されると共に電気的に接続される。この半導体チップは、下層の基板８５に電気的に接続される論理チップ８９などであり、ここでもまた、従来の合成物の半田ボール９１を用いることが好ましい。さらに、接着剤９５を用いて基板８５に固定される支持体９３が、より熱い操作の論理半導体チップ８９の上にヒートシンク９７を配置するために用いられ、そこでもまた接着剤９５を用いてチップに固定される。上記ヒートシンク、接着剤および支持体が用いられる場合、それは従来技術において周知であって、更なる説明を必要としない。本発明に関して、多層基板８５は、図８において（より好ましくは図９において）示される基板に類似する。その基板は熱的に結合されたヒートシンク９７による更なる熱吸収を必要とする、より熱くなる論理チップである、対応するチップ８９を備える。PCB ８３がその一部として一以上の内部メモリ素子（これらの素子は基板８５に電気的に接続され）と、本発明のために更なるメモリ性能を付加するためにその内部メモリ素子および外部論理チップまたはいずれか一つとを含むこともまた、本発明の範囲内である。
図１１において、本発明の一実施例に従って情報処理システム１０１が示される。システム１０１はパソコン、メインフレームコンピュータ、コンピュータ・サーバ等を含んでおり、それらのいくつかのタイプは従来技術において周知である。本明細書において教示されるように、システム１０１は図１０に示されるような電気組立体を含み、それは１０３に示される。この組立体（隠れて示される）は、より大きなPCBまたは他の基板（例えば図１０のPCB ８３）に好ましくは載置される。これらの部品は、様々な電気部品および他の部品を収容するように設計された、適切な筐体１０５内に入っているため、隠れて示される。PCB ８３は、システム１０１において「マザーボード」を形成することができ、よって、追加されるPCB（プリント回路「カード」）およびその一部として構造体１０３のような構造体有することができる。従って、本明細書におけるユニークな教示に従って製造される回路基板が、非常により大きなシステム（例えば情報処理システム１０１）の一部としていくつかの様々な構造体で用いられることができることが理解されよう。更なる説明は、必要ではないと思われる。
このように、従来は回路基板等の外部に配置され、複雑なチップ技術を使用して形成された、シリコンの半導体チップまたは他の材料に類似する機能を有する内部有機メモリ構造体を備える回路基板が示される。本明細書において教示される内部メモリ素子は、比較的軽微な変更を施した従来のPCB技術を使用して形成され、よって、優れた性能を有する最終製品となる一方、独立チップ構造ならびにそのチップの対応する基板への確実な取り付けおよび結合とに係るコストを内部メモリ素子の場合と比較した場合、内部メモリ素子は比較的廉価に形成できる。重要なことは、本明細書に教示された内部メモリ素子は、過剰な発熱等によって最終的な基板構造体を構成する隣接した他の層に損傷を引き起こすことなしに、本明細書に教示されるような環境において作動することができることである。従って、本発明は、上記の理由および、本明細書の教示から想到できることによって、当該技術分野において著しい進歩を呈する。
現時点における本発明の好ましい実施例を図と共に記載したが、さまざまな変更及び変形が添付の請求の範囲に記載の本発明の範囲内においてなされることは当業者にとって明らかである。
本発明は、一以上の有機メモリ部品が基板の多層構造体の一部として一体的に形成されると共に他の部品（基板の外部に配置された論理半導体チップ等）と連動して効果的に動作することができる回路基板を提供することによって、上記の構造体および方法に対して顕著な進歩を呈する。また、形成された基板は基板の導電層（例えば信号ライン、電源またはグランド層、その他）に一体的に形成されたメモリ素子を効果的に結合することを確実にし、一方、部品の寿命を長くするために熱の最適な除去を確実に行う。本発明において、基板を形成する方法は、多くの公知ＰＣＢ製造工程をほとんど変更を施すことなく用いて達成されることができるため迅速に行うことができ、従って、その最終製品が相対的に高額になることを避ける。
本発明の一実施例に従って回路基板を形成する際における、３つのステップの内の初期の段階を示している部分斜視図である。 同中盤的な段階を示している部分斜視図である。 本発明の一実施例に従って有機メモリ素子の形成を示す段階を示している部分斜視図である。 図３Ａの一部に類似した部分的な斜視図であって、図3Aに立体で示される方法と比較して、本発明の有機メモリ素子上の回路の第２層が形成される方法の別の実施例を表す。 図３Ａ及び図３Ｂに示される基板のための有機メモリ素子の直線回路ラインの交差するパターンを示している、部分的に拡大された平面図である。 図３Ａ及び図３Ｂに示される回路基板の部分的に拡大された 断面の側面図である。 図３Ａまたは図３Ｂに示される回路基板の部分的に拡大された 断面の側面図である。 図３Ａまたは図３Ｂに示される回路基板の部分的に拡大された 断面の側面図である。 図３Ａまたは図３Ｂに示される回路基板の部分的に拡大された 断面の側面図である。 多層基板の複数の内部有機メモリ素子の利用を例示している略図であって、これらのそれぞれがどのように論理半導体素子（チップ）といった外部電気部品に電気的に接続されるかについての代表的なパターンを示す。 本発明の回路基板を用いることができる電気組み立ての立面図である。 本発明の一以上の回路基板を使用することができる情報処理システムを縮小した斜視図であって、この回路基板は本明細書で教示されるかまたはその教示から見出せる様々な電気組立体に組み込むことができる。
符号の説明
１１ 回路基板
１３ 層
１５ （第１）部分
１７ 部分
１７’ パターン
１９ 導体回路
２３ 直線ライン
２３’ 延長ライン
２４ パッド
２５ 第二絶縁層
２５’ 強誘電性薄膜層
２７ ライン
２９ 延長ライン
３１ パッド
３５ 素子
３７ 強誘電性薄膜層
３９ 直線導体
４３ トレース
５１ 回路基板
５３ 回路基板
５５ 絶縁層
５７ 要素
６１ スルーホール
７１ 電気組立体
７３ 電子部品
７５ 多層基板
７７ スルーホール
７９ 直線信号層
８１ 半田ボール
８３ 構造体
８５ 組立体
８７ 半田ボール
８９ 論理チップ
９１ 半田ボール
９３ 支持体
９５ 接着剤
９７ ヒートシンク
１０１ 情報処理システム
１０３ 電気組立体
１０５ 筺体
Ｂ ポイント

Claims (13)

  1. 回路基板であって、
    有機絶縁材料の少なくとも一つの層と、当該有機絶縁材料の層上に形成された少なくとも一つの導電回路であって、有機絶縁材料の該少なくとも一つの層の一部分および前記少なくとも一つの導電回路の対応する部分は有機メモリ素子の少なくとも一部を形成する導電回路と、
    を含む回路基板。
  2. さらに、前記有機メモリ素子の少なくとも一部を形成する前記少なくとも一つの導電回路の前記対応する一部に配置された有機ポリマー材料の薄層を含む請求項１記載の回路基板。
  3. 有機ポリマー材料の前記薄層は、強誘電体薄膜材料を含む請求項２記載の回路基板。
  4. 前記強誘電体薄膜材料は、ポリビニリデンおよびそのコポリマー、ナイロンおよびそのコポリマー、シアノポリマーおよびそのコポリマー、ならびにそれらの組合せからなる各群から選択される請求項３記載の回路基板。
  5. 前記有機ポリマー材料の前記薄層上に形成された第二の導電回路を含んでおり、この第二導電回路および前記少なくとも一つの導電回路の前記対応する部分はそれぞれ、複数の極めて細く直線的な回路ラインを含んでおり、前記有機メモリ素子を構成するために所定の箇所で連係するために前記箇所で互いに交差している請求項２記載の回路基板。
  6. 回路基板の製造方法であって、
    有機絶縁材料媒質の少なくとも一つの層を形成する工程と、有機絶縁材料の前記層上に少なくとも一つの導電回路を形成する工程であって、有機材料の前記少なくとも一つの層および前記少なくとも一つの導電回路の対応する部分は、有機メモリ素子の少なくとも一部を形成する工程と、を含む回路基板の製造方法。
  7. 有機絶縁材料の前記層上に前記少なくとも一つの導電回路を形成する前記工程は、写真平面処理を用いることで達成される請求項６記載の方法。
  8. 前記有機メモリ素子の少なくとも一部を形成する前記少なくとも一つの導電回路の前記対応する部分にポリマー材料の薄膜を配置する工程をさらに含む請求項６記載の方法。
  9. ポリマー材料の前記薄膜層を配置する前記工程は、回転コーティング、ローラー塗、ドロー・コーティング、スロットコーティング、カーテンコーティング、プリンティングあるいは焼き付け、積層、静電塗装およびそれらの組合せからなる処理群から選択される処理を用いることにより達成される請求項８記載の方法。
  10. さらに、有機ポリマー材料の前記薄層上に形成された第二の導電回路を含んでおり、この第二導電回路および前記少なくとも一つの導電回路の前記対応する部分はそれぞれ、複数の極めて細く直線的な回路ラインを含んでおり、前記有機メモリ素子を構成するために所定の箇所で連係するために前記箇所で互いに交差している請求項８記載の方法。
  11. 前記第二導電回路の前記形成は、写真平板処理を用いることによって達成される請求項１０記載の方法。
  12. 電気組立体であって、
    回路基板であって、有機絶縁材料の少なくとも一つの層と、有機絶縁材料の前記層上に形成された第一導電回路と、前記有機メモリ素子の少なくとも一部を形成する前記少なくとも一つの導電回路の対応する前記部分に配置されるポリマー材料の薄層と、ポリマー材料の前記薄層上に形成される第二導電回路とを含んでおり、有機絶縁材料の前記少なくとも一つの層および前記第一導電回路の対応する部分は有機メモリ素子の少なくとも一部を形成し、前記第二導電回路および前記第一導電回路の対応する前記部分はそれぞれ複数の極めて細く直線的な回路ラインからなっており、前記第一および第二回路の前記回路ラインは前記有機メモリ素子を構成するために所定の箇所で連係するために前記箇所で互いに交差している回路基板と、
    前記回路基板に配置されると共に前記第１導電回路に電気的に接続される少なくとも一つの電気部品と、
    を含む電気組立体。
  13. 情報処理システムであって、
    筐体と、この筐体内に実質的に配置される電気組立体であって、この電気組組立体は有機絶縁材料の少なくとも一つの層および有機絶縁材料の前記層上に形成された第一導電回路を有する回路基板を有しており、有機絶縁材料の前記少なくとも一つの層および前記第一導電回路の対応する部分は有機メモリ素子の少なくとも一部を形成し、ポリマー材料の薄層が前記有機メモリ素子の少なくとも一部を形成する前記少なくとも一つの導電回路の対応する前記部分に配置されており、第二導電回路がポリマー材料の前記薄層上に形成されており、この第二導電回路および前記第一導電回路の対応する前記部分はそれぞれ、複数の極めて細い直線的な回路ラインからなっており、前記第一および第二回路の前記回路ラインは前記有機メモリ素子を構成するために所定の箇所で連係するために前記箇所で互いに交差する、電気組立体と、前記電気組立体の前記回路基板上に配置されると共に、前記回路基板の前記第１導電回路に電気的に接続される、少なくとも一つの電気部品と、を含む情報処理システム。
JP2005209452A 2004-07-28 2005-07-20 内部有機メモリ素子を有する回路基板、その回路基板の製造方法、前記回路基板を使用する電気組立体およびその組立体を使用した情報処理システム Pending JP2006049884A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/900,385 US7253502B2 (en) 2004-07-28 2004-07-28 Circuitized substrate with internal organic memory device, electrical assembly utilizing same, and information handling system utilizing same

Publications (1)

Publication Number Publication Date
JP2006049884A true JP2006049884A (ja) 2006-02-16

Family

ID=35219305

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005209452A Pending JP2006049884A (ja) 2004-07-28 2005-07-20 内部有機メモリ素子を有する回路基板、その回路基板の製造方法、前記回路基板を使用する電気組立体およびその組立体を使用した情報処理システム

Country Status (5)

Country Link
US (2) US7253502B2 (ja)
EP (2) EP1622433A1 (ja)
JP (1) JP2006049884A (ja)
CN (1) CN1728918B (ja)
TW (1) TW200614883A (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946726B1 (en) * 2003-11-26 2005-09-20 Actel Corporation Chip carrier substrate with a land grid array and external bond terminals
US7235745B2 (en) * 2005-01-10 2007-06-26 Endicott Interconnect Technologies, Inc. Resistor material with metal component for use in circuitized substrates, circuitized substrate utilizing same, method of making said ciruitized substrate, and information handling system utilizing said ciruitized substrate
US7473096B2 (en) * 2006-06-21 2009-01-06 3M Innovative Properties Company Orthodontic adhesive dispensing assembly
US7800916B2 (en) 2007-04-09 2010-09-21 Endicott Interconnect Technologies, Inc. Circuitized substrate with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same
DE102009034082A1 (de) 2009-07-21 2011-01-27 Osram Gesellschaft mit beschränkter Haftung Optoelektronische Baueinheit und Verfahren zur Herstellung einer solchen Baueinheit
US8927909B2 (en) * 2010-10-11 2015-01-06 Stmicroelectronics, Inc. Closed loop temperature controlled circuit to improve device stability
US8558374B2 (en) 2011-02-08 2013-10-15 Endicott Interconnect Technologies, Inc. Electronic package with thermal interposer and method of making same
US20130134553A1 (en) * 2011-11-30 2013-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer and semiconductor package with noise suppression features
CN102496612B (zh) * 2011-12-21 2013-09-18 重庆西南集成电路设计有限责任公司 一种采用陶瓷外壳封装的具有高隔离度的集成电路
FR2985367A1 (fr) * 2011-12-29 2013-07-05 3D Plus Procede de fabrication collective de modules electroniques 3d ne comportant que des pcbs valides
US8715006B2 (en) * 2012-06-11 2014-05-06 Tyco Electronics Corporation Circuit board having plated thru-holes and ground columns
US8890302B2 (en) 2012-06-29 2014-11-18 Intel Corporation Hybrid package transmission line circuits
TWI557852B (zh) * 2014-03-12 2016-11-11 廣達電腦股份有限公司 系統級封裝模組及其製造方法
CN107535044B (zh) 2014-11-21 2019-12-10 安费诺公司 用于高速、高密度电连接器的配套背板
KR20170009652A (ko) * 2015-07-17 2017-01-25 삼성전자주식회사 배선 기판 및 이를 포함하는 메모리 시스템
US10187972B2 (en) 2016-03-08 2019-01-22 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10201074B2 (en) 2016-03-08 2019-02-05 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
TWI626869B (zh) * 2016-11-29 2018-06-11 欣興電子股份有限公司 電路板及其製造方法
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
TWI830739B (zh) 2018-06-11 2024-02-01 美商安芬諾股份有限公司 包含用於高速且高密度之電連接器的連接器佔位面積之印刷電路板和互連系統以及其製造方法
EP3973597A4 (en) 2019-05-20 2023-06-28 Amphenol Corporation High density, high speed electrical connector
CN115298912A (zh) 2020-01-27 2022-11-04 安费诺有限公司 具有高速安装接口的电连接器
EP4097800A4 (en) 2020-01-27 2024-02-14 Amphenol Corp ELECTRICAL CONNECTOR WITH QUICK MOUNTING INTERFACE

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02154388A (ja) * 1988-07-08 1990-06-13 Olympus Optical Co Ltd 強誘電体メモリ及びその駆動方法，製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5016085A (en) 1988-03-04 1991-05-14 Hughes Aircraft Company Hermetic package for integrated circuit chips
US5272359A (en) * 1988-04-07 1993-12-21 California Institute Of Technology Reversible non-volatile switch based on a TCNQ charge transfer complex
US4956694A (en) * 1988-11-04 1990-09-11 Dense-Pac Microsystems, Inc. Integrated circuit chip stacking
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5099309A (en) * 1990-04-30 1992-03-24 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5426263A (en) * 1993-12-23 1995-06-20 Motorola, Inc. Electronic assembly having a double-sided leadless component
JP2701802B2 (ja) * 1995-07-17 1998-01-21 日本電気株式会社 ベアチップ実装用プリント基板
US6084306A (en) * 1998-05-29 2000-07-04 Texas Instruments Incorporated Bridging method of interconnects for integrated circuit packages
US6016085A (en) * 1998-09-28 2000-01-18 Emc Technology Llc Flat cable load
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
US6242282B1 (en) * 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6480395B1 (en) * 2000-05-25 2002-11-12 Hewlett-Packard Company Device and method for interstitial components in a printed circuit board
JP2002026277A (ja) 2000-06-30 2002-01-25 Seiko Epson Corp メモリデバイス及びその駆動方法
JP3901432B2 (ja) * 2000-08-22 2007-04-04 セイコーエプソン株式会社 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法
US6388204B1 (en) * 2000-08-29 2002-05-14 International Business Machines Corporation Composite laminate circuit structure and methods of interconnecting the same
NO20005980L (no) * 2000-11-27 2002-05-28 Thin Film Electronics Ab Ferroelektrisk minnekrets og fremgangsmåte ved dens fremstilling
US6593534B2 (en) 2001-03-19 2003-07-15 International Business Machines Corporation Printed wiring board structure with z-axis interconnections
US6754854B2 (en) * 2001-06-04 2004-06-22 Motorola, Inc. System and method for event monitoring and error detection
US6624457B2 (en) * 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US6960479B2 (en) * 2001-07-20 2005-11-01 Intel Corporation Stacked ferroelectric memory device and method of making same
US6828685B2 (en) * 2002-06-14 2004-12-07 Hewlett-Packard Development Company, L.P. Memory device having a semiconducting polymer film

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02154388A (ja) * 1988-07-08 1990-06-13 Olympus Optical Co Ltd 強誘電体メモリ及びその駆動方法，製造方法

Also Published As

Publication number Publication date
EP1976349A2 (en) 2008-10-01
EP1976349A3 (en) 2010-02-03
US20070249089A1 (en) 2007-10-25
CN1728918A (zh) 2006-02-01
TW200614883A (en) 2006-05-01
CN1728918B (zh) 2010-05-05
US7253502B2 (en) 2007-08-07
EP1622433A1 (en) 2006-02-01
US7326643B2 (en) 2008-02-05
US20060022303A1 (en) 2006-02-02

Similar Documents

Publication Publication Date Title
JP2006049884A (ja) 内部有機メモリ素子を有する回路基板、その回路基板の製造方法、前記回路基板を使用する電気組立体およびその組立体を使用した情報処理システム
US7800916B2 (en) Circuitized substrate with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same
US6995322B2 (en) High speed circuitized substrate with reduced thru-hole stub, method for fabrication and information handling system utilizing same
US6876088B2 (en) Flex-based IC package construction employing a balanced lamination
JP4404252B2 (ja) 高速性能を有する印刷回路基板とその製造方法
US7889509B2 (en) Ceramic capacitor
US10009992B2 (en) PCB hybrid redistribution layer
US20090310323A1 (en) Printed circuit board including electronic component embedded therein and method of manufacturing the same
JP2011139083A (ja) 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体
TWI403251B (zh) 具有減小穿孔導體棒之高速電路化基板，製造該基板之方法及使用該基板之資料處理系統
US20110247211A1 (en) Circuit board with embedded component and method of manufacturing same
KR101155624B1 (ko) 임베디드 인쇄회로기판 및 제조방법
JP2004235650A (ja) ラミネート・キャリアを有する積層チップ電子パッケージとその製造方法
US7045897B2 (en) Electrical assembly with internal memory circuitized substrate having electronic components positioned thereon, method of making same, and information handling system utilizing same
JP2510747B2 (ja) 実装基板
JP2005150730A (ja) 配線性が高いマイクロビア基板
JP2010016339A (ja) 多層フレキシブルプリント回路基板を用いたモジュールおよびその製造方法
JPWO2008050521A1 (ja) ３次元電子回路装置
US11430737B2 (en) Flexible printed circuit board with embedded electronic element
US6303877B2 (en) Multilayer thin-film wiring board
US20170094786A1 (en) Printed circuit board and method of manufacturing the same
US7122909B2 (en) Wiring board, stacked wiring board and method of manufacturing the same, semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP2531467B2 (ja) テ―プキャリアパッケ―ジ
JPH09186466A (ja) 多層回路基板及びその製造方法
JP2004187202A (ja) 基板および該基板を用いたカメラモジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080717

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080717

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110509

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111020