JPH02154388A

JPH02154388A - 強誘電体メモリ及びその駆動方法，製造方法

Info

Publication number: JPH02154388A
Application number: JP63321639A
Authority: JP
Inventors: Tatsuo Nagasaki; 達夫長崎; Masayoshi Omura; 正由大村; Hitoshi Watanabe; 均渡辺; Hiroyuki Yoshimori; 由森　博之; Shinichi Imaide; 愼一今出; Hidetsugu Ikuta; 英嗣生田; Kazumuki Yanagisawa; 柳沢　一向
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1988-07-08
Filing date: 1988-12-20
Publication date: 1990-06-13
Anticipated expiration: 2013-08-20
Also published as: DE3922423C2; US5060191A; DE3922423A1; JP2788265B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明は強誘電体材料を情報記録媒体（メモリ）に用
いた強誘電体メモリおよびその駆動方法、製造方法に関
する。

［従来の技術］強誘電体材料はヒステリシス特性を有し、この特性を利
用してデータを記憶できることが一般に知られている。

第５０図はこのヒステリシス特性を示す図であり、横軸
は電界Ｅ１縦軸は分極状態Ｐを表している。図において
、電界が００ときの分極にはＡとＣの２つの状態があり
、それぞれにデジタル信号の“１”と“０”を対応させ
る。すなわち、Ａの状態のときに“１”信号が記憶され
、Ｃの状態のときに“０″信号が記憶される。

いま、この強誘電体に“１”信号が記憶され、分極がＡ
の状態であるとする。このとき、正方向の読出しパルス
Ｅ０を加えると、分極はＡからＢに移り再びＡに戻るが
、この部分は傾斜が緩やかであるので容量値ＣＬの変化
は小さい。これに対して、強誘電体に“０”信号が記憶
され、分極がＣの状態にあるときに、正方向の読出しパ
ルスＥ。を加えると、分極がＣからＤに移り再びＣに戻
る。このＣからＤの部分の傾斜は大きいので容量値ＣＬ
の変化が大きくなる。したがって、この容量値の違いに
より、“１”状態の時は出力が小さく、４０″状態のと
きは出力が大きくなるので、“１″と“０”の状態を判
別してデータを読出すことができる。

ここで、図から判るように、強誘電体の分極状態を“０
″から“１”にするためには、ＥＩｌの電圧を有する記
録パルスを印加し、′１”から０”にするためには、−
Ｅ、の電圧を有するパルスを印加すればよい。

そこで、従来、上記のような強誘電体のヒステリシス特
性を利用して強誘電体を情報記録媒体として用いた先行
技術に特開昭５５−１２８９０５号、特開昭５７−１１
７１８６号、特開昭５９−２１５０９８号、特開昭５９
−２１５０９７号等がある。このような強誘電体メモリ
に対して情報の記録、読出しを行なう１つの方法として
、例えば、上記特開昭５９−２１５０９８号には第５１
図に示すように基板７２上に透明電極７３゜７５に挾ま
れた強誘電体薄膜７４を積層して構成した強誘電体メモ
リ７１に電圧を印加しつつ光導電体の選択した部分に光
ビーム７６を照射してその部分を分極させて情報を記録
し、読出時にはこの選択部分に再び光ビームを照射し、
分極による光の屈折、干渉、偏光を利用して情報を読出
すものが示されている。

［発明が解決しようとする課題］上記従来例は強誘電体メモリの表面上に光ビームを照射
してこの光ビームを操作することで、順次情報の記録ま
たは読出しを行うものである。このように強誘電体メモ
リの表面上に直接光ビームを照射して情報の記録、読出
しを行うものであるが、強誘電体メモリにおいて情報記
録位置は特定されておらず記録位置の制御は光ビームの
操作位置を機械的に制御することにより行われている。

そのため光ビームの位置ずれ等により、隣接する記録部
に誤って情報を記録読出しをすることがないように光ビ
ームを操作する位置制御を正確に行なう必要があり、記
録密度を向上しようとすればするほど、ますます位置制
御に正確さが要求され、そのための機構が複雑になる。

また、情報を２次元（平面的）にしか記録することがで
きず、強誘電体メモリを積層することにより記録容量を
増やすことはむずかしい。

そこで、この発明は強誘電体メモリの情報記録位置を常
に特定することが可能で記録、読出しの位置制御を簡単
にし、かつ、高速に情報の記録。

読出しを行うことができる小型で薄型の強誘電体メモリ
およびその駆動方法°、°製造方法を提供することを目
的とする。

さらに、この発明は強誘電体メモリを積層して情報の記
録、読出しを行なうことが可能で記録容量を増大するこ
とのできる積層型強誘電体メモリおよびその駆動方法、
製造方法を提供することを目的とする。

さらに、この発明は強誘電体メモリの隣接する記録位置
からのクロストークを防止してＳＮ比を同上させ、選択
した記録位置に対する情報の記録、読出しを確実に行な
うことのできる強誘電体メモリおよびその駆動方法、製
造方法を提供することを目的とする。

さらに、この発明は、強誘電体メモリを用いた記録容量
が格段に向上した新規なメモリカードを提供することを
目的とする。

［課題を解決するための手段および作用コ上記目的を達
成するために、この発明は以下のような手段を講じたも
のである。

すなわち、強誘電体薄膜と、この強誘電体薄膜の一方の
面に格子状に配列した複数の短冊状の電極からなる第１
ストライプ電極と、この第１ストライプ電極と互いに交
差するように上記強誘電体薄膜の他方の面に格子状に配
列した複数の短冊状の電極から成る第２ストライプ電極
と、この２つのストライプ電極のそれぞれの配列方向に
沿ってストライプ電極の端部から離間して設けられた共
通電極と、上記第１．第２ストライプ電極部と共通電極
とを接続するとともにストライプ電極の電極を選択する
切替手段とからなる強誘電体メモリとしたものである。

また上記切替手段を光導電体とし、この光導電体に光ビ
ームを照射することによりメモリセルを選択し、ストラ
イプ電極間に電圧を印加することにより、選択したメモ
リセルに対してデータの記録または読出しを行なうよう
にしたものである。

また上記切替手段として上記ストライプ電極中の各電極
に対して少なくとも２つの切替手段を並列に設けるとと
もに、この切替手段を切替る制御手段を設け、選択され
ていないストライプ電極を接地するようにしたものであ
る。

さらに、カード本体内に上記強誘電体メモリを設けた強
誘電体メモリカードとしたものである。

上記の手段によればデータはメモリセルに残留分極とし
て記録され、データの記録位置が特定され、データの記
録、読出しが確実かつ高速に行なわれる。

［実施例コ以下、この発明を実施例に基いて説明する。

第１図はこの発明における一実施例を示す図である。図
に示すように、強誘電体メモリ１は絶縁性と機械的強度
を保持するための厚さ２００μｍの基板の表面上に積層
された厚さ０．３μｍの強誘電体薄膜３から成る。上記
基板２の材料としてはガラス、セラミックス、金属、高
分子材料、半導体材料等から用途に適して選択され、上
記強誘電体薄膜３の材料としてはＰＺＴ（ジルコンチタ
ン酸鉛）やＢａＴｉ０ｓ（チタン酸バリウム）やＫ　Ｎ
　Ｏｓ等の無機材料、またはフッ化ビニリデン系共重合
体の様な高分子材料が使用される。上記基板２と強誘電
体薄膜３０間には格子状に配列した短冊状の複数の電極
からなる第１ストライプ電極４が設けられ、強誘電体薄
膜３を挾んだ反対側の面には第１ストライプ電極４の配
列方向と直交するように格子状に配列した第２ストライ
プ電極が設けられている。この第１．第２ストライプ電
極４，５はＡＩまたはＴｉＷまたはＭｏ−Ｔａ等からな
り、厚さ０．１μｍで、電極の幅および隣接する電極の
間隔は共に０．５μｍで等間隔に設けられている。そし
て、上記第１．第２ストライプ電極４，５の端部から離
間した基板２上には、共通電極６と７が図に示す様にス
トライプ電極４゜５のそれぞれの配列方向に沿って設け
られている。

そして、上記共通電極６，７とストライプ電極４゜５の
端部とを接続し、ストライプ電極中の電極を選択する切
替手段として光導電体８，９がそれぞれ、上記共通電極
６，７とストライプ電極４，５の上に、跨がって積層さ
れている。この光導電体８．９の材料としては応答時間
、抵抗値等の点からアモルファスシリコンや結晶シリコ
ンやＰＶＫ（ポリビニルカルバシー、Ａ”）　°等が用
いられている。

次にこの強誘電体メモリ１の製造方法について第２図を
使って説明を行う。第２図はこのメモリを製造する手順
を示す図である。

（強誘電体メモリの製造方法）基板２の材料は用いる強誘電体に合わせて選択される。

即ち、Ｐ　Ｚ　Ｔ　％　Ｂ　ａ　Ｔ　１０３等の無機酸
化物からなる強誘電体薄膜を形成するときは、結晶配向
制御のための高温焼成過程が必要な場合があり有機高分
子材料は基板２の材料として適さず、非結晶シリコン、
単結晶シリコン、サラ１イヤ単結晶等のウェハーや他の
無機系耐熱素材を基板２として用いることが好ましい。

フッ化ビニリデン系共重合体やシアン化ビニリデン系共
重合体を強誘電体薄膜として用いる場合は塗布成膜及び
低温乾燥が可能なため、熱可塑性ポリマー系の材料も基
板２として使用することが出来る。

基板２の表面は少なくとも絶縁性でなければならないた
め、金属系等電気伝導性基板は表面を酸化処理や絶縁性
物質、例えば、５ｆＣｈ、Ａｌｚ０３等の薄膜を形成し
て用いねばならない。

強誘電体メモリ１の製造の手順として例えば第２図に示
すように、（ａ）〜（ｉ）のように行なう。

なお、第２図（ｇ）〜（ｆ）は（ｆ）のＡ−Ａ’断面図
である。

（ａ）まず基板２表面にＡｕｓ　Ｐｔｓ　Ａｇｓ　Ａ１
等の金属良導電体もしくは、ＩＴＯ等の透明性導電体を
スパッタ法、真空蒸着法等の周知の方法によって導電膜
１０を形成する。次に、（ｂ）導’ｌＪｌ！１０表面にレジスト１１をスピンコ
ード法により塗布成膜し、（Ｃ）第１のストライプ電極４、共通電極６等のパター
ニングを施したマスク１２を通して紫外線照射、電子線
照射等により焼付けを行う。レジスト１１はメモリ構成
、パターン形状によりポジ型、ネガ型のうちいずれを使
用しても良い。

（ｄ）パターン現像後、マスクをはずし非露光部分のレ
ジストを除去した後、（ｅ）第１のストライプ電極４、共通電極６等を形成す
るに必要な部分以外の導電膜１３をエツチング除去し、（ｆ）最後にレジスト１１を除去して第１のストライプ
電極４と共通電極６を形成する。

（ｇ）光導電体部８は同一平面上に形成された第１のス
トライプ電極４と、この端部から離間して形成された共
通電極６上を跨いで上記（ａ）〜（ｆ）と同様の方法に
て積層形成される。この光導電体部８に用いられる光導
電性材料としては、主に、結晶性シリコン、非晶質シリ
コン、Ｓｅ％ＣｄＳ、ＺｎＯ，等の無機材料、ＰＶＫ（
ポリビニルカルバゾール）或はその誘導体と色素増感剤
との併用、ＰＶＫとＴＮＦ（トリニトロフルオレノン）
の組合せ等からなるルイス増感性複合材料、結晶型を制
御したメタルフリーフタロシアニン等の有機材料が使用
出来、その特性に応じてスパッタ法、真空蒸着法、溶剤
塗布性等適宜の手法にて膜形成をすることが出来る。こ
のようにして電極パターンを形成した基板２上に（ｈ）強誘電体薄膜３を積層する。強誘電体材料として
は前述のようにＰＺＴ、ＰＬＺＴ、ＫＮＯｓ、ＢａＴｉ
Ｏｓ等の無機材料、目的物性に応じて重合比率を制御し
たフッ化ビニリデン−トリプルオロエチレン共重合体等
含フツ素系ポリマーやシアン化ビニリデン−ビニルアセ
テート共重合体等のシアノ基含有ポリマーを主成分とす
る有機系材料に大別される。前記無機材料を用いた薄膜
形成には、プラズマスパッタ法やイオンビームスパッタ
法、真空蒸着法等のドライ成膜法が主に用いられる。ま
た、電解法等の湿式成膜や金属アルコキシドを所定の成
分比で混合し、基板２上に溶液塗布後、焼成工程を経て
その酸化物結晶として薄膜形成するゾルゲル法、スピン
オン法も適用することが出来る。また高分子系有機材料
はその化学構造と組成比に基き、適当な溶媒を選択出来
ることにより、スピンコード法、デイツプ法、印刷法等
による塗布−乾燥工程で成膜を行える。さらに、（１）
強誘電体薄膜３上に第１のストライプ電極４に直交する
第２のストライプ電極５を形成する。

この方法としては＜ａ＞〜（ｆ）と同一の手法によって
も、また他の周知の手段であっても良い。

導電性材料も同様に第１σス］ライプ電極４と同じもし
くは強誘電体薄膜３との関係を考慮した他の材料であっ
ても良い。このとき第２のストライプ電極５と同時に第
２の共通電極７も形成される。

このようにして前述した強誘電体メモリ１が形成される
。

上記強誘電体メモリ１の構造はこれに限定されるもので
はなく、さらに第１のストライプ電極４〜強誘電体薄膜
３〜第２のストライプ電極５から成るメモリ層１４を同
様の手順で多層積層することも可能であり、必要に応じ
て第２のストライプ電極５上に遮光、帯電防止、汚染防
止、水分侵入防止等を巨的とした保護膜を形成すること
も出来る。

最後に基板２を所定の大きさに切断し共通電極６．７を
結線して、上記の強誘電体メモリ１が製造出来る。

次にこの構成の強誘電体メモリにデータを記録（ライト
）及び読出しくリード）する動作について第３図を使っ
て説明を行う。

まずストライプ電極４と５の幅にほぼ等しい径の光ビー
ムを光ビーム照射手段１５．１６により光導電体８と９
の上にそれぞれ照射して、その照射部分１７と１８の抵
抗値を下げることにより、直交するストライプ電極４と
５の中から各１本ずつを共通電極６と７に選択的に導通
させることができる。上記光導電体８，９に光ビーム照
射手段１５．１６から光ビームを照射することによりス
トライプ電極４，５を選択する切換手段１９，２０を光
マルチプレクサ−と呼ぶことにする。そして、この共通
電極４と５の間に適切な電圧（第５０図で示す±Ｅｓ　
”）をかけることにより、ストライプ電極の交叉してい
る部分の強誘電体薄膜３のデータ記憶部２１（以下、メ
モリセルという）を選択的に分極することができる。共
通電極６，７に印加する電圧の極性（＋、−）を変える
ことにより、各メモリセル２１に生じる分極の方向を変
えて、これをディジタル信号の１と０に対応させてデー
タのライトを行なう。

次にリードの方法を以下に述べる。まず、ライトの場合
と同様に、光マルチプレクサ−１９，２０により読出す
メモリセル２１に該当するストライプ電極４，５に光ビ
ームを照射することによりリードするメモリセル２１が
選択される。

そして、選択されたメモリセル２１に第５０図に示した
読出しパルスＥＣを印加し出力を判別することにより記
録されたデータをリードすることができる。

また、選択されたメモリセル２１をリードする別の方法
としてメモリ全体に熱を加えて、焦電効果により発生し
た焦電電流を検出する方法がある。

焦１ｉ電流の極性は分極の方向で決まるため、極性を検
出することで記録データをリードすることができる。そ
の他のリード方法としては、メモリ全体に圧力をかけて
、圧電効果により発生した電圧を検出する方法がある。

圧電気の極性は分極の方向で決まるため、これを検出す
ることで記録データをリードすることができる。

上記のようにして構成された強誘電体メモリ１の記録容
■について説明する。強誘電体薄膜３０面積を現在の半
導体メモリのＩＢＭｂｉｔ　（０，５μｍルール）のも
のと同程度（８ｍａ＋　Ｘ１５ｍｍ）として計算すると
、上記ストライプ電極４，５は幅０．５μｍ間隔０．５
μｍで設けられているので１つの情報を衷已録、できる
メモリセル２１は上記面積中に１２０×ユ０６コ存在で
きることになる。すなわち、ＩＢＭｂｉｔの半導体メモ
リと同程度の面積で１２０Ｍｂｉｔの記録容！となり、
上記単層の強誘電体メモリ１では、従来の半導体メモリ
の約８倍の記録容量を達成できる。

以上説明した実施例の強誘電体メモリによれば、切替手
段としての光導電体に光ビームを照射して第１．第２・
のストライプ電極を選択することによりデータの記録、
読出しを行なうをメモリセルを特定することができる。

また、情報が記憶される各メモリセルは強誘電体薄膜の
上記ストライプ電極の交叉部分に限定され、それぞれが
独立しているので、隣接するメモリセルにデータが誤っ
て記録されたり、読出されたりすることがなく、該当す
るメモリセルにデータは確実に記録され、また読出すこ
とができる。

また、平面上に配列されたメモリ、セルの情報のリード
・ライトを光ビームの１次元的な走査で実現できるため
、光ビームの走査と情報のリード・ライトのための光学
システム、電気システムの機構が簡単になる。

次に、この強誘電体メモリ１を用いた積層型強誘電体メ
モリの具体的な構成について説明する。

第４図〜第６図は、それぞれ積層型強誘電体メモリの実
施例を示す説明図である。第４図に示す様に、第１図に
示した強誘電体メモリ１を積層することで積層型強誘電
体メモリ１００を構成する。

ただし、図に示す様に光マルチプレクサ−１９，２０の
部分は重なり合わないように位置をずらして積層する。

つまり光ビーム２２と２３の走査するラインを横にずら
すことで、積層方向におけるメモリ層の選択を行う。つ
まりメモリセル２１を３次元に選択することができるよ
うになる。

第５図は、光ビーム照射手段２８．２９を積層型強誘電
体メモリ１０１の表と裏にそれぞれ設は光ビームを積層
型強誘電体メモリ１０１の表裏の両側から照射するよう
にしたものである。上記第４図に示した積層型強誘電体
メモリ１００の構成では光ビーム２２．２３は２つとも
上部から当てることになるが、第５図のように構成する
と、それぞれ表と裏から光を当てることができるため、
光ビーム２６．２７を照射する光ビーム照射手段２８と
２９がメモリの角でぶつかることがない。

ただし、この構成の時の基板２は透明部材もしくは、省
略される形となる。

第６図は、他の実施例による積層型強誘電体メモリ１０
２を示す説明図である。この実施例は上記第４，５図に
おける積層型強誘電体メモリの各層間の基板２を除いた
構成になっている。この実施例の特徴は強誘電体薄膜３
０．３１の間に入るストライプ電極３２は上下の強誘電
体薄膜３０．３１の電極として共通に使用することがで
きることである。

なお、上記各実施例に示した積層型強誘電体メモリ１ｏ
ｏ、１０１．　　ユ０２の記録容■は積層する枚数を塊
やすことて大浦Ｘ、な４が２、例、Ｌば２、−〇、ＩＩ
層した場合には１．２０ｂｉｔとなり、同程度の面積の
半導体メモリに比べて約８０倍の記録容量となる。この
１０層積層したときでも積層型強誘電体メモリの厚さは
基板が在る場合（メモリ１００．１０１）で２〜３　ｆ
ｆｌｆｆｌ％基板が無い場合（メモリ１０１０２）１程
度にすることができるので、充分に薄型を保ったまま記
録容量を増大することができる。

次に上記積層型強誘電体メモリを用いてメモリカード１
０３を構成した実施例について説明を行う。第７図は９
個の積層型強誘電体メモリ１００をメモリカードｌ○３
内Ｊこ縦３列、横３列に配列して構成した実施例を示し
ている。複数の積層型強誘１＃−、メモリュＯＯをに列
り、てメモリカードを構成する主な理由は、成膜や電極
のエツチング（リソグラフィー）については小面積の方
が技術的に製作が容易で本メモリ製造においてかなり有
利になるからである。光マルチプレクサ−１９，２０の
部分は、透明部材３４で覆われている。その他以外の外
枠は強度と帯電防止を考慮された部材で覆われている。

データのリード、ライト方式が１　ｂＩｔづつ行なわれ
るシリアル方式とする場合の各積層型強誘電体メモリ１
００の共通電極６．７はＡｕやＡＩのボンディングワイ
ヤー３５で基板３６上のワード電極３７上に結線してコ
ネクタ３８に接続する。この時のコネクタ３８の極数は
２極で良いことになる。パラレル方式の場合は第８図に
示す様にパラレル転送する各ビットの割当を積層方間に
対応させ、第９図に示すようなシリンドリカルレンズ４
４で光ビーム４５をパラレルに各光マルチプレクサ−１
９，２０に当てることでリード、ライトを行うことがで
きる。パラレルのビットごとの共通電極４１は第８図に
示すようにボンディングワイヤーで基板上のパラレルビ
ットに対応したリード電極４２上に結線されてコネクタ
４３に導かれる。この時のコネクタの極数はパラレルビ
ットの数と同じになる。（Ｆｉｇ８では１バイトづつ行
なう）次にこのメモリカードの光マルチプレクサ−１９，２０
を高速に操作すダた゛めの実施例を第１０図と第１１図
を使って説明する。以下に述べる機構はメモリをリード
ライトする装置（メモリドライバー）内に設けるもので
ある。メモリカードのリード、ライトは前述したパラレ
ル方式として説明を行う。

ところで第１０図は上記積層型強誘電体メモリをリード
ライトする装置に用いられる発光素子アレイ４８を示す
ものである。この発光素子アレイ４８は例えばページプ
リンタ等の記録ヘッドとして用いられているようなＥＬ
Ｄ（エレクトロ　ルミネッセンス　デバイス）またはＬ
ＥＤ（発光ダイオード）などからなる発光エレメント４
６が６０μｍおきに４００個配列されているものである
。

本実施例ではこの素子の発光部にシリンドリカルなレン
チキユラーレンズ４７が設けてあり、発光エレメントの
配列方向のみ光ビームがフォーカスされるようになって
いる。そして配列と直角な方向には、ある幅を保って光
が照射されるようになっている。第１１図に示すように
第１０図の発光素子アレイ４８を積層型強誘電体メモリ
１００の光マルチプレクサ−１９，２０に対応した位置
に２次元に配列する。そしてＸ方向に配列された発光素
子アレイ群５０とＹ方向に配列された発光素子アレイ群
５１は、互いに機械的に剛性を持って結合されている。

そしてアクチユエータ（図示せず）により発光エレメン
トの配列ピッチ分だけをそれぞれＸ方向、Ｙ方向に独立
に変位させることができる。つまり電気的に発光エレメ
ント４６を切換えることによりストライプ電極の選択を
することと、アクチユエータで発光素子アレイ群５０゜
５１を動かすことにより積層強誘電体メモリ１を選択す
るので、メモリカード（第８図）の光マルチプレクサ−
１９，２０を高速に切換操作させることができる。また
この発光素子アレイ群５０゜５１はフォーカス方間にも
駆動できてもよい。また、上記発光素子アレイ４８は、
発光エレメント４６としてＥＬＤやＬＥＤのように自ら
発光するものを用いているが、液晶プリンタに用いられ
ているような液晶シャッタアレイと光源とを組合せたも
のでもよい。

次に切替手段としての光マルチプレクサ−１９，２０の
部分を変更した他の実施例を第１２〜１４図によって説
明する。

第１２図に示すようにストライプ電極５２と共通電極５
３によって光導電体５４と補助電極５５を挾んで積層す
る。この時共通電極５３は透明電極を使用する。つまり
、この共通電極５３の上がら光ビームを当てると電極間
距離に対して、光導電体５４を挾んで対句する電極面積
が大きく取れるので導通時の光導電体５４の抵抗値を非
常に小さくすることができる。また、補助電極５５とし
てＡｕ５Ａ１等の良導電体を積層しているので、共通電
極５３の長手方向のインピーダンスを下げて時定数を小
さくし速い書き込み、読み出しをすることができる。

第１３図は、切替手段として、第１図に示した光導電体
８．９のかわりに光で制御できる半導体スイッチ（例え
ば光ＦＥＴ）５６をＩＣ化して設けた実施例を示してい
る。このように光ＦＥＴ５６を用いた実施例においても
、上記実施例と同様に光ビームによりリードライトを行
なうことができ、同様の効果が得られる。さらに、光Ｆ
ＥＴはＯＮ抵抗が小さく、高速に操作ができるという利
点がある。

第１４図の実施例は切替手段として電気的にコントロー
ルできる半導体スイッチ５７とそれのコントロール部５
８を基板５９上にＩＣ化して設け、その基板５つ上にス
トライプ電極６０．６１と強誘電体薄膜６２を積層した
ものである。この実施例の強誘電体メモリにおいては、
電気的にメモリセル２１の選択をすることができるので
、上記実施例のように光ビームを機械的に操作する手段
が不要となり、高速に操作ができる。このように、上記
各実施例の強誘電体メモリにおいては、従来のＤＲＡＭ
、ＳＲＡＭ等の半導体メモリに比較してストライプ電極
だけで良いため高密度化が可能であり、強誘電体薄膜の
残留分極を利用して記録するので記憶保持のための電力
消費のない不揮発性のメモリになる。

次に、上述の強誘電体メ〜モ°刃において、選択された
メモリセルと隣接するメモリセルとの間で生じるクロス
トークを防止し、ＳＮ比を向上させる実施例について説
明する。

第１５図はクロストークを防止する手段を設けた強誘電
体メモリの一実施例を説明するための図、第１６図はこ
の実施例において、選択されたメモリセル２１の等価回
路を示す回路図である。第１６図において、Ｃｘは選択
された第１ストライプ電極４と選択されていない第２ス
トライプ電極５との各交点（Ｘ方向）のメモリセルの合
成容量、ＣＹは選択されていない第１ストライプ電極と
選択された第２ストライプ電極との各交点（Ｙ方向）の
メモリセルの合成容量である。なお、選択されていない
メモリセルによる合成容量ＣＸＹは、第１第２の両スト
ライプ電極がともにＧＮＤに接続されているので無視す
ることができる。

第１５図に示すように、第１．第２のストライプ電極４
，５と第１．第２の共通電極６，７をそれぞれ接続する
切替手段８，９が１本のストライプ電極に対して２つず
つ並列に設けられたスイッチ８ａ、８ｂまたは９ａ、９
ｂから構成されている。そして、第１ストライプ電極の
各電極に接続されている２つのスイッチ８　ａ　ｔ　８
　ｂの内、一方のスイッチ８ａは全て第１の共通電極６
を介して読出しまたは、記録パルスを発生するドライバ
ー回路８１が接続され、他方のスイッチ８ｂは全てＧＮ
Ｄに接続されている。同様に第２ストライプ電極５の各
電極に接続されている２つのスイッチ９ａ、９ｂの内、
一方のスイッチ９ａは第２の共通電極７を介して出力側
の増幅器８２が接続され、他方のスイッチ９ｂは、すべ
てＧＮＤに接続されている。この２つのスイッチ８ａ、
８ｂまたは９ａ、９ｂは、一方のスイッチがＯＮｔ、て
いるときは他方のスイッチがＯＦＦとなるように連動し
て動作するスイッチである。このように回路を構成する
ことにより、選択されていないストライプ電極はすべて
ＧＮＤに短絡させるようにしたものである。このとき、
ドライバー回路８１の出力インピーダンスを合成容量Ｃ
ｙによるインピーダンス（１／ωＣＹ）よりも十分小さ
くし、また、増幅器８２０入カインピーダンスを合成容
１ｉｃｘのインピーダンス（１／ωＣ，）よりも十分に
小さいものとする。これは、第１６図に示すＡ点の電圧
をドライバー回路８１からの出力電圧に対して低下しな
いようにして、選択されたメモリセル２１に確実に電圧
が印加されるようにし、また、選択されたメモリセルを
通過した電流の大部分を増幅器８２に流入するようにし
て、確実に選択されたメモリセルのデータを読出すため
である。この実施例によれば、図かられかるように、隣
接するメモリセルの容量ＣＸ、ＣＹはＧＮＤに短絡され
ているので読出し電流の大部分は選択されたメモリセル
を通って増幅器に流れこみ、Ｃｘ、Ｃｙの影響を受ける
ことなく、すなわちクロストークを生じることなく、正
確に選択されたメモリセルに記憶された情報を読出すこ
とができる。

第１７図は、クロストークを防止する他の実施例を示す
図であり、第１８図はこの実施例において選択されたメ
モリセルの等価回路を示す図である。第１７図に示すよ
うに、各ストライプ電極はそれぞれ、切替手段８，９と
接続されない方の端部で抵抗Ｒを介してＧＮＤに接続さ
れる。そして、前記実施例と同様に各ストライプ電極４
，５と第１、第２の共通電極６，７とをそれぞれ接続す
る切替手段８．９として、−本のストライプ電極に対し
てそれぞれ２つのスイッチ８ａ、８ｂまたは９ａ、９ｂ
を並列に設けている。この実施例において、２つのスイ
ッチは一方がＯＮのとき他方もＯＮとなり、ＯＦＦのと
きはともにＯＦＦになるように連動して動作する。そし
て、第１．第２の共通電極６，７も第１および第２スト
ライプ電極４．５に対してそれぞれ２本ずつ（６ａ、６
ｂまたは７ａ、７ｂ）設けられている。第１ストライプ
電極４とスイッチ８を介して接続されている第１の共通
電極６ａ、５ｂの内一方の共通電極６ａは増幅器８３の
出力端子に接続され、他方の共通電極６ｂは増幅器８３
の負入力端子に接続されている。この増幅器８３の正入
力端子には読出し。

書込のパルスを発生するドライバ回路８１が接続されて
いる。また、第２ストライプ電極５とスイッチ９を介し
て接続されている第２の共通電極７ａ、７ｂの内、一方
の共通電極７ａは増幅器８２の負入力端子に接続され、
他方の共通電極７ｂは抵抗Ｒｆを介して増幅器８２の出
力端子側に接続されている。また、この増幅器８２の正
入力端子はＧＮＤに接続されている。このように、増幅
器８２．８３はいずれも負帰還回路を構成している。

ところで、切替手段にはそれぞれＯＮ抵抗が存在するた
め選択されたメモリセルの等価回路は第１８図に示すよ
うになる。ここで上述したように増幅器８２．８３はい
ずれも負帰還回路を構成しており、切替手段の○ＮＮ抵
抗１ｔ　　ｒ２＊　　ｒｙｅ　　ｒ４はこの負帰還回路
内に含まれている。そのため増幅器８３のオーブンルー
プゲインをα１とすると図のＡ点からドライバー回路８
１を見たときの増幅器の出力インピーダンスはｒ２／α
１となり、α１がｒ２よりも充分に大きければ出力イン
ピーダンスはほぼ零とみなすことができるので、選択さ
れたメモリセルを読出すときの電圧がクロストークして
いる合成容量ＣＹに影響されず確実に選択されたメモリ
セルに印加される。また、増幅器８２のオーブンループ
ゲインをα２とすると、Ｂ点から見た増幅器８２０入カ
インピーダンスは（ｒｓ　＋Ｒｆ　）／αｚとなり、α
２が（ｒ９＋Ｒｆ）よりも充分大きいとすれば、同様に
零と見なすことができるので、選択されたメモリセルか
らの電流はクロストークしている合成容量Ｃｘ側に流れ
ることなく、大部分が出力側の増幅器８２に流れるので
確実に情報を読出すことができる。この実施例の回路構
成によればスイッチの有しているＯＮ抵抗の影響を除去
することができるので、上述の実施例よりも確実に情報
を読出すことができる。

次に、この実施例で用いている２本の共通電極６ａ、６
ｂまたは７　ａ　ｓ　７　ｂとのＯＮ、ＯＦＦを同時に
行うことのできる切替手段の具体的な構成を第１９〜２
３図に示す。

第１９〜２１図はいずれも切替手段に光導電体を用いた
実施例を示す断面図である。

第１９図は基板２上に設けられたストライプ電極４の上
に、２本の透明電極からなる共通電極６ａ、５ｂを光導
電体８　ａ　＋　８　ｂを介して、互いに離間して並列
に積層したものである。この例においてストライプ電極
４と２本の共通電極６ａ、６ｂを同時に導通させるには
、２本の共通電極に同時に照射されるような幅の光ビー
ムを照射すればよい。

第２０図は基板２上に設けられたストライプ電極４の上
に、２本の透明電極からなる共通電極６ａ＋６ｂを絶縁
体８４を介して、互いに離間して並列に積層し、この２
本の共通電極６ａ、６ｂを覆いストライプ電極４と接続
されるように光導電体８を積層したものである。この例
においても前記の例と同様な光ビームを照射する。

第２１図は基板２上に、２本の共通電極６　ａ　ｓ６ｂ
を光導電体８を挾み、さらに、この共通電極の間にスト
ライプ電極４と接続される透明電極８５を挾んで積層し
たものである。２本の共通電極の内、上側の共通電極６
ａは透明電極である。この例においては照射する光ビー
ムの幅は、共通電極１本分の幅でよい。

第２２図は切替手段に半導体スイ、ツチを利用した実施
例を示す図であり、第２３図は半導体スイッチの一例と
してのＣＭＯＳスイッチを示す図である。

第２３図で示すように、切替手段として第１゜第２スト
ライプ電極の各電極に半導体スイッチ８６を２つずつ並
列に設け、この一対の半導体スイッチ８６はそれぞれ共
通電極６　ａ　＋　６　ｂまたは７ａ　＋　７　ｂに別
々に接続され、各スイッチの切換ゲートにはコントロー
ル部としてのデコーダ８７が接続されている。そして、
このデコーダ８７から図示されない制御回路からの信号
に基いて一対のスイッチ毎に切替信号が切換ゲートに入
力されることにより、２つのスイッチは連動して動作す
る。

この半導体スイッチ８６の一例としてのＣＭ　ＯＳスイ
ッチは、第２３図に示したように、Ｔｒ工。

Ｔｒｚの２つのＣＭＯＳトランジスタからなるスイッチ
トランジスタ部８８と、このスイッチトランジスタの出
力に接続され°；“１イツチトランジスタの約半分の大
きさのＣＭＯＳトランジスタＴｒｓｔＴｒ４からなる、
電荷キャンセルトランジスタ部８９とからなる。そして
この半導体スイッチのＶｉｎ側に第１の共通電極６ａま
たは６ｂを接続し、Ｖｏｕｔ側に第１ストライプ電極４
を接続する。

そして、Ｔ　ｒ　１とＴ　ｒ　４のゲート電極およびＴ
ｒ２とＴｒ３のゲート電極がそれぞれ接続されるととも
に、これらゲート電極にそれぞれ互いに逆相となる信号
が入力されるようにデコーダ８７が接続されている。ま
た電荷キャンセルトランジスタ部８９のＴｒ３ｓＴｒ４
のソース−ドレイン間は短絡されており、ゲートとの容
量のみが利用される。Ｔ　ｒ　、のゲートには、Ｔ　ｒ
　ｔのゲートとは逆相の信号が加わり、Ｔ　ｒ　１がオ
フするときのゲート信号の漏れをＴｒ３で打ち消すよう
にする。Ｔｒ２とＴ　ｒ　４の関係も同様である。この
切替手段によれば光ビームを機械的に操作するための手
段が不要になり、高速に動作できる。

ところで、この実施例の回路によれば読出しは確実に行
うことができるのであるが、この回路でそのまま書込み
を行うと選択されたメモリセルとともに隣接する他のメ
モリセルにも書込みが行われてしまう場合がある。これ
は、第１８図で示した等価回路において０点より出力側
の回路を等測的にＧＮＤとみなすとＣＬおよびＣＹには
同じ値の電圧が印加されることになるからである。

そこで、読出し時だけではなく、書込み時においてもク
ロストークを防止し、読出し、書込みともに確実に行う
ことのできる実施例を第２４〜２６図により説明する。

第２４図はこの実施例の回路構成を示す図、第２５図は
この実施例の回路のリード・ライトパルスの切替タイミ
ングを示すタイムチャート図、第２６図はこの実施例に
おいてライト時の選択されたメモリセルの等価回路を示
す図である。

この実施例の回路が上記第１７図で示した実施例と異な
る所は、リードとライトを切替るゲート信号を入力する
増幅器９０と、ライトデータ信号を受けてライトパルス
を発生する比較増幅器９１と、ゲート信号によりリード
状態とライト状態を切替るスイッチ９２ａ、９２ｂ、９
２ｃ、９２ｄを設けた点と、抵抗Ｒを介してＧＮＤに接
続されていた第１．第、２ストライプ電極４．５をそれ
ぞれ抵抗Ｒを介してインピーダンス変換器９３ａ、９３
ｂに接続し、さらに抵抗Ｒ工ｙ　Ｒ２＋　　Ｒ３を介し
てＧＮＤに接続した点である。

リードパルスを発生するドライバ回路８１がスイッチ９
２ａを介して増幅器８３に接続されている。

またライトデータ信号を受けて±Ｅｓ（ｖ）の電圧のラ
イトパルスを発生する比較増幅器９１の出力はスイッチ
９２ｂを介して増幅器８３に接続されているとともに、
スイッチ９２ｄおよびアッテネート用の抵抗値の等しい
３つの抵抗Ｒ□、Ｒ２゜Ｒ５を介してＧＮＤに接続され
ている。このアッテネート用の抵抗Ｒ１〜Ｒ３は、さら
にスイッチ９２ｃを介してＧＮＤに接続されている。そ
して、リードとライトを切替るＷ／Ｒゲート信号が増幅
器９０を介してスイッチ９２ｂおよび９２ｄに接続され
、また反転増幅器９４を介してスイッチ９２ａおよび９
２ｃに接続されている。

この回路において、第２５図に示すようなタイミングで
Ｗ／Ｒゲート信号、リードパルス、ライトパルスの各信
号が発生すると、スイッチ９２ａまたは９２ｂおよびス
イッチ９２ｃまたは９２ｄからの出力も図に示すように
なる。すなわちＷ／Ｒゲート信号によりリード状態が選
択されたときはスイッチ９２ａおよび９２ｃがＯＮにな
りスイッチ９２ｂ、９２ｄがＯＦＦになるのでドライバ
回路８１からの電圧ＥＣのリードパルスがスイッチ９２
ａを介して出力され、ライト状態が選択されたときは、
スイッチ９２ｂ、９２ｄがＯＮになり、スイッチ９２ａ
、９２ｃがＯＦＦになるので、増幅器９１からの電圧±
Ｅ３のライトパルスがスイッチ９２ｂを介して増幅器８
３に入力されるとともに、図に示すようにスイッチ９２
ｄからも出力される。そしてこのスイッチ９２ｄからの
出力信号は抵抗Ｒ工＋　Ｒ２ｒ　Ｒｓに入力され振幅が
２／３．１／３にアッテネートされ、インピーダンス変
換器９３ａ、９３ｂおよび抵抗Ｒを介して各ストライプ
電極にくわえダれ１゜ここで第２４図に示しているスイ
ッチ９２ａ〜９２ｄの位置はライト状態を示している。

ライト状態の時の選択されたメモリセルの等何回路を第
２６図に示す。図かられかるように、抵抗Ｒ２〜Ｒ５に
よってアッテネートされた電圧がインピーダンス変換器
９３ａ、９３ｂおよび抵抗Ｒを介して各ストライプ電極
に印加され図のＡ−Ｄ点の電圧はそれぞれ、Ａ点が±２
／３Ｅｓ、Ｂ点が±１／３Ｅｓ、Ｃ点が±Ｅｓ、Ｄ点が
０となるため、クロストークのメモリセルの合成容量Ｃ
ＸＩＣｖ　＋　Ｃｘｖの両端に加わる電圧はいずれも±
１／３ＥＳとなるので、これらのクロストークするメモ
リセルにすでに記録されているデータに影響を与えるこ
となく、選択されたメモリセルだけに書込みを行なうこ
とができる。

また、このときに出力側の増幅器８２の帰還抵抗Ｒｆを
バイパスするスイッチ９５を設け、このスイッチをＯＮ
することにより、帰還率を挙げ、増幅器側の入力インピ
ーダンスを下げることにより、Ｄ点の電圧をＯＶにより
近づけて、ＣＬにより大きな電圧を印加することができ
るので、より良好な書込みを行うことができる。

第２７図、第２８図は、出力側の増幅器の入力インピー
ダンスを小さくおさえることのできる具体的な回路を示
す図である。

第２７図において、９６は入力インピーダンスがｒ４／
α２となる帰還型のベース接地増幅器で、９７ａ、９７
ｂは、電流源を示しており、９７ａ。

９７ｂにそれぞれ等しい電流が流れるようになっている
。

第２８図は第２７図の電流源９７ａ、９７ｂの具体的な
回路を示す図であり、９７ｂ内の３つのトランジスタｅ
、ｆ、ｇはカレントミラーの関係にあり、電流源りから
トランジスタｅを流れる電流と等しい電流がトランジス
タｆ２ｇに流れる。

また、９７ａ内の２つのトランジスタｍとｎもカレント
ミラーの関係にあり、この２つのトランジスタｍ、ｎに
も上記電流と等しい電流が流れ、つまりトランジスタｇ
とｎに流れる電流は等しくなる。

このように、出力側の増幅器８２を第２７図または第２
８図に示すような構成とすることにより入力インピーダ
ンスを小さ（おさえられ、効率の良い安定した増幅を行
なうことができる。

ところで、切替手段に第１４図に示したような半導体ス
イッチ５７を用いる場合には、通常の半導体作製のプロ
セスにより、上述のような半導体スイッチを作製すると
、このスイッチ１ヶ当りの面積は数１０μｍ２となり、
半導体スイッチの大きさに合わせて、ストライプ電極の
幅、ピッチを太き（すると、単位面積当りの記録容量が
低下することになり、好ましくない。（上述のようにク
ロストークを防止するために１本のストライプ電極に対
して２つずつスイッチを設ける場合は、さらに面積が太
き（なる。）また、半導体スイッチを並列に基板上に設けると、メモ
リ部の面積に対して、切替手段が大きくなり、メモリチ
ップ容積が大きくなる。

そこで、切替手段に半導体スイッチを用いた強誘電体メ
モリ１を実施例に基いて説明する。第２９図はこの実施
例における強誘電体メモリを示す分解斜視図、、第３０
図はドライブセル層の一例を示す平面図である。

なお、図では説明を簡単にするためドライブセルを５行
５列の２５個ずつとした６２５ｂ　ｉ　ｔのメモリとし
ている。

この実施例は第３０図に示すように、１本のストライプ
電極に端子部により接続され、ストライプ電極６０（６
１）と共通電極６（７）とのＯＮ・ＯＦＦの切替を行な
う半導体スイッチ５７を、ドライブセル１２０内に設け
、このドライブセル１２０を同一平面上に、縦横のマト
リクス状に（図では５行５列）に配設してドライブセル
層１２１を形成する。そして、第２９図に示すように、
第１ストライプ電極４および第２ストライプ電極５とそ
れぞれ接続される２つのドライブセル層１２１ａ、１２
１ｂを基板２上に、ドライブセル層１２１ａ、第１スト
ライプ電極４９強誘電体薄膜３、第２ストライプ電極５
．ドライブセル層１２１ｂの順に積層したものであ１゜
（実際には各ストライプ電極間およびドライブセルとス
トライプ電極の間は絶縁層１２２が設けられているので
、断面図は第３１図のようになる。）次に、この実施例では、各ドライブセルの形状を同じも
のとし、ドライブセル１２０とストライプ電極との接点
部１２０ａが全てのドライブセルで同じ位置になるよう
に（図では左上の角部）しているため、１行ごとにドラ
イブセルを、ストライプ電極のピッチ分ずらして配設す
る。これにより、ドライブセルの最密配置によるメモリ
セル数の増加（高密度化）、半導体作製時のマスクパタ
ーン設計簡略化等、プロセス効率の向上等の効果が得ら
れる。

なお、ドライブセル１２０を第３２図で示すように端子
部とスイッチ部で構成し、ストライプ電極との接点部１
２０ａを端子部上でずらして行なうようにしてもよい。

この実施例の構成の強誘電体メモリの具体的な製造方法
を以下に説明する。第３３図（ａ）〜（ｊ）は、このド
ライブセル層を用いた強誘電体メモリの製造工程の一例
を説明するための図である。

（ａ）まず、Ｓｉ基板１３０上に周知の半導体プロセス
を使って第１のドライブセル層１２１ａとしてのＮＯ３
ＦＥＴを作る。図かられかるようにＳｉ基板１３０上に
、イオンを打込み、ソース拡散層１３１とドレイン拡散
層１３２が形成され、この上に絶縁膜１３３に挾まれて
、ソース電極１３４とドレイン電極１３５を介してゲー
ト酸化膜１３６に覆われたゲート電極１３７が形成され
ている。

ソース電極１３４およびドレイン電極１３５はそれぞれ
ソース拡散層１３１およびドレイン拡散層１３２に接続
されている。また、ゲート電極１３７はゲート酸化膜１
３６を介してソース拡散層１３１とドレイン拡散層１３
２に跨るように８１基板１３０上に積層されている。こ
こでソース電極１３４及びドレイン電極１３５は後の熱
工程に絶えるような材料、例えばＭｏ＋　Ｗ＋　Ｔｉ等
の高融点金製またはこれら金屑のシリサイド（ＭＯＳｉ
２　ｙＷＳｉｚ　−Ｔｌ５ｈ　）を用いている。ゲート
電極１３７はポリシリコンまたは上記シリサイドから形
成されている。

（ｂ）このＮＯ３ＦＥＴ１２１　ａの表面を０．５〜５
μｍの絶縁膜１３８で覆うように形成する。この絶縁膜
１３８には常圧ＣＶＤ（ＡＰ　−ＣＶＤ）、減圧ＣＶＤ
（ＬＰ　−ＣＶＤ）　、またはプラズマＣＶＤ（Ｐ　−
ＣＶＤ）テ形成した、ＳｉＯ２またはＰＳＧ（リン珪酸
ガラス）膜を用いる。この絶縁膜１３８の上にレジスト
１３９を塗布（コーティング）した後、パックスバッタ
またはＲＩＥエッチバックによりレジスト１３９と絶縁
膜１３８の表面の一部を除去することにより、表面を平
坦化する。

（ｃ）平坦化された絶縁膜１３８の上面に形成される第
１のストライプ電極４と電気的に接続されソース電極１
３４との接点部１２１ａとなる部分の絶縁膜１３８に周
知のフォトエツチング技術によりコンタクトホール１４
０を形成する。

（ｄ）このホール１４０に金属等の導電体を充填しコン
タクト１４１を形成する。金属等を充填するには、例え
ばＷ〈タングステン）の選択ＣＶＤ技術を用いる。

（ｅ）絶縁膜１３８の上面に電極用金属を０．１〜１．
０μｍの厚さで積層し、フォトエツチングによってスト
ライプ状に形成して第１ストライプ電極４を形成する。

上記電極用金属としては、上記高融点金属またはこれら
金属のシリサイドを用いる。リン等の不純物を高濃度に
ドープしたドープト・ポリシリコンを用いることもでき
る。第１ストライプ電極４の内の一本の電極とＭＯＳＦ
ＥＴ　１２１ａのソース電極１３４がコンタクト１４１
を介して接続されている。

（ｆ）上記工程で第１ストライプ電極４が形成された素
子の表面に（ｂ）の工程と同様に５ｉｎ２またはＰＳＧ
等からなる絶縁膜１４２およびレジスト１４３を積層し
た後、（ｇ）パックスバッタまたはＲＩＥエッチバックにより
レジスト１４３および絶縁膜１４２を第１ストライプ電
極４の上面まで平滑エツチングして表面を平坦化する。

（ｈ）この平坦化した表ｒ１；″ＰＺＴ等からなる強誘
電体薄膜３を所望の厚さに積層する。この強誘電体薄膜
３の成膜方法としてはイオンビームスパッタ法、ＲＦマ
グネトロンスパッタ法、１１子ビ一ム蒸着法、クラスタ
イオンビーム法、　ＭＯＣＶＤ　法等が利用できる。な
かでも、ＰＺＴ、ＰＬＺＴ等の多元素系酸化物薄膜を形
成するためには、薄膜の組成を制御する上でマルチイオ
ンビームス、バッタ法が好ましい。この後、強誘電体薄
膜３を結晶化するために６００℃以上の温度で熱処理を
別に行なってもよい。

（ｉ）強誘電体薄膜３の上面に電極用導電体を０゜１〜
１．０μｍの厚さに積層し、フォトエツチングによりス
トライプ状の第２ストライプ電極５を上記第１ストライ
プ電極と交差する向きに形成する。電極用導電体として
は工程（ｅ）で説明したものと同様の材料を用いる。

（ｊ）第２ストライプ電極５を覆うように０．　５〜５
μｍの厚さで絶縁膜１４３を積層し工程（ｂ）（ｆ）と
同様にしてこの絶縁膜１４３を平坦化する。その後、上
記（Ｃ）、（ｄ）の工程と同様な方法で絶縁膜１４３に
コンタクト１４４を形成する。

（ｋ）この絶縁膜１４３の上面に０．１〜１．０μｍの
厚すのポリシリコンまたはアモルファスシリコンからな
るシリコン膜をＬＰ−ＣＶＤ法、　　Ｐ−ＣＶＤ法、電
子ビーム蒸着法、スパッタ法等により積層し、その後熱
処理を施し結晶化シリコン膜とする。上記シリコン膜を
結晶化する方法としては、６００℃付近の温度で熱アニ
ールするか、または、電子ビームあるいは紫外線レーザ
ビームを短時間（ｌｎｓｅｃ以下）照射し、シリコン溶
融点付近まで昇温する。シリコン結晶化の後、第２のド
ライブセル層１２１ｂとしてのプレーナー型ＴＦＴ（Ｔ
ｈ１ｎ　Ｆｉｌｍ　Ｔｒａｎｓｌｓｔｏｒ）を形成する
領域以外のシリコン膜をフォトエツチングにより除去し
、ＴＰＴのしきい値（ＶＴ）制御用チャンネルドープ（
低濃度イオン注入）を行なう。さらに、ＴＰＴのソース
電極、ドレイン電極が接続される領域にＡＳまたはＰの
不純物を高濃度にイオン注入し、ｎ“拡散層１４５ａ、
１４５ｂを形成する。この際、注入した不純物を活性化
するために６００°Ｃ以上の熱アニールをおこなうが、
この熱アニールで強誘電体薄膜３の結晶化アニールを兼
ねることができる。

（１）ＡＩ、ＡｌＳｉ、Ａｌ５ｉＣｕ等からなる導電膜
をスパッタ法、１ｉ子ビ一ム蒸着法等により厚さ０．１
〜１μｍでシリコン膜１４５および絶縁膜１４３の表面
に積層し、フォトエツチングにより不要部を除去してソ
ース電極１４６およびドレイン電極１４７を形成する。

このソース電極１４６およびドレイン電極１４７はそれ
ぞれｎ“拡散層１４５ａ、１４５ｂに接続され、またソ
ース電極１４６はコンタクト１４４を介して第２ストラ
イプ電極５と接続されている。

（ｍ）ＴＰＴのゲート用絶縁膜をＣＶＤ法により積層し
、フォトエツチングにより不要部を除去してゲート絶縁
膜１４８を形成する。この絶縁膜１４８の材料としては
、Ｓ　ｉｓ　Ｎ４　＋　　Ｓ　ｉｏ２＋　Ｔａ２０５等
が利用できる。

（ｎ）このゲート絶縁膜１４８の表面上にＡＩ。

ＡｌＳｉ、Ａｌ５ｉ（、ｕ等からなる導電膜をスパッタ
法、電子ビーム蒸着法等により厚さ０．１〜１μｍで積
層させ、フォトエツチングにより不要部を除去しゲート
電極１４９を形成することによりＴＰＴが完成する。な
お、ゲート電極１４９．ソース電極１４６およびドレイ
ン電極１４７をＡｔまたはＡ１合金として説明したが工
程（ａ）で示した材料でもよいことは勿論である。

（ｏ）必要に応じてＴＰＴの表面を５ｉｓＮ４−ＰＳＧ
等のパシベーシ言ン膜１５０で被覆する。

以上の工程によりドライブセル層を用いた強誘電体メモ
リが完成する。

なお、第３３図で説明した強誘電体メモリの製法ではＳ
ｉ基板上にドライブセル層、第１ストライプ電極２強誘
電体薄膜、第２ストライプ電極。

ドライブセル層を順次積層しているが、強誘電体薄膜の
結晶性を高めるために、まず、Ｓｉ単結晶等からなる基
板上に強誘電体薄膜を形成し、この薄膜の片面に一方の
ストライプ電極およびドライブセル層および支持体を升
蕩ｔ１単結晶基板を除去したのち、反対側のストライプ
電極、ドライブセル層を形成するようにしてもよい。さ
らに、強誘電体薄膜を積層する前に強誘電体薄膜と結晶
対称性および格子定数の近い材料、例えば、Ｍ　ｇ　Ｏ
等の薄膜を一層または多層積層するようにしてもよい。

このようにすることにより強誘電体薄膜の結晶性、配量
性を向上することができる。

また、この実施例では、第１．第２ストライプ電極４，
５に対してそれぞれドライブセル層１２１ａ、１２１ｂ
を設けたが、第３４図または第３５図に示すように第１
ストライプ電極用のドライブセル１２２と第２ストライ
プ電極用のドライブセル１２３を交互に配設してドライ
ブセル層１２１を１石で形成してもよい。このようにす
ると、単位面積当りのメモリセルの密度、すなわち記録
容量は小さ（なるが、ドライブセル層１２１の形成が１
回ですむので製造工程が短縮される。

また、基板にＳｉを用いたので、第１のドライブセル層
１２１ａをＭＯＳＦＥＴとしたが、基板にガラス等の材
料を用いたときは、第１のドライブセル層１２１ａを第
２のドライブセル層１２１ｂと同様にＴＰＴとしてもよ
い。また、上記実施例ではプレーナー型ＴＦＴとして製
造工程を説明したが、第３６図＜ａ＞〜（Ｃ）に示した
ような他の型のＴＰＴを用いてもよい。第３６図（ａ）
は逆プレーナー型、（ｂ）はスタガー型、（Ｃ）は逆ス
タガー型をそれぞれ表しており、第３３図に示したプレ
ーナー型ＴＰＴと同一の部材には同一の符号を付してい
る。

次にドライブセル層の具体的な実施例について説明する
。

第３７図は半導体スイッチをＭＯＳ）ランジスタとした
ときのドライブセル層の一部の結線図である。

図かられかるように、マトリクス状に配設された各トラ
ンジスタのドレイン電極りは縦方向に共通の端子Ｖｄ　
ｉ　（ｉ＝１１２．・・・）に接続され、ゲート電極Ｇ
も同じように横方向に共通の端子Ｖｇ　１　（１”　Ｌ
　２ｐ　・・・）に接続されている。また、ソース電極
Ｓの端子は各ドライブセルごとに独立して設けられてい
る。そして、ドレイン電極の端子Ｖｄ　ｉ、ゲート電極
の端子Ｖｇｉ、ソース電極は、第１４図に示した、共通
電極６、コントロール部５８、ストライプ電極６０にそ
れぞれ接続されている。第３８図は上述のようにして製
造された強誘電体メモリのドライブセル層の一部を表ス
平面図である。図に示すように縦方向に延在されたドレ
イン電極１２４と、横方向に延在されたゲート電極１２
５が互いに直交するように列状に設けられてマトリクス
を形成し、ドレイン電極１２４とゲート電極１２５に囲
まれた中にソース電極１２６が配設されている。第３８
図において破線で囲まれた部分が１つのドライブセル１
２０を示し、この実施例では１個分のスイッチで１つの
ドライブセルを構成している。また、第３９図に示した
ように、ドライブセルをずらさずにソース電極上で接点
部１２０ａをずらして、ストライプ電極と接続できるよ
うに、ソース電極１２６を逆コの字状に形成して面積を
広くしている。これに対して、第４０図はドライブセル
１２０をストライプ電極のピッチ分ずらしたときのスト
ライプ電極４との配置を示す図である。このようにドラ
イブセルをずらしてストライプ電極と接続するときはソ
ース電極の面積を特別大きくする必要はなく、図に示す
ように単なる長方形である。

次に、半導体スイッチを第２３図で示したＣＭＯＳトラ
ンジスタとした場合の実施例を説明する。

第４１図は１個のＣＭＯ３）ランジスタを示す平面図で
ある。Ｔ　ｒ　１〜Ｔ　ｒ　４の４つのＣＭＯＳトラン
ジスタを同一基板上に作り込むために第２３図に示した
配置とはＴ　ｒ　３とＴｒ４を逆に配置している。Ｔｒ
１ｒＴｒ３のソース拡散層１６０゜１６１に挾まれて、
Ｔｒｘ＋Ｔｒｓの共通ドレイン拡散層１６２が設けられ
、この各拡散層に対向するように、Ｔｒ２ｚＴｒａの共
通ドレイン拡散層１６３，１６４およびＴｒ２＋Ｔｒ４
の共通ドレイン拡散層１６５が対称的に設けられている
。

そして、Ｔ　ｒ　１ソ一ス拡散層１６０とＴｒｔ＋Ｔｒ
３の共通ドレイン拡散層に跨がってＴ　ｒ　ｓのゲート
電極が１６６が積層さｔている。同様にして、Ｔｒｘ＊
　Ｔｒｓ＊　Ｔｒａのゲート電極１６７．１６８．１６
９がそれぞれのソース拡散層とドレイン拡散層に跨がっ
て積層されている。ここで、Ｔｒ２とＴ　ｒ　３のゲー
ト電極は接続され、１本の電極で構成されている。また
、Ｔ　ｒ　１ソ一ス拡散層１６０とＴｒ２ソース拡散層
１６３がＴ字状のＶｌｎｌｉ極１７０極上７０続されて
おり、また、Ｔｒｓ＋Ｔｒａのソース拡散層１６１，１
６４と共通ドレイン拡散層１６２，１６５はＨ字状のＶ
ｏｕｔ電極１７１によりそれぞれ接続されている。上記
Ｖｉｎｌｌ極１７０、Ｖｏｕｔ電極１７１がそれぞれ第
１４図に示した共通電極６（７）ストライプ電極４（５
）に接続されるｏＴｒｔ＊Ｔｒ４のゲート電極１６６．
１６９と１本になっているＴ　ｒ　２　ｔＴ　ｒ　ｓの
ゲート電極１６７．１６８は、互いに逆相の信号が入力
されるようにそれぞれコントロール部５８に接続されて
いる。第４２図（ａ）（ｂ）はそれぞれ第４１図のＡ−
Ａ　′断面図、および、Ｂ−Ｂ′断面図である。この断
面図に示すようにＴ　ｒ　２　＃　Ｔ　ｒ　ａ側ではｎ
型の基板１７２にＰウェル拡散層１７３を設け、その中
にｎ＋のソース、ドレイン拡散層１６３，１６４，１６
５を設けており、Ｔ　ｒ　１ｔ　Ｔ　ｒ３側は同じｎ型
基板１７２上にｐ＋のソース、ドレイン拡散層１６０，
１６１゜１６２を設けている。第４３図はドライブセル
を１行毎にずらしたときの結線図を示す。図から明らか
なようにＶｌｎｌｌ極１７０は縦方向に共通の端子■１
　（ｉ＝１．２．・・・）に接続され、Ｔ　ｒ　１　ｔ
Ｔ　ｒ　ａのゲート電極は横方向に共通の端子Ｇ％。

Ｇ　ｌ＋１　（１−１＋　　２ｅ　”・）に接続され、
Ｔ　ｒ　２１Ｔｒｓの共通ゲート電極も同じ（横方向に
共通の端子　ｓ　　（！　＝１，２＋　・・・）に接続
されている。

また、Ｖｏｕｔ　１１極は各ドライブセル毎に独立して
いる。そして、端子Ｖ１は共２ｉ！電極６に接続され、
端子Ｇ　ｒ　、Ｇｔ＋ｘ　＊　　ｔはそれぞれコントロ
ール部５８に接続されている。

この実施例の回路で、例えば、破線で示したドライブセ
ル１２０を選択するには、ゲート電極の端子Ｇｌ、Ｇ２
と　、に互いに逆相の信号を印加すると同時に、選択回
路（図示せず）により選択した端子■、に信号を印加す
る。

なお、上記の例ではいずれもゲート電極およシトレイン
電極が複数のスイッチで共通となっているので、ゲート
パルスを加えてスイッチのＯＮ・ＯＦＦを切換えるだけ
でなく、リードパルス、ライトパルスを加えるドレイン
電極を選択するように、共通電極とドレイン電極の端子
Ｖｄｉとの間にドレイン電極を選択するための回路（図
示せず）が設けられている。

上記ドライブセル層を用いた実施例では、いずれも強誘
電体薄膜を１層とした例で示したが、これを積層した積
層型のメモリとしてもよいことはもちろんである。この
とき、ドライブセル層を用いた積層型の強誘電体メモリ
とするには、上述の第３３図で示した製造工程（０）で
設けたパシベーション膜１５０を平坦化し、工程（Ｃ）
〜（０）をくりかえすことで容易に達成できる。第４４
図は、このようにして作製された積層型強誘電体メモリ
の一例゛を示す断面図である。図において、積層された
２つの強誘電体薄膜３ａ、３ｂの間に設けるドライブセ
ル層１２１は共通に利用するように１層のみ設けている
が、別々に設けてもよいことは勿論である。

また、上述の第３３図で示した製造方法では、基板上に
ドライブセル層、ストライプ電極、強誘電体薄膜、スト
ライプ電極、ドライブセル層の順に順次積層した構成と
しているが、工程（ｇ）の状態の素子と工程（ｈ）の状
態の素子、すなわち、第４５．４６図に示すように、基
板２上にドライブセル層１２１ｂと、ストライプ電極５
を設けた素子１９０と、基板２上にドライブセル層１２
１ａと、ストライプ電極４および強誘電体薄膜３を設け
た素子１９１の２種類の素子を別途に製造し、この２種
類の素子をストライプ電極が互いに直交するように重ね
合わせて接合した単層のメモリ構成としてもよい。これ
により、このメモリの製造プロセスを簡略化して、量産
性を向上することができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形、変更が１能である。

例えば、上記実施例ではいずれも強誘電体薄膜を挾んで
第１、第２ストライプ電極を積層しているので、分極方
向は積層方向と同じ方向（図の縦方向）となっているが
、分極方向を積層方向に対して直交する方向（図の横方
向）としてもよい。

第４７図（ａ）　、　（ｂ）は、このような分極方向を
横方向とした実施例を説明するための図である。第４７
図（ａ）は基板２上に形成した強誘電体薄膜３にエツチ
ング等で規則的に複数の孔を設け、この孔の中に第１．
第２ストライプ電極４，５を交互に埋設することにより
ストライプ電極４，５で強誘電体薄膜３を挾むようにし
て、図の矢印方向に分極させるようにしたものである。

このように構成すると、ストライプ電極上に強誘電体薄
膜を設けるのではなく、基板上に直接強誘電体薄膜を形
成できるので、基板に上述したような結晶性、格子定数
の近い単結晶基板を用いることにより、結晶性および配
向性に優れ、分極性能が高い強誘電体薄膜が得られる。

第４７図（ｂ）は第１ストライプ電極４および第２スト
ライプ電極５を絶縁層を介して互いに直交するように、
基板２上に形成された強誘電体薄膜３の一方の面に積層
し、この第１ストライプ電極４および第２ストライプ電
極５をの間の強誘電体薄膜３を矢印の方向に分極させる
ようにしたものである。この実施例においても上述の実
施例と同様に基板上に直接強誘電体薄膜を形成するので
、より完全な結晶性を有する薄膜が得られるとともに、
成膜した強誘電体薄膜に対してエツチング等の加工を施
す必要がないため薄膜の結晶性を乱すことなく、高品質
のメモリ膜を得ることができる。

さらに、上記実施例においてはいずれも、強誘電体薄膜
３および第１，２ストライプ電極４，５を同一平面とし
て積層しているが、第４８図に示すように、第１ストラ
イプ電極４および強誘電体薄膜３を凹状に形成し、この
凹部内に挿入されるように第２ストライプ電極５を凸状
にしてもよい。

このようにすると、１つのメモリセルの対向する電極間
面積が太き（なり、静電容量が増えて、信号のＳＮ比が
向上し、読取りが容易になる。

また、第４９図に示すように、第１，２のストライプ電
極４，５に対してそれぞれ複数の共通電極８，９を設け
てもよい。図では３枚の共通電極８．９を設はストライ
プ電極３本おきに接続している。このとき接続しないス
トライプ電極４，５と共通電極８，９の間には絶縁層６
５が設けられている。このように共通電極を複数設ける
ことにより単層の強誘電体メモリにおいてもパラレルに
データをリードライトすることができる。

［発明の効果］以上実施例に基いて説明したように、この発明によれば
、強誘電体メモリの情報記録位置を常に特定することが
可能で記録、読出しの位置制御を簡単にし、かつ、高速
に情報の記録、読出しを行うことができる小型で薄型の
強誘電体メモリおよびその駆動方法、製造方法を提供す
ることができる。

さらに、強誘電体メモリを積層して情報の記録。

読出しを行なうことが可能で記録容量を増大することの
できる積層型強誘電体メモリおよびその駆動方法を提供
することができる。

さらに、この発明は、強誘電体メモリを用いた記録容量
が格段に向上した新規なメモリカードを提供することが
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するための説明図、
第２図（ａ）〜（ｉ）はこの実施例の強誘電体メモリの
製造過程を示す図、第３図はこの実施例の強誘電体メモ
リにデータをリードライトする動作を説明するための説
明図、第４図〜第６図はそれぞれ積層型強誘電体メモリ
の実施例を示す図、第７図は積層型強誘電体メモリを用
いたメモリカードを示す図、第８図はデータのリードラ
イトをパラレルで行なうときの配線状態を説明するため
の説明図、第９図はデータのリードライトをパラレルで
行なうときの光ビームの照射状態を示す図、第１０図は
強誘電体メモリのリードライトに使用される発光素子ア
レイを示す図、第１１図は第１０図の発光素子アレイを
用いたリードライト装置を説明するための娶゛朗図、第
１２図〜第１４図は強誘電体メモリの他の実施例を説明
するための説明図、第１５図〜２８図はこの発明の強誘
電体メモリにおいてクロストークを防止する手段を講じ
た実施例を説明をするための図であり、第１５図はこの
クロストークを防止する手段を設けた強誘電体メモリの
一実施例を説明するための図、第１６図はこの実施例に
おける等価回路を示す図、第１７図はクロストークを防
止する他の実施例を示す図、第１８図はこの実施例の等
価回路を示す図、第１９図〜２３図は上記実施例に用い
られる切換手段の具体的な構成を示す図、第２４図〜２
６図は書込み時のクロストークを防止する実施例を説明
するための図、第２７．２８図は上記実施例に用いられ
る出力側増幅器の具体的な回路を示す図、第２９図〜第
４６図はドライブセル層を用いた実施例を示す説明する
ための図であり、第２９図はドライブセル層を用いた強
誘電体メモリの一実施例を示す分解斜視図、第３０図は
ドライブセル層の一例を示す図、第３１図はこのメモリ
の部分断面図、第３２図はドライブセル層の他の例を示
す図、第３３図（ａ）〜（李）はこのドライブセル層を
用いた強誘電体メモリの製造工程の一例を説明するため
の図、第３４．３５図は２つのストライプ電極用のドラ
イブセル層を示す図、第３６図（ａ）〜（Ｃ）はそれぞ
れ逆プレーナー型ＴＦＴ、スタガー型ＴＰＴ、逆スタガ
ー型ＴＰＴを示す図、第３７〜４０図は半導体スイッチ
をＭＯＳ）ランジスタとしたときのドライブセル層を説
明するための図、第４１〜４３図は半導体スイッチを第
２３図で示したＣＭＯＳトランジスタとしたときのドラ
イブセル層を説明するための図、第４４図はドライブセ
ル層を用いた積層型の強誘電体メモリを示す図、第４５
．４６図はドライブセル層を用いた強誘電体メモリの他
の製法を示す説明するための図、第４７図（ａ）、（ｂ
）は分極方向を積層方向に対して直交する方向とした実
施例を説明するための図、第４８図は１つのメモリセル
の対向する電極間面積を増加させる実施例を説明する図
、第４９図は第１図に示した強誘電体メモリの共通電極
を複数枚とした他の実施例を示す図、第５０図は強誘電
体材料のヒステリシス特性を示す図、第５１図は従来の
強誘電体メモリを示す図である。１・・・強誘電体メモリ、２・・・基板３・・・強誘電
体薄膜、４・・・第１ストライプ電極５・・・第２スト
ライプ電極、６，７・・・共通電極８．９・・・光導電
体、２１・・・メモリセル１５．１６，２８，２９・・
・光ビーム照射手段１００，１０１，１０２・・・積層
型強誘電体メモリ１０３・・・メモリカード１２０・・・ドライブセル、１２１・・・ドライブセル
層剪４男１１図第１２図田 −６２；第１３図第１４図第３図瀉１９図第に図Ｗ／Ｒケート１１号ＲｇＡＯｌｌｌｌｌｌｌＷＦＩＩＴ！！期間ＲＥＡＤ期間１ｒ２５図第２７因第３図第２９図第３０図第３２悶第３３８第３７図第３９図第３３図第２８図第４０図第糾図第４５図第も図

Claims

【特許請求の範囲】

（１）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極と共通電極とを
接続するとともにストライプ電極中の電極を選択する切
替手段とからなることを特徴とする強誘電体メモリ。
（２）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記ストライプ電極と共通電極とにまたがって
積層された光導電体とからなることを特徴とする強誘電
体メモリ。
（３）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極と共通電極とを
接続するとともにストライプ電極中の電極を選択する半
導体スイッチとからなることを特徴とする強誘電体メモ
リ。
（４）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極と共通電極とを
接続するように上記ストライプ電極の端部と共通電極と
にまたがって積層された光導電体とからなる強誘電体メ
モリにおいて、上記光導電体のストライプ電極に対応す
る部分に光ビームを照射することにより２つのストライ
プ電極が交叉するデータ記憶部（以下、メモリセルとす
る）を選択し、第１、第２ストライプ電極間に電圧を印
加することにより選択したメモリセルに対してデータの
記録または読出しを行なうことを特徴とする強誘電体メ
モリの駆動方法。
（５）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極と共通電極とを
接続するように上記ストライプ電極の端部と共通電極と
にまたがって積層された光導電体とからなる強誘電体メ
モリにおいて、上記強誘電体メモリ全体に圧力をかけ、
この圧力により発生する電圧の極性を検出して、選択し
たメモリセルに記録されたデータを読出すことを特徴と
する強誘電体メモリの駆動方法。
（６）、強誘電体薄膜と、この強誘電体薄膜の一方の面
に格子状に配列した複数の短冊状の電極からなる第１ス
トライプ電極と、この第１ストライプ電極と互いに交差
するように上記強誘電体薄膜の他方の面に格子状に配列
した複数の短冊状の電極から成る第２ストライプ電極と
、この２つのストライプ電極のそれぞれの配列方向に沿
ってストライプ電極の端部から離間して設けられた共通
電極と、上記第１、第２ストライプ電極と共通電極とを
接続するように上記ストライプ電極の端部と共通電極と
にまたがって積層された光導電体とからなる強誘電体メ
モリにおいて、上記強誘電体メモリ全体に熱をかけ、こ
の熱により発生する焦電電流の極性を検出して、選択し
たメモリセルに記録されたデータを読出すことを特徴と
する強誘電体メモリの駆動方法。
（７）、請求項３記載の強誘電体メモリにおいて、第１
ストライプ電極および第２ストライプ電極を形成してい
る複数の電極の各々の電極に対応して、少なくとも１個
の半導体スイッチを有するドライブセルを設け、このド
ライブセルを同一平面上に展開配設してドライブセル層
を形成し、このドライブセル層を強誘電体薄膜、第１ス
トライプ電極、第２ストライプ電極とともに、積層して
設けたことを特徴とする強誘電体メモリ。
（８）、上記ドライブセル層を薄膜トランジスタ（ＴＦ
Ｔ）で形成したことを特徴とする請求項７記載の強誘電
体メモリ。
（９）、上記ストライプ電極の配列ピッチが、対応する
各ドライブセルの電極配列方向に平行な一辺の長さより
短く、同一平面上に展開配設された各々素子構成パター
ンの等しいドライブセルをストライプ電極の配列ピッチ
ずつずらして各ドライブセル上の同じ位置に設けられた
接点部にてストライプ電極と接続するか、もしくは各ド
ライブセル内で接点部をストライプ電極の配列ピッチず
つずらしてストライプ電極と接続することを特徴とする
請求項７記載の強誘電体メモリ。
（１０）、基板上に第１ストライプ電極および共通電極
を形成する工程と、上記第１ストライプ電極上に強誘電
体薄膜を形成する工程と、基板上に第１、第２ストライ
プ電極と共通電極のそれぞれを接続するように切換手段
を形成する工程と、強誘電体薄膜を熱処理する工程とか
らなることを特徴とする請求項１、２または３記載の強
誘電体メモリの製造方法。
（１１）、基板上に少なくともドライブセル層とストラ
イプ電極を設けた第１の素子と、基板上に少なくともド
ライブセル層とストライプ電極と強誘電体薄膜を設けた
第２の素子を、それぞれのストライプ電極が互いに交差
し、かつ、この２つのストライプ電極で強誘電体薄膜を
挾持するように接合することを特徴とする請求項７記載
の強誘電体メモリの製造方法。
（１２）、強誘電体薄膜と、この強誘電体薄膜の一方の
面に格子状に配列した複数の短冊状の電極からなる第１
ストライプ電極と、この第１ストライプ電極と互いに交
差するように上記強誘電体薄膜の他方の面に格子状に配
列した複数の短冊状の電極から成る第２ストライプ電極
と、この２つのストライプ電極のそれぞれの配列方向に
沿ってストライプ電極の端部から離間して設けられた共
通電極と、上記第１、第２ストライプ電極と共通電極と
を接続するとともにストライプ電極中の電極を選択する
切替手段とからなり、上記切替手段として上記ストライ
プ電極中の各電極に対して少なくとも２つの切替手段を
並列に設けるとともに、この切替手段を切替る制御手段
を設け、選択されていないストライプ電極を接地するこ
とを特徴とする強誘電体メモリ。
（１３）、上記２つの切替手段のうち、一方を増幅器の
負入力側に他方をその増幅器の出力側に接続して負帰還
回路を構成したことを特徴とする請求項１２記載の強誘
電体メモリ。
（１４）、請求項１２記載の強誘電体メモリにおいて、
データ読出し時には選択されていないストライプ電極を
接地し、データ記録時には選択されていないストライプ
電極に記録電圧よりも低い所定の電圧を印加するように
したことを特徴とする強誘電体メモリの駆動方法。
（１５）、請求項１、２、３、７または８記載の強誘電
体メモリを複数積層したことを特徴とする積層型強誘電
体メモリ。
（１６）、請求項１、２、３、７または８記載の強誘電
体メモリまたは請求項１５記載の積層型強誘電体メモリ
をカード本体内に設けたことを特徴とする強誘電体メモ
リカード。