JPH0669465A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0669465A
JPH0669465A JP21921992A JP21921992A JPH0669465A JP H0669465 A JPH0669465 A JP H0669465A JP 21921992 A JP21921992 A JP 21921992A JP 21921992 A JP21921992 A JP 21921992A JP H0669465 A JPH0669465 A JP H0669465A
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Abstract

(57)【要約】 【目的】 強誘電体膜がゲート電極と半導体基板とのあ
いだに介在されたMFS−FETを用いる半導体記憶装
置のセルの小型化を図ると共に、ゲート電極の浮遊電位
を除去してエラーの生じない半導体記憶装置を提供す
る。 【構成】 強誘電体膜が介在される不揮発性メモリトラ
ンジスタTの前記ゲート電極gと半導体基板dとのあ
いだに前記トランジスタと並列に電位等価手段Rが接続
されると共に、前記ゲート電極にスイッチング用のMO
SトランジスタTが接続されてメモリセルが構成さ
れ、該メモリセルがマトリックス状に配列される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関する。さらに詳しくは、強誘電体膜を使用した金属
膜−強誘電体膜−半導体層構造のFET(以下、MFS
−FETという)を使用した選択的に書込み、非破壊読
出しが可能な不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】強誘電体膜は図3に示すように、ヒステ
リシスを有するため、一旦充分な分極がえられる電界
(図3のA)以上の電圧が印加されると、分極した分極
電荷は印加電圧が0になっても残留し、電源がOFFに
なっても記憶を保持できる。しかも、ゲート電極とチャ
ネル領域のあいだにこの強誘電体膜を配置することによ
り、読出し時にソース−ドレイン間に電流が流れても、
強誘電体膜中の分極は影響を受けず、非破壊で読出すこ
とができ、MFS−FET構造のメモリセルの開発が進
められている。
【0003】このようなMFS−FET構造の例を図4
の(a)〜(c)に、また強誘電体膜が分極したときの
チャネルの状態を図4の(d)に示す。図4の(a)は
MFS−FETの最も簡単な構造の例で、たとえばp型
の半導体基板21の表面に強誘電体膜27およびゲート電極
28が形成され、該強誘電体膜27の下側の半導体基板21の
表面のチャネル領域26の両側にたとえばn型の不純物
領域が形成されてソース領域22、ドレイン領域23が形成
され、MFS−FETが構成されている。ここで、強誘
電体膜27は酸化物ペロブスカイト構造を有するPZT
(Pb(Zr1-x Tix)O3 )、PLZT(Pb1-x Lax (Zr
1-y Tiy 1-x/4 O3 )、PbTiO3 、BaTiO3
などが下地との整合性の点から結晶性の良い膜がえら
れ、好ましい。また、ゲート電極28は強誘電体膜27の配
向性から白金が好ましい。
【0004】図4の(b)の構造は強誘電体膜27と半導
体基板21とのあいだにたとえばCaF2 やSiO2 など
の絶縁膜25を介在させたもので、これは強誘電体膜27で
あるPZTのPbが半導体基板21に溶け込むのを防止す
るためのものである。
【0005】また、図4の(c)の構造は(b)の強誘
電体膜27と絶縁膜25とのあいだにさらに白金などの電極
膜24を介在させたもので、この電極膜24は強誘電体膜27
の配向性を向上させるものである。すなわち、SiO2
などの絶縁膜25はアモルファスであり、PZTなどの強
誘電体膜27は結晶質であり、アモルファス上に強誘電体
膜27を形成すると、配向性のない膜となる。しかし白金
膜は<111>配向性を有する膜がえられ、その上に形
成されるPZTも配向性を有する結晶膜になるからであ
る。
【0006】このMFS−FETのゲート電極28と半導
体基板21とのあいだに、ゲート電極28が正電圧となるよ
うに充分な分極がえられる電圧が印加されると、図4の
(d)に示すように分極され、半導体基板21のチャネル
領域26に電子が誘起されて空乏層が形成される。そのた
めゲート電極が0Vであっても、n型領域のソース領
域22、ドレイン領域23に電圧が印加されていると導通状
態になり、ソース領域22に連結されたセンスアンプ(図
示せず)などを通じて強誘電体膜27の記憶状態を読み出
せる。
【0007】しかし、このMFS−FETをメモリセル
として、マトリックス状に並べ、記憶装置として使用す
るばあい、各セルごとに選択的に書込みや読出しをでき
るような選択回路が必要となる。このような選択回路と
して従来考えられている回路はたとえば、特開平2-6499
3 号公報に開示されているように、2つのMOSトラン
ジスタがメモリ用MFS−FETの両側に直列に接続さ
れた回路が提案されている。
【0008】このようなメモリセルMCの等価回路を図
5に示す。この構成で、まず書込みをするには、トラン
ジスタT1 をONにすると共に、トランジスタT2 をO
FFにし、ビット線BLからのデータをMFS−FET
のメモリ用トランジスタTに印加し、このトランジス
タTのゲート電極−基板間に所定の向きの電圧1/2Vc
cを印加する。これにより、トランジスタTは強誘電
体膜が所定の向きの電気分極状態になり、データの書込
みができる。
【0009】一方、読出し動作においては、トランジス
タT2 をオンにしておきトランジスタT1 もオンにす
る。その結果、強誘電体膜の電気分極の向きにより、メ
モリトランジスタTが導通になったり、非導通になっ
たりして、記憶状態「1」、「0」の状態に対応され、
ビット線BLの電位変化を検出することでデータの読出
しをすることができる。
【0010】
【発明が解決しようとする課題】前述のMFS−FET
を使用したメモリセルの構造はメモリ用のMFS−FE
T1つと、MOSFET2つとで構成されているため、
1つのセルに3個のトランジスタを形成することにな
り、大きなセル面積を必要とする。したがって、小さな
面積のチップにセル数を沢山形成する高集積化を図れな
いという問題がある。
【0011】さらに、このような強誘電体膜を使用した
メモリセルでは、ゲート電極にしきい値電圧より低い電
圧が印加されても、分極状態が変化してデータエラーが
発生し易く、寄生容量などの影響で不要な電位差が生じ
易いという問題がある。
【0012】本発明はこのような問題を解消して簡単な
構成でセルの選択ができ、高集積化ができると共に、書
込み、消去時以外は強誘電体に不要な電位差が生じない
で、データエラーの発生しないメモリセルを有する半導
体記憶装置を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明による半導体記憶
装置は、ゲート電極と半導体基板とのあいだに少なくと
も強誘電体膜を有する不揮発性メモリトランジスタと、
該メモリトランジスタと並列に前記ゲート電極と前記半
導体基板とのあいだに接続された電位等価手段と、前記
ゲート電極に接続されたMOSトランジスタとからなる
メモリセルを有しているものである。
【0014】また、本発明によるマトリックス化した半
導体記憶装置は、前記メモリセルが、該セルの前記メモ
リトランジスタのソース電極またはドレイン電極にダイ
オードが接続されてマトリックス状に配列され、前記M
OSトランジスタおよび前記ダイオードにより各メモリ
セルを選択的にスイッチングすることを特徴とするもの
である。
【0015】
【作用】本発明によれば、MFS−FETのゲート電極
を電位等価手段を介して半導体基板に接続している。こ
の電位等価手段として、たとえば1G〜1MΩ位の高抵
抗を使用しているため、ゲート電極に寄生容量などに起
因する浮遊電荷が発生しても電位等価手段を介して放電
され、分極状態に悪影響を及ぼさない。また書込みや読
出しなどのとき、ゲート電極と半導体基板間に電圧が印
加されると、電位等価手段を介してゲート電極に電圧が
保持され、書込み、読出しをすることができる。
【0016】さらに、この各セルに選択的に書込み、読
出し、消去を行うため、メモリトランジスタのゲート電
極に接続されたMOSトランジスタおよびメモリトラン
ジスタのソース(ドレイン)電極側に接続されたダイオ
ードをスイッチング手段として利用しているため、各セ
ルを選択的に低電圧で駆動することができ、小さいセル
面積で半導体記憶装置を構成できる。
【0017】
【実施例】つぎに、図面を参照しながら本発明の半導体
記憶装置のメモリセルについて説明する。図1は本発明
の一実施例であるメモリセル部の要部の等価回路図であ
る。
【0018】図1において、Tがメモリ用のMFS−
FETで、メモリ用トランジスタTのゲート電極gは
電位等価手段としての高抵抗の抵抗体Rの一端と接続さ
れ、抵抗体Rの他端はメモリトランジスタTのドレイ
ン(またはソース)電極3、基板1と共に連結されてい
る。メモリトランジスタTのソース(またはドレイ
ン)電極2はビット線に接続されるように独立して引き
出されている。この構成でメモリトランジスタTに書
込みをするばあいには、端子gと基板間に充分な分極が
えられる電界以上の電圧が印加されることにより、電位
等価手段としての抵抗体Rは高抵抗であるため電流は殆
ど流れないで強誘電体膜の両端間に電圧が印加され、強
誘電体膜に分極を生じせしめることができる。この際、
ゲート電極側に正の電圧が印加されれば、強誘電体膜の
半導体基板側に正の電荷が分極され、書込み電圧が除去
されたのちの半導体基板表面(チャネル領域)に電子が
誘起される。また、逆にゲート電極側に負の電圧が印加
されれば、強誘電体膜の半導体基板側に負の電荷が分極
され、書込み電圧が除去されたのちの半導体基板表面に
正孔が誘起される。従ってMFS−FETがpチャネル
かnチャネルかに応じて、またしきい値電圧の設定に応
じて、ゲート電極すなわち端子gに正か負の電圧を印加
することにより書込みなどがなされる。
【0019】本実施例では、メモリトランジスタT
ゲート電極と基板間に、該メモリトランジスタTと並
列に電位等価手段(たとえば抵抗体R)が接続されてい
るため、端子gに電圧が印加されていないときは、たと
え浮遊電荷が発生しても電位等価手段を介して放電さ
れ、ゲート電極gは基板と同電位に保持され、浮遊電荷
などにより強誘電体膜に分極した電荷に悪影響を及ぼさ
ない。
【0020】本発明では、前述の端子gに選択的に電圧
を印加するのに、メモリトランジスタTのゲート電極
側にMOSトランジスタTを接続して該MOSトラン
ジスタTの基板側端子cに印加する電圧を制御してメ
モリトランジスタTのゲート電極に電圧が印加された
り、されなかったりするスイッチング作用を行うもので
ある。なお、メモリトランジスタTのソース(ドレイ
ン)側である端子bにダイオードを接続すれば、このメ
モリセルをマトリックスに組んで半導体記憶装置とした
とき、各メモリトランジスタを選択的に読み出すことが
できる。マトリックス状に配列された各メモリセルの横
方向に並んだこのMOSトランジスタTの基板cまた
はMOSトランジスタのゲート電極eを連結して第2の
ワード線c1 、c2 …cとし、また横方向に並んだ各
セルの電位等価手段の他端側、メモリ用トランジスタT
のドレイン(ソース)電極およびメモリ用トランジス
タの基板との接続部を連結して第2のビット線d1 、d
2 …dとする。またマトリックス状に配列された各メ
モリセルの縦方向に並んだMOSトランジスタのドレイ
ン電極(ソース電極)を連結して第1のワード線a1
2 …aとし、メモリ用トランジスタTのソース
(ドレイン)電極側端子を連結して第1のビット線
1 、b2 …bとすることにより、マトリックス状に
配列されたメモリセルを2本ずつのワード線とビット線
で連結して、各セルに選択的に書込み、読出し、消去を
できるように構成することができる。なお、前述の各セ
ルの横方向および縦方向の連結はそれぞれ逆にすること
もできる。
【0021】つぎに、本発明によるメモリセルをマトリ
ックス状に配列した半導体記憶装置の書込み、読出し、
消去の駆動法について説明する。
【0022】図2は本発明によるメモリセルをマトリッ
クス状に配列した半導体記憶装置の一部の等価回路図で
ある。同図において、横に並んだ各行のメモリセルのM
OSトランジスタTの基板を連結して第2のワード線
1 、c2 …cとし、電位等価手段である抵抗体の他
端とメモリトランジスタTのソース(ドレイン)電極
と基板との接続点を連結した第2のビット線d1 、d2
…dが形成され、縦方向に並んだ各列のメモリセルの
MOSトランジスタTのドレイン(ソース)電極を連
結した第1のワード線a1 、a2 …aおよびメモリト
ランジスタTのドレイン(ソース)電極にダイオード
を介した端子を接続した第1のビット線b1 、b2 …b
が形成されて半導体記憶装置が構成されている。な
お、この構成はメモリトランジスタTがpチャネル
で、MOSトランジスタTもpチャネルの例のばあい
で、nチャネルになればダイオードの極性も逆になり、
ドレインとソースの関係も逆になる。
【0023】この構成でセルQ1 にまず書込みをするば
あいは、メモリトランジスタTのゲート電極gに負の
電圧−Vccが印加されなければならないので、a1 に−
Vccの電圧が印加され、スイッチング用のMOSトラン
ジスタTがONになるように、c1 に正の電圧Vccが
印加され、他のb1 、d1 、a2 …an 、b2 …bn
2 …cn 、d2 …dn は0Vにする。そうすることに
よりセルQ1 のメモリトランジスタTのゲート電極と
基板間のみに、ゲート電極が負となるような電圧が印加
されることになり、セルQ2 ではa2 が0Vのため、M
OSトランジスタTがONになってもメモリトランジ
スタTのゲート電極gは0Vで書込みはされず、また
セルQ3 、Q4 ではc2 が0Vであるため、MOSトラ
ンジスタTがOFFになりメモリトランジスタT
ゲート電極gには電圧が印加されず、電位等価手段Rに
よってゲート電極gと基板とは同電位になっており、書
込みは行われない。
【0024】つぎに、読出しについて説明する。セルQ
1 の読出しをするには、b1 をセンスアンプSAの測定
手段に接続し、c1 、d1 にそれぞれVccを印加し、a
1 に0Vを印加する。また、b2 …bn にもVccを印加
し、他のa2 …an 、c2 …cn 、d2 …dn は0Vと
する。その結果セルQ1 ではMOSトランジスタT
ゲート電極、基板共にVccの電圧が印加されてOFFに
なり、メモリ用トランジスタTのゲート電極と基板は
電位等価手段により同電位のVcc電圧となる。しかし書
込みにより強誘電体膜の基板側に負の電荷が分極されて
いると、チャネル領域に正孔が誘起され導通状態となっ
てドレイン−ソース間に電流が流れ「1」の状態を読み
出すことができる。書込みがなされていないと非導通で
「0」の状態を読み出すことができる。セルQ2 ではd
1 、b2 が共にVccであるため記憶状態に拘らずドレイ
ン−ソース間に電流が流れず読み出すことができない。
また、セルQ3 、Q4 ではb1 、b2 の電位がd2 の電
位より高くダイオードDが逆方向となりドレイン−ソー
ス間に電流は流れず読み出すことはできない。
【0025】つぎに消去について説明する。消去のばあ
いはc1 にVccを印加し、d1 およびa2 …an に−V
ccを印加して他は全て0VにすることによりセルQ1
みを消去することができる。すなわち、セルQ1 のスイ
ッチング用のMOSトランジスタTはpチャネルで、
1 の電位はd1 の電位より大であるためONになり、
メモリトランジスタTのゲート電極はa1 の電位すな
わち0Vで基板の電位(d1 )の−Vccより高くなる。
従って書込みのときと逆の電圧関係になり、書き込まれ
た分極状態がキャンセルされ消去される。セルQ2 では
やはりスイッチング用のMOSトランジスタTはON
になるが、a2 に−Vccが印加されているため、メモリ
トランジスタTのゲート電極と基板間は同電位とな
り、消去は行われない。さらにセルQ3 、Q4 ではMO
SトランジスタTのゲート電極と基板が共に0Vであ
るためOFFになりメモリトランジスタのゲート電極も
メモリトランジスタの基板と同電位になり消去は行われ
ない。
【0026】以上説明したスイッチング用のMOSトラ
ンジスタTおよびメモリトランジスタTを共にpチ
ャネルで形成し、書込み、読出し、消去をセルQ1 につ
いて行うばあいの印加する電圧の関係を表にまとめると
表1のようになる。ここで、Vccは3V位にすれば、強
誘電体の分極が充分えられる電圧以上となるが、通常3
〜12Vの範囲で設定される。
【0027】
【表1】
【0028】つぎに、メモリトランジスタTはpチャ
ネルのままで、スイッチング用のMOSトランジスタT
をnチャネルにしたばあいの駆動法について説明す
る。
【0029】まず、書込みのばあいは、a1 、c1 、c
2 …cn 、d2 …dn に−Vccを印加し、他のb1 、d
1 、a2 …an およびb2 …bn を0Vにする。すなわ
ち、セルQ1 でみると、MOSトランジスタTはnチ
ャネルのためゲート電極の電位(d1 )より基板の電位
(c1 )が低く、ONになる。その結果a1 の電位−V
ccがメモリトランジスタTのゲート電極に印加され、
メモリトランジスタTの基板(d1 =0)とのあいだ
に印加された電圧が強誘電体の基板側に負の電荷が分極
されて、書込みがなされる。一方セルQ2 ではスイッチ
ング用のMOSトランジスタTはONになるが、a2
が0Vで、メモリトランジスタのゲート電極と基板間は
同電位となり、書込みはなされない。また、セルQ3
4 ではc2 、d2 に共に−Vccが印加されているた
め、MOSトランジスタがOFFとなり、メモリトラン
ジスタのゲート電極には電圧が印加されず書込みはなさ
れない。
【0030】つぎに、読出しについて説明する。読出し
のばあいはa1 、c1 、d1 およびa2 …an 、b2
n にそれぞれVccを印加し、b1 をセンスアンプSA
にc2 …cn およびd2 …dn を0Vにして行う。すな
わち、セルQ1 についてみると、c1 とd1 は同電位で
スイッチング用のMOSトランジスタTはOFFであ
り、メモリトランジスタTのゲート電極gと基板は同
電位であるが、強誘電体が記憶されて分極されていれば
チャネル領域に正孔を誘起し、ドレイン−ソース間に電
流が流れ読出しができる。一方、セルQ2 では、ドレイ
ン−ソース間が同電位でチャネル領域がたとえ導通状態
になっていても電流は流れない。さらに、セルQ3 、Q
4 ではドレイン−ソース間の電圧が逆方向になり、ダイ
オードDにより流れず、読出しを行えず、セルQ1 のみ
の読出しを行うことができる。
【0031】つぎに、消去については、a1 にVcc、c
1 に−Vccを印加し、他は全て0Vにすることにより、
セルQ1 のみを消去できる。すなわち、スイッチングト
ランジスタTがnチャネルで基板側の電位(c1 =−
Vcc)がゲート電極の電位(d1 =0)より低いためス
イッチング用のMOSトランジスタTがONとなり、
メモリトランジスタTのゲート電極gが正の電位Vcc
となり、書込みのばあいと逆の電圧関係になり消去され
る。一方、セルQ2 においては、MOSトランジスタT
は同様にONになるが、a2 が0Vでメモリトランジ
スタTのゲート電極gは基板と同電位(d1 =0)と
なり消去されない。さらにセルQ3 、Q4 ではMOSト
ランジスタTがOFFとなり、メモリトランジスタT
のゲート電極には電圧は印加されず、消去はされな
い。
【0032】以上説明した、スイッチング用MOSトラ
ンジスタTがnチャネルでメモリトランジスタT
pチャネルで形成され、書込み、読出し、消去がセルQ
1 について行われるばあいの印加する電圧の関係を表2
にまとめる。
【0033】
【表2】
【0034】なお前述の例では、いずれもメモリトラン
ジスタTをpチャネルのばあいの例で説明したが、n
チャネルにしても同様に形成できることは言うまでもな
い。
【0035】
【発明の効果】本発明によれば、強誘電体膜を使用した
不揮発性メモリセルをメモリトランジスタのゲート電極
と基板のあいだに電位等価手段を接続すると共に、該ゲ
ート電極にスイッチング用MOSトランジスタを接続し
て形成し、ソース電極(ドレイン電極)側にダイオード
を接続してマトリックス状に配設しているため、各メモ
リセルを選択的に書込み、読出し、消去ができ、電位等
価手段、ダイオードは小面積で形成できるため、小さな
セル面積で強誘電体膜を使用した不揮発性半導体記憶装
置を構成できる。
【図面の簡単な説明】
【図1】本発明の一実施例である半導体記憶装置のメモ
リセルの等価回路図である。
【図2】本発明の一実施例であるメモリセルをマトリッ
クス状に形成したばあいの等価回路図である。
【図3】強誘電体材料のヒステリシス特性を示す図であ
る。
【図4】(a)〜(c)はMFS構造の例を示す図で、
(d)は強誘電体膜が分極されたときの状態を説明する
図である。
【図5】従来のMFS−FETを用いた半導体記憶装置
のメモリセルの回路構成の例である。
【符号の説明】
g ゲート電極 T メモリトランジスタ(MFS−FET) T MOSトランジスタ R 抵抗体 D ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 H01L 29/78 371

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 ゲート電極と半導体基板とのあいだに少
    なくとも強誘電体膜を有する不揮発性メモリトランジス
    タと、該メモリトランジスタと並列に前記ゲート電極と
    前記半導体基板とのあいだに接続された電位等価手段
    と、前記ゲート電極に接続されたMOSトランジスタと
    からなるメモリセルを有する半導体記憶装置。
  2. 【請求項2】 請求項1記載のメモリセルが、該セルの
    前記メモリトランジスタのソース電極またはドレイン電
    極にダイオードが接続されてマトリックス状に配列さ
    れ、前記MOSトランジスタおよび前記ダイオードによ
    り各メモリセルを選択的にスイッチングすることを特徴
    とする半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100298439B1 (ko) * 1998-06-30 2001-08-07 김영환 비휘발성 강유전체 메모리

Cited By (2)

* Cited by examiner, † Cited by third party
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KR100298439B1 (ko) * 1998-06-30 2001-08-07 김영환 비휘발성 강유전체 메모리
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