JP2000331484A - 強誘電体不揮発性メモリ - Google Patents
強誘電体不揮発性メモリInfo
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタを用いたメモリセル構成
において、情報の書き込み電圧を低くできると共に情報
の保持時間を長くでき、かつ選択していないセルには書
き込み電圧の影響が及ばないようにして信頼性の向上を
はかる。 【解決手段】 ＭＯＳ型のセルトランジスタＱ１と、こ
のセルトランジスタＱ１のゲート電極にそれぞれ一端が
接続された、残留分極のほぼ等しい２つの強誘電体キャ
パシタＣA ，ＣB と、一方の強誘電体キャパシタＣBの
他端に接続された選択トランジスタＱ２とを具備した強
誘電体不揮発性メモリにおいて、各キャパシタの強誘電
体薄膜をセルトランジスタＱ１のゲート電極に対して相
互に逆向きに分極させることにより情報を記憶する。
において、情報の書き込み電圧を低くできると共に情報
の保持時間を長くでき、かつ選択していないセルには書
き込み電圧の影響が及ばないようにして信頼性の向上を
はかる。 【解決手段】 ＭＯＳ型のセルトランジスタＱ１と、こ
のセルトランジスタＱ１のゲート電極にそれぞれ一端が
接続された、残留分極のほぼ等しい２つの強誘電体キャ
パシタＣA ，ＣB と、一方の強誘電体キャパシタＣBの
他端に接続された選択トランジスタＱ２とを具備した強
誘電体不揮発性メモリにおいて、各キャパシタの強誘電
体薄膜をセルトランジスタＱ１のゲート電極に対して相
互に逆向きに分極させることにより情報を記憶する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体不揮発性
メモリに係わり、特にＭＯＳやＭＩＳ構造の電界効果ト
ランジスタのゲート側に強誘電体キャパシタを接続した
強誘電体不揮発性メモリに関する。
メモリに係わり、特にＭＯＳやＭＩＳ構造の電界効果ト
ランジスタのゲート側に強誘電体キャパシタを接続した
強誘電体不揮発性メモリに関する。
【０００２】
【従来の技術】半導体と強誘電体との接合を形成する
と、強誘電体の分極方向によって半導体表面に電子が誘
起される状態と正孔が誘起される状態とが生じることが
期待される。そのため、強誘電体をＭＯＳ型電界効果ト
ランジスタのゲート絶縁膜に用いて、この２つの状態を
“０”，“１”に対応させ、電源を切っても記憶内容の
消えない不揮発性メモリを製作する試みが既に行われて
いるが、今日まで実用レベルのデバイスは製作されてい
ない。この構造のデバイスの作製が困難な最大の理由
は、半導体と強誘電体とを接合すると、界面に準位が発
生して電子及び正孔を捕獲するために、電界効果トラン
ジスタのソース・ドレイン間に必要な電流が流れないこ
とにある。
と、強誘電体の分極方向によって半導体表面に電子が誘
起される状態と正孔が誘起される状態とが生じることが
期待される。そのため、強誘電体をＭＯＳ型電界効果ト
ランジスタのゲート絶縁膜に用いて、この２つの状態を
“０”，“１”に対応させ、電源を切っても記憶内容の
消えない不揮発性メモリを製作する試みが既に行われて
いるが、今日まで実用レベルのデバイスは製作されてい
ない。この構造のデバイスの作製が困難な最大の理由
は、半導体と強誘電体とを接合すると、界面に準位が発
生して電子及び正孔を捕獲するために、電界効果トラン
ジスタのソース・ドレイン間に必要な電流が流れないこ
とにある。
【０００３】この問題を解決するために、強誘電体膜と
半導体基板との間に二酸化シリコン（ＳｉＯ2 ）のよう
に半導体との間に界面準位を形成しにくい常誘電体膜を
挿入したＭＦＩＳ（Ｍ：金属又は導体、Ｆ：強誘電体、
Ｉ：常誘電体、Ｓ：半導体）や、強誘電体膜と常誘電体
膜との間にさらに導体層を挟んだＭＦＭＩＳ構造が提案
されている。しかし、電界効果トランジスタのゲート絶
縁膜として、このような強誘電体と常誘電体との直列構
造を用いると、(1) 情報の書き込み電圧が高くなるこ
と、(2) 情報の保持時間が短くなること、などの新たな
問題が生じる。以下、これらの問題点について説明す
る。
半導体基板との間に二酸化シリコン（ＳｉＯ2 ）のよう
に半導体との間に界面準位を形成しにくい常誘電体膜を
挿入したＭＦＩＳ（Ｍ：金属又は導体、Ｆ：強誘電体、
Ｉ：常誘電体、Ｓ：半導体）や、強誘電体膜と常誘電体
膜との間にさらに導体層を挟んだＭＦＭＩＳ構造が提案
されている。しかし、電界効果トランジスタのゲート絶
縁膜として、このような強誘電体と常誘電体との直列構
造を用いると、(1) 情報の書き込み電圧が高くなるこ
と、(2) 情報の保持時間が短くなること、などの新たな
問題が生じる。以下、これらの問題点について説明す
る。
【０００４】まず、書き込み電圧が高くなる問題につい
て、具体的な構造を例にとり説明する。半導体基板とし
てＳｉ、強誘電体膜としてチタン酸ジルコン酸鉛（ＰＺ
Ｔ：ＰｂＺｒ1-x Ｔｉx Ｏ3 ）を用い、常誘電体膜とし
てはＳｉＯ2 を用いる場合を考える。ゲート電極の構造
としては、ＭＦＩＳ構造でもここでの議論は同じである
が、ここで仮定した材料系の場合には、ＰＺＴ膜中のＰ
ｂ原子とＳｉＯ2 膜中のＳｉ原子との相互拡散を防ぐた
めにＭＦＭＩＳ構造が用いられる。ＳｉＯ2 の比誘電率
は３．９であり、またＰＺＴの比誘電率はＺｒとＴｉの
組成比により、２００〜６００程度の値を取るので、こ
こでは簡単のために３９０と仮定して説明する。さら
に、一般的な仮定としてＳｉＯ2 膜の厚さはＰＺＴ膜の
厚さの１／１０とする。
て、具体的な構造を例にとり説明する。半導体基板とし
てＳｉ、強誘電体膜としてチタン酸ジルコン酸鉛（ＰＺ
Ｔ：ＰｂＺｒ1-x Ｔｉx Ｏ3 ）を用い、常誘電体膜とし
てはＳｉＯ2 を用いる場合を考える。ゲート電極の構造
としては、ＭＦＩＳ構造でもここでの議論は同じである
が、ここで仮定した材料系の場合には、ＰＺＴ膜中のＰ
ｂ原子とＳｉＯ2 膜中のＳｉ原子との相互拡散を防ぐた
めにＭＦＭＩＳ構造が用いられる。ＳｉＯ2 の比誘電率
は３．９であり、またＰＺＴの比誘電率はＺｒとＴｉの
組成比により、２００〜６００程度の値を取るので、こ
こでは簡単のために３９０と仮定して説明する。さら
に、一般的な仮定としてＳｉＯ2 膜の厚さはＰＺＴ膜の
厚さの１／１０とする。
【０００５】キャパシタの容量は、膜の比誘電率に比例
し膜厚に反比例するから、この場合の強誘電体キャパシ
タと常誘電体キャパシタとの容量の比は１０：１にな
る。また、２つのキャパシタを直列接続して電圧を加え
た場合には、それぞれのキャパシタに加わる電圧はキャ
パシタの容量に反比例するから、強誘電体キャパシタに
加わる電圧は、常誘電体キャパシタに加わる電圧の１／
１０、即ち全体の電圧の１／１１になる。従って、ＰＺ
Ｔ膜をＳｉ基板上に直接堆積したＭＦＳ構造が形成でき
たと仮定し、この膜の分極が５Ｖで反転可能であると仮
定した場合、同じ膜厚で上記のＭＦＭＩＳ構造を作製す
ると分極反転に５５Ｖという高い電圧が必要になる。
し膜厚に反比例するから、この場合の強誘電体キャパシ
タと常誘電体キャパシタとの容量の比は１０：１にな
る。また、２つのキャパシタを直列接続して電圧を加え
た場合には、それぞれのキャパシタに加わる電圧はキャ
パシタの容量に反比例するから、強誘電体キャパシタに
加わる電圧は、常誘電体キャパシタに加わる電圧の１／
１０、即ち全体の電圧の１／１１になる。従って、ＰＺ
Ｔ膜をＳｉ基板上に直接堆積したＭＦＳ構造が形成でき
たと仮定し、この膜の分極が５Ｖで反転可能であると仮
定した場合、同じ膜厚で上記のＭＦＭＩＳ構造を作製す
ると分極反転に５５Ｖという高い電圧が必要になる。
【０００６】次に、情報の保持時間が短くなる問題につ
いて図面を用いて説明する。まず、上記のＭＦＭＩＳ構
造を等価回路で表すと、図９（ａ）のようになる。ここ
で、ＣF は強誘電体キャパシタ、ＣI は常誘電体キャパ
シタである。また、半導体の空乏層容量は考慮せず、半
導体全体が接地電位に保たれているものと仮定する。
いて図面を用いて説明する。まず、上記のＭＦＭＩＳ構
造を等価回路で表すと、図９（ａ）のようになる。ここ
で、ＣF は強誘電体キャパシタ、ＣI は常誘電体キャパ
シタである。また、半導体の空乏層容量は考慮せず、半
導体全体が接地電位に保たれているものと仮定する。
【０００７】いま、上部の電極に電圧Ｖを加えたとする
と、２つのキャパシタにはそれぞれＶF ，ＶI の電圧が
加わる。ここで、 ＶF ＋ＶI ＝Ｖ …（式１） である。また、強誘電体キャパシタの上下電極に現れる
電荷量を±Ｑとすると、２つのキャパシタの中間部分の
全電荷が０でなくてはならないと言う条件より、常誘電
体キャパシタの上下電極にも図９（ａ）に示すように、
それぞれ±Ｑの電荷が現れる。さらに、常誘電体キャパ
シタにはＱ＝ＣI ＶI の関係があるから、（式１）を代
入すると Ｑ＝ＣI （Ｖ−ＶF ） …（式２） となる。
と、２つのキャパシタにはそれぞれＶF ，ＶI の電圧が
加わる。ここで、 ＶF ＋ＶI ＝Ｖ …（式１） である。また、強誘電体キャパシタの上下電極に現れる
電荷量を±Ｑとすると、２つのキャパシタの中間部分の
全電荷が０でなくてはならないと言う条件より、常誘電
体キャパシタの上下電極にも図９（ａ）に示すように、
それぞれ±Ｑの電荷が現れる。さらに、常誘電体キャパ
シタにはＱ＝ＣI ＶI の関係があるから、（式１）を代
入すると Ｑ＝ＣI （Ｖ−ＶF ） …（式２） となる。
【０００８】一方、強誘電体キャパシタのＱとＶF との
関係は、図９（ｂ）に示すように、ヒステリシスを示す
ことが知られている。従って、図９（ｂ）に（式２）の
関係を重ねて示すと図中の直線になり、両者の交点が強
誘電体に加わる電圧、並びにキャパシタの電極に現れる
電荷量を表すことになる。同図のＡ点は、正方向に大き
な電圧を加えた後に電圧をＶに保った場合のＱ及びＶF
を表しており、Ｂ点は負方向に大きな電圧を加えた後に
電圧をＶに保った場合のＱ及びＶF を表している。
関係は、図９（ｂ）に示すように、ヒステリシスを示す
ことが知られている。従って、図９（ｂ）に（式２）の
関係を重ねて示すと図中の直線になり、両者の交点が強
誘電体に加わる電圧、並びにキャパシタの電極に現れる
電荷量を表すことになる。同図のＡ点は、正方向に大き
な電圧を加えた後に電圧をＶに保った場合のＱ及びＶF
を表しており、Ｂ点は負方向に大きな電圧を加えた後に
電圧をＶに保った場合のＱ及びＶF を表している。
【０００９】従って、正方向に大きな電圧を加えた後に
電圧を０に戻すと、強誘電体キャパシタのＱ及びＶF は
同図のＣ点となり、分極の方向と電界の方向とが逆向き
になる。即ち、ＭＦＩＳ或いはＭＦＭＩＳのゲート構造
を持つ電界効果トランジスタのゲート電極に正電圧を加
えて書き込みを行った後に、ゲート電圧を０に戻して情
報を保持すると、強誘電体には分極方向と逆向きの電界
が加わり、短時間のうちに残留分極が消滅する。特に、
直列に挿入される常誘電体キャパシタの容量が小さい場
合には、逆向きの電界の大きさが強誘電体の抗電界（分
極を０に戻すために必要な電界）に近づき、分極の保持
時間が極めて短くなる。
電圧を０に戻すと、強誘電体キャパシタのＱ及びＶF は
同図のＣ点となり、分極の方向と電界の方向とが逆向き
になる。即ち、ＭＦＩＳ或いはＭＦＭＩＳのゲート構造
を持つ電界効果トランジスタのゲート電極に正電圧を加
えて書き込みを行った後に、ゲート電圧を０に戻して情
報を保持すると、強誘電体には分極方向と逆向きの電界
が加わり、短時間のうちに残留分極が消滅する。特に、
直列に挿入される常誘電体キャパシタの容量が小さい場
合には、逆向きの電界の大きさが強誘電体の抗電界（分
極を０に戻すために必要な電界）に近づき、分極の保持
時間が極めて短くなる。
【００１０】この保持時間が短いという問題は、ＭＦＩ
Ｓ或いはＭＦＭＩＳ構造に限らず、ＭＦＳ構造において
も無視できない場合がある。即ち、強誘電体膜と半導体
基板との間に準位の少ない界面が形成でき、良好なＭＦ
Ｓからなるゲート構造を持つ電界効果トランジスタが製
作できたと仮定しても、使用条件によっては半導体表面
に形成される空乏層容量と強誘電体キャパシタとが直列
キャパシタを形成し、図９（ｂ）に示したのとほぼ同様
な問題を生じる。
Ｓ或いはＭＦＭＩＳ構造に限らず、ＭＦＳ構造において
も無視できない場合がある。即ち、強誘電体膜と半導体
基板との間に準位の少ない界面が形成でき、良好なＭＦ
Ｓからなるゲート構造を持つ電界効果トランジスタが製
作できたと仮定しても、使用条件によっては半導体表面
に形成される空乏層容量と強誘電体キャパシタとが直列
キャパシタを形成し、図９（ｂ）に示したのとほぼ同様
な問題を生じる。
【００１１】
【発明が解決しようとする課題】このように従来、ＭＯ
Ｓ型電界効果トランジスタのゲート絶縁膜に強誘電体を
用いた不揮発性メモリにおいては、半導体基板と強誘電
体膜との間に界面準位を形成しないように、ＭＦＩＳ構
造やＭＦＭＩＳ構造を採用する必要がある。しかしなが
ら、この種の構造を採用すると、情報の書き込み電圧が
高くなったり、情報の保持時間が短くなる等の問題を招
いた。
Ｓ型電界効果トランジスタのゲート絶縁膜に強誘電体を
用いた不揮発性メモリにおいては、半導体基板と強誘電
体膜との間に界面準位を形成しないように、ＭＦＩＳ構
造やＭＦＭＩＳ構造を採用する必要がある。しかしなが
ら、この種の構造を採用すると、情報の書き込み電圧が
高くなったり、情報の保持時間が短くなる等の問題を招
いた。
【００１２】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、強誘電体キャパシタを
用いたメモリセル構成において、情報の書き込み電圧を
低くできると共に、情報の保持時間を長くできる強誘電
体不揮発性メモリを提供することにある。
ので、その目的とするところは、強誘電体キャパシタを
用いたメモリセル構成において、情報の書き込み電圧を
低くできると共に、情報の保持時間を長くできる強誘電
体不揮発性メモリを提供することにある。
【００１３】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。
するために本発明は次のような構成を採用している。
【００１４】即ち本発明は、ＭＯＳ型又はＭＩＳ型のセ
ルトランジスタのゲート電極に、残留分極のほぼ等しい
２つの強誘電体キャパシタを接続してなるメモリセル構
造を有し、各キャパシタの強誘電体薄膜をトランジスタ
のゲート電極に対して相互に逆向きに分極させることに
より情報を記憶する強誘電体不揮発性メモリにおいて、
前記各キャパシタの一方側に選択トランジスタを配置し
てなることを特徴とする。
ルトランジスタのゲート電極に、残留分極のほぼ等しい
２つの強誘電体キャパシタを接続してなるメモリセル構
造を有し、各キャパシタの強誘電体薄膜をトランジスタ
のゲート電極に対して相互に逆向きに分極させることに
より情報を記憶する強誘電体不揮発性メモリにおいて、
前記各キャパシタの一方側に選択トランジスタを配置し
てなることを特徴とする。
【００１５】また本発明は、ＭＯＳ型又はＭＩＳ型のセ
ルトランジスタと、このセルトランジスタのゲート電極
にそれぞれ一端が接続された、残留分極のほぼ等しい２
つの強誘電体キャパシタと、これらの強誘電体キャパシ
タの一方の他端に接続された選択トランジスタとを具備
した強誘電体不揮発性メモリであって、前記各キャパシ
タの強誘電体薄膜を前記セルトランジスタのゲート電極
に対して相互に逆向きに分極させることにより情報を記
憶することを特徴とする。
ルトランジスタと、このセルトランジスタのゲート電極
にそれぞれ一端が接続された、残留分極のほぼ等しい２
つの強誘電体キャパシタと、これらの強誘電体キャパシ
タの一方の他端に接続された選択トランジスタとを具備
した強誘電体不揮発性メモリであって、前記各キャパシ
タの強誘電体薄膜を前記セルトランジスタのゲート電極
に対して相互に逆向きに分極させることにより情報を記
憶することを特徴とする。
【００１６】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) キャパシタの一方は、一端がセルトランジスタのゲ
ート電極に、他端が選択トランジスタを介してビット線
に接続され、キャパシタの他方は一端がセルトランジス
タのゲート電極に、他端がプレート線に接続され、選択
トランジスタのゲート電極はワード線に接続されている
こと。
は次のものがあげられる。 (1) キャパシタの一方は、一端がセルトランジスタのゲ
ート電極に、他端が選択トランジスタを介してビット線
に接続され、キャパシタの他方は一端がセルトランジス
タのゲート電極に、他端がプレート線に接続され、選択
トランジスタのゲート電極はワード線に接続されている
こと。
【００１７】(2) (1) において、セルトランジスタのソ
ースは接地され、ドレインはワード線に接続されている
こと。 (3) (1) において、セルトランジスタのソースは接地さ
れ、ドレインはビット線に接続されていること。
ースは接地され、ドレインはワード線に接続されている
こと。 (3) (1) において、セルトランジスタのソースは接地さ
れ、ドレインはビット線に接続されていること。
【００１８】（作用）本発明によれば、ＭＯＳ或いはＭ
ＩＳ型のセルトランジスタのゲート電極に、残留分極の
ほぼ等しい２つの強誘電体キャパシタを接続してメモリ
セル構造を形成し、強誘電体薄膜の分極方向及び残留分
極によって情報を記憶するようにしている。しかも、情
報の記憶に際しては、各キャパシタの強誘電体薄膜をセ
ルトランジスタのゲート電極に対して相互に逆向きに分
極させているので、強誘電体薄膜の分極に起因する電荷
をセルトランジスタのチャネル領域の半導体表面に誘起
させることはない。
ＩＳ型のセルトランジスタのゲート電極に、残留分極の
ほぼ等しい２つの強誘電体キャパシタを接続してメモリ
セル構造を形成し、強誘電体薄膜の分極方向及び残留分
極によって情報を記憶するようにしている。しかも、情
報の記憶に際しては、各キャパシタの強誘電体薄膜をセ
ルトランジスタのゲート電極に対して相互に逆向きに分
極させているので、強誘電体薄膜の分極に起因する電荷
をセルトランジスタのチャネル領域の半導体表面に誘起
させることはない。
【００１９】そしてこの場合、強誘電体薄膜に直接電圧
を印加することになるので、情報の書き込み電圧を低く
することができる。さらに、“０”，“１”のどちらの
状態で情報を保持しても、２つの強誘電体キャパシタの
内部電界は０となるため、情報の保持時間を長くするこ
とができる。即ち、強誘電体キャパシタを用いたメモリ
セル構成において、情報の書き込み電圧を低くできると
共に、情報の保持時間を長くすることが可能となる。
を印加することになるので、情報の書き込み電圧を低く
することができる。さらに、“０”，“１”のどちらの
状態で情報を保持しても、２つの強誘電体キャパシタの
内部電界は０となるため、情報の保持時間を長くするこ
とができる。即ち、強誘電体キャパシタを用いたメモリ
セル構成において、情報の書き込み電圧を低くできると
共に、情報の保持時間を長くすることが可能となる。
【００２０】また、一方の強誘電体キャパシタのセルト
ランジスタと反対側に選択トランジスタを接続すること
により、選択していないセルには書き込み電圧の影響が
及ばないようにすることができる。
ランジスタと反対側に選択トランジスタを接続すること
により、選択していないセルには書き込み電圧の影響が
及ばないようにすることができる。
【００２１】
【発明の実施の形態】発明の実施形態を説明する前に、
本発明者らが既に提案した先願（特開平１０−２４２８
５６号）について説明する。
本発明者らが既に提案した先願（特開平１０−２４２８
５６号）について説明する。
【００２２】図１（ａ）（ｂ）は、先願に係わる強誘電
体不揮発性メモリのメモリセル構成を示す等価回路図で
ある。
体不揮発性メモリのメモリセル構成を示す等価回路図で
ある。
【００２３】ＭＯＳ構造のセルトランジスタ（ＭＯＳＦ
ＥＴ）Ｔｒのゲートに、残留分極の等しい２つの強誘電
体キャパシタＣA ，ＣB の各一端がそれぞれ接続され、
ＣAの他端は端子Ａに、ＣB の他端は端子Ｂに接続され
ている。そして、トランジスタＴｒ及びキャパシタ
ＣA ，ＣB から１つのメモリセルが構成されている。こ
こで、キャパシタＣA とＣB の誘電体膜としてはＰＺＴ
を用い、その面積及び膜厚は等しいものとする。
ＥＴ）Ｔｒのゲートに、残留分極の等しい２つの強誘電
体キャパシタＣA ，ＣB の各一端がそれぞれ接続され、
ＣAの他端は端子Ａに、ＣB の他端は端子Ｂに接続され
ている。そして、トランジスタＴｒ及びキャパシタ
ＣA ，ＣB から１つのメモリセルが構成されている。こ
こで、キャパシタＣA とＣB の誘電体膜としてはＰＺＴ
を用い、その面積及び膜厚は等しいものとする。
【００２４】本構成のメモリセルは、アナログメモリと
しても用いることができるが、ここでは簡単のためにデ
ジタルメモリとして用いる場合を例に取り動作を説明す
る。なお、図には示さないが、メモリセルはマトリクス
配置されてメモリアレイを構成するものとする。
しても用いることができるが、ここでは簡単のためにデ
ジタルメモリとして用いる場合を例に取り動作を説明す
る。なお、図には示さないが、メモリセルはマトリクス
配置されてメモリアレイを構成するものとする。
【００２５】本構成のメモリセルに“０”，“１”の情
報を書き込むためには、端子Ｂを接地し、端子Ａに正又
は負の電圧を印加する。トランジスタＴｒのゲート容量
が大きく、半導体側の電位の影響が無視できない場合に
は、半導体の電位を浮遊状態にするか、或いは直列接続
された２つの強誘電体キャパシタの中間電位になるよう
に端子Ａに加える電圧の１／２を与える。
報を書き込むためには、端子Ｂを接地し、端子Ａに正又
は負の電圧を印加する。トランジスタＴｒのゲート容量
が大きく、半導体側の電位の影響が無視できない場合に
は、半導体の電位を浮遊状態にするか、或いは直列接続
された２つの強誘電体キャパシタの中間電位になるよう
に端子Ａに加える電圧の１／２を与える。
【００２６】いま、端子Ａに正の電圧を印加して、図１
（ａ）に示すように、強誘電体キャパシタＣA の分極方
向が下向きで、ＣB の分極方向が上向きになっている状
態を“１”とする。さらに、端子Ａに負の電圧を印加し
て、図１（ｂ）に示すように、強誘電体キャパシタＣA
の分極方向が上向きで、ＣB の分極方向が下向きになっ
ている状態を“０”とする。
（ａ）に示すように、強誘電体キャパシタＣA の分極方
向が下向きで、ＣB の分極方向が上向きになっている状
態を“１”とする。さらに、端子Ａに負の電圧を印加し
て、図１（ｂ）に示すように、強誘電体キャパシタＣA
の分極方向が上向きで、ＣB の分極方向が下向きになっ
ている状態を“０”とする。
【００２７】“０”又は“１”を書き込んだ後に端子Ａ
の電圧を０に戻すと、２つの強誘電体キャパシタＣA ，
ＣB の残留分極が等しいために、トランジスタＴｒのゲ
ート電極並びにチャネル領域の半導体表面には電荷は誘
起されない。このため、ＱG＝ＣG ＶG （ＱG ：ゲート
電極の電荷、ＣG ：ゲート容量、ＶG ：ゲート電位）の
関係より、ＶG は０Ｖとなる。従って、“０”，“１”
のどちらの状態で情報を保持しても、２つの強誘電体キ
ャパシタＣA ，ＣB の内部電界は０となり、情報の保持
時間は、ＤＲＡＭに類似した構造を持つ通常の１トラン
ジスタ／１キャパシタの強誘電体メモリセルと同程度に
長いことが期待される。また、強誘電体キャパシタに直
接電圧を印加するために、強誘電体薄膜の比誘電率が高
くても書き込み電圧が低いことが期待される。
の電圧を０に戻すと、２つの強誘電体キャパシタＣA ，
ＣB の残留分極が等しいために、トランジスタＴｒのゲ
ート電極並びにチャネル領域の半導体表面には電荷は誘
起されない。このため、ＱG＝ＣG ＶG （ＱG ：ゲート
電極の電荷、ＣG ：ゲート容量、ＶG ：ゲート電位）の
関係より、ＶG は０Ｖとなる。従って、“０”，“１”
のどちらの状態で情報を保持しても、２つの強誘電体キ
ャパシタＣA ，ＣB の内部電界は０となり、情報の保持
時間は、ＤＲＡＭに類似した構造を持つ通常の１トラン
ジスタ／１キャパシタの強誘電体メモリセルと同程度に
長いことが期待される。また、強誘電体キャパシタに直
接電圧を印加するために、強誘電体薄膜の比誘電率が高
くても書き込み電圧が低いことが期待される。
【００２８】次に、このメモリセルに書き込まれた情報
を読み出すためには、端子Ａを開放し、半導体基板を接
地して、端子Ｂに正電圧を印加する。この場合、図１
（ａ）に示すような書き込み情報が“１”の場合には、
強誘電体キャパシタＣB の分極量が大きく変化し、ゲー
ト電極の電荷ＱG が０ではなくなる。正電圧の印加時に
おける強誘電体薄膜の分極量をＰとすると、ＱG ＝（Ｐ
r ＋Ｐ）Ｓ（Ｓ：強誘電体キャパシタの面積、Ｐr ：強
誘電体膜の残留分極）となる。ここで、正電圧の印加前
はＰ＝−Ｐr 、十分大きな正電圧を印加するとＰ＝Ｐs
（Ｐs ：飽和分極）である。これにより、半導体表面近
傍には−ＱG の電荷が発生し、トランジスタＴｒのしき
い値電圧を適当に選ぶことにより、ソース・ドレイン間
が反転電子により導通する。
を読み出すためには、端子Ａを開放し、半導体基板を接
地して、端子Ｂに正電圧を印加する。この場合、図１
（ａ）に示すような書き込み情報が“１”の場合には、
強誘電体キャパシタＣB の分極量が大きく変化し、ゲー
ト電極の電荷ＱG が０ではなくなる。正電圧の印加時に
おける強誘電体薄膜の分極量をＰとすると、ＱG ＝（Ｐ
r ＋Ｐ）Ｓ（Ｓ：強誘電体キャパシタの面積、Ｐr ：強
誘電体膜の残留分極）となる。ここで、正電圧の印加前
はＰ＝−Ｐr 、十分大きな正電圧を印加するとＰ＝Ｐs
（Ｐs ：飽和分極）である。これにより、半導体表面近
傍には−ＱG の電荷が発生し、トランジスタＴｒのしき
い値電圧を適当に選ぶことにより、ソース・ドレイン間
が反転電子により導通する。
【００２９】一方、書き込み情報が“０”の場合には、
強誘電体薄膜の分極反転は生じず、印加する正電圧が十
分に大きい場合でも、ゲート電極に発生する電荷ＱG は
（Ｐ s −Ｐr ）Ｓである。一般に、Ｐs とＰr との差は
小さいので、半導体表面には負電荷は殆ど誘起されな
い。即ち、この場合にはトランジスタＴｒのソース・ド
レイン間は導通しない。
強誘電体薄膜の分極反転は生じず、印加する正電圧が十
分に大きい場合でも、ゲート電極に発生する電荷ＱG は
（Ｐ s −Ｐr ）Ｓである。一般に、Ｐs とＰr との差は
小さいので、半導体表面には負電荷は殆ど誘起されな
い。即ち、この場合にはトランジスタＴｒのソース・ド
レイン間は導通しない。
【００３０】従って、端子Ｂにパルス電圧を印加して、
その時間におけるＭＯＳＦＥＴのドレイン電流を測定す
ることにより、読み出し動作が行える。読み出し動作に
おいては、ＭＯＳＦＥＴのゲート絶縁膜を通して電圧を
印加するため、読み出し電圧が高くなることが懸念され
る。しかし、読み出し電圧は、書き込み情報が“１”の
場合にＰ＝Ｐs になるまで印加する必要はなく、Ｐ＝０
となる程度の電圧を印加してもＱG =Ｐr Ｓとなり、十
分な読み出し動作が行える。
その時間におけるＭＯＳＦＥＴのドレイン電流を測定す
ることにより、読み出し動作が行える。読み出し動作に
おいては、ＭＯＳＦＥＴのゲート絶縁膜を通して電圧を
印加するため、読み出し電圧が高くなることが懸念され
る。しかし、読み出し電圧は、書き込み情報が“１”の
場合にＰ＝Ｐs になるまで印加する必要はなく、Ｐ＝０
となる程度の電圧を印加してもＱG =Ｐr Ｓとなり、十
分な読み出し動作が行える。
【００３１】読み出し後には、端子Ａ，Ｂ共に０Ｖに戻
す。書き込み情報が“０”の場合には、ＱG ＝０とな
り、読み出し前の状態に戻る。一方、書き込まれていた
情報が“１”の場合には、読み出し電圧を０に戻した際
に分極が完全には元に戻らないので、適当な頻度で読み
出し情報に基づいて、“１”情報の再書き込みを行う。
す。書き込み情報が“０”の場合には、ＱG ＝０とな
り、読み出し前の状態に戻る。一方、書き込まれていた
情報が“１”の場合には、読み出し電圧を０に戻した際
に分極が完全には元に戻らないので、適当な頻度で読み
出し情報に基づいて、“１”情報の再書き込みを行う。
【００３２】このように本構成によれば、端子Ｂを接地
し、端子Ａに正又は負の電圧を印加し、強誘電体キャパ
シタＣA ，ＣB の強誘電体薄膜をゲート電極に対して相
互に逆方向に分極させることにより、強誘電体薄膜の分
極に起因する電荷をトランジスタのチャネル領域に誘起
することなく、強誘電体薄膜の分極方向及び残留分極に
より情報を記憶することができる。このため、“０”，
“１”のどちらの状態で情報を保持しても、２つの強誘
電体キャパシタＣA ，ＣB の内部電界は０となるため、
情報の保持時間を長くすることが可能である。また、強
誘電体薄膜に直接電圧を印加することになるので、情報
の書き込み電圧を低くすることが可能である。
し、端子Ａに正又は負の電圧を印加し、強誘電体キャパ
シタＣA ，ＣB の強誘電体薄膜をゲート電極に対して相
互に逆方向に分極させることにより、強誘電体薄膜の分
極に起因する電荷をトランジスタのチャネル領域に誘起
することなく、強誘電体薄膜の分極方向及び残留分極に
より情報を記憶することができる。このため、“０”，
“１”のどちらの状態で情報を保持しても、２つの強誘
電体キャパシタＣA ，ＣB の内部電界は０となるため、
情報の保持時間を長くすることが可能である。また、強
誘電体薄膜に直接電圧を印加することになるので、情報
の書き込み電圧を低くすることが可能である。
【００３３】なお、上記の構造を持つトランジスタの特
性を、回路シミュレータＳＰＩＣＥを用いて解析した結
果について示す。図２（ａ）は動作解析を行った回路、
図２（ｂ）は読み出しパルス印加時のドレイン電流の変
化を表している。
性を、回路シミュレータＳＰＩＣＥを用いて解析した結
果について示す。図２（ａ）は動作解析を行った回路、
図２（ｂ）は読み出しパルス印加時のドレイン電流の変
化を表している。
【００３４】ＳＷ０をオフ、ＳＷ１をオン、ＳＷ２をオ
フした状態で端子ｎ２に正電圧又は負電圧を印加するこ
とにより、“０”又は“１”のデータを記憶させ、ＳＷ
０をオフ、ＳＷ１をオン、ＳＷ２をオンして記憶状態を
保持する。そして、ＳＷ０をオン、ＳＷ１をオフ、ＳＷ
２をオフした状態で、端子ｎ０に電圧を印加することに
より、データを読み出す。この図から、ドレイン電流の
測定により、“０”，“１”の読み出しが容易に可能で
あることが分かる。
フした状態で端子ｎ２に正電圧又は負電圧を印加するこ
とにより、“０”又は“１”のデータを記憶させ、ＳＷ
０をオフ、ＳＷ１をオン、ＳＷ２をオンして記憶状態を
保持する。そして、ＳＷ０をオン、ＳＷ１をオフ、ＳＷ
２をオフした状態で、端子ｎ０に電圧を印加することに
より、データを読み出す。この図から、ドレイン電流の
測定により、“０”，“１”の読み出しが容易に可能で
あることが分かる。
【００３５】以下、本発明の詳細を図示の実施形態によ
つて説明する。
つて説明する。
【００３６】本実施形態は、前記図１に示すような構成
に加えて、選択していないセルには書き込み電圧の影響
が及ばないように、ＭＯＳＦＥＴからなる選択トランジ
スタを付加したことにある。
に加えて、選択していないセルには書き込み電圧の影響
が及ばないように、ＭＯＳＦＥＴからなる選択トランジ
スタを付加したことにある。
【００３７】選択的な書き込み動作を行うためのスイッ
チとしてＭＯＳＦＥＴを接続する場合の接続箇所は、図
１の端子Ａ（又は端子Ｂ）の部分（図３（ａ））か、ゲ
ートと一方のキャパシタ間の部分（図３（ｂ））であ
る。２つの位置のいずれに選択トランジスタを接続して
も、非選択時に選択トランジスタをオフしておけばその
効果は同じである。しかし、製作上の観点からは、セル
トランジスタの浮遊ゲート電極上に２つのキャパシタを
そのまま形成できる図３（ａ）の構造が優れている。そ
こで本実施形態では、図３（ａ）の構造を単位セルとし
た配置について検討する。
チとしてＭＯＳＦＥＴを接続する場合の接続箇所は、図
１の端子Ａ（又は端子Ｂ）の部分（図３（ａ））か、ゲ
ートと一方のキャパシタ間の部分（図３（ｂ））であ
る。２つの位置のいずれに選択トランジスタを接続して
も、非選択時に選択トランジスタをオフしておけばその
効果は同じである。しかし、製作上の観点からは、セル
トランジスタの浮遊ゲート電極上に２つのキャパシタを
そのまま形成できる図３（ａ）の構造が優れている。そ
こで本実施形態では、図３（ａ）の構造を単位セルとし
た配置について検討する。
【００３８】なお、図３中のＱ１はセルトランジスタ、
Ｑ２は選択トランジスタ、ＣA ，Ｃ B はキャパシタ、ａ
〜ｅは各々の端子を示している。
Ｑ２は選択トランジスタ、ＣA ，Ｃ B はキャパシタ、ａ
〜ｅは各々の端子を示している。
【００３９】図３（ａ）の構造の端子名を図のように定
めたとき、書き込み動作時にはｃに加えた電圧により選
択トランジスタＱ２をオン・オフして、ａ−ｂ間に現れ
る電圧を実際に強誘電体キャパシタＣA ，ＣBに印加す
るかどうかを制御する。従って、端子ａ，ｂ，ｃの電圧
は周辺回路から独立に制御されなくてはならず、このメ
モリセルアレイを構成するためには、少なくとも３本の
制御線が必要である。また、ｂ線とｃ線とが平行では、
これらに繋がっているセルが同一の動作をして、選択ス
イッチとしての役割が果たせない。従って、ｂ線とｃ線
は直交する必要があり、３線の配置は図４（ａ）又は
（ｂ）となる。以下では慣習に従って、ａ線をプレート
線（ＰＬ）、ｂ線をビット線（ＢＬ）、ｃ線をワード線
（ＷＬ）という。
めたとき、書き込み動作時にはｃに加えた電圧により選
択トランジスタＱ２をオン・オフして、ａ−ｂ間に現れ
る電圧を実際に強誘電体キャパシタＣA ，ＣBに印加す
るかどうかを制御する。従って、端子ａ，ｂ，ｃの電圧
は周辺回路から独立に制御されなくてはならず、このメ
モリセルアレイを構成するためには、少なくとも３本の
制御線が必要である。また、ｂ線とｃ線とが平行では、
これらに繋がっているセルが同一の動作をして、選択ス
イッチとしての役割が果たせない。従って、ｂ線とｃ線
は直交する必要があり、３線の配置は図４（ａ）又は
（ｂ）となる。以下では慣習に従って、ａ線をプレート
線（ＰＬ）、ｂ線をビット線（ＢＬ）、ｃ線をワード線
（ＷＬ）という。
【００４０】図４（ａ）では、キャパシタＣA の一端は
セルトランジスタＱ１のゲート電極に接続され、他端は
ＰＬに接続されている。キャパシタＣB の一端はセルト
ランジスタＱ１のゲート電極に接続され、他端は選択ト
ランジスタＱ２を介してＢＬに接続されている。そし
て、選択トランジスタＱ２のゲート電極はＷＬに接続さ
れている。図４（ｂ）も接続に関しては同一であるが、
ＰＬがＷＬに平行になっている点が異なっている。
セルトランジスタＱ１のゲート電極に接続され、他端は
ＰＬに接続されている。キャパシタＣB の一端はセルト
ランジスタＱ１のゲート電極に接続され、他端は選択ト
ランジスタＱ２を介してＢＬに接続されている。そし
て、選択トランジスタＱ２のゲート電極はＷＬに接続さ
れている。図４（ｂ）も接続に関しては同一であるが、
ＰＬがＷＬに平行になっている点が異なっている。
【００４１】次に、読み出し動作を考える。読み出し時
には、一方のキャパシタの端子を開放すると同時に、他
方のキャパシタの分極を反転させて、その際にｄｅ間に
流れる電流を検出する。電流の検出線を新たに設けるこ
とも可能であるが、セル配置の高密度化のためには得策
ではない。そこで、ｄ端子をワード線ＷＬ，ビット線Ｂ
Ｌ，プレート線ＰＬの一つに接続し、ｅ端子を接地する
構成を考える。ＳＯＩ（絶縁物上のＳｉ膜）基板のよう
に、共通の接地点がない場合についても最後に考察す
る。
には、一方のキャパシタの端子を開放すると同時に、他
方のキャパシタの分極を反転させて、その際にｄｅ間に
流れる電流を検出する。電流の検出線を新たに設けるこ
とも可能であるが、セル配置の高密度化のためには得策
ではない。そこで、ｄ端子をワード線ＷＬ，ビット線Ｂ
Ｌ，プレート線ＰＬの一つに接続し、ｅ端子を接地する
構成を考える。ＳＯＩ（絶縁物上のＳｉ膜）基板のよう
に、共通の接地点がない場合についても最後に考察す
る。
【００４２】プレート線ＰＬによって分極を反転させる
場合には、セル選択用の選択トランジスタＱ２を通さな
いため、ｄ端子に接続する配線は、プレート線ＰＬと直
交している必要がある。一方、ビット線ＢＬによって分
極を反転させる場合には、プレート線ＰＬは開放状態に
なっている必要があるから、ｄ端子をプレート線ＰＬに
繋ぐことはできない。従って、可能性のある接続方法
は、図５（ａ）〜（ｄ）に示す４つの場合に限定され
る。
場合には、セル選択用の選択トランジスタＱ２を通さな
いため、ｄ端子に接続する配線は、プレート線ＰＬと直
交している必要がある。一方、ビット線ＢＬによって分
極を反転させる場合には、プレート線ＰＬは開放状態に
なっている必要があるから、ｄ端子をプレート線ＰＬに
繋ぐことはできない。従って、可能性のある接続方法
は、図５（ａ）〜（ｄ）に示す４つの場合に限定され
る。
【００４３】図５（ａ）では、図４（ａ）の構成に加え
て、セルトランジスタＱ１のソースは接地され、ドレイ
ンはワード線ＷＬに接続されている。図５（ｂ）では、
図４（ｂ）の構成に加えて、セルトランジスタＱ１のソ
ースは接地され、ドレインはビット線ＢＬに接続されて
いる。図５（ｃ）では、図４（ａ）の構成に加えて、セ
ルトランジスタＱ１のソースは接地され、ドレインはビ
ット線ＢＬに接続されている。図５（ｄ）では、図４
（ｂ）の構成に加えて、セルトランジスタＱ１のソース
は接地され、ドレインはワード線ＷＬに接続されてい
る。
て、セルトランジスタＱ１のソースは接地され、ドレイ
ンはワード線ＷＬに接続されている。図５（ｂ）では、
図４（ｂ）の構成に加えて、セルトランジスタＱ１のソ
ースは接地され、ドレインはビット線ＢＬに接続されて
いる。図５（ｃ）では、図４（ａ）の構成に加えて、セ
ルトランジスタＱ１のソースは接地され、ドレインはビ
ット線ＢＬに接続されている。図５（ｄ）では、図４
（ｂ）の構成に加えて、セルトランジスタＱ１のソース
は接地され、ドレインはワード線ＷＬに接続されてい
る。
【００４４】図５（ｄ）の接続のように、セルトランジ
スタＱ１のソースが接地され、ドレインがワード線ＷＬ
に接続された構造を、図６の素子構造断面図に示す。ｐ
型Ｓｉ基板６１上にｎ型拡散層６２及びゲート電極６３
からなるｎチャネルＭＯＳトランジスタ（セルトランジ
スタ）Ｑ１と、ｎ型拡散層６４及びゲート電極６５から
なるｎチャネルＭＯＳトランジスタ（選択トランジス
タ）Ｑ２とが隣接配置されている。セルトランジスタＱ
１のゲート電極６３上には強誘電体膜６６を介してキャ
パシタ電極６７，６８が設けられ、これにより２つのキ
ャパシタＣA ，Ｃ B が構成されている。
スタＱ１のソースが接地され、ドレインがワード線ＷＬ
に接続された構造を、図６の素子構造断面図に示す。ｐ
型Ｓｉ基板６１上にｎ型拡散層６２及びゲート電極６３
からなるｎチャネルＭＯＳトランジスタ（セルトランジ
スタ）Ｑ１と、ｎ型拡散層６４及びゲート電極６５から
なるｎチャネルＭＯＳトランジスタ（選択トランジス
タ）Ｑ２とが隣接配置されている。セルトランジスタＱ
１のゲート電極６３上には強誘電体膜６６を介してキャ
パシタ電極６７，６８が設けられ、これにより２つのキ
ャパシタＣA ，Ｃ B が構成されている。
【００４５】また、ＳＯＩ基板のように共通の接地点が
ない場合は、読み出し時に接地されている線を利用する
ことができる。その場合の接続方法を、図７（ａ）〜
（ｄ）に示す。同図では、実際の配置を考慮して、隣接
セルの配線を利用している場合もある。
ない場合は、読み出し時に接地されている線を利用する
ことができる。その場合の接続方法を、図７（ａ）〜
（ｄ）に示す。同図では、実際の配置を考慮して、隣接
セルの配線を利用している場合もある。
【００４６】図７（ａ）は図５（ａ）に対して、セルト
ランジスタＱ１のソースが接地ではなく、選択トランジ
スタＱ２が接続されたビット線ＢＬ１と平行配置された
隣接セルのビット線ＢＬ２に接続されている。図７
（ｂ）は図５（ｂ）に対して、選択トランジスタＱ１の
ソースが接地ではなく、ワード線ＷＬに接続されてい
る。図７（ｃ）は図５（ｃ）に対して、選択トランジス
タＱ１のソースが接地ではなく、ワード線ＷＬに接続さ
れている。図７（ｄ）は図５（ｄ）に対して、セルトラ
ンジスタＱ１のソースが接地ではなく、選択トランジス
タＱ２が接続されたビット線ＢＬ１と平行配置された隣
接セルのビット線ＢＬ２に接続されている。
ランジスタＱ１のソースが接地ではなく、選択トランジ
スタＱ２が接続されたビット線ＢＬ１と平行配置された
隣接セルのビット線ＢＬ２に接続されている。図７
（ｂ）は図５（ｂ）に対して、選択トランジスタＱ１の
ソースが接地ではなく、ワード線ＷＬに接続されてい
る。図７（ｃ）は図５（ｃ）に対して、選択トランジス
タＱ１のソースが接地ではなく、ワード線ＷＬに接続さ
れている。図７（ｄ）は図５（ｄ）に対して、セルトラ
ンジスタＱ１のソースが接地ではなく、選択トランジス
タＱ２が接続されたビット線ＢＬ１と平行配置された隣
接セルのビット線ＢＬ２に接続されている。
【００４７】また、この場合のセル配置の一例を図８
（ａ）〜（ｄ）に示す。図８の（ａ）〜（ｄ）は、図７
の（ａ）〜（ｄ）にそれぞれ対応している。図８から分
かるように、図７のような回路構成であれば、そのまま
基板上にレイアウトすることができる。
（ａ）〜（ｄ）に示す。図８の（ａ）〜（ｄ）は、図７
の（ａ）〜（ｄ）にそれぞれ対応している。図８から分
かるように、図７のような回路構成であれば、そのまま
基板上にレイアウトすることができる。
【００４８】このように本実施形態によれば、図１に示
すようなセル構成に加えて、２つの強誘電体キャパシタ
ＣA ，ＣBの一方ＣBのセルトランジスタＱ１と反対側に
選択トランジスタＱ２を接続することにより、情報の保
持時間を長くかつ情報の書き込み電圧を低くできるのは
勿論のこと、選択していないセルには書き込み電圧の影
響が及ばないようにすることができる。従って、メモリ
セルとしての信頼性の向上をはかることが可能となる。
すようなセル構成に加えて、２つの強誘電体キャパシタ
ＣA ，ＣBの一方ＣBのセルトランジスタＱ１と反対側に
選択トランジスタＱ２を接続することにより、情報の保
持時間を長くかつ情報の書き込み電圧を低くできるのは
勿論のこと、選択していないセルには書き込み電圧の影
響が及ばないようにすることができる。従って、メモリ
セルとしての信頼性の向上をはかることが可能となる。
【００４９】（変形例）本発明は、上述した実施形態に
限定されるものではない。実施形態では、強誘電体キャ
パシタの誘電体材料としてＰＺＴを用いたが、これに限
らず強誘電体材料であれば用いることができる。ＭＯＳ
トランジスタのゲート電極に接続する２つの強誘電体キ
ャパシタとしては、強誘電体膜の膜厚は等しくても異な
っていても良いが、構成材料及び面積は等しくする必要
がある。
限定されるものではない。実施形態では、強誘電体キャ
パシタの誘電体材料としてＰＺＴを用いたが、これに限
らず強誘電体材料であれば用いることができる。ＭＯＳ
トランジスタのゲート電極に接続する２つの強誘電体キ
ャパシタとしては、強誘電体膜の膜厚は等しくても異な
っていても良いが、構成材料及び面積は等しくする必要
がある。
【００５０】また、電界効果トランジスタはＭＯＳ型に
限るものではなく、ゲート酸化膜の代わりにゲート絶縁
膜を用いたＭＩＳ型を用いることも可能である。さら
に、Ｓｉストライプはｎｐｎに限るものではなく、ｐチ
ャネルのトランジスタを形成するのであればｐｎｐにす
ればよい。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
限るものではなく、ゲート酸化膜の代わりにゲート絶縁
膜を用いたＭＩＳ型を用いることも可能である。さら
に、Ｓｉストライプはｎｐｎに限るものではなく、ｐチ
ャネルのトランジスタを形成するのであればｐｎｐにす
ればよい。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【００５１】
【発明の効果】以上詳述したように本発明によれば、Ｍ
ＯＳ型又はＭＩＳ型の電界効果トランジスタのゲート電
極に、残留分極のほぼ等しい２つの強誘電体キャパシタ
を接続してメモリセル構造を構成し、各キャパシタの強
誘電体薄膜をトランジスタのゲート電極に対して相互に
逆向きに分極させることにより、情報の記憶を行うよう
にしている。従って、強誘電体薄膜に直接電圧を印加す
ることになるので情報の書き込み電圧を低くできると共
に、強誘電体薄膜の分極に起因する電荷をトランジスタ
のチャネル領域の半導体表面に誘起させることはなく、
しかも記憶した後の定常状態では２つの強誘電体キャパ
シタの内部電界は０となるため、情報の保持時間を長く
することが可能である。
ＯＳ型又はＭＩＳ型の電界効果トランジスタのゲート電
極に、残留分極のほぼ等しい２つの強誘電体キャパシタ
を接続してメモリセル構造を構成し、各キャパシタの強
誘電体薄膜をトランジスタのゲート電極に対して相互に
逆向きに分極させることにより、情報の記憶を行うよう
にしている。従って、強誘電体薄膜に直接電圧を印加す
ることになるので情報の書き込み電圧を低くできると共
に、強誘電体薄膜の分極に起因する電荷をトランジスタ
のチャネル領域の半導体表面に誘起させることはなく、
しかも記憶した後の定常状態では２つの強誘電体キャパ
シタの内部電界は０となるため、情報の保持時間を長く
することが可能である。
【００５２】これに加えて、一方の強誘電体キャパシタ
のセルトランジスタと反対側に選択トランジスタを接続
することにより、選択していないセルには書き込み電圧
の影響が及ばないようにすることができる。
のセルトランジスタと反対側に選択トランジスタを接続
することにより、選択していないセルには書き込み電圧
の影響が及ばないようにすることができる。
【図１】先願に係わる強誘電体不揮発性メモリのメモリ
セル構成を示す等価回路図。
セル構成を示す等価回路図。
【図２】ＭＯＳＦＥＴを用いたメモリ動作解析装置の回
路構成例と、読み出し電圧印加時のドレイン電流の変化
を示す図。
路構成例と、読み出し電圧印加時のドレイン電流の変化
を示す図。
【図３】本発明の一実施形態に係わる強誘電体不揮発性
メモリのメモリセル構成を示す等価回路図。
メモリのメモリセル構成を示す等価回路図。
【図４】図３のメモリセルをビット線ＢＬ，ワード線Ｗ
Ｌ，プレート線ＰＬに接続した状態を示す回路構成図。
Ｌ，プレート線ＰＬに接続した状態を示す回路構成図。
【図５】図４のセル構成において、セルトランジスタを
配線に接続した状態を示す回路構成図。
配線に接続した状態を示す回路構成図。
【図６】図５（ｄ）に示す回路構成を実現した素子構造
断面図。
断面図。
【図７】共通の接続点がない場合の接続例を示す回路構
成図。
成図。
【図８】図７の回路構成を実現するセル配置の例を示す
平面図。
平面図。
【図９】従来の強誘電体不揮発性メモリの問題点を説明
するための図。
するための図。
Ｑ１…セルトランジスタ Ｑ２…選択トランジスタ ＣA ，ＣB …強誘電体キャパシタ ａ〜ｅ…端子 ６１…ｐ型Ｓｉ基板 ６２…セルトランジスタ用のｎ型拡散層 ６３…セルトランジスタ用のゲート電極 ６４…選択トランジスタ用のｎ型拡散層 ６５…選択トランジスタ用のゲート電極 ６６…強誘電体膜 ６７，６８…キャパシタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792
Claims (3)
- 【請求項１】ＭＯＳ型又はＭＩＳ型のセルトランジスタ
のゲート電極に、残留分極のほぼ等しい２つの強誘電体
キャパシタを接続してなるメモリセル構造を有し、各キ
ャパシタの強誘電体薄膜をトランジスタのゲート電極に
対して相互に逆向きに分極させることにより情報を記憶
する強誘電体不揮発性メモリであって、 前記各キャパシタの一方側に選択トランジスタを配置し
てなることを特徴とする強誘電体不揮発性メモリ。 - 【請求項２】ＭＯＳ型又はＭＩＳ型のセルトランジスタ
と、このセルトランジスタのゲート電極にそれぞれ一端
が接続された、残留分極のほぼ等しい２つの強誘電体キ
ャパシタと、これらの強誘電体キャパシタの一方の他端
に接続された選択トランジスタとを具備し、 前記各キャパシタの強誘電体薄膜を前記セルトランジス
タのゲート電極に対して相互に逆向きに分極させること
により情報を記憶することを特徴とする強誘電体不揮発
性メモリ。 - 【請求項３】前記キャパシタの一方は、一端が前記セル
トランジスタのゲート電極に、他端が前記選択トランジ
スタを介してビット線に接続され、前記キャパシタの他
方は一端が前記セルトランジスタのゲート電極に、他端
がプレート線に接続され、前記選択トランジスタのゲー
ト電極はワード線に接続されていることを特徴とする請
求項１又は２に記載の不揮発性半導体メモリ。
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