JPH07202035A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH07202035A JPH07202035A JP5336337A JP33633793A JPH07202035A JP H07202035 A JPH07202035 A JP H07202035A JP 5336337 A JP5336337 A JP 5336337A JP 33633793 A JP33633793 A JP 33633793A JP H07202035 A JPH07202035 A JP H07202035A
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- Japan
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- ferroelectric thin
- voltage
- film
- control electrode
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Abstract
(57)【要約】
【目的】強誘電体薄膜の結晶性が良好で、膜質の低下等
を生じることがなく、且つメモリセルの面積が小さくて
済む不揮発性半導体メモリを提供する。 【構成】半導体基板1に形成されたソース領域2・ドレ
イン領域3間の前記半導体基板の表面上に、絶縁膜4、
フローティング電極用の導電性薄膜5、強誘電体薄膜
6、コントロール電極用の導電性薄膜7を順次形成し、
前記コントロール電極7と半導体基板1間に電位差を生
じさせて強誘電体薄膜6の分極を反転させることにより
書き込み又は消去が行なわれるようにした。
を生じることがなく、且つメモリセルの面積が小さくて
済む不揮発性半導体メモリを提供する。 【構成】半導体基板1に形成されたソース領域2・ドレ
イン領域3間の前記半導体基板の表面上に、絶縁膜4、
フローティング電極用の導電性薄膜5、強誘電体薄膜
6、コントロール電極用の導電性薄膜7を順次形成し、
前記コントロール電極7と半導体基板1間に電位差を生
じさせて強誘電体薄膜6の分極を反転させることにより
書き込み又は消去が行なわれるようにした。
Description
【0001】
【産業上の利用分野】本発明は不揮発性半導体メモリに
関するものであり、特にMFS(メタル・強誘電体・シ
リコン)電界効果トランジスタ型のメモリに関する。
関するものであり、特にMFS(メタル・強誘電体・シ
リコン)電界効果トランジスタ型のメモリに関する。
【0002】
【従来の技術】従来提案されているこの種MFS・FE
T(MFS電界効果トランジスタ)は図11に示すよう
に、シリコン基板100に形成されたソース領域101
とドレイン領域102間の基板100上に直接強誘電体
薄膜103を形成し、その上に金属薄膜104を設けた
構造となっていた。
T(MFS電界効果トランジスタ)は図11に示すよう
に、シリコン基板100に形成されたソース領域101
とドレイン領域102間の基板100上に直接強誘電体
薄膜103を形成し、その上に金属薄膜104を設けた
構造となっていた。
【0003】
【発明が解決しようとする課題】しかし、この構造では
以下のような問題があった。まず、シリコンと格子定数
が合う強誘電体がないため、シリコン基板100と強誘
電体膜103間で格子定数のミスマッチが大きく、良好
な結晶性の強誘電体薄膜が形成できない。また、主に用
いられている強誘電体は酸化物であるため成膜時(60
0゜C)に誘電率の低いSiO2等の不要な膜が基板1
00と強誘電体薄膜101との間にできてしまう。この
不要な膜ができると、膜質の低下や動作電圧の増大、ト
ラップ準位の増大等が生じてしまう。動作電圧の増大は
電圧を加えたときに誘電率の低いSiO2膜(不要な
膜)に電界が殆どかかってしまい、強誘電体薄膜103
にかかりにくくなるので、その分、動作電圧を増大しな
ければならないために生じる。トラップ準位の増大は不
要な膜に電荷が注入し、強誘電体の分極を打ち消してし
まうために生じる。
以下のような問題があった。まず、シリコンと格子定数
が合う強誘電体がないため、シリコン基板100と強誘
電体膜103間で格子定数のミスマッチが大きく、良好
な結晶性の強誘電体薄膜が形成できない。また、主に用
いられている強誘電体は酸化物であるため成膜時(60
0゜C)に誘電率の低いSiO2等の不要な膜が基板1
00と強誘電体薄膜101との間にできてしまう。この
不要な膜ができると、膜質の低下や動作電圧の増大、ト
ラップ準位の増大等が生じてしまう。動作電圧の増大は
電圧を加えたときに誘電率の低いSiO2膜(不要な
膜)に電界が殆どかかってしまい、強誘電体薄膜103
にかかりにくくなるので、その分、動作電圧を増大しな
ければならないために生じる。トラップ準位の増大は不
要な膜に電荷が注入し、強誘電体の分極を打ち消してし
まうために生じる。
【0004】また、上記従来の半導体メモリでは強誘電
体薄膜103の成分元素が基板100に拡散してチャン
ネル部分の電荷のバランスが崩れて所望のFET特性が
得られないという問題も生じる。このようなことから、
従来の構造を用いたMFS・FETデバイスは実用化に
至っていない。更に、従来の半導体メモリでは、図12
に示すように、書込み、読出しのためにMFS・FET
105の1つについて、2つの選択トランジスタ10
6、107を必要とするので、メモリセル108の面積
が大きくなるという欠点もあった。
体薄膜103の成分元素が基板100に拡散してチャン
ネル部分の電荷のバランスが崩れて所望のFET特性が
得られないという問題も生じる。このようなことから、
従来の構造を用いたMFS・FETデバイスは実用化に
至っていない。更に、従来の半導体メモリでは、図12
に示すように、書込み、読出しのためにMFS・FET
105の1つについて、2つの選択トランジスタ10
6、107を必要とするので、メモリセル108の面積
が大きくなるという欠点もあった。
【0005】本発明は強誘電体薄膜の結晶性が良好で、
膜質の低下等を生じることがなく、且つメモリセルの面
積が小さくて済む不揮発性半導体メモリを提供すること
を目的とする。
膜質の低下等を生じることがなく、且つメモリセルの面
積が小さくて済む不揮発性半導体メモリを提供すること
を目的とする。
【0006】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、半導体基板に形成されたソース領域・ド
レイン領域間の前記半導体基板の表面上に、絶縁膜、フ
ローティング電極用の導電性薄膜、強誘電体薄膜、コン
トロール電極用の導電性薄膜を順次形成し、前記コント
ロール電極と半導体基板間に電位差を生じさせて前記強
誘電体薄膜の分極を反転させることにより書き込み又は
消去が行なわれるようにした。
め本発明では、半導体基板に形成されたソース領域・ド
レイン領域間の前記半導体基板の表面上に、絶縁膜、フ
ローティング電極用の導電性薄膜、強誘電体薄膜、コン
トロール電極用の導電性薄膜を順次形成し、前記コント
ロール電極と半導体基板間に電位差を生じさせて前記強
誘電体薄膜の分極を反転させることにより書き込み又は
消去が行なわれるようにした。
【0007】
【作用】このような構成によると、ゲート絶縁膜を設け
ることにより、その上にフローティングゲートを設ける
ことができ、しかもこのフローティングゲートを強誘電
体薄膜との整合性の良い白金で形成して強誘電体薄膜を
成長面とすることができるので、結晶性の良い強誘電体
薄膜が得られる。
ることにより、その上にフローティングゲートを設ける
ことができ、しかもこのフローティングゲートを強誘電
体薄膜との整合性の良い白金で形成して強誘電体薄膜を
成長面とすることができるので、結晶性の良い強誘電体
薄膜が得られる。
【0008】また、このメモリ素子は大きなバイアス電
圧をかけると強誘電体薄膜に充分な電界がかかり、強誘
電体の分極が反転する。一方、小さなバイアス電圧をか
けると、強誘電体薄膜には電界が充分かからないので、
強誘電体の分極は反転せず、ゲート絶縁膜にのみ電界が
かかる。従って、大きな電圧をかけることによって書込
み又は消去ができ、小さな電圧をかけることによって読
出しができることになる。
圧をかけると強誘電体薄膜に充分な電界がかかり、強誘
電体の分極が反転する。一方、小さなバイアス電圧をか
けると、強誘電体薄膜には電界が充分かからないので、
強誘電体の分極は反転せず、ゲート絶縁膜にのみ電界が
かかる。従って、大きな電圧をかけることによって書込
み又は消去ができ、小さな電圧をかけることによって読
出しができることになる。
【0009】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図1はNチャンネル型FETとして構成した
メモリトランジスタの実施例であり、1はP型のシリコ
ン基板、2はN型のソース領域、3はN型のドレイン領
域、4はソース領域2とドレイン領域3の間の基板上に
成膜されたゲート絶縁膜、5は導電性薄膜のフローティ
ングゲート、6は強誘電体薄膜、7は導電性薄膜のコン
トロール電極である。
説明する。図1はNチャンネル型FETとして構成した
メモリトランジスタの実施例であり、1はP型のシリコ
ン基板、2はN型のソース領域、3はN型のドレイン領
域、4はソース領域2とドレイン領域3の間の基板上に
成膜されたゲート絶縁膜、5は導電性薄膜のフローティ
ングゲート、6は強誘電体薄膜、7は導電性薄膜のコン
トロール電極である。
【0010】ゲート絶縁膜4はSiO2で構成されてお
り、このゲート絶縁膜を設けることにより、フローティ
ングゲート5として強誘電体薄膜6との整合性のよい金
属、例えば白金(Pt)を用いることができる。そのた
め強誘電体薄膜6はこの整合性の良い白金を成長面とし
て形成されるので、非常に結晶性の良いものが得られ
る。
り、このゲート絶縁膜を設けることにより、フローティ
ングゲート5として強誘電体薄膜6との整合性のよい金
属、例えば白金(Pt)を用いることができる。そのた
め強誘電体薄膜6はこの整合性の良い白金を成長面とし
て形成されるので、非常に結晶性の良いものが得られ
る。
【0011】また、この構造はフローティングゲート5
とゲート絶縁膜4と基板1とがMOS構造となっている
ので、これらは一般に行なわれているMOS作成技術を
利用して形成でき、その上に強誘電体薄膜6、コントロ
ール電極7を形成すればよい。従って、製造技術的にも
容易になるという利点がある。尚、上述の通りフローテ
ィングゲート5として白金を用いるのがよいが、白金だ
けでは密着性やバリア性(拡散防止能力)がやや弱いの
で、これらの密着性やバリア性を向上させるために白金
と他の金属との積層構造として形成してもよい。この例
として、Pt/Ti、Pt/Ta、Pt/TiN等の2
層構造例を挙げることができる。また、金属ではない
が,RuO2等のように導電性をもつものであればT
i、Ta、TiN等と同様に用いることができる。
とゲート絶縁膜4と基板1とがMOS構造となっている
ので、これらは一般に行なわれているMOS作成技術を
利用して形成でき、その上に強誘電体薄膜6、コントロ
ール電極7を形成すればよい。従って、製造技術的にも
容易になるという利点がある。尚、上述の通りフローテ
ィングゲート5として白金を用いるのがよいが、白金だ
けでは密着性やバリア性(拡散防止能力)がやや弱いの
で、これらの密着性やバリア性を向上させるために白金
と他の金属との積層構造として形成してもよい。この例
として、Pt/Ti、Pt/Ta、Pt/TiN等の2
層構造例を挙げることができる。また、金属ではない
が,RuO2等のように導電性をもつものであればT
i、Ta、TiN等と同様に用いることができる。
【0012】ゲート絶縁膜4としてはSiO2を用いる
のが一番好ましいが、容量を大きくすることができて、
半導体基板との整合性が良いものであれば、CaF2,
MgO等の絶縁体を用いることもできる。
のが一番好ましいが、容量を大きくすることができて、
半導体基板との整合性が良いものであれば、CaF2,
MgO等の絶縁体を用いることもできる。
【0013】次に、図2は前記構造のトランジスタをO
Nさせた場合(a)と、OFFにした場合(b)をそれ
ぞれ示している。ONさせる場合は、コントロール電極
7に正の電圧+Vを印加する。この電圧+Vは強誘電体
薄膜6の分極が反転するに充分な電圧とする。強誘電体
薄膜6における分極反転によりフローティングゲート5
に負の電荷が蓄積される。それに従ってゲート絶縁膜4
の上表面に、その電荷を打ち消そうとする正の電荷が発
生する。
Nさせた場合(a)と、OFFにした場合(b)をそれ
ぞれ示している。ONさせる場合は、コントロール電極
7に正の電圧+Vを印加する。この電圧+Vは強誘電体
薄膜6の分極が反転するに充分な電圧とする。強誘電体
薄膜6における分極反転によりフローティングゲート5
に負の電荷が蓄積される。それに従ってゲート絶縁膜4
の上表面に、その電荷を打ち消そうとする正の電荷が発
生する。
【0014】また、その正の電荷を打ち消すために基板
1の表面には負の電荷が発生する。その負の電荷が空乏
層となる或る値以上の電圧がコントロール電極7に加え
られていれば、反転層が形成されFETがON状態にな
る。コントロール電極7に負の電圧−Vを印加したとき
は、(a)と同様の作用により(b)の如く基板1の表
面には正の電荷が発生するためFETはOFF状態とな
る。尚、基板1はいずれの場合もグランドに接続してい
る。
1の表面には負の電荷が発生する。その負の電荷が空乏
層となる或る値以上の電圧がコントロール電極7に加え
られていれば、反転層が形成されFETがON状態にな
る。コントロール電極7に負の電圧−Vを印加したとき
は、(a)と同様の作用により(b)の如く基板1の表
面には正の電荷が発生するためFETはOFF状態とな
る。尚、基板1はいずれの場合もグランドに接続してい
る。
【0015】図3は、コントロール電極7と基板1との
間で測定した容量C(図2参照)とバイアス電圧Vとの
間の特性図である。通常のMOSトランジスタではバイ
アスを負から正に変化させていき、しかる後、正から負
へと戻していくと、同一の特性曲線となるが、本実施例
のFETは図示の如くヒステリシス曲線となる。これ
は、電圧を負から正へ変えていったときと、逆に正から
負へと変えていったときとでチャンネル部の電荷密度が
変わることに起因している。
間で測定した容量C(図2参照)とバイアス電圧Vとの
間の特性図である。通常のMOSトランジスタではバイ
アスを負から正に変化させていき、しかる後、正から負
へと戻していくと、同一の特性曲線となるが、本実施例
のFETは図示の如くヒステリシス曲線となる。これ
は、電圧を負から正へ変えていったときと、逆に正から
負へと変えていったときとでチャンネル部の電荷密度が
変わることに起因している。
【0016】この図3の特性に関し、印加電圧V=±1
0Vであり、強誘電体薄膜6の材料としてはPZT(P
bZrxTi1-xO3)を用いた。PZTの代わりにPbT
iO,Bi4Ti3O12等でも同様な結果が得られる。
尚、強誘電体薄膜6の比誘電率、膜厚を制御することに
より書込み電圧を制御できる。強誘電体薄膜6の成膜方
法としてはSol−Gel法を用いたが、その他、スパ
ッタリング法、CVD法、MBE法等が可能である。
0Vであり、強誘電体薄膜6の材料としてはPZT(P
bZrxTi1-xO3)を用いた。PZTの代わりにPbT
iO,Bi4Ti3O12等でも同様な結果が得られる。
尚、強誘電体薄膜6の比誘電率、膜厚を制御することに
より書込み電圧を制御できる。強誘電体薄膜6の成膜方
法としてはSol−Gel法を用いたが、その他、スパ
ッタリング法、CVD法、MBE法等が可能である。
【0017】図4はFETをPチャンネル型とした場合
のOFF状態(A)と、ON状態(B)を示している。
ここでも基板1はグランドに接続されている。Pチャン
ネル型ではコントロール電極7に正の電圧をかけたとき
OFFとなり、負の電圧をかけたときONとなる点が図
2のNチャンネル型と相違する。
のOFF状態(A)と、ON状態(B)を示している。
ここでも基板1はグランドに接続されている。Pチャン
ネル型ではコントロール電極7に正の電圧をかけたとき
OFFとなり、負の電圧をかけたときONとなる点が図
2のNチャンネル型と相違する。
【0018】データの書き込み、読出しについてはNチ
ャンネル型であっても、Pチャンネル型であっても次の
ようにする。まず、本実施例のメモリ素子では大きなバ
イアス電圧をかけると強誘電体薄膜6に電界がかかり分
極が生じるが、小さなバイアス電圧では強誘電体薄膜6
にあまり電界がかからないので、分極は発生せず、ゲー
ト絶縁膜4にのみに電界がかかる。
ャンネル型であっても、Pチャンネル型であっても次の
ようにする。まず、本実施例のメモリ素子では大きなバ
イアス電圧をかけると強誘電体薄膜6に電界がかかり分
極が生じるが、小さなバイアス電圧では強誘電体薄膜6
にあまり電界がかからないので、分極は発生せず、ゲー
ト絶縁膜4にのみに電界がかかる。
【0019】そこで、書込み時には大きなバイアス電圧
をかけ、読み出し時には小さなバイアス電圧をかけて行
なう。
をかけ、読み出し時には小さなバイアス電圧をかけて行
なう。
【0020】図5は上記のメモリ素子を用いたメモリ回
路の実施例を示している。この回路を構成するメモリ素
子(FET)は書込み状態「1」でも書込まれていない
状態「0」でもゲート電圧(コントロール電極7に印加
される電圧)が0VのときはOFF状態となっているエ
ンハンスメント型(ノーマリオフ)とし、強誘電体膜6
での分極によるスレッショルド電圧Vthの変化を読取る
ことによって「1」、「0」を判別する。尚、図5のメ
モリ素子(FET)はPチャンネル型であるとする。
路の実施例を示している。この回路を構成するメモリ素
子(FET)は書込み状態「1」でも書込まれていない
状態「0」でもゲート電圧(コントロール電極7に印加
される電圧)が0VのときはOFF状態となっているエ
ンハンスメント型(ノーマリオフ)とし、強誘電体膜6
での分極によるスレッショルド電圧Vthの変化を読取る
ことによって「1」、「0」を判別する。尚、図5のメ
モリ素子(FET)はPチャンネル型であるとする。
【0021】図6に、この回路の動作方法の一例をまと
めて示している。この図6に従って動作を説明する。
尚、図5において丸10で囲んだメモリセル(m、n)
を選択されるセルとして、このセルへの書込み、消去、
読出しを説明する。BLm、BLm+1はビット線,W
Ln、WLn+1はワード線、DLn、DLn+1はドライブ線
である。
めて示している。この図6に従って動作を説明する。
尚、図5において丸10で囲んだメモリセル(m、n)
を選択されるセルとして、このセルへの書込み、消去、
読出しを説明する。BLm、BLm+1はビット線,W
Ln、WLn+1はワード線、DLn、DLn+1はドライブ線
である。
【0022】(1)書込み・・・(m、n)の選択セル
に書込みを行なうためには、ビット線BLmに書込み電
圧(+V1=High)をかける。この電圧は強誘電体
薄膜6に分極反転を起こすのに充分な電圧であり、約1
0Vである。そして、選択セルにつながるワード線WL
nをグランドレベル(電圧0V)にする。このとき、非
選択セルが書込まれないように他のワード線WLn+1を
オープン状態とする。
に書込みを行なうためには、ビット線BLmに書込み電
圧(+V1=High)をかける。この電圧は強誘電体
薄膜6に分極反転を起こすのに充分な電圧であり、約1
0Vである。そして、選択セルにつながるワード線WL
nをグランドレベル(電圧0V)にする。このとき、非
選択セルが書込まれないように他のワード線WLn+1を
オープン状態とする。
【0023】(2)消去・・・書込みと逆の動作を行な
う。ワード線WLnに消去電圧(+V1=High)をか
け、ビット線BLmをグランドレベルにする。このとき
に、非選択セルのデータが消去セルのデータが消去され
ないように他のビット線BLm+1に+V1をかけ、他のワ
ード線WLn+1をオープン状態とする。
う。ワード線WLnに消去電圧(+V1=High)をか
け、ビット線BLmをグランドレベルにする。このとき
に、非選択セルのデータが消去セルのデータが消去され
ないように他のビット線BLm+1に+V1をかけ、他のワ
ード線WLn+1をオープン状態とする。
【0024】(3)読出し・・・ワード線WLnに読出
し電圧SVをかける。この電圧はFETの「1」状態で
のスレッショルド電圧Vthと「0」状態でのスレッショ
ルド電圧Vthの間の電圧であり、強誘電体薄膜6におけ
る分極を反転させない程度の電圧である。この電圧は例
えば3〜5V程度でよい。ビット線BLmをグランドレ
ベルにしてドライブ線DLnにセンシング電流SAを流
すと、選択セル(m、n)が書込み状態ならBLmに電
流が流れる。
し電圧SVをかける。この電圧はFETの「1」状態で
のスレッショルド電圧Vthと「0」状態でのスレッショ
ルド電圧Vthの間の電圧であり、強誘電体薄膜6におけ
る分極を反転させない程度の電圧である。この電圧は例
えば3〜5V程度でよい。ビット線BLmをグランドレ
ベルにしてドライブ線DLnにセンシング電流SAを流
すと、選択セル(m、n)が書込み状態ならBLmに電
流が流れる。
【0025】図5では、メモリ素子が図4に示すフロー
ティングゲート5を有するトランジスタ単体のものとし
て説明したが、図7に示すように強誘電体キャパシタ1
1をMOSFET12のゲートに接続したものをメモリ
セルとしても図6に示すような方法で書込み、消去、読
出しができる。
ティングゲート5を有するトランジスタ単体のものとし
て説明したが、図7に示すように強誘電体キャパシタ1
1をMOSFET12のゲートに接続したものをメモリ
セルとしても図6に示すような方法で書込み、消去、読
出しができる。
【0026】図8はメモリセルの断面構造図を示してい
る。ビット線BLmはFETのソース領域2とショート
させている。ワード線WLnはコントロール電極7を用
いる。ドライブ線DLnはドレイン領域3とダイレクト
コンタクトになるように配線している。Nウエルとビッ
ト線BLmのコンタクト部にN+層15を設けたが、充分
に抵抗が小さいコンタクトが作成できるなら、特にN+
層15は削除してもよい。図9は強誘電体薄膜6を加工
しなくても差し支えないことを示している。図10に平
面レイアウト図を示す。
る。ビット線BLmはFETのソース領域2とショート
させている。ワード線WLnはコントロール電極7を用
いる。ドライブ線DLnはドレイン領域3とダイレクト
コンタクトになるように配線している。Nウエルとビッ
ト線BLmのコンタクト部にN+層15を設けたが、充分
に抵抗が小さいコンタクトが作成できるなら、特にN+
層15は削除してもよい。図9は強誘電体薄膜6を加工
しなくても差し支えないことを示している。図10に平
面レイアウト図を示す。
【0027】
【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜を設けることにより、その上にフローティン
グゲートを設けることができ、しかもこのフローティン
グゲートを強誘電体薄膜との整合性の良い膜で形成して
強誘電体薄膜を成長面とすることができるので、結晶性
の良い強誘電体薄膜が得られる。また、本発明のメモリ
は大きな電圧をかけることによって書込みと消去がで
き、小さな電圧をかけることによって読出しができるの
で、従来のような選択トランジスタは不要となり、セル
としてのチップ面積が小さくできる。
ート絶縁膜を設けることにより、その上にフローティン
グゲートを設けることができ、しかもこのフローティン
グゲートを強誘電体薄膜との整合性の良い膜で形成して
強誘電体薄膜を成長面とすることができるので、結晶性
の良い強誘電体薄膜が得られる。また、本発明のメモリ
は大きな電圧をかけることによって書込みと消去がで
き、小さな電圧をかけることによって読出しができるの
で、従来のような選択トランジスタは不要となり、セル
としてのチップ面積が小さくできる。
【図1】 本発明を実施した不揮発性半導体メモリの模
式適構造図。
式適構造図。
【図2】 その動作を示す図。
【図3】 そのバイアス電圧対容量の関係を示す特性
図。
図。
【図4】 Pチャンネル型のメモリ素子FETの動作を
示す図。
示す図。
【図5】 メモリ回路の一部を示す図。
【図6】 その動作を説明するための図。
【図7】 他の実施例のメモリ素子を用いたメモリ回路
を示す図。
を示す図。
【図8】 メモリセルの断面構造図。
【図9】 異なるメモリセルの断面構造図。
【図10】 平面のレイアウト図。
【図11】 従来の不揮発性半導体メモリの模式的構造
図。
図。
【図12】 その従来のメモリ素子を用いたメモリセル
の回路図。
の回路図。
1 半導体基板 2 ソース領域 3 ドレイン領域 4 絶縁膜 5 フローティングゲート 6 強誘電体薄膜 7 コントロール電極
Claims (1)
- 【請求項1】半導体基板に形成されたソース領域・ドレ
イン領域間の前記半導体基板の表面上に、絶縁膜、フロ
ーティング電極用の導電性薄膜、強誘電体薄膜、コント
ロール電極用の導電性薄膜を順次形成し、前記コントロ
ール電極と半導体基板間に電位差を生じさせて前記強誘
電体薄膜の分極を反転させることにより書き込み又は消
去が行なわれるようにしたことを特徴とする不揮発性半
導体メモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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