JPH06275841A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 集積度を向上させた不揮発性半導体記憶装置
を提供する。 【構成】 選択ゲート電極９は、強誘電体膜６および絶
縁体膜２６の一部を覆っている。導電性サイドウォール
２３はチャネル領域１０ａを覆い、ソース電極２５と接
触している。チャネル領域１０ａは、書き込み時にはオ
フセット領域を構成するが、読み出す際にはソース４に
読み出し電圧を印加することにより、オン状態とる。 【効果】 導電性サイドウォール２３下部を一種のオフ
セット領域として利用できる。また、選択ゲート電極９
およびコントロールゲート電極５が形成される領域をよ
り小さくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するものであり、特にその集積度向上に関する
ものである。

【０００２】

【従来の技術】不揮発性メモリとしては、強誘電体トラ
ンジスタを用いたもの、強誘電体コンデンサを用いたも
の、Ｅ²ＰＲＯＭ等が知られている。

【０００３】［強誘電体トランジスタを用いた不揮発性
メモリ41の構造］特開平2-64993公報に開示されている
強誘電体トランジスタを用いた不揮発性メモリ４１を図
１４に示す。不揮発性メモリ４１は、Ｐ型の基板１２１
の表面の一部にＮ型のウェル領域１２２が形成されてい
る。ウェル領域１２２上の所定領域には、強誘電体材料
からなる強誘電体膜１２３を有している。強誘電体膜１
２３上には、導電性の材料からなるゲート電極１２４が
形成されている。ウェル領域１２２中のゲート膜１２３
下の両側部分に高濃度のＰ型の不純物拡散層からなるソ
ース領域１２５およびドレイン領域１２６が形成されて
いる。なお、ウェル領域１２２の電極領域（高濃度のＮ
型の不純物拡散層）１２７とソース領域１２５とは接続
されている。

【０００４】［不揮発性メモリ４１の動作原理］次に、
強誘電体ゲート膜１２３を有する不揮発性メモリ４１の
動作原理を図１３の強誘電体物質のＥ−Ｐヒステリシス
ループを参照しつつ説明する。図において、縦軸は分極
Ｐを示し、横軸は電界Ｅを示す。

【０００５】図１４に示す不揮発性メモリ４１に書込む
場合、ゲート電極１２４に接地電位を与え、かつＮウェ
ル１２２に抗電圧より十分大きなプログラム電圧を印加
する。抗電圧とは、強誘電体物質の残留分極を取り除く
のに必要な電界Ｅｃを得る為の電圧をいう。この時、ゲ
ート電極１２４とＮウェル１２２間に発生する電界によ
って、強誘電体膜１２３は発生した電界の方向とほぼ同
じ方向に分極する（図１３のＲ１参照）。すなわち、強
誘電体膜１２３は、図１４Ｃに示すように、ゲート電極
１２４側がプラスに、Ｎウェル１２２側がマイナスに分
極する。

【０００６】このような分極状態により、ゲート電極１
２４下部の半導体表面に反転層電荷および空乏層電荷か
らなる正電荷が誘起される。残留分極が十分に大きけれ
ば、反転層が形成され、ソース領域１２５とドレイン領
域１２６とは電気的に導通する（以下オン状態とい
う）。この状態を、以下書込状態という。なお、プログ
ラム電圧が遮断されても、分極状態はほぼそのままの状
態である（図９のＳ１）。一方、消去させる場合、書込
時とは反対に、Ｎウェル１２２に接地電位を与え、かつ
ゲート電極１２４に抗電圧より十分大きなプログラム電
圧を印加する。この時、ゲート電極１２４とＮウェル１
２２間に書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜１２３の分極状態が反
転する（図１３のＰ１）。すなわち、強誘電体膜１２３
は、図１４Ｂに示すように、ゲート電極１２４側がマイ
ナスに、Ｎウェル１２２側がプラスに分極する（図１３
のＱ１）。

【０００７】したがって、ゲート電極１２４下部の反転
層は消滅し、負電荷が蓄積層として形成され、ソース領
域１２５とドレイン領域１２６とは電気的に絶縁される
（以下オフ状態という）。この状態を、非書込状態とい
う。なお、プログラム電圧が遮断されても、反転した分
極状態はほぼそのままの状態である。

【０００８】つぎに、不揮発性メモリ４１の読み出し動
作を説明する。強誘電体膜１２３が書込状態であれば、
チャネル領域１３０はオン状態であり、ドレイン１２５
の電位をソース１２６の電位より高くすることにより、
ドレイン１２５とソース１２６間に電流が流れる。

【０００９】これに対し、強誘電体膜１２３が非書込状
態であれば、チャネル領域１３０はオフ状態である。し
たがって、ドレイン１２５の電位をソース１２６の電位
より高くしても、ドレイン１２５とソース１２６間に電
流が流れない。

【００１０】このように、不揮発性メモリ４１は、一旦
書き込み状態とすれば、たとえゲート電極１２４への電
圧供給を中止しても、書き込み状態は維持される。ま
た、書き込まれているか否かは、ソース１２６とドレイ
ン１２５の間に電流が流れるか否かによって判断するこ
とができる。

【００１１】［ＳＲＡＭとしての不揮発性メモリ４１の
動作］不揮発性メモリ４１は、ＳＲＡＭ（スタティック
ＲＡＭ）として使用される。不揮発性メモリ４１を複数
組合わせた回路の等価回路１５を図１５に示す。図に示
すように、不揮発性メモリ４１は、左右に一つずつの選
択トランジスタを設けて使用される。書き込み又は読み
出しを希望するメモリ（以下選択セルという）以外のメ
モリに書き込み又は読み出しをしてしまうことを防止す
る為である。

【００１２】書き込みは、次のようにして行なわれる。
第１のワード線ＷＬ１をＶｃｃ電位にしてトランジスタ
Ｔ１をオンにし、第２のワード線ＷＬ２をＶｓｓ電位
（接地電位）にしてトランジスタＴ２をオフにする。ま
た、不揮発性メモリ４１のゲート電極をＶｃｃ／２電位
にする。さらに、ビット線ＢＬからのデータを不揮発性
メモリ４１のソース・基板に印加する。これにより、不
揮発性メモリ４１はゲート・基板間にＶｃｃ／２電位が
印加されて強誘電体膜１２３（図１４参照）が所定の分
極状態になり、データの書込みが可能になる。

【００１３】一方、読出し動作に際しては、第２のワー
ド線ＷＬ２をＶｃｃ電位にしてトランジスタＴ２をオン
にしておき、第１のワード線ＷＬ１をＶｃｃ電位にして
トランジスタＴ１をオンにする。ここで、あらかじめプ
リチャージ回路ＰＲによりビット線ＢＬ…をＶｃｃ／２
以上の電位にプリチャージしておく。これにより、不揮
発性メモリ４１が書込み状態であれば電流が流れ、この
不揮発性メモリ４１が接続されているビット線ＢＬの電
位が下がる。これに対して、不揮発性メモリ４１が非書
込み状態であれば電流が流れないので、この不揮発性メ
モリ４１が接続されているビット線ＢＬの電位は変わら
ない。このように、不揮発性メモリ４１が書込み状態か
非書込み状態かで、ビット線ＢＬの電位が変化する。こ
の電位変化を対応するセンスアンプＳＡにより検出・増
幅することでデータの読出しが可能になる。

【００１４】このように、強誘電体膜を用いた不揮発性
メモリ４１においては、複数組合わせて使用する場合、
誤読み出しおよび誤書込を防止するため２種類のトラン
ジスタＴ１，Ｔ２を設けている。

【００１５】［強誘電体コンデンサを用いた不揮発性メ
モリ３０の構造・動作］強誘電体コンデンサを用いた不
揮発性メモリ３０を図１６を用いて説明する。不揮発性
メモリ３０は、スイッチングトランジスタ３１と強誘電
体コンデンサ３２を組合わせたものを１ユニットとして
構成されている。強誘電体コンデンサ３２は、強誘電体
を電極の間に挟んだコンデンサである。

【００１６】不揮発性メモリ３０の書き込み、および読
み出し動作原理を図１３の強誘電体のＥ−Ｐヒステリシ
スループを参照しつつ説明する。

【００１７】不揮発性メモリ３０に「１」を書込む場
合、強誘電体コンデンサ３２の両電極間に、抗電圧以上
の負の電圧を印加する。負の電圧とは、この例において
は端子３４側を正、端子３５側を負とする。このような
負の電圧が印加されると、発生する電界によって強誘電
体は発生した電界の方向とほぼ同じ方向に分極する（図
１３のＰ１）。この分極状態によって、不揮発性メモリ
３０に「１」が書込状態となる。なお、プログラム電圧
が遮断されても、分極状態はほぼそのままの状態である
（図１３のＱ１）。

【００１８】一方、不揮発性メモリ３０に「０」を書込
む場合、強誘電体コンデンサ３２の両電極間に、抗電圧
以上の正の電圧を印加する。正の電圧とは、この例にお
いては端子３４側を負、端子３５側を正とする。このよ
うな正のパルス電圧が印加されると、発生する電界によ
って、強誘電体は発生した電界の方向とほぼ同じ方向に
分極する（図１３のＲ１）。このような分極状態によっ
て、不揮発性メモリ３０に「０」が書込状態となる。な
お、プログラム電圧が遮断されても、分極状態はほぼそ
のままの状態である（図１３のＳ１）。

【００１９】読み出す場合には、強誘電体コンデンサ３
２の両端子間に正の電圧を印加し、蓄積電荷量の変化を
検出する。かりに、強誘電体コンデンサ３２に「１」が
書込まれていると、強誘電体の分極状態は、Ｓ１からＰ
１を経由してＱ１の位置まで変化する。すなわち、この
ような電圧の印加の前後で、強誘電体コンデンサ３２の
電荷蓄積量の変化は、Ｓ１とＱ１の差の分だけ生ずるこ
ととなる。

【００２０】一方、強誘電体コンデンサ３２に「０」が
書込まれていると、強誘電体の分極状態はＱ１である。
したがって、上記のような電圧の印加の前後で、強誘電
体コンデンサ３２の電荷蓄積量はほとんど変化しない。
このような電荷蓄積量の変化の差を利用して、不揮発性
メモリ３０に「１」が書込まれているか、「０」が書込
まれているかを区別することができる。

【００２１】このように、不揮発性メモリ３０は、一旦
書き込み状態とすれば、たとえ強誘電体コンデンサ３２
に電圧の供給を中止しても、書き込み状態は維持され
る。また、書き込まれているデータ値は、強誘電体コン
デンサ３２に正の電圧を印加し、蓄積電荷量の変化を検
出することによって判断することができる。

【００２２】［Ｅ²ＰＲＯＭメモリセル50の構造・動
作］つぎに、他の従来例として、Ｅ²ＰＲＯＭメモリセ
ル50を、図１７を用いて説明する。不揮発性メモリ５０
は、基板内に設けられたｐ形シリコンウエル２内にｎ⁺
形ドレイン１０２及びｎ⁺形ソース１０１が設けられて
いる。また、ｐ形シリコンウエル２上にシリコン酸化膜
１０８が設けられている。さらに、シリコン酸化膜１０
８上に導電体で構成されたフローティングゲート１１
２、シリコン酸化膜１１３、制御電極１１４が順に設け
られている。また、ドレイン１０２とフローティングゲ
ート１１２に挟まれたシリコン酸化膜１０８の一部１０
８ａは、薄膜に（厚さ１０ｎｍ程度）に形成されてい
る。

【００２３】上記の不揮発性メモリ５０に対する情報の
書込および消去について説明する。情報”１”を書込む
場合、制御電極１１４に２０Ｖ程度の高電圧を印加し、
かつドレイン１０２に接地電位を与える。制御電極１１
４とドレイン１０２間に発生する電界によって、ドレイ
ン１０２のいくつかの電子は、シリコン酸化膜の薄膜部
１０８ａをＦ−Ｎトンネリングしてフローティングゲー
ト１１２内に流入する。このように電子が相当数流入す
ることによって、制御電極１１４下部には反転層が形成
され、チャネル領域１１６にチャネルが形成される（以
下オン状態という）。この状態を、書込状態という。

【００２４】一方、不揮発性メモリ５０に情報”０”を
記憶させる場合、フローティングゲート１１２に流入し
た電子をドレイン１０２に戻してやればよい。制御電極
１１４とドレイン１０２間に情報の書込時とは反対方向
の２０Ｖ程度の電圧を印加する。これにより、書込時と
は反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nordheim)
トンネリングにより電子がドレイン１０２に注入され
る。このような電子の流入によって、制御電極１１４下
部の反転層が消滅し、チャネル領域１１６のチャネルが
カットされる（以下オフ状態という）。この状態を、非
書込状態という。次に、不揮発性メモリ５０における情
報の読み出し動作を説明する。もし、書込状態であれ
ば、制御電極１１４下部には反転層が形成され、チャネ
ル領域１１６にチャネルが形成されている。したがっ
て、ドレイン１０２の電位をソース１０１の電位より高
くすることにより、ドレイン１０２とソース１０１間に
電流が流れる。

【００２５】これに対し、非書込状態であれば、制御電
極１１４下部の反転層が消滅し、チャネル領域１１６の
チャネルがカットされている。したがって、ドレイン１
０２の電位をソース１０１の電位より高くしても、ドレ
イン１０２とソース１０１間に電流が流れない。

【００２６】

【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性メモリ３０、４１、５０においては、次の
ような問題があった。

【００２７】図１６に示す不揮発性メモリ３０において
は、強誘電体コンデンサ３２に正の電圧を印加し、蓄積
電荷量の変化を検出することにより、読み出しを行な
う。すなわち、いわゆる破壊読み出しで読み出しを行な
う。したがって、強誘電体コンデンサ３２に「１」が書
込まれていた場合、読み取り後、再度「０」を書込む必
要があり、動作が複雑となる。

【００２８】また、図１７に示す不揮発性メモリ５０に
おいては、シリコン酸化膜の薄膜部１０８ａから電子を
Ｆ−Ｎトンネリングさせることにより、書込を行う。し
かし、書込には相当数の電子を移動させる必要があり、
狭い領域である薄膜部１０８ａを通路として、相当数の
電子を移動させるには、時間がかかる。したがって、書
込速度が低速である（消去時も同様である）。さらに、
Ｆ−Ｎトンネリングさせる際に、電界ストレスによる疲
労により、薄膜部１０８ａが損傷し、書き換え可能な回
数を制限する。

【００２９】また、図１４に示す不揮発性メモリ４１に
おいては、誤書込、誤読み出し防止のため、１セルにつ
き２つの選択トランジスタが必要であった。したがっ
て、セル面積の縮小化に限界があった。

【００３０】この発明は、上記のような問題点を解決
し、非破壊読み出しが可能な為読み取り後再書込が不要
で、書込動作が高速かつ書き換え可能な回数も多く、さ
らにセル面積を縮小することができ、集積度を向上させ
た強誘電体不揮発性メモリを提供することを目的とす
る。

【００３１】

【課題を解決するための手段】請求項１にかかる不揮発
性半導体記憶装置は、第１領域、第１領域に隣接して順
次形成された第１，第２，第３の電路形成可能領域、第
３の電路形成可能領域に隣接して形成された第２領域、
少なくとも第２の電路形成可能領域を覆う強誘電体膜、
強誘電体膜を介して第２の電路形成可能領域上に設けら
れた分極用制御電極、第３の電路形成可能領域上に設け
られる電路形成用制御電極であって、分極用制御電極の
一部を覆うとともに、分極用制御電極および第３の電路
形成可能領域と絶縁状態で設けられた電路形成用制御電
極、第１の電路形成可能領域上に、第１の電路形成可能
領域および分極用制御電極とは絶縁状態で、分極用制御
電極の側壁に隣接して設けられた導電性側壁、を備えた
ことを特徴とする。

【００３２】請求項２にかかる不揮発性半導体記憶装置
は、第１領域、第１領域に隣接して順次形成された第
１，第２，第３の電路形成可能領域、第３の電路形成可
能領域に隣接して形成された第２領域、第３の電路形成
可能領域上に設けられた電路形成用制御電極、少なくと
も第２の電路形成可能領域を覆うとともに、電路形成用
制御電極の一部を覆う強誘電体膜、電路形成用制御電極
と絶縁状態で電路形成用制御電極の一部を覆うととも
に、強誘電体膜を介して第２の電路形成可能領域上に設
けられた分極用制御電極、第１の電路形成可能領域上
に、第１の電路形成可能領域および分極用制御電極とは
絶縁状態で、分極用制御電極の側壁に隣接して設けられ
た導電性側壁、を備えたことを特徴とする。

【００３３】請求項３にかかる不揮発性半導体記憶装置
の製造方法においては、半導体基板の第１導電型領域表
面の１部に強誘電体膜および分極用制御電極を形成する
工程、分極用制御電極の下部の第１導電型領域表面を第
２の電路形成可能領域として、第２の電路形成可能領域
に隣接する２つの第１導電型領域を、第１および第３の
電路形成可能領域として、前記第３の電路形成可能領域
上に、分極用制御電極および第３の電路形成可能領域と
絶縁状態で、分極用制御電極の一部を覆う電路形成用制
御電極を形成する工程、前記第１の電路形成可能領域上
の分極用制御電極の側壁に、第１の電路形成可能領域お
よび分極用制御電極と絶縁状態で、導電性側壁を形成す
る工程、前記第３の電路形成可能領域に隣接する第１導
電型領域内に第２導電型の第１領域、および前記第１の
電路形成可能領域に隣接する第１導電型領域内に第２導
電型の第２領域を形成する工程、を備えたことを特徴と
する。

【００３４】請求項４にかかる不揮発性半導体記憶装置
の製造方法においては、半導体基板の第１導電型領域表
面の１部に電路形成用制御電極を形成する工程、電路形
成用制御電極の下部の第１導電型領域表面を第３の電路
形成可能領域として、第３の電路形成可能領域に隣接す
る第１導電型領域のうち一方の第１導電型領域を第２の
電路形成可能領域として、第２の電路形成可能領域の上
に強誘電体膜を形成する工程、前記強誘電体膜を介して
第２の電路形成可能領域の上に設けられた分極用制御電
極であって、電路形成用制御電極の一部を覆う分極用制
御電極を形成する工程、前記第２の電路形成可能領域を
挟んで第３の電路形成可能領域と対抗する第１導電型領
域を第１の電路形成可能領域として、第１の電路形成可
能領域および分極用制御電極とは絶縁状態で、第１の電
路形成可能領域上の分極用制御電極の側壁に導電性側壁
を形成する工程、前記第３の電路形成可能領域に隣接す
る第１導電型領域内に第２導電型の第１領域、および前
記第１の電路形成可能領域に隣接する第１導電型領域内
に第２導電型の第２領域を形成する工程、を備えたこと
を特徴とする。

【００３５】請求項５にかかる不揮発性半導体記憶装置
の使用方法においては、ソース、ソースに隣接して順次
形成された第１，第２，第３の電路形成可能領域、第３
の電路形成可能領域に隣接して形成されたドレイン、少
なくとも第２の電路形成可能領域を覆う強誘電体膜、強
誘電体膜上に設けられた分極用制御電極、第３の電路形
成可能領域上に設けられた電路形成用制御電極であっ
て、分極用制御電極の一部を覆うとともに分極用制御電
極と絶縁して設けられた電路形成用制御電極、第１の電
路形成可能領域上に、第１の電路形成可能領域および分
極用制御電極とは絶縁状態で、分極用制御電極の側壁に
隣接して設けられた導電性側壁、を備えた不揮発性メモ
リをマトリックス状に配置し、同一行に配置された不揮
発性メモリのドレインを接続するドレインラインを各行
ごとに設け、同一列に配置された不揮発性メモリの分極
用制御電極を接続するメモリゲートラインを各列ごとに
設け、同一列に配置された不揮発性メモリの電路形成用
制御電極を接続する選択ゲートラインを各列ごとに設
け、全ての不揮発性メモリのソースを接続するソースラ
インを設け、書き込む場合には、書き込み予定のメモリ
のメモリゲートラインに分極電圧を印加するとともに、
書き込みを防止したいメモリのドレインラインに電圧を
印加することにより、書き込みを防止したいメモリの強
誘電体膜に分極電圧を印加しないようにし、読み出す場
合には、読み出し予定のメモリのメモリゲートラインに
センス電圧を印加し、読み出し予定の選択ゲートライン
に電路形成電圧を印加するとともに、ソースラインに読
み出し電圧を印加し、読み出し予定のドレインラインに
電流が流れるか否かを読み取ることを特徴とする。

【００３６】請求項６にかかる不揮発性半導体記憶装置
の使用方法においては、ソース、ソースに隣接して順次
形成された第１，第２，第３の電路形成可能領域、第３
の電路形成可能領域に隣接して形成されたドレイン、第
３の電路形成可能領域上に設けられた電路形成用制御電
極、少なくとも第２の電路形成可能領域を覆うととも
に、電路形成用制御電極の一部を覆う強誘電体膜、強誘
電体膜上に設けられており、少なくとも第２の電路形成
可能領域を覆うとともに、電路形成用制御電極と絶縁状
態で、電路形成用制御電極の一部を覆う分極用制御電
極、第１の電路形成可能領域上に、第１の電路形成可能
領域および分極用制御電極とは絶縁状態で、分極用制御
電極の側壁に隣接して設けられた導電性側壁、を備えた
不揮発性メモリをマトリックス状に配置し、同一行に配
置された不揮発性メモリのドレインを接続するドレイン
ラインを各行ごとに設け、同一列に配置された不揮発性
メモリの分極用制御電極を接続するメモリゲートライン
を各列ごとに設け、同一列に配置された不揮発性メモリ
の電路形成用制御電極を接続する選択ゲートラインを各
列ごとに設け、全ての不揮発性メモリのソースを接続す
るソースラインを設け、書き込む場合には、書き込み予
定のメモリのメモリゲートラインに分極電圧を印加する
とともに、書き込みを防止したいメモリのドレインライ
ンに電圧を印加することにより、書き込みを防止したい
メモリの強誘電体膜に分極電圧を印加しないようにし、
読み出す場合には、読み出し予定のメモリのメモリゲー
トラインにセンス電圧を印加し、読み出し予定の選択ゲ
ートラインに電路形成電圧を印加するとともに、ソース
ラインに読み出し電圧を印加し、読み出し予定のドレイ
ンラインに電流が流れるか否かを読み取ることを特徴と
する。

【００３７】

【作用】請求項１、請求項２、請求項３、請求項４にか
かる不揮発性半導体記憶装置または、その製造方法にお
いては、電路形成用制御電極または分極用制御電極は、
たがいに絶縁状態で、一方が他方の一部を覆っている。
したがって、分極用制御電極が形成される領域と電路形
成用制御電極が形成される領域の合計寸法をアライメン
ト許容度および加工精度により決定される最小寸法よ
り、小さくすることができる。

【００３８】また、導電性側壁が、第１の電路形成可能
領域上に、第１の電路形成可能領域および分極用制御電
極とは絶縁状態で、分極用制御電極の側壁の側壁に隣接
して設けられている。したがって、第１の電路形成可能
領域の領域長の制御が容易である。また、導電性側壁に
電圧を印加することより、第１の電路形成可能領域の導
通状態を変化させることができ、１セルにつき１つの選
択トランジスタを設けた不揮発性半導体記憶装置を構成
することができる。

【００３９】請求項５、請求項６の不揮発性半導体記憶
装置の使用方法においては、書き込む場合には、書き込
み予定のメモリのメモリゲートラインに分極電圧を印加
するとともに、書き込みを防止したいメモリのドレイン
ラインに電圧を印加することにより、書き込みを防止し
たいメモリの強誘電体膜に分極電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのメモリ
ゲートラインにセンス電圧を印加し、読み出し予定の選
択ゲートラインに電路形成電圧を印加するとともに、ソ
ースラインに読み出し電圧を印加し、読み出し予定のド
レインラインに電流が流れるか否かを読み取る。

【００４０】したがって、前記不揮発性メモリをマトリ
ックス状に接続しても、誤書き込み、誤読み出しを防止
できる。

【００４１】

【実施例】［強誘電体不揮発性メモリ１の構造］本発明
の一実施例を図面に基づいて説明する。まず、図１に、
本発明の一実施例による強誘電体不揮発性メモリ１を示
す。強誘電体不揮発性メモリ１は、図に示すように、Ｐ
ウェル２内に、第１領域であるソース４、および第２領
域であるドレイン３が形成されている。ドレイン３、ソ
ース４ともｎ⁺層である。ドレイン３、ソース４の間に
は、第１の電路形成可能領域であるチャネル領域１０
ａ、第２の電路形成可能領域であるチャネル領域１０
ｂ、および第３の電路形成可能領域であるチャネル領域
１０ｃが形成されている。

【００４２】チャネル領域１０ｂは、比誘電率の高い物
質で構成された絶縁体膜２６で覆われている。本実施例
においては、絶縁体膜２６はＳｒＴｉＯ₃で構成した。
さらに、絶縁体膜２６は、強誘電体材料であるＰＺＴか
らなる強誘電体膜６で覆われている。強誘電体膜６の上
部には、分極用制御電極であるコントロールゲート電極
５が設けられている。

【００４３】チャネル領域１０ｃは、絶縁膜（シリコン
酸化膜）８で覆われている。絶縁膜８の上には電路形成
用制御電極である選択ゲート電極９が設けられている。
絶縁膜８および選択ゲート電極９はコントロールゲート
電極５の一部も覆うように形成されている。なお、選択
ゲート電極９とコントロールゲート電極５とは、絶縁膜
８によって絶縁されている。

【００４４】チャネル領域１０ａの上部には、絶縁膜
（シリコン酸化膜）１８を介して、導電性側壁である導
電性サイドウォール２３が設けられている。なお、コン
トロールゲート電極５と導電性サイドウォール２３は、
図に示すように隣接している。コントロールゲート電極
５、および選択ゲート電極９の上部には、シリコン酸化
膜７が形成されている。

【００４５】導電性サイドウォール２３は、第１領域用
の電極であるソース電極２５と接触している。なお、絶
縁膜１８は、コントロールゲート電極５の側面にも形成
されており、絶縁膜１８によってコントロールゲート電
極５とソース電極２５は絶縁状態である。ソース電極２
５、コントロールゲート電極５、および選択ゲート電極
９は、保護膜である層間膜２４で覆われている。層間膜
２４上には、アルミニウム膜であるビットライン２９が
設けられており、マトリックス接続に必要な各ドレイン
３を接続する。

【００４６】［強誘電体不揮発性メモリ１の動作原理］
強誘電体不揮発性メモリ１の書き込み、および消去動作
原理を説明する。強誘電体不揮発性メモリ１に書込む場
合、Ｐウェル２に接地電位を与え、かつコントロールゲ
ート電極５に抗電圧より十分大きなプログラム電圧を印
加する。この時、コントロールゲート電極５とＰウェル
２間に発生する電界によって、強誘電体膜６は図２Ｂに
示すように分極する（以下マイナス方向の分極とい
う）。これにより、コントロールゲート電極５下部のチ
ャネル領域１０ｂは導通状態（以下オン状態という）と
なる。この状態を以下書込み状態という。なお、プログ
ラム電圧が遮断されても、分極状態は、ほぼそのままの
状態である。このように、強誘電体膜６をマイナス方向
に分極させる電圧であって、プログラム電圧が遮断され
ても、分極状態がほぼそのままの状態のまま保持される
ような電圧を分極電圧という。

【００４７】一方、消去させる場合には、書込時とは反
対に、コントロールゲート電極５に接地電位を与え、か
つＰウェル２に抗電圧より十分大きなプログラム電圧を
印加する。この時、コントロールゲート電極５とＰウェ
ル２間に、書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜６が図２Ｄに示すよう
に分極する（以下プラス方向の分極という）。これによ
り、コントロールゲート電極５下部のチャネル領域１０
ｂは非導通状態（以下オフ状態という）となる。なお、
プログラム電圧が遮断されても、反転した分極状態は維
持される。

【００４８】つぎに、強誘電体不揮発性メモリ１の読み
出し動作を説明する。選択ゲート電極９に、しきい値を
越える電圧を印加する。なお、本明細書においては、電
路形成用制御電極下部の電路形成可能領域に電路を形成
できる電圧を電路形成電圧という。また、ソース電極２
５にＰウェル２より高い読み出し電圧を印加し、Ｐウェ
ル２およびドレイン３には、接地電圧を印加する。コン
トロールゲート電極５には、センス電圧を印加する。

【００４９】なお、センス電圧とは、強誘電体膜６がプ
ラス方向に分極している場合のしきい値電圧と強誘電体
膜６がマイナス方向に分極している場合のしきい値電圧
の中間の値である。

【００５０】選択ゲート電極９に、しきい値を越える電
圧を印加することにより、選択ゲート電極９の下部のチ
ャネル領域１０ｃはオン状態となる。また、ソース電極
２５に印加された読み出し電圧により、導電性サイドウ
ォール２３の下部のチャネル領域１０ａがオン状態とな
る。

【００５１】ここで、コントロールゲート電極５にはセ
ンス電圧が印加されているので、強誘電体膜６がマイナ
ス方向に分極していれば（図２Ｂ参照）、コントロール
ゲート電極５下部のチャネル領域１０ｂは、オン状態と
なる。すなわち、チャネル領域１０ａ,１０ｂ,１０ｃす
べてがオン状態となる。ここで、ソース４の電位はドレ
イン３の電位より高いので、ソース４とドレイン３間に
電流が流れる。

【００５２】このように、ソース４に印加された読み出
し電圧は、チャネル領域１０ａをオン状態とするととも
に、書き込み状態の有無を調べる検出電圧として機能す
る。これに対し、強誘電体膜６が、プラス方向に分極し
ていると（図２Ｄ参照）、チャネル領域１０ｂはオフ状
態である。したがって、ソース４の電位をドレイン３の
電位より高くしても、ソース４とドレイン３間には電流
が流れない。

【００５３】このように、強誘電体不揮発性メモリ１
は、一旦書き込み状態とすれば、たとえコントロールゲ
ート電極５に電圧の供給を中止しても、書き込み状態は
維持される。また、書き込まれているか否かは、チャネ
ル領域１０ｃをオン状態するとともに、ソース電極２５
に読み出し電圧を印加することにより、チャネル領域１
０ａをオン状態とする。さらに、コントロールゲート電
極５にセンス電圧を印加することにより、ソース４とド
レイン３の間に電流が流れるか否かによって判断するこ
とができる。

【００５４】消去の場合は、Ｐウェル２にコントロール
ゲート電極５より高い電位を印加する。これにより、強
誘電体膜６の分極状態が反転し、書き込み状態を解除で
きる。

【００５５】［マトリックス状に接続された強誘電体不
揮発性メモリ１の動作］上記、強誘電体不揮発性メモリ
１は、マトリックス状に接続されて使用される。強誘電
体不揮発性メモリ１を複数組合わせたマトリックス回路
の等価回路２１を図４Ａに示す。ここで、図に示すよう
にマトリックス状に組合わせた場合、行方向、列方向に
各コントロールゲート電極５、選択ゲート電極９、ドレ
イン３が各々接続されており、さらに、全てのソース４
が接続されている。したがって、非選択セルに書き込
み、または、読み出しをしてしまうおそれがある。そこ
で、等価回路２１においては、次に述べるようにして、
確実に選択セルと非選択セルを区別できるようにしてい
る。

【００５６】図４Ｂに、セルＣ１１を選択セルとする場
合に、書き込み時および読み出し時に印加する電圧の一
例を示す。

【００５７】なお、本実施例においては、セルＣ１１と
セルＣ１２が同一列に配置されているとし、セルＣ１
１，Ｃ１３が同一行に配置されているものとする。

【００５８】また、本実施例においては、ビットライン
（ＢＬｎ、ＢＬｎ＋１）が、ドレインラインを構成し、
ワードライン（ＷＬ２ｎ、ＷＬ２ｎ＋１）がメモリゲー
トラインを構成し、ワードライン（ＷＬ１ｎ、ＷＬ１ｎ
＋１）が選択ゲートラインを構成し、ソースラインＳＬ
がソースラインを構成する。

【００５９】まず書き込む場合には、一括消去を行い分
極の向きを非書込状態としておく。つぎに、ワードライ
ンＷＬ１ｎに電路形成電圧としてＶｃｃ、ワードライン
ＷＬ,ＷＬ２ｎに分極電圧としてＶｃｃ、ビットライン
ＢＬｎ＋１に書き込み禁止電圧としてＶｃｃ、その他に
は、０Ｖを印加する。これにより、図２Ａに示すよう
に、選択セルＣ１１については、コントロールゲート電
極５および選択ゲート電極９に、ソース４およびドレイ
ン３の電位よりＶｃｃだけ高い電位が与えられる。した
がって、コントロールゲート電極５とＰウェル２間に電
界が発生し、強誘電体膜６は、マイナス方向（図２Ｂ参
照）に分極する。

【００６０】一方、非選択セルであるセルＣ１２につい
て見てみると、ワードラインＷＬ１ｎにＶｃｃを印加す
ることにより、図２Ｃに示すように、選択ゲート電極９
にＶｃｃが印加される。したがって、チャネル領域１０
ｃはオン状態となる。ここで、ドレイン３には書き込み
禁止電圧としてＶｃｃが印加されており、さらにコント
ロールゲート電極５にＶｃｃが印加されていることか
ら、チャネル領域１０ｂにＶｃｃが転送される。このた
め、コントロールゲート電極５にＶｃｃが印加されてい
ても、コントロールゲート電極５とＰウェル２間に電位
差が生じない。したがって、強誘電体膜６は分極せず、
書き込み状態となることはない。

【００６１】なお、書き込みを防止する為、ビットライ
ンＢＬｎ＋１に印加されている書き込み禁止電圧Ｖｃｃ
（図４参照）については、セルＣ１１〜Ｃ１４のチャネ
ル領域１０ａがオフ状態であるので、コントロールゲー
ト電極５下のチャネル領域１０ｂにおいても保持され
る。

【００６２】読み出しについては、次のようにして行
う。図４Ｂに示すように、ワードラインＷＬ１ｎにＶｃ
ｃ（電路形成電圧）、ソースラインＳＬにＶｃｃ（読み
出し電圧）、コントロールゲート電極５に０Ｖ（センス
電圧）、その他は０Ｖを印加し、ビットラインＢＬｎに
センスアンプを接続する。

【００６３】選択セルＣ１１については、ソースライン
ＳＬに読み出し電圧としてＶｃｃを印加することによ
り、図３Ａに示すようにチャネル領域１０ａがオン状態
となる。また、ワードラインＷＬ１ｎにＶｃｃを印加す
ることにより、選択ゲート電極９にＶｃｃが印加され、
チャネル領域１０ｃはオン状態となる。ここで、強誘電
体膜６がマイナス方向に分極していると（図２Ｂ参
照）、チャネル領域１０ｂはオン状態となる。すなわ
ち、チャネル領域１０ａ、１０ｂ、１０ｃともオン状態
となる。したがって、ソースラインＳＬとビットライン
ＢＬｎに電流が流れ、この電流をセンスアンプで検出す
ることができる。

【００６４】これに対して、強誘電体膜６がプラス方向
に分極していると（図２Ｄ参照）、図３Ｂに示すように
チャネル領域１０ｂがオフ状態である。したがって、チ
ャネル領域１０ａ、およびチャネル領域１０ｃがオン状
態であっても、ソースラインＳＬとビットラインＢＬｎ
間に電流が流れない。

【００６５】非選択セルＣ１２については、仮にチャネ
ル領域１０ａ、１０ｂ、１０ｃ全てがオン状態であった
としても、センスアンプを接続しているのは、ビットラ
インＢＬｎであるから、誤って読み出されることはな
い。なおビットラインＢＬｎ＋１をオープンとしても、
同様である。

【００６６】その他の非選択セルＣ１３、Ｃ１４につい
て見てみると、ワードラインＷＬ２ｎに０Ｖが印加され
ていることから、チャネル領域１０ｃは、ともにオフ状
態である。したがって、ソースラインＳＬとビットライ
ンＢＬｎ間、ソースラインＳＬとビットラインＢＬｎ＋
１間に電流が流れない。

【００６７】このように、強誘電体不揮発性メモリ１を
マトリックス状に接続した場合でも、図４Ｂに示すよう
な電圧を印加することにより、選択セルのみに書き込む
こと、および読み出すことが可能となる。

【００６８】なお、消去の際は、ワードラインＷＬ２
ｎ，ＷＬ２ｎ＋１に−Ｖｃｃを、その他には０Ｖを印加
する。これにより、強誘電体膜６の分極状態が反転し、
一括消去可能となる。

【００６９】以上述べたように、強誘電体不揮発性メモ
リ１においては、ソース電極２５と接触状態で導電性サ
イドウォール２３を設けている。導電性サイドウォール
２３下部のチャネル領域１０ａは、書き込み時にはオフ
セット領域として機能する。一方、読み出す際には、ソ
ース電極２５に読み出し電圧を印加することにより、チ
ャネル領域１０ａをオン状態とできるとともに、この電
圧を書き込み状態の有無を調べる検出電圧として利用す
ることができる。

【００７０】［強誘電体不揮発性メモリ１の製造方法］
つぎに、強誘電体不揮発性メモリ１の製造方法を説明す
る。まず、図５Ａ（平面図）に示すように、ＬＯＣＯＳ
法によりフィールド酸化層１０１を形成し、素子分離を
行う。図５Ｂは、図５ＡのＩ−Ｉ断面であり、素子分離
領域の断面図である。素子分離領域は、フィールド酸化
層１０１が基板表面から突出するように形成されてい
る。

【００７１】次に、全面にＳｒＴｉＯ₃（チタン酸スト
ロンチウム）からなる絶縁体層５６をスパッタリング法
により形成する。さらに、その上に、ＰＺＴから成る強
誘電体層６６をスパッタリング法により形成した後、熱
処理を行う。なお強誘電体層６６の形成はＭＯＣＶＤ
法，Ｓｏｌ−Ｇｅｌ（ゾルゲル）法等を用いてもよい。
絶縁体層５６の上に強誘電体層６６を形成した状態を図
５Ｃに示す。

【００７２】その後、ポリサイドを堆積し、フォトレジ
ストによるパターンを形成した後、エッチングにより、
不要部分を取り除き、絶縁体膜２６、強誘電体膜６およ
びコントロールゲート電極５を形成する（図５Ｅ）。な
お、図５Ｅは、図５Ｄの線Ｘ−Ｘにおける断面図であ
る。

【００７３】つぎに、１５ｎｍのシリコン酸化膜を酸化
形成した後、その上に、化学気相成長（ＣＶＤ）法を用
いてポリサイドを堆積し、フォトレジストによるパター
ンを形成した後、エッチングにより、不要部分を取り除
く。これにより、図６Ａに示すように、絶縁膜８および
選択ゲート電極９が形成される。

【００７４】つぎに、図６Ｂに示す様に、全面に、１５
ｎｍの絶縁膜１８（ＳｉＯ₂）を希釈酸化により形成
し、その上に、ＣＶＤ法を用いてポリサイド層３３を形
成する。この状態から、リアクティブイオンエッチング
（ＲＩＥ）を用いた異方性エッチングにより、図６Ｃに
示すように導電性サイドウォール２２ａ、２２ｂ、２２
ｃ、２３が残るようにエッチバックを行う。

【００７５】つぎに、図７Ａに示すように、導電性サイ
ドウォール２３をレジスト２７によって覆い、エッチン
グを行って導電性サイドウォール２２ａ、２２ｂ、２２
ｃを取り除く。レジストを取り除いた後、イオン注入を
行って、熱処理し、図７Ｂに示すように、ｎ⁺層を形成
する。

【００７６】その後、ＣＶＤ法を用いて１５ｎｍのシリ
コン酸化膜７を形成する。ソース４領域を露出するため
の開口を形成し、その上に、全面にポリサイドをデポジ
ションした後、パターニングしてソース電極２５を形成
する（図１参照）。

【００７７】［強誘電体不揮発性メモリ８１の説明］図
８に、他の実施例である強誘電体不揮発性メモリ８１を
示す。強誘電体不揮発性メモリ８１においては、コント
ロールゲート電極５が選択ゲート電極９の１部を覆う様
に構成される点で、強誘電体不揮発性メモリ１と異な
る。これ以外の構造は、強誘電体不揮発性メモリ１と異
なるところはないので、説明は省略する。

【００７８】強誘電体不揮発性メモリ８１の書き込み、
読み出しおよび消去動作原理についても、強誘電体不揮
発性メモリ１と同様なので説明は省略する。

【００７９】［強誘電体不揮発性メモリ８１の製造方
法］つぎに、強誘電体不揮発性メモリ８１の製造方法を
説明する。強誘電体不揮発性メモリ１の場合と同様に、
図９Ａ〜Ｂに示すように、ＬＯＣＯＳ法によりフィール
ド酸化層１０１を形成し、素子分離を行う。

【００８０】次に、図９Ｃに示すように、１５ｎｍのシ
リコン酸化膜８１を酸化形成する。その上にポリサイド
を成膜し、フォトレジストによるパターンを形成した
後、エッチングにより、不要部分を取り除く。これによ
り、絶縁膜８および選択ゲート電極９が形成される（図
９Ｄ、Ｅ）。なお、図９Ｅは、図９Ｄの線Ｘ−Ｘにおけ
る断面図である。

【００８１】つぎに、全面にＳｒＴｉＯ₃（チタン酸ス
トロンチウム）からなる絶縁体層５６をスパッタリング
法により形成する。さらに、その上に、ＰＺＴから成る
強誘電体層６６をスパッタリング法により形成した後、
熱処理を数時間行う。なお強誘電体層６６の形成方法は
強誘電体不揮発性メモリ１と同様、ＭＯＣＶＤ法，Ｓｏ
ｌ−Ｇｅｌ法等を用いてもよい。絶縁体層５６の上に強
誘電体層６６を形成した状態を図９Ｆに示す。

【００８２】その後、図１０Ａに示すように、ポリサイ
ド５７を堆積させる。この状態から、選択ゲート電極９
の一部を覆うように、フォトレジストによるパターンを
形成した後、エッチングにより不要部分を取り除き、図
１０Ｂ、Ｃに示すように、絶縁体膜２６、強誘電体膜６
およびコントロールゲート電極５を形成する。なお、図
１０Ｃは、図１０Ｂの線Ｘ−Ｘにおける断面図である。

【００８３】つぎに、図１０Ｄに示す様に、全面に、１
５ｎｍの絶縁膜１８（ＳｉＯ₂）を希釈酸化により形成
した後、ＣＶＤ法を用いてポリサイド層３３を形成す
る。この状態から、リアクティブイオンエッチング（Ｒ
ＩＥ）を用いた異方性エッチングにより、図１１Ａに示
すように導電性サイドウォール２２ａ、２２ｂ、２２
ｃ、２３が残るようにエッチバックを行う。

【００８４】つぎに、図１１Ｂに示すように、導電性サ
イドウォール２３をレジスト２７によって覆い、エッチ
ングを行って導電性サイドウォール２２ａ、２２ｂ、２
２ｃを取り除く。レジストを取り除いた後、イオン注入
を行って、熱処理し、図１１Ｃに示すように、ｎ⁺層を
形成する。

【００８５】その後、ＣＶＤ法を用いて、１５ｎｍのシ
リコン酸化膜７を形成する（図示せず）。ソース４領域
を露出するための開口を形成し、その上に、全面にポリ
サイドをデポジションした後、パターニングしてソース
電極２５を形成する（図８参照）。

【００８６】なお、上記エッチバックは、従来の半導体
プロセスでＬＤＤゲート構造を形成する際に用いられる
技術を用いればよい。これにより、導電性サイドウォー
ルの幅、すなわちチャネル領域１０ａの幅Ｄ（図７Ｂ参
照）を正確に制御することができる。したがって、導電
性サイドウォール２３下部を、一種のスイッチング手段
として利用する際、安定的に作動させることができ、信
頼性の高い強誘電体不揮発性メモリを提供することがで
きる。

【００８７】なお、選択ゲート電極９およびコントロー
ルゲート電極５の形成工程において、アライメント許容
度および加工精度により、選択ゲート電極９およびコン
トロールゲート電極５の幅を小さくすることには限界が
ある。しかし、上記各実施例においては、コントロール
ゲート電極５と選択ゲート電極９は、たがいに絶縁状態
で、一方が他方の一部を覆っている。したがって、選択
ゲート電極９およびコントロールゲート電極５が形成さ
れる領域の合計寸法を、小さくすることができる。これ
により、よりセル面積の小さな強誘電体不揮発性メモリ
を提供することができる。

【００８８】［他の応用例］なお、強誘電体不揮発性メ
モリ１の製造方法においては、選択ゲート電極９を形成
後、導電性サイドウォール２３を形成している。しか
し、これに限られることなく、導電性サイドウォール２
３を形成後、選択ゲート電極９を形成するようにしても
よい。

【００８９】また、上記各実施例においては、チャネル
領域１０ａ上の絶縁膜１８をシリコン酸化膜で構成して
いるが、チャネル領域１０ａを絶縁体膜２６および強誘
電体膜６で覆い、その上に導電性サイドウォール２３を
形成してもよい。この場合は、絶縁体膜２６、および強
誘電体膜６にコントロールゲート電極５を形成する際、
導電性サイドウォール２３形成の分だけ残してコントロ
ールゲート電極５を形成することとなる。なお、チャネ
ル領域１０ａを、絶縁体膜２６および強誘電体膜６で覆
うのではなく、絶縁体膜２６または強誘電体膜６のどち
らか一方で覆うようにしてもよい。

【００９０】なお、上記各実施例においては、導電性サ
イドウォール２２をポリサイドで構成した。しかし、導
電体でかつ異方性エッチングが可能な物質であればどの
ようなものであってもよく、例えば、ポリシリコンであ
ってもよい。

【００９１】また、上記各実施例では、絶縁体層56をス
パッタリング法により形成したが、メタルオルガニック
ＣＶＤ（ＭＯＣＶＤ）法等で行ってもよい。

【００９２】なお、上記各実施例においては、絶縁体層
５６の材質としてＳｒＴｉＯ₃を用いている。しかし、
比誘電率の高い物質であればどのようなものでもよく、
たとえば、ＭｇＡｌ₂Ｏ₄，ＳｒＦ₂，ＴｉＯ₂等を採用し
てもよい。とくに、これらは、後工程において、絶縁体
層５６の上に形成される強誘電体層６６との整合性もよ
いので、より容易に強誘電体層６６を形成することがで
きる。

【００９３】ところで、強誘電体層６６を形成する際、
熱処理がなされる。もし絶縁体層５６がなければ、この
ような熱処理より、ＰＺＴに含まれるＰｂ等が半導体基
板中へ拡散する等して、界面に表面準位等が生成され
る。これにより、デバイスの動作を妨げるという問題が
発生する。

【００９４】そこで、上記各実施例においては、強誘電
体層６６と基板表面との間に、絶縁体層５６を形成する
ようにしている。これにより、強誘電体層６６形成の際
に行なう熱処理によりＰＺＴに含まれるＰｂ等が半導体
基板中へ拡散することを防止でき、基板表面を保護する
ことができる。また、絶縁体層５６の方が、基板表面が
酸化処理することにより形成されるシリコン酸化膜より
も、誘電率が高いため、強誘電体膜６の分圧比を上げる
こともできる。

【００９５】なお、上記各実施例においては、強誘電体
膜６と基板表面との間に、比誘電率の高い絶縁体膜２６
を設けているが、強誘電体層６６形成の際で生ずる障害
から基板表面を保護できる絶縁物質であれば、どのよう
なものであってもよい。さらに、場合によっては基板表
面に強誘電体膜６を直接形成してもよい。

【００９６】また、上記各実施例においては、強誘電性
物質としてＰＺＴ（チタン酸ジルコン酸鉛）を使用した
が、ＰｂＴｉＯ₃、チタン酸バリウム、チタン酸ビスマ
ス、ＰＬＺＴ等の強誘電性を示す物質であれば、他の物
質を用いてもよい。さらに、ソフトライトの問題を避け
るため活性化電界の大きい物質を用いるとともに、活性
化電界が大きくなるように形成することが望ましい。

【００９７】ここで、ソフトライトとは、書込時に、非
選択セルのコントロールゲート電極５にプログラム電圧
を印加するたびに、チャネル領域１０ｂ上の強誘電体膜
６の分極状態が少しずつ反転することをいう。ソフトラ
イトが繰り返されると、分極状態がついには完全に反転
し、そのセルのデータが誤ったデータとなってしまうお
それがある。

【００９８】なお、チャネル領域１０ｂをオン状態とす
るためのしきい値電圧（Ｖｔｈ）を強誘電体薄膜の抗電
圧より低く設定するとともに、非選択セルのコントロー
ルゲート電極５に、図１２Ｂに示すような立上がり波形
をなだらかにした電圧を与えるようにしてもよい。これ
により、非選択セルの強誘電体膜６が誤って書き込み状
態となることおよびソフトライトをより完全に防止する
ことができる。

【００９９】なぜなら、一般的に、強誘電体膜６は抗電
界に相当する電圧以上の電圧を印加した場合に急激に分
極が生じ、抗電界に相当する電圧でなければ、短時間の
間にはほとんど分極は起こらないという性質を有する
（図１３の強誘電体膜のＥ−Ｐヒステリシスループ参
照）。一方、コントロールゲート電極５に前記しきい値
電圧（Ｖｔｈ）以上の電圧を印加すると、チャネル領域
１０ｂはオン状態となる。ここで、隣接するチャネル領
域１０ｃがオン状態であれば、ドレイン３の電位とチャ
ネル領域１０ｂの電位が等しくなる。したがって、実質
的に強誘電体膜６に抗電界に相当する電圧が印加されな
いこととなるからである。

【０１００】このように、しきい値電圧を調整するとと
もに、立上がり波形をなだらかにした電圧を印加するこ
とにより、非選択セルにおいて、強誘電体膜６の分極状
態が反転するより早く、チャネル領域１０ｂをオン状態
とすることができ、誤書込およびソフトライトをより確
実に防止することができる。

【０１０１】なお、上記各実施例においては、導電性サ
イドウォール２３とソース電極２５を接続しているが、
両者を絶縁膜で絶縁し、導電性サイドウォール２３用の
電極を別に設けてもよい。この場合、製造方法としては
つぎの様に行われる。層間膜２４をＣＶＤ法により形成
する前に、一旦別の酸化膜を絶縁膜として形成し、導電
性サイドウォール２３領域を露出するための開口を形成
する。その上に、全面にポリサイドをデポジションした
後、パターニングして導電性サイドウォール電極を形成
する。

【０１０２】また、上記各実施例においては、Ｎチャネ
ルトランジスタにて説明したが、Ｐチャネルトランジス
タに採用してもよい。

【０１０３】

【発明の効果】請求項１、請求項２、請求項３、請求項
４にかかる不揮発性半導体記憶装置またはその製造方法
においては、電路形成用制御電極または分極用制御電極
は、たがいに絶縁状態で、一方が他方の一部を覆ってい
る。したがって、分極用制御電極が形成される領域と電
路形成用制御電極が形成される領域の合計寸法をアライ
メント許容度および加工精度により決定される最小寸法
より、小さくすることができる。

【０１０４】また、導電性側壁が、第１の電路形成可能
領域上に、第１の電路形成可能領域および分極用制御電
極とは絶縁状態で、分極用制御電極の側壁の側壁に隣接
して設けられている。したがって、第１の電路形成可能
領域の領域長の制御が容易である。また、導電性側壁に
電圧を印加することより、第１の電路形成可能領域の導
通状態を変化させることができ、１セルにつき１つの選
択トランジスタを設けた不揮発性半導体記憶装置を構成
することができる。

【０１０５】そのため、読み取り後再書込が不要で、書
込動作が高速かつ書き換え可能な回数も多く、さらにセ
ル面積を縮小することができ、集積度を向上させた不揮
発性半導体記憶装置を提供することができる。

【０１０６】請求項５、請求項６の不揮発性半導体記憶
装置の使用方法においては、書き込む場合には、書き込
み予定のメモリのメモリゲートラインに分極電圧を印加
するとともに、書き込みを防止したいメモリのドレイン
ラインに電圧を印加することにより、書き込みを防止し
たいメモリの強誘電体膜に分極電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのメモリ
ゲートラインにセンス電圧を印加し、読み出し予定の選
択ゲートラインに電路形成電圧を印加するとともに、ソ
ースラインに読み出し電圧を印加し、読み出し予定のド
レインラインに電流が流れるか否かを読み取る。

【０１０７】したがって、前記不揮発性メモリをマトリ
ックス状に接続しても、誤書き込み、誤読み出しを防止
できる。これにより、セル面積を小さくでき、製造が容
易で、製造コストを低くすることができる不揮発性半導
体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】強誘電体不揮発性メモリ１を示す構造図であ
る。

【図２】書込時における強誘電体不揮発性メモリ１を示
す図である。Ａ，Ｃは書込状態の空乏層の状態を示す図
である。Ａは選択セル、Ｃは非選択セルを示す。また、
Ｂ，Ｄは強誘電体膜６の分極状態を示す図であり、Ｂが
マイナス方向、Ｄがプラス方向に分極している状態を示
す。

【図３】読み出し時における強誘電体不揮発性メモリ１
の各チャネル領域の状態を示す図である。Ａは書込状態
である場合、Ｂは非書込状態である。

【図４】強誘電体不揮発性メモリ１の使用状態図であ
る。Ａは、マトリックス状に組合わせた等価回路図であ
り、Ｂは、各動作における電圧を表わした一例である。

【図５】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図６】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図７】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図８】強誘電体不揮発性メモリ８１を示す構造図であ
る。

【図９】強誘電体不揮発性メモリ８１の製造工程を示す
図である。

【図１０】強誘電体不揮発性メモリ８１の製造工程を示
す図である。

【図１１】強誘電体不揮発性メモリ８１の製造工程を示
す図である。

【図１２】書込時にコントロールゲート電極５に与える
パルス波形を示す図である。Ａは、方形パルス、Ｂはラ
ンプ形状パルスを示す図である。

【図１３】強誘電体のヒステリシスループを示す図であ
る。

【図１４】従来の不揮発性メモリ４１を示す図である。

【図１５】従来の不揮発性メモリ４１を複数組合わせた
等価回路を示す図である。

【図１６】従来の不揮発性メモリ３０の等価回路を示す
図である。

【図１７】従来の不揮発性メモリ５０を示す図である。

【符号の説明】

３・・・ドレイン ４・・・ソース ５・・・コントロールゲート電極 ６・・・強誘電体膜 ９・・・選択ゲート電極 １０ａ・・・チャネル領域 １０ｂ・・・チャネル領域 １０ｃ・・・チャネル領域 ２３・・・導電性サイドウォール ２５・・・ソース電極 ２６・・・絶縁体膜

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１領域、 第１領域に隣接して順次形成された第１，第２，第３の
   電路形成可能領域、 第３の電路形成可能領域に隣接して形成された第２領
   域、 少なくとも第２の電路形成可能領域を覆う強誘電体膜、 強誘電体膜を介して第２の電路形成可能領域上に設けら
   れた分極用制御電極、 第３の電路形成可能領域上に設けられる電路形成用制御
   電極であって、分極用制御電極の一部を覆うとともに、
   分極用制御電極および第３の電路形成可能領域と絶縁状
   態で設けられた電路形成用制御電極、 第１の電路形成可能領域上に、第１の電路形成可能領域
   および分極用制御電極とは絶縁状態で、分極用制御電極
   の側壁に隣接して設けられた導電性側壁、を備えたこと
   を特徴とする不揮発性半導体記憶装置。
2. 【請求項２】第１領域、 第１領域に隣接して順次形成された第１，第２，第３の
   電路形成可能領域、 第３の電路形成可能領域に隣接して形成された第２領
   域、 第３の電路形成可能領域上に設けられた電路形成用制御
   電極、 少なくとも第２の電路形成可能領域を覆うとともに、電
   路形成用制御電極の一部を覆う強誘電体膜、 電路形成用制御電極と絶縁状態で電路形成用制御電極の
   一部を覆うとともに、強誘電体膜を介して第２の電路形
   成可能領域上に設けられた分極用制御電極、 第１の電路形成可能領域上に、第１の電路形成可能領域
   および分極用制御電極とは絶縁状態で、分極用制御電極
   の側壁に隣接して設けられた導電性側壁、 を備えたことを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】半導体基板の第１導電型領域表面の１部に
   強誘電体膜および分極用制御電極を形成する工程、 分極用制御電極の下部の第１導電型領域表面を第２の電
   路形成可能領域として、第２の電路形成可能領域に隣接
   する２つの第１導電型領域を、第１および第３の電路形
   成可能領域として、前記第３の電路形成可能領域上に、
   分極用制御電極および第３の電路形成可能領域と絶縁状
   態で、分極用制御電極の一部を覆う電路形成用制御電極
   を形成する工程、 前記第１の電路形成可能領域上の分極用制御電極の側壁
   に、第１の電路形成可能領域および分極用制御電極と絶
   縁状態で、導電性側壁を形成する工程、 前記第３の電路形成可能領域に隣接する第１導電型領域
   内に第２導電型の第１領域、および前記第１の電路形成
   可能領域に隣接する第１導電型領域内に第２導電型の第
   ２領域を形成する工程、 を備えたことを特徴とする不揮発性半導体記憶装置の製
   造方法。
4. 【請求項４】半導体基板の第１導電型領域表面の１部に
   電路形成用制御電極を形成する工程、 電路形成用制御電極の下部の第１導電型領域表面を第３
   の電路形成可能領域として、第３の電路形成可能領域に
   隣接する第１導電型領域のうち一方の第１導電型領域を
   第２の電路形成可能領域として、第２の電路形成可能領
   域の上に強誘電体膜を形成する工程、 前記強誘電体膜を介して第２の電路形成可能領域の上に
   設けられた分極用制御電極であって、電路形成用制御電
   極の一部を覆う分極用制御電極を形成する工程、 前記第２の電路形成可能領域を挟んで第３の電路形成可
   能領域と対抗する第１導電型領域を第１の電路形成可能
   領域として、第１の電路形成可能領域および分極用制御
   電極とは絶縁状態で、第１の電路形成可能領域上の分極
   用制御電極の側壁に導電性側壁を形成する工程、 前記第３の電路形成可能領域に隣接する第１導電型領域
   内に第２導電型の第１領域、および前記第１の電路形成
   可能領域に隣接する第１導電型領域内に第２導電型の第
   ２領域を形成する工程、 を備えたことを特徴とする不揮発性半導体記憶装置の製
   造方法。
5. 【請求項５】ソース、 ソースに隣接して順次形成された第１，第２，第３の電
   路形成可能領域、 第３の電路形成可能領域に隣接して形成されたドレイ
   ン、 少なくとも第２の電路形成可能領域を覆う強誘電体膜、 強誘電体膜上に設けられた分極用制御電極、 第３の電路形成可能領域上に設けられた電路形成用制御
   電極であって、分極用制御電極の一部を覆うとともに分
   極用制御電極と絶縁して設けられた電路形成用制御電
   極、 第１の電路形成可能領域上に、第１の電路形成可能領域
   および分極用制御電極とは絶縁状態で、分極用制御電極
   の側壁に隣接して設けられた導電性側壁、 を備えた不揮発性メモリをマトリックス状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
   るドレインラインを各行ごとに設け、 同一列に配置された不揮発性メモリの分極用制御電極を
   接続するメモリゲートラインを各列ごとに設け、 同一列に配置された不揮発性メモリの電路形成用制御電
   極を接続する選択ゲートラインを各列ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
   を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
   トラインに分極電圧を印加するとともに、書き込みを防
   止したいメモリのドレインラインに電圧を印加すること
   により、書き込みを防止したいメモリの強誘電体膜に分
   極電圧を印加しないようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
   トラインにセンス電圧を印加し、読み出し予定の選択ゲ
   ートラインに電路形成電圧を印加するとともに、ソース
   ラインに読み出し電圧を印加し、読み出し予定のドレイ
   ンラインに電流が流れるか否かを読み取ることを特徴と
   する不揮発性半導体記憶装置の使用方法。
6. 【請求項６】ソース、 ソースに隣接して順次形成された第１，第２，第３の電
   路形成可能領域、 第３の電路形成可能領域に隣接して形成されたドレイ
   ン、 第３の電路形成可能領域上に設けられた電路形成用制御
   電極、 少なくとも第２の電路形成可能領域を覆うとともに、電
   路形成用制御電極の一部を覆う強誘電体膜、 強誘電体膜上に設けられており、少なくとも第２の電路
   形成可能領域を覆うとともに、電路形成用制御電極と絶
   縁状態で、電路形成用制御電極の一部を覆う分極用制御
   電極、 第１の電路形成可能領域上に、第１の電路形成可能領域
   および分極用制御電極とは絶縁状態で、分極用制御電極
   の側壁に隣接して設けられた導電性側壁、 を備えた不揮発性メモリをマトリックス状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
   るドレインラインを各行ごとに設け、 同一列に配置された不揮発性メモリの分極用制御電極を
   接続するメモリゲートラインを各列ごとに設け、 同一列に配置された不揮発性メモリの電路形成用制御電
   極を接続する選択ゲートラインを各列ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
   を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
   トラインに分極電圧を印加するとともに、書き込みを防
   止したいメモリのドレインラインに電圧を印加すること
   により、書き込みを防止したいメモリの強誘電体膜に分
   極電圧を印加しないようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
   トラインにセンス電圧を印加し、読み出し予定の選択ゲ
   ートラインに電路形成電圧を印加するとともに、ソース
   ラインに読み出し電圧を印加し、読み出し予定のドレイ
   ンラインに電流が流れるか否かを読み取ることを特徴と
   する不揮発性半導体記憶装置の使用方法。