KR101144380B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

데이타 유지특성이 양호한 불휘발성 메모리 및 그 제조기술을 제공하기 위해서, 게이트 절연막(6)위로 다결정 실리콘막(7)및 절연막(8)을 순차 퇴적하고, 이것들 다결정 실리콘막(7)및 절연막(8)을 패터닝해서 게이트 전극(7A, 7B)을 형성한 후, 게이트 전극(7A, 7B)의 측벽에 산화 실리콘막으로 이루어지는 사이드월 스페이서(12)를 형성한다. 그 후, 기판(1)상에 플라즈마CVD법으로 질화 실리콘막(19)을 퇴적하는 것에 의해, 게이트 전극(7A, 7B)과 질화 실리콘막(19)이 직접 접하지 않도록 한다.
게이트 절연막, 다결정 실리콘막

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체장치 및 그 제조기술에 관하고, 특히, 전기적 일괄 소거형 EEPROM(Electric Erasable Programmable Read Only Memoly:이하, 플래시 메모리라 한다)등의 불휘발성 메모리를 구비하는 반도체장치에 적용시에 유효한 기술에 관한 것이다.
예를 들면, 실리콘 기체 위로 게이트 산화막, 게이트 전극 및 오프셋 산화막을 하층으로부터 적층함으로써 게이트 전극 패턴을 형성하고, 그 게이트 전극 패턴의 측벽에 사이드월을 형성한 후에 오프셋 산화막을 에칭하고, 계속하여 실리콘 기체에 불순물을 이온 주입해 활성화시켜서 불순물확산층을 형성함과 동시에 게이트 전극의 도전성을 높이고, 게이트 전극 및 불순물확산층의 표층부를 실리사이드화한 후에 이들을 덮는 절연막을 형성하고, 이 절연막을 사이드월간을 메운 상태에서 남기면서 불순물확산층의 표층부에 형성한 실리사이드상에는 남지 않도록 에칭하고, 사이드월간의 절연막을 덮도록 SiN막 및 층간 절연막을 순차적으로 형성하고, 이 층간 절연막에 불순물확산층에 도달하는 콘택트 홀을 형성하는 것에 의해, 실리사이드 기술과 SAC(Self Align Contact)의 기술을 일련의 프로세스로 행하고, 고속화 및 고집적화를 달성한 반도체장치를 제조하는 기술이 있다(예를 들면, 특허문헌1 참조).
[특허문헌1]: 특개평9-289249호 공보
본 발명자는, 상보형MISFET를 형성하는 제조공정에 다른 공정을 추가하는 일없이 불휘발성 메모리를 형성하는 기술에 대해서 검토하고 있다. 그중에서, 본 발명자는, 이하와 같은 과제를 찾아냈다.
즉, 본 발명자가 검토하고 있는 불휘발성 메모리에 있어서는, 도 54에 나타낸 바와 같이, 정보축적용 트랜지스터 (여기서는 n채널형이라고 한다)의 부유 게이트 전극(101)의 표면에 금속실리사이드층(102)이 형성되고, 그 금속실리사이드층의 표면과 접하여 반도체기판의 표면을 덮도록 질화 실리콘막(103)이 성막(成膜)되어 있다. 이 질화 실리콘막(103)은, 열CVD법으로 성막하면, 그 성막시의 열에 의해 반도체기판에 도입된 불순물이 확산하여 디바이스의 특성이 변해버리기 때문에 플라즈마CVD법이 이용된다. 또한, 플라즈마CVD법을 이용했을 경우라도, 성막가스로서 NH3(암모니아)가스를 이용하면 디바이스의 특성에 영향을 줄 우려가 있으므로, SiH4(실란)과 N3(질소)과의 혼합 가스를 플라즈마 분해하는 수단을 이용하고 있다. 그렇지만, SiH4와 N2와의 혼합가스를 플라즈마 분해하는 수단의 경우에는, 성막의 초기단계에 있어서 실리콘 리치한 막이 형성되기 쉽다. 그 때문에, 질화 실리콘막(103)은, 금속실리사이드층(102), 사이드월 스페이서(104) 및 반도체기판과의 계면에 있어서 실리콘 리치한 박막이 되기 쉬워서, 이것들과의 계면에 있어서 전하가 리크하기 쉬워진다.
그 때문에, 부유 게이트 전극(101)에 축적한 전하가 금속실리사이드층(102)로부터 질화 실리콘막(103)의 하부계면을 경유해서 n형 반도체영역(105)(소스, 드레인)에 도달하고, n형 반도체영역(105)과 전기적으로 접속하는 플러그(106)로부터 방출되게 되고, 불휘발성 메모리의 데이타 유지특성이 저하하게 되는 문제가 존재한다.
본 발명의 목적은, 데이타 유지특성이 양호한 불휘발성 메모리 및 그 제조기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적으로 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 의한 반도체장치는, 반도체기판상에 형성된 제1게이트 전극을 갖는 불휘발성 메모리 셀을 구비하고,
상기 제1게이트 전극의 측벽에는 제1절연막이 형성되고,
상기 제1게이트 전극상에는 제2절연막이 형성되고,
상기 제1절연막상 및 상기 제2절연막의 존재하에서 상기 반도체기판상에 퇴적된 제3절연막을 구비하고,
상기 제3절연막은, 상기 제1절연막 및 상기 제2절연막과 다른 에칭 선택비를 가지는 것이다.
또한, 상기 반도체장치는,
상기 제1절연막 및 상기 제2절연막은 산화 실리콘을 주성분으로 하고
상기 제3절연막은 질화 실리콘을 주성분으로 하는 것이다.
또한, 본 발명에 의한 반도체장치의 제조방법은, 제1게이트 전극을 갖는 불휘발성 메모리 셀을 구비한 반도체장치의 제조방법이며,
(a)반도체기판상에 제1도전성막을 형성하는 공정,
(b) 상기 제1도전성막위로 제2절연막을 형성하는 공정,
(c) 상기 제2절연막 및 상기 제1도전성막을 패터닝해서 상기 제1도전성막으로부터 상기 제1게이트 전극을 형성하고, 상기 제2절연막을 상기 제1게이트 전극상에 남기는 공정,
(d) 상기 (c)공정 후, 상기 제1게이트 전극 및 상기 제2절연막의 측벽에 제1절연막을 형성하는 공정,
(e) 상기 제1절연막 및 상기 제2절연막의 존재하에서, 상기 반도체기판상에 상기 제1절연막 및 상기 제2절연막과 다른 에칭 선택비를 가지는 제3절연막을 형성하는 공정을 포함하는 것이다.
또한, 상기 반도체장치의 제조방법은,
상기 제1절연막 및 상기 제2절연막은 산화 실리콘을 주성분으로 하고
상기 제3절연막은 질화 실리콘을 주성분으로 하는 것이다.
도 1은 본 발명의 실시형태1의 반도체장치가 구비하는 불휘발성 메모리에 있어서의 메모리 셀의 등가회로도이다.
도 2는 본 발명의 실시형태1의 반도체장치가 구비하는 불휘발성 메모리가 적용되는 DRAM의 매트 선택 구제 회로도이다.
도 3은 본 발명의 실시형태1인 반도체장치의 제조방법을 설명하는 요부평면도이다.
도 4는 본 발명의 실시형태1인 반도체장치의 제조방법을 설명하는 요부단면도이다.
도 5는 본 발명의 실시형태1인 반도체장치의 제조방법을 설명하는 요부단면도이다.
도 6은 도 4에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 7은 도 6에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 8은 도 7에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 9는 본 발명의 실시형태1인 반도체장치의 제조공정 중의 요부평면도이다.
도 10은 도 8에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 11은 도 10에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 12는 도 11에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 13은 도 12에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 14는 도 13에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 15는 도 14에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 16은 본 발명의 실시형태1인 반도체장치의 제조공정 중의 요부평면도이다
도 17은 도 15에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 18은 도 16에서 계속되는 반도체장치의 제조공정 중의 요부평면도이다.
도 19는 도 17에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 20은 도 18에서 계속되는 반도체장치의 제조공정 중의 요부평면도이다.
도 21은 본 발명의 실시형태1인 반도체장치의 제조공정 중의 요부단면도이다
도 22는 본 발명의 실시형태2인 반도체장치의 제조방법을 설명하는 요부단면도이다.
도 23은 도 22에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 24는 도 23에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 25은 도 24에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 26은 도 25에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 27은 도 26에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 28은 도 27에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 29는 도 28에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 30은 도 29에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 31은 도 30에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 32는 본 발명의 실시형태3인 반도체장치의 제조방법을 설명하는 요부평면 도이다.
도 33은 본 발명의 실시형태3인 반도체장치의 제조방법을 설명하는 요부단면도이다.
도 34는 도 33에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 35는 도 34에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 36은 도 35에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 37은 도 36에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 38은 도 37에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 39은 본 발명의 실시형태3인 반도체장치의 제조공정 중의 요부평면도이다
도 40는 도 38에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 41은 도 40에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 42는 도 41에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 43은 도 42에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 44는 도 43에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 45는 도 44에서 계속되는 반도체장치의 제조공정 중의 요부평면도이다.
도 46은 도 45에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 47은 도 46에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 48은 도 47에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 49는 본 발명의 실시형태3인 반도체장치의 제조공정 중의 요부평면도이다
도 50은 도 48에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 51은 도 49에서 계속되는 반도체장치의 제조공정 중의 요부평면도이다.
도 52는 도 50에서 계속되는 반도체장치의 제조공정 중의 요부단면도이다.
도 53은 본 발명의 실시형태3인 반도체장치의 제조공정 중의 요부단면도이다.
도 54는 본 발명자가 검토한 반도체장치를 설명하는 요부단면도이다.
이하, 본 발명의 실시형태를 도면에 근거해서 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
(실시형태1)
도 1은, 본 실시형태1의 반도체장치가 구비하는 불휘발성 메모리에 있어서의 메모리 셀의 등가회로도이며, 일점쇄선에서 둘러싼 영역이 메모리 셀이 된다. 이 회로에 있어서는, 복수의 불휘발성 기억소자(PM1, PM2)의 부유 게이트를 OR논리접속된 복수의 판독 MISFET(DM1, DM2)의 게이트 전극으로서 사용하고, 판독시에 불휘발성 기억소자(PM1, PM2)의 컨트롤 게이트(cg)를 1.5V로 한다. 또한, 2개의 불휘발성 기억소자(PM1, PM2)의 부유 게이트는, 판독 MISFET(DM1, DM2)의 게이트 전극에 각각 직렬접속되어 있다.
불휘발성 기억소자(PM1, PM2)는, 컨트롤 게이트 전극으로서 기능되는 반도체영역 (자세하게는 후술) 위에 절연층을 통해서 용량전극이 설치된 MIS용량소 자(PM1b, PM2b)와, 다른 반도체영역에 형성된 소스 및 드레인과, 게이트 전극을 갖는 MISFET(PM1a, PM2a)를 구비한다. 메모리 셀의 회로동작상에 있어서는, 그 불휘발성 기억소자(PM1, PM2)의 부유 게이트가 전하의 축적 동작을 하는 것에 따라 데이타를 유지하지만, 실제로는, 불휘발성 기억소자(PM1, PM2)의 부유 게이트는 MISFET(DM1, DM2)의 게이트 전극으로서도 사용되기 때문에, 전하는 불휘발성 기억소자(PM1, PM2)의 부유 게이트뿐만 아니라, 판독 MISFET(DM1, DM2)의 게이트 전극에도 축적되게 된다. MIS 용량소자(PM1b, PM2b)는, 소스, 드레인 및 백 게이트를 각각 공통 접속한 MISFET구조의 용량에 의해 구성된다. MIS 용량소자(PM1b, PM2b)의 용량전극은, 상기 MISFET(PM1a, PM2a)의 게이트 전극에 공통 접속되어서 상기의 부유 게이트 전극으로서 기능한다.
판독 MISFET(DM2)의 드레인은 n채널형 MISFET (TR3, TR4)을 통해서 제어노드(pu)에 결합되어, n 채널형MISFET(TR3)과 n채널형 MISFET (TR4)의 결합노드(rl)의 전위가 출력으로서 기록 판독 제어회로(도시는 생략)에 주어진다. MISFET(PM1a , PM2a)는, 각각 n채널형 MISFET(TR1, TR2)을 통해서 제어노드(wl)에 결합된다. n 채널형MISFET(TR1~TR4)의 게이트 전극은, 전원전압(Vdd)에서 바이어스된다.
다음으로, 도 1에 나타낸 메모리 셀의 동작을 설명한다.
데이타 기록시에는, 예를 들면 소스선(sl), 컨트롤 게이트(cg)를 9V로 해서 제어노드(wl)를 0V로서 불휘발성 기억소자(PM1, PM2)를 on 시켜, 소스선(sl)측으로 부유 게이트에 핫 일렉트론 주입을 한다.
소거동작은, 예를 들면 소스선(sl)에만 9V를 인가하고, 터널 방출에 의해 부유 게이트로부터 전자를 꺼내게 한다.
판독동작에서는, 예를 들면 제어노드(pu)에 1.5V를 인가하고, 컨트롤 게이트(cg)에 1.5V를 인가하고, 부유 게이트상의 축적 전하에 따른 판독 MISFET(DM1, DM2)의 스위치 상태 혹은 상호 컨덕턴스 상태에서 결정되는 결합노드(rl)의 전위를 후단의 래치회로(도시는 생략)에 래치시킨다. 판독동작에서는, 불휘발성 기억소자(PM1, PM2)의 소스(소스선(sl)) 및 드레인(제어노드(wl))측은 함께 0V에 고정되어 있다. 따라서, 판독시에, MISFET(PM1a, PM2a)로부터 약한 핫 일렉트론이 부유 게이트에 주입되는 경우는 없다. 그 때, 판독 MISFET(DM1, DM2)로부터 부유 게이트에 약한 핫 일렉트론 주입이 발생하려고 하지만, n 채널형MISFET(TR4, TR3) 및 판독 MISFET(DM2, DM1)이 세로로 되어 있기 때문에, 판독 MISFET(DM1, DM2)의 드레인 전압은 제어노드(pu)의 전압 이하가 된다. 또한, 판독시에 있어서의 컨트롤 게이트(cg)의 제어 레벨도 낮으므로, 그러한 핫 일렉트론 주입은 실질적으로 무시할 수 있을 만큼 작은 것이라고 추정할 수가 있다. 따라서, 불휘발성 기억소자(PM1, PM2)그것 자체의 판독 불량율을 낮게 할 수가 있다.
상기와 같은 불휘발성 메모리의 용도로서, 용장(冗長)구성에 의한 DRAM(Dynamic Random Access Memory )의 불량 메모리 셀의 구제를 예시 할 수가 있다. 이 때, 도 1에 나타낸 메모리 셀은 단위정보 셀이 되고, 이 단위정보 셀이 복수개 모여서, 복수개의 단위정보 셀의 불휘발성 기억소자에 대한 전기적인 프로그램 회로가 형성되어, 복수개의 단위정보 셀이 피구제(被救濟) 회로에 대한 구제정 보의 기억회로가 된다. 이것에 의해, 불량구제의 신뢰성을 높게 할 수가 있다.
또한, 상기 피구제 회로에 대하는 별도의 구제정보기억회로로서, 퓨즈 소자의 용단상태에 따라 구제정보를 기억하는 퓨즈 프로그램 회로를 더욱 설치해도 좋다. 웨이퍼 단계에서 검출된 불량에 대하는 구제를 퓨즈 프로그램 회로로 하고, 번인(burn-in)후에 검출된 불량에 대하여 상기의 전기적인 프로그램 회로를 이용하는 것에 의해, 구제 효율을 상승시킬 수 있다.
여기서, 도 2는, 상기 용장구성에 의한 DRAM의 불량 메모리 셀의 구제를 설명하는 DRAM의 매트 선택 구제 회로도를 나타낸 것이다. 도 2에 나타낸 회로에 있어서는, 종래의 레이저 용단 퓨즈를 본 실시형태1의 불휘발성 기억소자에 치환하기 위해서, 기록 제어용의 컬럼 디코더(CLD), 기록 드라이버(WTD), 로 디코더(LWD) 및 워드 드라이버(WDD)가 부가되어 있다. 불휘발성 기억소자에 기록을 행하는 것에 의해 퓨즈를 용단한 상태와 등가의 상태를 실현할 수 있고, 판독동작에 관해서는 종래의 레이저 용단 퓨즈의 경우와 같은 동작이면 무방하다. 기록에 필요한 전원전압(Vpp)은 외부로부터 공급된다. 도 1에서 설명한 기본적인 구성을 구비하는 메모리 셀(MC)은 8행5열 설치되어, 컬럼 디코더(CLD) 및 로 디코더(LWD)에 의해 하나씩 선택해서 기록이 가능해진다. 기록 데이타 선(sl0~sl4)(소스선(sl)(도 1참조)에 상당)은 기록 드라이버(WTD)에 접속되어, 기록 워드선(wl0~wl7)(제어노드(wl)(도 1참조)에 상당)은 워드 드라이버(WDD)에 접속된다. 컬럼 디코더(CLD)는 기록 동작시에 컬럼 어드레스 신호(CADD)를 디코드해서 기록 데이타 선(sl0~sl4)의 선택 신호를 생성하고, 선택한 기록 데이타 선을 기록 드라이버(WTD)에서 구동시킨다. 기록 동 작시의 기록 워드선(wl0~wl7)의 선택은 로 어드레스 신호(RADD)를 디코드하는 로 디코더(LWD)가 워드 드라이버(WDD)에 지시한다. 판독은, 매트 선택 신호(MS0-MS4)에 의해 열단위에서 선택되는 8개의 메모리 셀(MC)단위에서 행하여진다. 판독된 정보는 구제 어드레스 정보(CRA0~CRA7)로서 어드레스 비교 회로(ACC)에 공급되어, 그 때의 액세스 어드레스 신호의 대응8비트와 비교되어, 비교 결과YSEN, YR가 용장(冗長)의 선택 제어에 이용된다.
다음으로, 본 실시형태1의 불휘발성 메모리의 구조에 대해서, 도 3~도 20을 이용해서 그 제조공정과 함께 설명한다. 도 3~도 20에 있어서의 각 평면도에서는 1개의 메모리 셀을 나타내고 있다. 또한, 각 단면도에 있어서, 부호A를 붙인 부분은 대응하는 평면도A-A선에 따른 메모리 셀의 단면, 부호B을 붙인 부분은 대응하는 평면도B-B선에 따른 메모리 셀의 단면, 부호C을 붙인 부분은 대응하는 평면도C-C선에 따른 메모리 셀의 단면, 그 밖의 부분은 주변 회로영역(제1영역)의 일부의 단면을 나타내고 있다. 각 평면도에는, 메모리 셀을 구성하는 주요한 도전층과 그것들의 접속 영역만을 나타내고, 도전층 간에 형성되는 절연막 등의 도시는 원칙적으로 생략한다. 주변회로를 구성하는 n채널형 MISFET 및 p채널형 MISFET에 의해 X디코더 회로, Y디코더 회로, 감지 증폭기 회로, 입출력 회로, 논리회로등이 구성되지만, 이것들에 한하지 않고, 마이크로세서, CPU등의 논리회로를 구성해도 좋다.
우선, 도 3 및 도 4에 나타낸 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 반도체기판 (이하, 간단히 기판이라 한다) (1)의 주면의 소자분리 영역에 소자분리홈(2)을 형성한다. 소자분리홈(2)을 형성하기 위해서는, 예를 들면 기판(1)의 주면을 드라이 에칭하여 홈을 형성하고, 계속되어서 이 홈의 내부를 포함하는 기판(1)상에 CVD(Chemical Vapor Deposition)법으로 산화 실리콘막(3)등의 절연막을 퇴적한 후, 홈의 외부의 불필요한 산화 실리콘막(3)을 화학적 기계연마(Chemical Mechanical Polishing;CMP)법으로 연마, 제거함으로써, 홈의 내부에 산화 실리콘막(3)을 남긴다. 이 소자분리홈(2)을 형성하는 것에 의해, 메모리 어레이의 기판(1)의 주면에는, 소자분리홈(2)에 의해 주위를 규정된 활성영역이 형성된다.
다음으로, 예를 들면 기판(1)의 일부에 n형의 불순물 (예를 들면 P(인))을 이온 주입하고, 다른 일부에 p형의 불순물 (예를 들면 B(붕소))을 이온 주입한 후, 기판(1)을 열처리해서 이것들의 불순물을 기판(1) 중에 확산시키는 것에 의해, 기판(1)의 주면에 p형 웰(4) 및 n형 웰(5)을 형성한다.
또한, 본 실시형태1에서는, 상기 소자분리홈(2)에 의해 활성영역을 규정하는 예에 대해서 설명했지만, 소자분리홈(2)의 대신에 도 5에 나타내는 것 같은 휠드 절연막(3A)을 형성하고, 활성영역을 규정해도 좋다. 이러한 휠드 절연막(3A)은, 활성영역이 되는 기판(1)의 표면에 내산화막(耐酸化膜)인 질화 실리콘막 패턴을 형성하고, 기판(1)의 표면을 열산화하는, 소위 LOCOS(Local Oxidation of Silicon)법에 의해 형성하는 것이 가능하다. 또한, 이후의 본 실시형태1에 있어서는, 소자분리홈(2)에 의해 활성영역을 규정했을 경우의 단면도를 이용해서 설명을 진행시킨다.
다음으로, 도 6에 나타낸 바와 같이, 기판(1)을 열산화해서 p형 웰(4) 및 n형 웰(5)의 각각의 표면에, 예를 들면 산화 실리콘으로 이루어지는 게이트 절연 막(6)을 형성한다. 계속해서, 예를 들면 CVD법으로 게이트 절연막(6)위로 제1도전막으로 다결정 실리콘막(7)을 형성한 후, 다결정 실리콘막(7)의 상부에, 예를 들면 CVD법으로 산화 실리콘막 등으로 이루어지는 절연막(제2절연막)(8)을 퇴적한다. 또한, 절연막(8)을 형성하기 이전에는, p형 웰(4)위로 형성된 다결정 실리콘막(7)에는 n형의 도전형을 나타내는 불순물이 주입되고 있으며, n형 웰(5)위로 형성된 다결정 실리콘막(7)에는 p형의 도전형을 나타내는 불순물이 각각 주입된다.
다음으로, 도 7에 나타낸 바와 같이, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 한 드라이 에칭에 의해, 주변 회로영역의 절연막(8)을 제거한다. 계속해서, 도 8에 나타낸 바와 같이, 기판(1)상에, 예를 들면 CVD법으로 막두께 10nm정도이상의 산화 실리콘막등으로 이루어지는 절연막(제5절연막)(9)을 퇴적한다.
다음으로, 도 9 및 도 10에 나타낸 바와 같이, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 한 드라이 에칭에 의해, 절연막(9, 8)을 패터닝한다. 이 때, 다결정 실리콘막(7)상의 절연막(9, 8)의 막두께는 메모리 셀 영역(A-A, B-B, C-C)과 주변 회로영역으로 다르지만, 다결정 실리콘막(7)이 에칭스토퍼로서 기능하기 위해서, 메모리 셀 영역(A-A, B-B, C-C)에는 절연막(9, 8)으로 이루어진 캡 막을 형성할 수가 있고, 주변 회로영역에는 절연막(9)으로 이루어진 캡 막을 형성할 수가 있다. 계속해서, 이 캡 막을 마스크에 드라이 에칭하는 것에 의해 다결정 실리콘막(7)을 패터닝하고, 게이트 전극(7A, 7B, 7C, 7D)을 형성한다. 게이트 전극(제1게이트 전극)(7A)은, 상기의 MISFET(PM1a)(도 1참 조)의 부유 게이트 전극, 판독 MISFET(DM1)(도 1참조)의 게이트 전극 및 MIS용량소자(PM1b)(도 1참조)의 용량전극이 된다. 게이트 전극(제1게이트 전극)(7B)은, 상기의 MISFET(PM2a)(도 1참조)의 부유 게이트 전극, 판독 MISFET(DM2)(도 1참조)의 게이트 전극 및 MIS용량소자(MP2b)(도 1참조)의 용량전극이 된다. 게이트 전극(7C)은, 상기의 n채널형 MISFET (TR1~TR4)의 게이트 전극이 된다. 게이트 전극(제2게이트 전극)(7D)는, 주변 회로영역에 형성되는 MISFET의 게이트 전극이 된다.
다음으로, 도 11에 나타낸 바와 같이, 예를 들면 p형 웰(4)과 n형 웰(5)의 일부에 n형의 불순물로서 인 또는 비소를 이온 주입함으로써, 비교적 저농도의 n-형 반도체영역(10)을 형성하고, n형 웰(5)에 p형의 불순물로서 붕소를 이온 주입함으로써, 비교적 저농도의 p-형 반도체영역(11)을 형성한다. n-형 반도체영역(10)은, MISFET(PM1a, PM2a), 판독 MISFET(DM1, DM2), n채널형 MISFET (TR1~TR4) 및 주변 회로영역에 형성되는 n채널형 MISFET의 각각의 소스, 드레인을 LDD(lightly doped drain)구조로 하기 위해서 형성하고 있다. 또한, n-형 반도체영역(10)은 MIS용량소자(PM1b, PM2b)의 컨트롤 게이트(cg)의 일부를 구성하기 위해서도 형성한다. p-형 반도체영역(11)은, 주변 회로영역에 형성되는 p채널형 MISFET의 소스, 드레인을 LDD구조로 하기 위해서 형성한다.
계속해서, 기판(1)상에 CVD법으로 산화 실리콘막을 퇴적한 후, 그 산화 실리콘막 및 절연막(9)을 이방적(異方的)으로 에칭하는 것에 의해, 게이트 전극(7A, 7B, 7C, 7D) 및 절연막(8)의 측벽에 사이드월 스페이서(제1절연막)(12)를 형성한다. 이때, 산화 실리콘막을 사이드월 스페이서(12)에 형성할 때에, 주변 회로영역 의 캡 막인 절연막(9)은 제거되어, 게이트 전극(7D)의 표면이 노출하지만, 메모리 셀 영역(A-A, B-B, C-C)의 캡 막인 절연막(9, 8)은, 절연막(9)이 에칭 제거되는 정도이며, 절연막(8)은 게이트 전극(A, B)상에 남겨지는 구조가 된다. 이 때, 절연막(9)이 절연막(8)위에 잔존하고 있어도 MISFET특성상의 문제가 되는 경우는 없다.
즉, 메모리 셀 영역의 게이트 전극(A, B)위로는 캡 막인 절연막(8) (혹은 절연막(9, 8))이 남겨지고 있으며, 상기의 n채널형 MISFET (TR1~TR4)의 게이트 전극(7C) 및 주변 회로영역의 게이트 전극(7D)상의 캡 막인 절연막(9)은 제거되어 있다.
다음으로, 도 12에 나타낸 바와 같이, p형 웰(4)과 n형 웰(5)의 일부에 n형의 불순물로서 인 또는 비소를 이온 주입함으로써 비교적 고농도의 n+형 반도체영역(14)을 형성하고, n형 웰(5)에 p형의 불순물로서 붕소를 이온 주입함으로써 비교적 고농도의 p+형 반도체영역(15)을 형성한다. n+형 반도체영역(14)은, MISFET(PM1a, PM2a), 판독 MISFET(DM1, DM2), n채널형 MISFET (TR1~TR4) 및 주변 회로영역에 형성되는 n채널형 MISFET의 각각의 소스, 드레인을 구성하고 있다. 또한, n+형 반도체영역(14)은 MIS용량소자(PM1b, PM2b)의 컨트롤 게이트(cg)를 구성하기 위해서도 형성한다. p+형 반도체영역(15)은, 주변 회로영역에 형성되는 p채널형 MISFET의 소스, 드레인을 구성한다. 또한, 메모리 셀의 n형 웰(5)에 형성된 n+형 반도체영역(14)은, 상기의 컨트롤 게이트(cg)(도 1참조)가 된다.
다음으로, 도 13에 나타낸 바와 같이, 실리사이드층(18)을 형성한다. 이 실리사이드층(18)의 형성에 있어서는, 우선, 예를 들면 기판(1)상에 스퍼터링법으로 Co(코발트)막을 퇴적한다.
계속해서, 기판(1)을 열처리해서 Co막과 주변 회로영역의 게이트 전극(7D)과의 계면 및 Co막과 기판(1)의 계면에 실리사이드 반응을 생기게 한 후, 미반응의 Co막을 에칭으로 제거한다. 이것에 의해, 게이트 전극(7D)의 표면과 소스, 드레인(n+형 반도체영역(14), p+형 반도체영역(15))의 표면에 실리사이드(CoSi2)층(18)이 형성된다. 또한, 도시는 하지 않고 있지만, 게이트 전극(7C)의 표면에도 실리사이드층(18)이 형성되어 있다. 또한, 메모리 셀 영역에 있어서는, n+형 반도체영역(14)의 표면에 실리사이드층(18)이 형성된다. 여기에서, 게이트 전극(7A, 7B)의 표면에는 캡 막인 절연막(8)이 남겨지고 있기 때문에, 실리사이드층(18)은 형성되지 않고 있다. 또한, 본 실시형태1에서는 실리사이드층(18)의 재료로서 Co(코발트)을 예시했지만, 이것에 한정되는 것은 아니고, Ti (티타늄), w(텅스텐) 또는 Ni(니켈)등을 사용할 수도 있다.
여기까지의 공정에 의해, 메모리 셀에 불휘발성 기억소자(PM1, PM2)(도 1참조)을 형성하는 MISFET(PM1a, PM2a)(도 1참조), MIS용량소자(PM1b, PM2b)(도 1참조), 판독 MISFET(DM1, DM2)(도 1참조) 및 n채널형 MISFET (TR1~TR4)(도 1참조)이 형성되어, 주변 회로영역에 p채널형 MISFET(Qp) 및 n채널형 MISFET(Qn)이 형성된다. 메모리 셀내에 있어서, MIS용량소자(PM1a)는, 기판(1)(n형 웰(5))과 n형 웰(5)상의 게이트 전극(7A)을 용량전극으로 하고 게이트 절연막(6)을 용량절연막으로 한 용량소자가 된다. 또한, MIS용량소자(PM2b)는, 기판(1)(n형 웰(5))과 n형 웰(5)상의 게이트 전극(7B)을 용량전극으로 하고 게이트 절연막(6)을 용량절연막으로 한 용량소자가 된다.
다음으로, 도 14에 나타낸 바와 같이, 기판(1)상에 플라즈마CVD법으로 질화 실리콘막(제3절연막)(19)을 게이트 전극(7A, 7B, 7C, 7D), 절연막(9, 8) 및 사이드월 스페이서(12)를 덮도록 퇴적한다. 이 질화 실리콘막(19)은, 뒤의 공정에서 기판(1)상에 층간 절연막을 형성하고, 그 층간 절연막에 n+형 반도체영역(14) 및 p+형 반도체영역(15)의 각각 도달하는 콘택트 홀을 형성할 때에, 산화 실리콘막으로 형성된 사이드월 스페이서(12)와의 에칭 선택비를 크게 하는 것에 의해, 게이트 전극(7A, 7B, 7C, 7D)에 콘택트 홀이 도달하는 것을 막도록 기능한다. 또한, 오버코트 에칭에 의해 실리사이드층(18)의 표면을 깎는 것을 방지하는 기능도 구비한다. 즉, 질화 실리콘막(19)은 에칭스토퍼막으로서 기능한다.
이 질화 실리콘막(19)은, 열CVD법으로 성막(成膜)하면, 그 성막시의 열에 의해 기판(1)에 도입된 불순물이 확산하여, 본 실시형태1의 반도체장치에 포함되는 디바이스의 특성이 변해버린다. 그 때문에, 상기와 같이 열CVD법에 비교해서 저온에서 성막이 가능한 플라즈마CVD법을 이용하는 것이 바람직하다. 또한, 플라즈마CVD법을 이용했을 경우라도, 성막가스로서 NH3가스를 이용하면 디바이스의 특성에 영향을 주는 것이 우려되므로, SiH4(실란)과 N2(질소)과의 혼합 가스를 플라즈마 분해하는 수단를 이용하는 것을 예시할 수 있다. 이 플라즈마 분해를 화학반응식에서 나타내면, SiH4+N2→SixNy+zH(x, y, z는 정수)이 된다.
그런데, 상기의 수단에 의해 질화 실리콘막(19)을 성막할 경우에는, 성막의 초기단계에 있어서 실리콘 리치한 막이 형성되기 쉽다. 이러한 질화 실리콘막(19)이 불휘발성 기억소자(PM1, PM2)를 형성하는 MISFET(PM1a, PM2a)의 게이트 전극(7A, 7B)과 전기적으로 접촉하는 상태가 되면, 그 실리콘 리치한 막의 부분에서 전하가 리크하기 쉬워지기 때문에, 불휘발성 기억소자(PM1, PM2)의 부유 게이트 전극인 게이트 전극(7A, 7B)에 축적된 전하가 질화 실리콘막(19)과 게이트 전극(7A, 7B)과의 계면에서 리크하고, 그 전하는 n+형 반도체영역(14)에 도달하며, n+형 반도체영역(14)과 전기적으로 접속하는 플러그 (후의 공정에서 형성한다)로부터 방출되게 된다. 즉, 불휘발성 메모리의 데이타 유지특성이 저하되는 것이 걱정된다.
한편, 본 실시형태1에 있어서는, 질화 실리콘막(19)과 게이트 전극(7A, 7B)의 사이에, 질화 실리콘막(19)에 비교해서 전하를 리크시키기 어려운 (질화 실리콘막(19)에 비교해서 절연성이 높은) 산화 실리콘막으로 형성된 사이드월 스페이서(12) 혹은 절연막(8)이 형성되어 있다. 즉, 에칭스토퍼막이 되는 질화 실리콘막(19)은, 게이트 전극(7A, 7B)위로, 질화 실리콘막(19)보다도 절연성이 높은 산화 실리콘막인 절연막(8) 혹은 사이드월 스페이서(12)를 통해서 형성되어 있다. 그 때문에, 게이트 전극(7A, 7B)에 축적된 전하를 리크를 시키기 어렵게 할 수 있으므로, 본 실시형태1의 불휘발성 메모리의 데이타 유지특성이 저하하는 것을 막는 것이 가능해진다. 즉, 반도체장치의 신뢰성을 향상할 수가 있다.
다음으로, 도 15에 나타낸 바와 같이, MISFET(PM1a, PM2a), MIS용량소자(PM1b, PM2b), 판독 MISFET(DM1, DM2), n채널형 MISFET (TR1~TR4), p채널형 MISFET(Qp) 및 n채널형 MISFET(Qn)을 덮는 절연막으로서, 예를 들면 CVD법으로 산 화 실리콘막(20)을 퇴적하고, 계속해서 화학적 기계연마법으로 산화 실리콘막(20)의 표면을 평탄화한다.
다음으로, 도 16 및 도 17에 나타낸 바와 같이, 포토레지스트막을 마스크로 해서 상기 산화 실리콘막(20)을 드라이 에칭하는 것에 의해, n+형 반도체영역(14) 및 p+형 반도체영역(15)의 각각에 도달하는 콘택트 홀(21)을 형성한다. 이 때, 질화 실리콘막(19)은 산화 실리콘막(20)을 에칭할 때의 에칭스토퍼막으로서 기능한다. 계속해서, 그 콘택트 홀(21)의 내부에 플러그(22)를 형성한다.플러그(22)를 형성하기 위해서는, 예를 들면 콘택트 홀(21)의 내부를 포함하는 산화 실리콘막(20)위로 스퍼터링법으로 Ti(티타늄)막 및 TiN(질화 티타늄)막을 퇴적하고, 계속해서 CVD법으로 TiN막 및 금속막으로서 W(텅스텐)막을 퇴적한 후, 콘택트 홀(21)의 외부의 W막, TiN막 및 Ti막을 화학적 기계연마법에 의해 제거한다.
다음으로, 도 18 및 도 19에 나타낸 바와 같이, 산화 실리콘막(20) 및 플러그(22)위로 복수의 배선(23)을 형성한다. 배선(23)을 형성하기 위해서는, 예를 들면 산화 실리콘막(20)위로 Ti막, Al(알루미늄)합금막 및 TiN막을 스퍼터링법에 의해 순차 퇴적하고, 계속해서 포토레지스트막을 마스크로 한 드라이 에칭에 의해 그 Ti막, Al합금막 및 TiN막을 패터닝한다. 이것들 배선(23)의 중에는, 컨트롤 게이트(cg)(도 1참조)과 전기적으로 접속하는 것 및 소스선(sl)(도 1참조)이 되는 것이 포함된다.
다음으로, 도 20에 나타낸 바와 같이, 예를 들면 기판(1)상에 층간 절연막으로서 산화 실리콘막(도시는 생략)을 퇴적한 후, 그 산화 실리콘막에 배선(23)에 도 달하는 콘택트 홀을 형성하고, 계속해서 그 콘택트 홀 내에 상기 플러그(22)와 동일한 플러그(25)를 형성한다. 이어서, 그 산화 실리콘막 및 플러그 위로 복수의 배선(26)을 형성하고, 본 실시형태1의 반도체장치를 제조한다. 이러한 배선(26)은, 상기 배선(23)과 같은 공정으로 형성할 수가 있다. 또한, 배선(26) 중에는, 상기의 결합노드(rl)(도 1참조)와 전기적으로 접속하는 것, 전원전압(Vdd)(도 1참조)과 전기적으로 접속하는 것, 제어노드(pu)(도 1참조)와 전기적으로 접속하는 것, 제어노드(wl)(도 1참조)와 전기적으로 접속하는 것 및 기준전위(Vss)와 전기적으로 접속하는 것이 포함된다.
상기의 본 실시형태1에서는, 게이트 전극(7A, 7B, 7C, 7D)을 다결정 실리콘막(7)으로 형성했을 경우에 대해서 설명했지만, 도 21에 나타낸 바와 같이, 게이트 전극(7A, 7B, 7C, 7D)을 다결정 실리콘막(7)과 WSi(텅스텐 실리사이드)막(7F)과의 적층막으로 형성해도 좋고, 그 경우도 같은 효과를 얻을 수 있다. 이 경우, 실리사이드층(18) (예를 들면, 도 13참조)은 생략해도 좋다.
(실시형태2)
다음으로, 본 실시형태2의 불휘발성 메모리의 구조에 대해서, 도 22 ~도 31을 이용해서 그 제조공정과 함께 설명한다. 본 실시형태2의 불휘발성 메모리의메모리 셀의 평면구조는, 상기 실시형태1에 있어서 도시한 메모리 셀의 평면구조와 거의 같은 구조가 되기 때문에, 본 실시형태2에 있어서는 그 평면구조의 도시는 생략한다. 도 22 ~도 31로 나타내는 각 단면도에 있어서, 부호B를 붙인 부분은 상기 실시형태1에서 이용한 각 평면도B-B선에 따른 메모리 셀의 단면, 부호C를 붙인 부분 은 대응하는 상기 실시형태1에서 이용한 각 평면도C-C선에 따른 메모리 셀의 단면, 그 밖의 부분은 주변 회로영역의 일부의 단면을 나타내고 있다. 또한, 도 22 ~도 31 중에 나타내는 주변 회로영역에서는, 주변회로를 구성하는 n채널형 MISFET , p채널형 MISFET 및 저항소자가 형성된다. 즉, 도 22를 예로 설명하면, 도 22의 좌(측부터, 각각 각 평면도B-B선에 따른 메모리 셀의 단면도, 각 평면도C-C선에 따른 메모리 셀의 단면도, n채널형 MISFET , p채널형 MISFET가 형성되는 주변 회로영역, 저항소자형성 영역이 나타나 있다.
본 실시형태2의 불휘발성 메모리의 제조공정은, 상기 실시형태1에 있어서 도 3 ~도 6을 이용해서 설명한 공정까지는 같다(도 22참조). 그 후, 도 23에 나타낸 바와 같이, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 한 드라이 에칭에 의해, 절연막(제6절연막)(8)을 패터닝한다. 그 후, 패터닝된 절연막(8)을 마스크로서 다결정 실리콘막(7)을 패터닝하고, 게이트 전극(7A(도 9 및 도 10참조), 7B, 7C(도 10참조), 7D) 및 저항소자(7R)를 형성한다. 또한, 저항소자(7R)는 산화 실리콘막(3)위로 형성되어 있다. 즉, 메모리 셀 영역의 게이트 전극(7A, 7B), 상기의 n채널형 MISFET (TR1~TR4)의 게이트 전극(7C) 및 주변 회로영역의 게이트 전극(7D)를 형성하는 공정에서, 저항소자(7R)를 형성하고 있다. 이것에 의해, 제조공정의 간략화를 꾀할 수 있고, 마스크 매수의 증가를 막을 수 있다.
다음으로, 도 24에 나타낸 바와 같이, 예를 들면 p형 웰(4)에 n형의 불순물로서 인 또는 비소를 이온 주입함으로써, 비교적 저농도의 n-형 반도체영역(10)을 형성하고, n형 웰(5)에 p형의 불순물로서 붕소를 이온 주입함으로써, 비교적 저농도의 p-형 반도체영역(11)을 형성한다.
다음으로, 도 25에 나타낸 바와 같이, 기판(1)상에 CVD법으로 산화 실리콘막을 퇴적한 후, 그 산화 실리콘막을 이방적으로 에칭하는 것에 의해, 게이트 전극(7A, 7B, 7C, 7D) 및 저항소자(7R)의 측벽에 사이드월 스페이서(12)를 형성한다. 이 사이드월 스페이서(12)형성에 대한 이방성 에칭에 의해, 게이트 전극(7A, 7B, 7C, 7D) 및 저항소자(7R)위로 형성되어 있었던 절연막(8)은 제거된다.
계속해서, p형 웰(4)에 n형의 불순물로서 인 또는 비소를 이온 주입함으로써 비교적 고농도의 n+형 반도체영역(14)을 형성하고, n형 웰(5)에 p형의 불순물로서 붕소를 이온 주입함으로써 비교적 고농도의 p+형 반도체영역(15)을 형성한다. n+형 반도체영역(14)은, MISFET(PM1a(도 1참조), PM2a(도 1참조)), 판독 MISFET(DM1(도 1참조), DM2(도 1참조)), n채널형 MISFET (TR1~TR4)(도 1참조) 및 주변 회로영역에 형성되는 n채널형 MISFET의 각각의 소스, 드레인을 구성하고 있다. 또한, n+형 반도체영역(14)은 MIS용량소자(PM1b, PM2b)의 컨트롤 게이트(cg)를 구성하기 위해서도 형성한다. p+형 반도체영역(15)은, 주변 회로영역에 형성되는 p채널형 MISFET의 소스, 드레인을 구성한다.
다음으로, 도 26에 나타낸 바와 같이, 기판(1)상에 CVD법으로 막두께 10nm정도 이상의 산화 실리콘막(제2절연막)(9A)을 퇴적한다. 계속해서, 도 27에 나타낸 바와 같이, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 한 드라이 에칭에 의해, 절연막(9A)을 패터닝한다. 그것에 의하여, 절연 막(9A)을 게이트 전극(7A, 7B, 7C)(도 10참조) 및 저항소자(7R)의 상부 및 측부에 남긴다. 또한, 저항소자(7R)상의 절연막(9A)에는, 저항소자(7R)에 도달하는 개구부(9B)를 형성한다. 여기에서, 개구부(9B)는, 저항소자(7R)표면에 뒤의 공정에서 형성되는 실리사이드층(18)을 형성하기 위해서 설치되어 있다. 즉, 본 실시형태2에 있어서는, 저항소자(7R)위로 개구부(9B)를 설치하기 위해서 형성되는 절연막(9A)을 형성하는 공정에서, 메모리 셀 영역의 게이트 전극(7A, 7B)위로 절연막(9A)을 형성하고 있다. 이것에 의해, 제조공정의 간략화를 꾀할 수 있고, 마스크 매수의 증가를 막을 수 있다.
다음으로, 도 28에 나타낸 바와 같이, 실리사이드층(18)을 형성한다. 이 실리사이드층(18)의 형성 방법은 상기의 실시형태1과 같아서, 우선, 예를 들면 기판(1)상에 스퍼터링법으로 Co막을 퇴적한다. 계속해서, 기판(1)을 열처리해서 Co막과 주변 회로영역의 게이트 전극(7D)과의 계면, Co막과 개구부(9B)의 저부의 저항소자(7R)와의 계면 및 Co막과 기판(1)과의 계면에 실리사이드반응을 생기게 한 후, 미반응의 Co막을 에칭으로 제거한다.
이것에 의해, 게이트 전극(7D)의 표면과, 개구부(9B)의 저부의 저항소자(7R)의 표면과, 소스, 드레인(n+형 반도체영역(14), p+형 반도체영역(15))의 표면에 실리사이드층인 실리사이드층(18)이 형성된다. 여기까지의 공정에 의해, 메모리 셀에 불휘발성 기억소자(PM1(도 1참조), PM2(도 1참조))를 형성하는 MISFET(PM1a(도 1참조), PM2a(도 1참조)), MIS용량소자(PM1b(도 1참조), PM2b(도 1참조)), 판독 MISFET(DM1(도 1참조), DM2(도 1참조)) 및 n채널형 MISFET (TR1~TR4)(도 1참조)이 형성되어, 주변 회로영역에 p채널형 MISFET(Qp) 및 n채널형 MISFET(Qn)이 형성된다.
다음으로, 도 29에 나타낸 바와 같이, 기판(1)상에 플라즈마CVD법으로 질화 실리콘막(19)을 퇴적한다. 상기의 실시형태1과 같이, 본 실시형태2에 있어서도, 이 질화 실리콘막(19)은, SiH4와 N2의 혼합가스를 성막가스로서 이용하고, 이 성막가스를 플라즈마 분해함으로써 성막하는 수단을 예시할 수 있다.
본 실시형태2에 있어서도, 질화 실리콘막(19)과 게이트 전극(7A, 7B)의 사이에, 질화 실리콘막(19)과 비교해서 전하를 리크시키기 어려운 (질화 실리콘막(19)에 비교해서 절연성이 높은) 산화 실리콘막으로 형성된 사이드월 스페이서(12) 혹은 절연막(9A)이 형성되어 있다. 또한, 게이트 전극(7A, 7B)의 측부에 있어서는, 질화 실리콘막(19)과 게이트 전극(7A, 7B)과의 사이에 사이드월 스페이서(12) 및 절연막(9A)이 적층된 상태로 배치되어 있다. 그 때문에, 게이트 전극(7A, 7B)에 축적된 전하를 리크를 시키기 어렵게 할 수 있으므로, 본 실시형태2의 불휘발성 메모리의 데이타 유지특성이 저하해버리는 것을 더욱 확실하게 막는 것이 가능해진다. 즉, 반도체장치의 신뢰성을 향상할 수가 있다.
다음으로, 도 30에 나타낸 바와 같이, 기판(1)상에, 예를 들면 CVD법으로 산화 실리콘막(20)을 퇴적하고, 계속해서 화학적 기계연마법으로 산화 실리콘막(20)의 표면을 평탄화한다. 계속해서, 도 31에 나타낸 바와 같이, 포토레지스트막을 마스크로 해서 상기 산화 실리콘막(20)을 드라이 에칭하는 것에 의해, n+형 반도체영 역(14), p+형 반도체영역(15) 및 저항소자(7R)에 각각 도달하는 콘택트 홀(21)을 형성한다. 이 때, 질화 실리콘막(19)은 산화 실리콘막(20)을 에칭할 때의 에칭스토퍼막으로서 기능한다. 계속해서, 그 콘택트 홀(21)의 내부에 상기 실시형태1에서 나타낸 플러그(22)(도 16 및 도 17참조)와 동일한 플러그(22)를 형성한다. 이어서, 산화 실리콘막(20) 및 플러그(22)위로 상기 실시형태1에서 나타낸 배선(23)(도 18 및 도 19참조)이라고 같은 복수의 배선(23)을 형성한다. 그 후, 상기 실시형태1에 있어서 도 20을 이용해서 설명한 공정과 같은 공정을 거쳐서 본 실시형태2의 반도체장치를 제조한다.
상기와 같은 본 실시형태2에 의해도, 상기 실시형태1로 같은 효과를 얻을 수 있다.
또한, 상기의 본 실시형태2에 의하면, 메모리 셀 영역 및 주변 회로영역의 MISFET의 게이트 전극을 형성하는 공정에서 동시에 저항소자도 형성할 수가 있다. 또한, 저항소자(7R)위로 개구부(9B)를 설치하기 위해서 형성되는 절연막(9A)을 형성하는 공정에서, 메모리 셀 영역의 게이트 전극(7A, 7B)위로 절연막(9A)을 형성할 수가 있다. 이것들에 의해, 제조공정의 간략화를 꾀할 수 있고, 마스크 매수의 증가를 막을 수 있다.
(실시형태3)
다음으로, 본 실시형태3의 불휘발성 메모리의 구조에 대해서, 도 32~도 52을 이용해서 그 제조공정과 함께 설명한다. 도 32~도 52로 나타내는 각 단면도에 있어서, 부호A를 붙인 부분은 대응하는 평면도A-A선에 따른 메모리 셀의 단면, 부호B을 붙인 부분은 대응하는 평면도B-B선에 따른 메모리 셀의 단면, 그 밖의 부분은 주변 회로영역의 일부의 단면을 나타내고 있다. 또한, 도 32~도 52 중에 나타내는 주변 회로영역에서는, 주변회로를 구성하는 n채널형 MISFET , 용량소자 및 저항소자가 형성된다. 또한, 주변회로를 구성하는 p채널형 MISFET에 대해서는, n채널형 MISFET 와 도전형이 반대로 되는 것뿐으로 구조에 있어서는 거의 동일하기 때문에, 본 실시형태3에 있어서는, 각 단면도에 있어서 그 p채널형 MISFET가 형성되는 영역의 도시는 생략한다.
우선, 상기 실시형태1에 있어서 도 3 및 도 4를 이용해서 설명한 공정과 같은 공정에 의해 소자분리홈(2), p형 웰(4) 및 n형 웰(5)을 형성한다(도 32 및 도 33참조).
다음으로, 도 34에 나타낸 바와 같이, 기판(1)을 열산화해서 p형 웰(4) 및 n형 웰(5)의 각각의 표면에, 예를 들면 산화 실리콘으로 이루어지는 게이트 절연막(6)을 형성한다. 계속해서, 예를 들면 CVD법으로 게이트 절연막(6)위로 도전막으로서 다결정 실리콘막(7)을 형성한다.
계속해서, 그 다결정 실리콘막(7)위로 절연막(제4절연막)(ONO)을 형성한다. 이 절연막(ONO)은, 하층으로부터 막두께 5nm정도의 산화 실리콘막, 막두께 20nm정도의 질화 실리콘막 및 막두께 5nm정도의 산화 실리콘막을 순차 퇴적함으로써 형성한다.
다음으로, 도 35에 나타낸 바와 같이, 포토레지스트막을 마스크로 한 에칭에 의해 절연막(ONO) 및 다결정 실리콘막(7)을 패터닝한다. 그것에 의하여, 절연 막(ONO) 및 다결정 실리콘막(7)은, 메모리 셀 영역과 주변 회로영역에 있어서의 용량소자가 형성되는 영역에 남겨지고, 다른 영역에 있어서는 제거된다. 이 때, 주변 회로영역에 있어서 용량소자가 형성되는 영역에 남겨진 다결정 실리콘막(7)은, 그 용량소자의 하부전극(제1용량전극)(KD)이 된다.
다음으로, 도 36에 나타낸 바와 같이, 예를 들면 CVD법으로 기판(1)상에 다결정 실리콘막(제2도전성막)(7S)를 퇴적한다. 계속해서, 도 37에 나타낸 바와 같이, 예를 들면 CVD법으로 그 다결정 실리콘막(7S)위로 절연막(8)을 퇴적한다.
다음으로, 도 38에 나타낸 바와 같이, 포토레지스트막을 마스크로 한 에칭에 의해 캡 막이 되는 절연막(8)을 패터닝한다. 계속해서, 이 캡 막(8)을 마스크에 드라이 에칭하는 것에 의해 다결정 실리콘막(7S)을 패터닝한다. 이 때, 절연막(ONO)이 에칭스토퍼가 된다. 그것에 의하여, 절연막(8) 및 다결정 실리콘막(7S)을 뒤의 공정에서 게이트 전극이 형성되는 영역과 소자분리홈(2)(산화 실리콘막(3))상에 남긴다. 이 때, 메모리 셀 영역에 남겨진 다결정 실리콘막(7S)은, 불휘발성 기억소자(PM1, PM2)(도 1참조)의 컨트롤 게이트(제3전극)이 된다. 또한, 주변 회로영역에 있어서는, 다결정 실리콘막(7S)으로 이루어진 게이트 전극(7D)과 저항소자(7R)와 용량소자의 상부전극(제2용량전극)(JD)이 형성되어, 하부전극(KD) 및 상부전극(JD)을 용량전극으로 하여 절연막(ONO)을 용량절연막으로 하는 용량소자(CAPA)가 형성된다.
다음으로, 도 39 및 도 40에 나타낸 바와 같이, 주변 회로영역을 포토레지스트막(RESI)으로 덮고, 이 포토레지스트막(RESI) 및 절연막(8)을 마스크로서 절연 막(ONO) 및 다결정 실리콘막(7)을 에칭한다. 그것에 의하여, 다결정 실리콘막(7), 절연막(ONO) 및 다결정 실리콘막(7S)으로 이루어진 게이트 전극(7A, 7B, 7C)을 형성한다. 여기에서, 메모리 셀 영역의 다결정 실리콘막(7S)은 불휘발성 기억소자(PM1, PM2)의 컨트롤 게이트 전극을 구성하고, 다결정 실리콘막(7)은 불휘발성 기억소자(PM1, PM2)의 부유 게이트 전극을 구성하고 있다.
계속해서, 메모리 셀 영역에 있어서, 예를 들면 p형 웰(4)과 n형 웰(5)의 일부에 n형의 불순물로서 인 또는 비소를 이온 주입함으로써, 비교적 저농도의 n-형 반도체영역(10)을 형성한다.
다음으로, 도 41에 나타낸 바와 같이, 메모리 셀 영역과 주변 회로영역에 있어서의 저항소자(7R) 및 용량소자(CAPA)가 형성되는 영역을 포토레지스트막(RESI2)으로 덮고, 주변 회로영역에 있어서의 예를 들면 p형 웰(4)에 n형의 불순물로서 인 또는 비소를 이온 주입함으로써, 비교적 저농도의 n-형 반도체영역(10A)을 형성하고, n형 웰에 p형의 불순물로서 붕소를 이온 주입함으로써, 비교적 저농도의 p-형 반도체영역을 형성한다.
다음으로, 도 42에 나타낸 바와 같이, 기판(1)상에 CVD법으로 산화 실리콘막을 퇴적한 후, 그 산화 실리콘막 및 절연막(8)을 이방적으로 에칭하는 것에 의해, 게이트 전극(7A, 7B, 7C, 7D), 저항소자(7R) 및 용량소자(CAPA)의 측벽에 사이드월 스페이서(12)를 형성한다. 또한, 이 사이드월 스페이서(12)는, 소자분리홈(2)위로 남겨져 있는 다결정 실리콘 패턴의 측벽에도 형성되어, 소자분리홈(2)상에 있어서는, 그 다결정 실리콘 패턴 및 사이드월 스페이서(12)로부터 더미 패턴(DP)이 형성 된다. 이 더미 패턴(DP)은, 뒤의 공정에서 기판(1)상의 산화 실리콘막을 에칭할 때에, 소자분리홈(2)내의 산화 실리콘막(3)이 에칭되지 않도록 마스크로서 기능한다.
다음으로, 도 43에 나타낸 바와 같이, 기판(1)상에 CVD법으로 막두께 20nm~30nm정도의 산화 실리콘막을 퇴적함으로써 절연막(9C)을 성막한다. 계속해서, 도 44에 나타낸 바와 같이, p형 웰(4)과 n형 웰(5)의 일부에 n형의 불순물로서 인 또는 비소를 이온 주입함으로써 비교적 고농도의 n+형 반도체영역(14)을 형성하고, n형 웰(5)에 p형의 불순물로서 붕소를 이온 주입함으로써 비교적 고농도의 p+형 반도체영역(15)을 형성한다. n+형 반도체영역(14)은, MISFET(PM1a(도 1참조), PM2a(도 1참조)), 판독 MISFET(DM1(도 1참조), DM2(도 1참조)), n채널형 MISFET (TR1~TR4)(도 1참조) 및 주변 회로영역에 형성되는 n채널형 MISFET의 각각의 소스, 드레인을 구성하고, p+형 반도체영역(15)은, 주변 회로영역에 형성되는 p채널형 MISFET의 소스, 드레인을 구성한다.
다음으로, 도 45에 나타낸 바와 같이, 포토리소그래피 기술에 의해 패터닝된 포토레지스트막(도시는 생략)을 마스크로 한 드라이 에칭에 의해, 절연막(9C)을 패터닝한다. 그것에 의하여, 절연막(9C)을 저항소자(7R)상에 남긴다. 또한, 저항소자(7R)상의 절연막(9C)에는, 저항소자(7R)에 도달하는 개구부(9B)를 형성한다.
다음으로, 도 46에 나타낸 바와 같이, 예를 들면 기판(1)상에 스퍼터링법으로 Co막을 퇴적한다.
계속해서, 기판(1)을 열처리해서 Co막과 다결정 실리콘막(7S) 및 게이트 전극(7D)과의 계면, Co막과 개구부(9B)의 저부의 저항소자(7R)와의 계면, 용량소 자(CAPA)의 하부전극인 다결정 실리콘막(7)과 Co막과의 계면 및 Co막과 기판(1)과의 계면에 실리사이드반응을 생기게 한 후, 미반응의 Co막을 에칭으로 제거한다. 이것에 의해, 다결정 실리콘막(7S) 및 게이트 전극(7D)의 표면과, 개구부(9B)의 저부의 저항소자(7R)의 표면과, 용량소자(CAPA)의 하부전극의 표면의 일부와, 소스, 드레인(n+형 반도체영역(14), p+형 반도체영역(15))의 표면과에 실리사이드층(18)이 형성된다. 여기까지의 공정에 의해, 메모리 셀에 불휘발성 기억소자(PM1(도 1참조), PM2(도 1참조))를 형성하는 MISFET(PM1a(도 1참조), PM2a(도 1참조)), 판독 MISFET(DM1(도 1참조), DM2(도 1참조)) 및 n채널형 MISFET (TR1~TR4)(도 1참조)이 형성되어, 주변 회로영역에 p채널형 MISFET 및 n채널형 MISFET(Qn)이 형성된다.
다음으로, 도 47에 나타낸 바와 같이, 기판(1)상에 플라즈마CVD법으로 질화 실리콘막(19)을 퇴적한다. 본 실시형태3에 있어서도, 이 질화 실리콘막(19)은, SiH4와 N2와의 혼합가스를 성막(成膜)가스로서 이용하고, 이 성막가스를 플라즈마 분해함으로써 성막하는 수단을 예시할 수 있다.
다음으로, 도 48에 나타낸 바와 같이, 기판(1)상에, 예를 들면 CVD법으로 산화 실리콘막(20)을 퇴적하고, 계속해서 화학적 기계연마법으로 산화 실리콘막(20)의 표면을 평탄화한다. 계속해서, 도 49 및 도 50에 나타낸 바와 같이, 포토레지스트막을 마스크로 해서 상기 산화 실리콘막(20)을 드라이 에칭하는 것에 의해, n+형 반도체영역(14), p+형 반도체영역(15), 저항소자(7R) 및 저항소자(CAPA)(상부전극 및 하부전극)의 각각 도달하는 콘택트 홀(21)을 형성한다. 계속해서, 그 콘택트 홀(21)의 내부에 상기 실시형태1에서 나타낸 플러그(22)(도 16 및 도 17참조)와 같은 플러그(22)를 형성한다.
다음으로, 도 51 및 도 52에 나타낸 바와 같이, 산화 실리콘막(20) 및 플러그(22)위로 상기 실시형태1에서 나타낸 배선(23)(도 18 및 도 19참조)과 같은 복수의 배선(23)을 형성한다. 그 후에, 상기 실시형태1에 있어서 도 20을 이용해서 설명한 공정과 같은 공정을 거쳐서 본 실시형태3의 반도체장치를 제조한다.
이러한 본 실시형태3에 의하면, MISFET 을 형성하는 공정에서 동시에 저항소자 및 용량소자도 형성할 수가 있다.
또한, 본 실시형태3에 의하면, 메모리 셀 영역의 부유 게이트(다결정 실리콘막(7))와 질화 실리콘막(19)과의 사이에는, 질화 실리콘막(19)보다 전하가 리크하기 어려운 막(절연성의 높은 막)인 산화 실리콘막(사이드월 스페이서(12))이 존재하고 있기 때문에, 상기의 실시형태1에서 나타낸 것 같은 불휘발성 메모리의 데이타 유지특성이 저하되는 것을 막는 것이 가능해진다.
상기의 본 실시형태3에서는, 다결정 실리콘막(7S)을 포함하는 게이트 전극(7A, 7B, 7C, 7D), 저항소자(7R) 및 용량소자(CAPA)의 하부전극을 형성했을 경우에 있어서 설명했지만, 도 53에 나타낸 바와 같이, 다결정 실리콘막(7S)위로 WSi막(7F)을 적층해서 이것들을 형성해도 좋다. 이 경우, 실리사이드층(18) (예를 들면, 도 13참조)은 생략해도 좋다.
이상으로, 본 발명자에 의해 이루어진 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하 지 않는 범위에서 여러가지 변경가능한 것은 말할 필요도 없다.
상기 실시형태에 있어서는, 피구제 회로가 DRAM의 불량 메모리 셀일 경우에 대해서 설명했지만, 마이크로 컴퓨터 내장DRAM의 메모리 셀 또는 마이크로 컴퓨터 내장SRAM의 메모리 셀이여도 좋다. 또한, LCD드라이버의 구제 회로를 구성하는 것도 가능하다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
반도체장치의 신뢰성을 향상할 수가 있다.
또한, 불휘발성 메모리의 데이타 유지특성의 저하를 막을 수 있다.
본 발명의 반도체장치 및 그 제조방법은, 예를 들면 불휘발성 메모리를 구비하는 반도체장치 및 그 제조공정에 적용할 수가 있다.

Claims (47)

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  5. 반도체 기판상에 형성되며, 제1도전성막으로 이루어지는 제1게이트 전극을 갖는 불휘발성 메모리 셀과, 상기 반도체 기판상에 형성되며, 상기 제1도전성막을 갖는 저항소자를 구비하되,
    상기 불휘발성 메모리 셀은,
    상기 제1게이트 전극의 측벽에 형성된 제1절연막과,
    상기 반도체 기판에 형성된 제1반도체영역과,
    상기 제1반도체 영역상에 형성된 실리사이드층과,
    상기 제1게이트 전극상(上) 및 상기 제1절연막을 덮는 제2절연막과,
    상기 실리사이드층, 상기 제1절연막상 및 상기 제2절연막을 덮도록 퇴적된 제3절연막을 갖고,
    상기 저항소자는,
    상기 제1도전성막의 측벽에 형성된 상기 제1절연막과,
    상기 제1도전성막 상(上) 및 상기 제1절연막을 덮는 상기 제2절연막으로서, 상기 제1도전성막 상의 일부에 개구부를 갖는 상기 제2절연막과,
    상기 개구부의 제1도전성막 상에 형성된 상기 실리사이드층과,
    상기 제1절연막, 상기 제2절연막 및 상기 실리사이드층을 덮도록 형성된 상기 제3절연막을 가지며,
    상기 제1게이트 전극 상에는 상기 실리사이드층은 형성되어 있지 않은 것을 특징으로 하는 반도체장치.
  6. 제 5항에 있어서,
    상기 제1절연막 및 상기 제2절연막은 산화 실리콘을 포함하며,
    상기 제3절연막은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체장치.
  7. 제5항에 있어서,
    상기 불휘발성 메모리 셀은 퓨즈로서 사용되는 것을 특징으로 하는 반도체장치.
  8. 삭제
  9. 제 5항에 있어서,
    상기 반도체 기판상에 형성되며, 상기 제1도전성막으로 이루어지는 제2게이트 전극을 갖는 MISFET를 더 구비하고,
    상기 MISFET는,
    상기 제2게이트 전극의 측벽에 형성된 상기 제1절연막과,
    상기 반도체 기판에 형성된 제2반도체영역과,
    상기 제2게이트 전극 상(上) 및 상기 제2반도체 영역 상에 형성된 상기 실리사이드층과,
    상기 제1절연막 및 상기 실리사이드층을 덮도록 퇴적된 상기 제3절연막을 갖고,
    상기 제1게이트 전극 상에는 상기 실리사이드층은 형성되고 있지 않고, 상기 제2게이트 전극상(上) 및 상기 저항소자의 상기 개구부상에는 상기 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체장치.
  10. 삭제
  11. 삭제
  12. 반도체기판상에 형성된 제1게이트 전극 및 제1반도체영역을 갖는 불휘발성 메모리 셀을 구비하고, 또한 상기 반도체기판상에 형성된 제2게이트 전극 및 제2반도체영역을 갖는 MISFET를 구비하는 반도체장치이며,
    상기 제1게이트 전극의 측벽 및 상기 제2게이트 전극의 측벽에 형성된 제1절연막과,
    적어도 상기 제1게이트 전극 상에 형성된 제2절연막과,
    상기 제2게이트 전극표면상, 상기 제1반도체영역상 및 상기 제2반도체영역상에 형성된 실리사이드층과,
    적어도 상기 제1절연막, 상기 제2절연막 및 상기 실리사이드층을 덮도록 상기 반도체 기판상에 형성된 제3절연막을 가지며,
    상기 제1게이트 전극상에는 상기 실리사이드층은 형성되어 있지 않은 것을 특징으로 하는 반도체장치.
  13. 제 12항에 있어서,
    상기 반도체기판상에 형성된 저항소자를 더 구비하고,
    상기 저항소자의 측벽에는 상기 제1절연막이 형성되며,
    상기 제2절연막이 상기 저항소자상 및 상기 제1절연막을 포함하는 상기 저항소자의 측부를 덮고,
    상기 제1게이트 전극, 상기 제2게이트 전극 및 상기 저항소자는 제1도전성막으로 형성되고,
    상기 저항소자 위로 형성된 상기 제2절연막은 개구부를 구비하고,
    상기 개구부내의 상기 저항소자위로는 실리사이드층이 형성되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 12항에 있어서,
    상기 불휘발성 메모리 셀은 퓨즈로서 기능하는 것을 특징으로 하는 반도체장치.
  15. 제 12항에 있어서,
    상기 제1절연막 및 상기 제2절연막은 산화 실리콘을 포함하고,
    상기 제3절연막은 질화 실리콘을 포함하는 것을 특징으로 하는 반도체장치.
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  31. (a) 반도체 기판의 제1영역, 제2영역 및 제3영역 상에 제1도전성막을 형성하는 공정,
    (b) 상기 제1도전성막을 패터닝하는 것으로써 상기 제1영역, 상기 제2영역 및 상기 제3영역에 상기 제1도전성막을 남기는 공정,
    (c) 상기 (b)공정후, 상기 반도체 기판상에 제1절연막을 퇴적하는 공정,
    (d) 상기 제1절연막을 이방적으로 에칭하는 것으로써, 상기 제1영역의 상기 제1도전성막, 상기 제2영역의 상기 제1도전성 및 상기 제3영역의 상기 제1도전성막의 측벽에 상기 제1절연막을 남기는 공정,
    (e) 상기 반도체 기판에 선택적으로 불순물을 이온 주입하고, 상기 제1영역에 제1반도체영역을 형성하는 공정,
    (f) 상기 반도체 기판에 선택적으로 불순물을 이온 주입하고, 상기 제3영역에 제2반도체영역을 형성하는 공정,
    (g) 상기 (e) 및 (f) 공정 후, 상기 반도체 기판 상에 제2절연막을 형성하는 공정,
    (h) 상기 제2절연막을 선택적으로 패터닝하는 것으로써 상기 제1영역의 상기 제1도전성막 상 및 상기 제1절연막 상에 상기 제2절연막을 남기면서 상기 제1반도체영역 상의 일부를 노출시키는 공정이며, 상기 제2영역의 상기 제1도전성막의 일부를 노출시키는 공정이며, 또한, 상기 제3영역의 상기 제1도전성막 및 제2반도체영역을 노출시키는 공정,
    (i)제1반도체영역의 노출한 영역, 상기 제2영역의 상기 제1도전성막의 노출한 영역, 상기 제3영역의 상기 제1도전성막 및 상기 제2반도체영역에, 실리사이드층을 형성하는 공정,
    (j) 상기 (i)공정후에, 상기 반도체 기판상에 제3절연막을 형성하는 공정
    을 가지며,
    상기 (i)공정에서, 상기 제1영역의 상기 제1도전성막 상에는 상기 실리사이드층은 형성되지 않는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제31항에 있어서,
    (k) 상기 제3절연막상에 제7절연막을 형성하는 공정,
    (l) 상기 제7절연막 및 상기 제3절연막을 선택적으로 에칭하는 것으로써 콘택트 홀을 형성하는 공정,
    을 더 갖고, 상기 (l)공정에서, 상기 제3절연막은 상기 제7절연막을 에칭할 때의 에칭 스톱퍼로서 기능하는 것을 특징으로 하는 반도체장치의 제조방법.
  33. 삭제
  34. 제31항에 있어서,
    상기 제3절연막은 플라즈마CVD법으로 성막(成膜)하는 것을 특징으로 하는 반도체장치의 제조방법.
  35. 제31항에 있어서,
    상기 제1절연막 및 상기 제2절연막은, 산화 실리콘막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  36. 제35항에 있어서,
    상기 제3절연막은, 질화 실리콘막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  37. 제31항에 있어서,
    상기 (e)공정과 상기 (f)공정은 동일한 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  38. 제37항에 있어서,
    상기 제1반도체영역 및 상기 제2반도체영역은 N형의 도전성을 나타내는 영역인 것을 특징으로 하는 반도체장치의 제조방법.
  39. 제 37항에 있어서,
    상기 제1반도체영역 및 상기 제2반도체영역은, P형의 도전성을 나타내는 영역인 것을 특징으로 하는 반도체장치의 제조방법.
  40. 제 31항에 있어서,
    상기 (e)공정과 상기 (f)공정은 별도의 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  41. 제 40항에 있어서,
    상기 제1반도체영역은 N형의 도전성을 나타내는 영역이며, 상기 제2반도체영역은 P형의 도전성을 나타내는 영역인 것을 특징으로 하는 반도체장치의 제조방법.
  42. 제 40항에 있어서,
    상기 제1반도체영역은 P형의 도전성을 나타내는 영역이며, 상기 제2반도체영역은 N형의 도전성을 나타내는 영역인 것을 특징으로 하는 반도체장치의 제조방법.
  43. (a) 반도체 기판의 제1영역 및 제2영역에 형성된 제1도전체막과,
    (b) 상기 제1영역의 상기 제1도전체막 및 상기 제2영역의 상기 제1도전체막의 측벽에 형성된 제1절연막과,
    (c) 상기 제1영역에 형성된 제1반도체영역과,
    (d) 상기 제1영역의 상기 제1도전체막 상, 상기 제1영역의 상기 제1절연막 상, 상기 제2영역의 상기 제1도전체막 상 및 상기 제2영역의 상기 제1절연막 상에 형성된 제2절연막이며, 상기 제2영역의 상기 제1도전체막 상에 개구부를 갖는 제2절연막과,
    (e) 상기 제1영역의 제1반도체영역 및 상기 제2영역의 상기 개구부의 상기 제1도전체막에 형성된 실리사이드층과,
    (f) 상기 제1영역의 상기 제2절연막 상 및 상기 제1영역의 상기 실리사이드층 상에 형성된 제3절연막
    을 가지며,
    상기 제1영역의 제1도전체막 상에는 상기 실리사이드층은 형성되어 있지 않은 것을 특징으로 하는 반도체장치.
  44. 제43항에 있어서,
    상기 제3절연막은 질화 실리콘막을 포함하는 것을 특징으로 하는 반도체장치.
  45. 제44항에 있어서,
    상기 제1절연막은 산화 실리콘막을 포함하는 것을 특징으로 하는 반도체장치.
  46. 제45항에 있어서,
    상기 제2절연막은 산화 실리콘막을 포함하는 것을 특징으로 하는 반도체장치.
  47. 제43항에 있어서,
    상기 실리사이드층은 코발트 실리사이드를 포함하는 것을 특징으로 하는 반도체장치.
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