KR0160182B1 - 반도체 기억 장치 및 그 제조방법 - Google Patents

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다나까 미노루
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Abstract

DRAM은, 어레이상으로 배치된 복수개의 DRAM 메모리 셀로 이루어진 DRAM 메모리 셀 어레이를 구비한 본체부와, 어레이 상으로 배치된 복수개의 DRAM 메모리 셀로 이루어진 예비용 DRAM 메모리 셀 어레이를 구비한 예비부와, DRAM 메모리셀 어레이 및 예비용 DRAM 메모리 셀 어레이의 어드레스를 지정하기 위한 어드레스 디코더와, 어드레스 디코더에 접속되어, 전기적으로 재기입이 가능한 복수개의 비휘발성 메모리 셀로 이루어진 불량비트 절환 제어회로로 이루어진다.
DRAM 메모리셀은, 게이트 산화막, 게이트 산화막 상에 형성된 게이트 전극 및 실리콘 기판 내에 형성된 한 쌍의 N+불순물 확산 층을 포함하는 1개의 MOS 트랜지스터와, 커패시터 하부 전극, 커패시터, 유전체 막 및 커패시터 상부 전극으로 이루어진 1개의 커패시터로 구성되어 있다. 또, 비휘발성 메모리 셀은, 터널 산화막과, 터널 산화막 상에 형성된 부유게이트 하부와, 부유게이트 하부에 형성된 부유게이트 상부와, 부유게이트 상부 상에 형성된 유전체막과, 유전체막 상에 형성된 제어 게이트와 실리콘 기판 내에 형성된 한 쌍의 N+불순물 확산층을 포함한다.

Description

반도체 기억 장치 및 그 제조방법
제1도는 본 발명의 반도체 기억 장치의 한 실시 예에 의한 DRAM 의 블록도.
제2도는 제1도에 도시된 DRAM 메모리 셀 어레이 및 예비용 DRAM 메모리 셀 어레이를 구성하는 DRAM 메모리 셀의 구조를 표시하는 단면도.
제3도는 제1도에 도시된 불량 비트 절환 제어 회로를 구성하는 비휘발성 메모리 셀의 구조를 나타내는 단면도.
제4a도 내지 제4d도는, 제2도에 표시한 DRAM 메모리 셀을 실리콘 기판의 제1소자 형성 영역에 형성되는 동시에 제3도에 표시한 비휘발성 메모리 셀을 실리콘 기판의 제2소자 형성 영역에 형성함으로서, 제1도에 표시한 DRAM을 제조하는 제조방법(본 발명의 반도체 기억 장치의 제 1제조방법의 제1실시예)의 전반부분을 설명하기 위한 공정도.
제5도 내지 제5d도는, 제2도에 나타낸 DRAM 메모리셀을 실리콘 기판의 제1소자 형성 영역에 형성하는 동시에, 제3도에 도시된 비휘발성 메모리 셀을 실리콘 기판의 제2소자 형성 영역에 형성함으로서, 제1도에 표시한 DRAM을 제조하는 제조방법(본 발명의 반도체 기억 장치의 제 1제조방법의 제 1실시예)의 후반부분을 설명하기 위한 공정도.
제6a도 내지 제6d도는, 제2도에 표시한 DRAM 메모리 셀을 실리콘 기판의 제1소자 형성 영역에 형성하는 동시에, 제3도에 표시한 비휘발성 메모리 셀을 실리콘 기판의 제2소자 형성 영역에 형성함으로서 DRAM을 제조하는 본 발명의 반도체 기억 장치의 제 1제조방법의 제 2실시예의 전반부분을 설명하기 위한 공정도.
제7a도 내지 제7d도는, 제2도에 표시한 DRAM 메모리 셀을 실리콘 기판의 제 1소자 형성 영역에 형성하는 동시에 제3도에 표시한 비휘발성 메모리 셀을 실리콘 기판 제 2소자 형성 영역에 형성함으로서 DRAM을 제조하는 본 발명의 반도체 기억 장치의 제 1제조방법의 제 2실시예의 후반부분을 설명하기 위한 공정도이다.
제8도는 본 발명의 반도체 기억 장치의 제 2제조방법의 한 실시예를 설명하기 위한 DRAM 메모리 셀의 구조를 나타내는 단면도.
제9도는 본 발명의 반도체 기억 장치의 제 2제조방법의 한 실시예를 설명하기 위한 비휘발성 메모리 셀의 구조를 나타내는 단면도.
제10a도 내지 제10d도는, 제8도에 도시된 DRAM 메모리 셀을 실리콘 기판의 제 1소자 형성 영역에 형성하는 동시에, 제9도에 도시된 비휘발성 메모리 셀을 실리콘 기판의 제2소자 형성 영역에 형성함으로서 DRAM을 제조하는 본 발명의 반도체 기억 장치의 제 2제조방법의 한 실시예의 전반부분을 설명하기 위한 공정도.
제11a도 내지 제 11d도는, 제8도에 도시된 DRAM 메모리 셀을 실리콘 기판의 제 1소자 형성 영역에 형성하는 동시에, 제9도에 도시된 비휘발성 메모리 셀을 실리콘 기판의 제 2소자 형성 영역에 형성함으로서, DRAM을 제조하는 본 발명의 반도체 기억 장치의 제 2제조방법의 한 실시예의 후반 부분을 설명하기 위한 공정도.
* 도면의 주요부분에 대한 부호 설명
1 : 실리콘 기판 2 : P+불순물 확산층
3 : 소자 분리 절연막 4 : 게이트 산화막
5 : 게이트 전극 6 : 터널 산화막
7 : 부유 게이트 7' : 부유게이트 하부
7 : 부유게이트 상부 8 : N-불순물 확산층
9 : 측벽 스페이스 10 : N+불순물 확산층
11, 19, 22 : 실리콘 산화막 12, 12', 20, 20', 20 :콘택트 구멍
13 : 커패시터 하부 전극 15 : 커패시터 유전체막
16 : 유전체막 17 : 커패시터 상부전극
18 : 제어게이트 19, 22 : 실리콘 산화막
21 : 알루미늄 배선 23 : DRAM 메모리 셀
24, 24' : 비휘발성 메모리 셀 R1 : 제 1 소자 형성 영역
R2 : 제 2 소자 형성 영역 A, C : 다결정 실리콘 막
B : 유전체 막
본 발명은 DRAM(Dynamic Random Access Memory) 등의 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래, DRAM 등의 반도체 기억 장치에 있어서는, 제조 프로세스의 불규칙적인 결함에 의한 단위생산율의 저하를 방지하기 위하여, 용장 회로 방식이 채택되어 있다. 즉, DRAM 등에서는, 많은 수의 메모리 셀을 한 칩내에 집적함으로서 기억 용량을 증대시키고 있지만, 칩내에 결함이 있는 메모리 셀이 1개만 있어도 칩은 불량해지고, 단위 생산율이 저하된다.
용장회로 방식에서는, 예컨대, 결함이 생긴 메모리 셀에 접속된 어드레스 지정용의 워드라인 또는 비트라인의 어드레스 디코더에서 분리되는 동시에, 예비 메모리 셀에 접속된 어드레스 지정용의 워드라인 또는 비트라인이 어드레스 디코더와 접속된다. 이에 의하여, 결함이 생긴 메모리 셀을 예비 메모리 셀에 치환할 수 있고, 단위 생산율이 향상한다.
예비 메모리 셀로의 절환을 실시하는 구체적인 방법으로서는, 예컨대 레이저빔 스포트에 의하여 휴즈를 절단하여, 결함이 생긴 메모리 셀을 예비 메모리 셀에 치환하는 레이저 휴즈방식이 널리 사용되고 있다.
특개소 60-65545호, 특개소 62-139198호, 특개평 4-14700호 등에 개시된 전기적으로 휴즈를 용단하는 전기 휴즈 방식도 널리 사용되고 있다.
그러나, 상기 레이저 휴즈방식에서는 테스터로부터의 정보에 의하여 레이저빔 위치를 제어하여, 레이저빔을 조사하는 공정이 비교적 복잡하고, 또 고정밀도 위치 제어기능을 갖는 레이저 빔 스포트 조사장치가 필요하다고 하는 문제가 있었다. 또한 휴즈 절단시에 주변 회로에 손상을 주는 문제도 있었다.
한편, 전기 휴즈방식에서도, 휴즈를 전기적으로 용단할 때의 주변회로에의 영향 및 기판에의 손상 문제가 있었다.
본 발명의 목적은 주변회로나 기판에 손상을 주지 않고 용장회로의 메모리 셀에의 절환을 실시할 수 있는 반도체 기억 장치 및 그 제조방법을 제공함에 있다.
본 발명의 반도체 기억 장치는, 복수개의 제 1메모리 셀로 이루어진 제 1메모리 셀 어레이를 구비하고, 상기 제 1 메모리 셀이 1개의 MOS 트랜지스터와 1개의 커패시터로 구성된 상기 본체부와, 복수개의 상기 제 1 메모리 셀로 이루어진 제 2의 메모리 셀 어레이를 구비한 용장회로를 구성하는 예비부와, 상기 제 1의 메모리 셀 어레이 및 상기 제 2가 메모리 셀 어레이의 어드레스를 지정하기 위한 어드레스 디코더와, 상기 어드레스 디코더에 접속되고, 전기적으로 기입 및 소거가 가능한 비휘발성의 복수개의 제 2의 메모리 셀로 이루어진 불량비트 절환제어 회로를 포함하고, 상기 제 2의 메모리 셀의 기억상태에 따라서, 상기 어드레스 디코더에서 상기 제 1의 메모리 셀 어레이로의 어드레스 지정, 또는 상기 어드레스 디코더에서 상기 제 2의 메모리 셀 어레이로의 지정을 절환한다.
본 발명의 반도체 기억 장치에 있어서는, 전기적으로 재기입이 가능한 비휘발성 메모리 셀을 휴즈대신에 사용하므로, 종래와 같이 휴즈절단시의 주변회로나 기판에의 손상이 없어진다.
본 발명의 반도체 기억 장치의 제 1제조방법은 1개의 MOS 트랜지스터와 1개의 커패시터로 구성된 복수개의 제 1 메모리 셀로 이루어진 제 1 메모리 셀 어레이를 구비한 본체부와, 복수개의 상기 제 1메모리 셀로 이루어진 제 2의 메모리 셀 어레이를 구비한 용장회로를 구성하는 예비부와, 상기 제 1의 메모리 셀 어레이 및 상기 제 2의 메모리 셀 어레이의 어드레스를 지정하기 위한 어드레스 디코더와, 상기 어드레스 디코더에 접속되고, 전기적으로 기입 및 소거가 가능한 비휘발성이고, 부유게이트와 제어게이트를 갖는 부유 게이트형인 복수개의 제 2 메모리 셀로 이루어진 불량 비트 절환 제어회로를 포함하고, 상기 제 2 메모리 셀의 기억상태에 따라서, 상기 어드레스 디코더에서 상기 제 1 메모리 셀 어레이로의 어드레스 지정, 또는 상기 어드레스 디코더에서 상기 제 2 메모리 셀 어레이로의 어드레스 지정을 절환하는 반도체 기억 장치의 제조방법이고, 상기 제 1의 메모리 셀이 형성되는 제 1 소자 형성 영역의 상기 반도체 기판 상 및 상기 제 2의 메모리 셀이 형성되는 제 2 소자 형성 영역의 상기 반도체 기판 상에, 제 1 절연막을 각각 형성하는 제 1공정과, 상기 제 1 소자 형성 영역의 상기 제 1 절연막상 및 상기 제 2 소자 형성 영역의 상기 제 1절연막상에 제 1 도전성 막을 각각 소정의 패턴으로 형성하는 제 2공정과, 상기 제 1 도전성막을 마스크로 상기 반도체 기판에 이온주입하고, 상기 제 1소자 형성 영역 및 상기 제 2 소자 형성영역에 한 쌍의 불순물 확산층을 각각 형성하는 제 3공정과, 상기 반도체 기판의 전면에 제 2절연막을 형성하는 제 4공정과, 상기 제 1소자 형성 영역에 있어서 상기 한 쌍의 불순물 확산층의 한 쪽에 달하는 제 1 개공을 상기 제 2절연막에 형성하는 동시에, 상기 제 2 소자 형성영역에 있어서 상기 제 1 도전성막에 달하는 제 2개공을 상기 제 2 절연막에 형성하는 제 5 공정과, 상기 제 1 개공 및 상기 제 2 개공을 각각 메워넣도록, 제 2 도전성막을 각각 형성하는 제 6공정과, 상기 제 1 소자 형성 영역의 제 2 도전성막의 최소한 표면상 상기 제 2소자 형성 영역의 제 2 도전성막의 최소한 표면상에, 유전체막을 각각 형성하는 제 7 공정과, 상기 제 1 소자 형성 영역의 유전체막의 최소한 표면상 및 상기 제 2 소자 형성영역의 유전체막의 최소한 표면상에, 제 3 유전성 막을 각각 형성하는 제 8의 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법이고, 또, 본 발명의 반도체 기억 장치의 제 2 제조 방법은, 1개의 MOS 트랜지스터와 1 개의 커패시터로 구성된 복수개의 제 1 메모리 셀로 이루어진 제 1 메모리 셀 어레이를 구비한 본체부와, 복수개의 상기 제 1 메모리 셀로 이루어진 제 2 메모리 셀 어레이를 구비한 용장회로를 구성하는 예비부와, 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 어드레스를 지정하기 위한 어드레스 디코더와, 상기 어드레스 디코더에 접속되어, 전기적으로 재기입이 가능한 비휘발성이며, 또한 부유게이트와 제어게이트를 갖는 부유 게이트형인 복수개의 제 2 메모리셀로 이루어진 불량 비트 절환 제어회로를 포함하고, 상기 제 2 메모리 셀의 기억 상태에 따라서, 상기 어드레스 디코더에서 상기 제 1 메모리 셀 어레이로의 어드레스 지정, 또는 상기 어드레스 디코더에서 상기 제 2 메모리 셀 어레이로의 어드레스 지정을 절환하는 반도체 기억 장치의 제조방법이고, 상기 제 1 메모리 셀이 형성되는 제 2 소자 형성 영역의 상기 반도체 기판상 및 상기 제 2 메모리 셀이 형성되는 제 2 소자 형성 영역의 상기 반도체 기판상에, 제 1 절연막을 각각 형성하는 제 1 공정과, 상기 제 1 소자 형성 영역의 상기 제 1 절연막상 및 상기 제 2 소자 형성 영역의 상기 제 1 절연막상에 제 1 도전성 막을 각각 소정의 패턴으로 형성하는 제 2 공정과, 상기 제 1 도전성막을 마스크로 상기 반도체 기판에 이온주입하여, 상기 제 1 소자 형성 영역 및 상기 제 2 소자 형성 영역에 한 쌍의 불순물 확산층을 각각 형성하는 제 3공정과, 상기 반도체 기판의 전면에 제 2 절연막을 형성하는 제 4 공정과, 상기 제 1 소자 형성 영역에 있어서 상기 한 쌍의 불순물 확산층의 한 쪽에 달하는 제 1 개공을 상기 제 2 절연막에 형성하는 동시에, 상기 제 2 소자 형성 영역에 있어서 상기 제 1 도전성막에 달하는 제 2 개공을 상기 제 2 절연막에 형성하는 제 5 공정과, 상기 반도체 기판의 전면에 제 2 도전성막을 형성한 후, 상기 제 2 도전성막을 부식에 의하여 패터닝하여, 상기 제 1 소자 형성 영역에 상기 제 2 도전성막의 패턴을 형성하는 제 6의 공정과, 상기 제 1 소자 형성 영역에 있어서는 최소한 상기 제 2 도전성막의 표면에, 상기 제 2 소자 형성 영역에 있어서는 최소한 상기 제 2 개공의 부분에 노출되어 있는 상기 제 1 도전성막에 유전체막을 각각 형성하는 제 7 공정과, 상기 제 1 소자 형성 영역의 상기 유전체막의 최소한 표면상 및 상기 제 2 소자 형성 영역의 상기 유전체막의 최소한 표면상에, 제 3 도전성막을 각각 형성하는 제 8의 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법이다.
본 발명의 반도체 기억 장치의 제 1 및 제 2의 제조 방법에 의하면 예컨대, 특히 공정 수를 증가시키지 않고 부유 게이트형의 비휘발성 메모리 셀을 DRAM 메모리 셀과 동시에 제조할 수 있다.
본 발명의 반도체 기억 장치의 한 실시예에 의한 DRAM은, 제 1도에 도시된 바와 같이 어레이 상으로 배치된 복수개의 DRAM 메모리셀 (23)(제2도 참조)로 이루어진 DRAM 메모리 셀 어레이(101)를 구비한 본체부(100)와, 어레이 상으로 배치된 복수개의 DRAM 메모리 셀(23)로 이루어진 예비용 DRAM 메모리 셀 어레이(111)를 구비한 용장회로를 구성하는 예비부(110)와, DRAM 메모리 셀 어레이(101) 및 예비용 DRAM 메모리 셀 어레이(111)의 어드레스 지정을 위한 어드레스 디코더(120)와, 어드레스 디코더(120)에 접속되어, 전기적으로 재기입이 가능한 복수개의 비휘발성 메모리 셀(24)(제3도 참조)로 이루어진 불량 비트 절환 제어 회로(130)로 구성된다.
DRAM 메모리 셀(23)은, 제 2도에 도시된 바와 같이, 게이트 산화막(4), 게이트 산화막(4)상에 형성된 게이트 전극(5), 게이트 전극(5)의 양측에 형성된 측벽 스페이스(9), 실리콘 기판(1)내의 측벽 스페이스(9) 아래에 형성된 한 쌍의 N-불순물 확산층(8) 및 N-불순물 확산층(8)의 양측에 형성된 한 쌍의 N+불순물 확산층(1)으로 이루어진 1개의 MOS 트랜지스터와, 커패시터 하부 전극(13), 커패시터 유전체막(15) 및 커패시터 상부 전극(17)으로 이루어진 1개이 커패시터로 구성되어 있다. 또, 비휘발성 메모리 셀(24)은, 제 3도에 도시된 바와 같이, 터널산화막(6)과, 터널산화막(6)상에 형성된 부유게이트 하부(7')상에 형성된 부유게이트 상부(7)와, 부유게이트 상부(7)를 덮도록 형성된 유전체막(16)과, 유전체막(16)을 덮도록 형성된 제어게이트(18)와, 부유게이트 하부(7')양측에 형성된 측벽 스페이스(9)와, 실리콘 기판(1)내의 측벽 스페이스(9)하에 형성된 한 쌍의 N-불순물 확산층(8)과, N-불순물 확산층(8)의 양측에 형성된 쌍의 N+불순물 확산층(1)으로 이루어진다.
본 실시예의 DRAM에 있어서, 본체부(100)의 DRAM 메모리 셀 어레이(101)를 구성하는 복수개의 DRAM 메모리 셀(23) 중의 1 개에 결함이 생긴 경우에는, 결함이 생긴 DRAM 메모리 셀(23)의 어드레스 지정용의 워드라인(또는 비트라인)과 어드레스 디코더(12)를 분리하기 때문에, 복수개의 비휘발성 메모리 셀(24) 중의 대응하는 비휘발성 메모리 셀(24)이 불량 비트 절환 제어 회로(13)에 입력되는 불량비트 절환 신호(15)로 ON 에서 OFF로 절환된다. 또, 결함이 생긴 DRAM 메모리 셀(23) 대신에 사용하는 예비용 DRAM 메모리 셀 어레이(111)의 DRAM 메모리 셀(23)의 어드레스 지정용의 워드라인(또는 비트라인)과 어드레스 디코더(120)를 접속하기 때문에, 복수개의 비휘발성 메모리 셀(24) 중의 또 다른 대응하는 비휘발성 메모리 셀(24)이 불량비트 절환 제어회로(13)에 입력되는 불량비트 절환 신호(15)로 OFF에서 ON으로 절환된다.
또한, 위에서 설명한 실시예에서는, 비휘발성 메모리 셀로서, 부유게이트형의 것을 표시했지만, 비휘발성 메모리 셀로서는 실리콘 질화막과 실리콘 산화막의 계면에 전하를 축적하는 MNOS(a metal-nitride-oxide semiconductor)형이 메모리 셀을 사용할 수도 있다.
다음에, 제2도에 표시한 DRAM 메모리 셀(23)을 실리콘 기판(1)의 제 1소자형성 영역(R1)에 형성하는 동시에 제3도에 표시한 비휘발성 메모리 셀(24)을 실리콘 기판(1)의 제 2소자형성 영역(R2)에 형성함으로서, 제1도에 표시한 DRAM 을 제조하는 방법(본 발명의 반도체 기억 장치의 제 1제조방법의 제 1실시예)에 대해서, 제4a도 내지 제 4d도 및 제 5a도 내지 제 5d도를 참조하여 설명한다.
P형 실리콘 기판(1)상에 패드용 실리콘 산화막 및 실리콘 질화막(도시않음)을 순차 형성하고, 소자 형성 영역(R1, R2)이외의 실리콘 질화막을 포토레지스트(도시않음)를 마스크로한 이방성 드라이 에칭에 의하여 제거한다. 불순물, 예컨대 BF2를 실리콘기판(1)에 이온 주입하여, 제4a도에 도시한 바와 같이 채널스토퍼가 되는 P+불순물 확산층(2)을 형성한다. 포토레지스트를 제거한 후, 표면을 세정한다. H2O 분위기에 있어서 온도 100℃의 열처리를 실시하고, 실리콘 기판(1)을 선택산화(LOCOS)함으로서 소자 형성 영역(R1, R2)이외의 소자 분리 영역에 소자 분리 절연막(3)을 형성한다. 그 후에 열처리된 마스크가된 실리콘 질화막을 제거한다.
다음에, 제4b도에 도시된 바와 같이, 희생산화막(도시않음)을 형성 제거한 후, 제 1소자형성 영역(R1)에서는 게이트 산화막(4)이 되고, 제 2소자형성 영역(R2)에서는 비휘발성 메모리 셀의 터널 산화막(6)이 되는 막 두께 10~20㎜정도의 실리콘 산화막을 소자 형성 영역(R1, R2)의 전면에 형성한다.(제 1공정). 그후 역치제어용 불순물, 예를 들면 BF2를 실리콘 기판(1)에 이온 주입한 후, 전면에 다결정 실리콘 막을 형성한다. 이 다결정 실리콘 막에 N형 불순물, 예를 들면 인(P)을 이온 주입하여, 이 다결정 실리콘 막을 N형으로 보호한다. N형으로 한 다결정 실리콘 막상에 포토레지스트(도시않음)를 도포하고, 그 포토레지스트를 패터닝한다. 패터닝된 포토레지스트를 마스크로 하여 다결정 실리콘 막으로 이방성 건식 부식하고, 제 1소자형성 영역(R1)에는 MOS 트랜지스터의 게이트 전극(5)을 형성하는 동시에, 제 2소자형성 영역(R2)에는 비휘발성 메모리 셀(24)의 부유게이트 하부(7')를 형성한다(제2공정). 이 때, 상기 실리콘 산화막과 다결정 실리콘 막의 양쪽을 부식시켜도 좋고, 다결정 실리콘막만을 부식시켜도 좋다.
다음에, 제4c도에 도시된 바와 같이. 포토레지스트를 제거한 후, 소자 분리 절연막(3), 게이트 전극(5) 및 부유게이트 하부(7')를 마스트로 하여 N형의 불순물 예를 들면 인(P)을 실리콘 기판(1)의 전면에 이온주입하고 제 1소자형성 영역(R1) 및 제 2소자형성 영역(R2)에 한 쌍의 N-불순물 확산층(8)을 각각 형성한다. 실리콘 기판(1)의 전면에 실리콘 산화막을 형성하고, 이 실리콘 산화막을 이방성 건식부식을 함으로서, 게이트 전극(5) 및 부유게이트(7')의 양측에 측벽 스페이스(9)를 각각 형성한다. 그후 소자 분리 절연막(3), 게이트 전극(5), 부유게이트 하부(7') 및 측벽 스페이스(9)를 마스크로 하여 N형 불순물, 예를 들면 인(P)을 실리콘 기판(1)의 전면에 이온 주입하고, 제 1소자형성 영역(R1) 및 제 2소자형성 영역(R2)에 한 쌍의 N+불순물 확산층(10)을 각각 형성한다(제2공정). 이에 의하여, 실리콘 기판(1)내에 LDD(Lightly Doped Drain)구조의 불순물 확산층이 형성된다.
다음에, 제4도에 도시된 바와 같이, 실리콘 기판(1)의 전면에 실리콘 산화막(11)을 형성한다.(제4공정) 그 후 포토레지스트를 마스크로한 이방성 건식 부식을 실시하고, 제 1소자형성 영역(R1)에서는 드레인이 되는 N+불순물 확산층(10) 상에, 제 2소자형성 영역(R2)에서는 부유게이트 하부(7')상에 존재하는 실리콘 산화막(11)을 제거하고, 콘택트 구멍(12,12')을 동시에 개공한다.(제5 공정), 그 후 포토레지스트를 제거한 후, 실리콘 기판(1)의 전면에 다결정 실리콘 막을 형성한다. 이 다결정 실리콘 막에 N형 불순물, 예를 들면 인(P)을 이온 주입하여 이 다결정 실리콘 막을 N형으로 한다. N형으로 한 다결정 실리콘 막상에 포토레지스트를 패턴형성하고, 그 후 포토레지스트를 마스크로 하여 다결정 실리콘 막을 부식 제거하고, 제 1소자형성 영역(R1)에 커패시터 하부 전극(13), 제 2소자형성 영역(R2), 부유게이트 상부(7)를 각각 형성한다.(제6공정) 그 후에, 포토레지스트를 제거한다.
다음에, 제5a도에 도시한 바와 같이, 실리콘 산화막과 실리콘 질화막 및 실리콘 산화막으로 이루어진 ONO막에 의하여, 제 1소자형성 영역(R1)에서는, 커패시터 하부 전극(13)을 덮도록 커패시터 유전체막(15), 제 2소자형성 영역(R2)에서는 부유게이트 상부(7)를 덮도록 유전체막(16)을 각각 형성한다. (제7공정) 이때 ONO 막 대신에 탄탈 옥시드(Ta2O5)와 PZT를 포함하는 강유전체막을 형성해도 좋다.
다음에, 제5b도에 도시된 바와 같이, 실리콘 기판(1)의 전면에 다결정 실리콘 막을 형성한 후, 이 다결정 실리콘 막에 N형 불순물, 예를 들면 인(P)을 이온 주입하고, 이 다결정 실리콘 막을 N형으로 한다. N형으로 한 다결정 실리콘 막상에 포토레지스트를 패턴형성하고, 그 포토레지스트를 마스크로 하여 다결정 실리콘막을 부식제거하고, 제 1소자형성 영역(R1)에 커패시터 상부 전극(17), 제 2소자형성 영역(R2)에 제어게이트(18)를 각각 형성한다(제8공정) 그 후에, 포토레지스트를 제거하고 실리콘 기판(1)이 전면에 실리콘 산화막(19)을 형성한다.
다음에 제5c도에 도시된 바와 같이. 실리콘 기판(1)의 전면에 포토레지스트를 형성한 후 그 포토레지스트를 패터닝한다. 그 포토레지스트를 마스크로한 건식 부식을 실시하고, 제 1소자형성 영역(R1)의 소오스가 되는 N+불순물 확산층(10) 상에, 제 2소자형성 영역(R2)의 소오스/드레인이 되는 한 쌍의 N+불순물 확산층(10)상에 콘택트 구멍(20, 20', 20)을 각각 개공한다.
다음에, 제5d도에 도시된 바와 같이 포토레지스트를 제거한 후, 스퍼터법으로 알루미늄막을 실리콘 기판(1)의 전면에 형성한다. 이 알루미늄막 위에 포토레지스트를 패턴 형성한 후 그 포토레지스트를 마스크로 하여 소정 패턴의 알루미늄 배선(21)을 형성한다. 포토레지스트를 제거한 후, 실리콘 기판(1)의 전면에 실리콘 산화막(22)을 형성한다.
이상의 공정에 의하여, 제 1소자형성 영역(R1)에 1트랜지스터/1 커패시터형의 DRAM 메모리 셀(23)이 제 2소자형성 영역(R2)에 전기적으로 재기입이 가능한 비휘발성 메모리 셀(24)이 형성된다.
이상에서 설명한 DRAM 의 제조방법에 의하면, DRAM 메모리 셀(23)을 형성하는 종래의 MOS 프로세스의 공정 수를 특히 증가시키지 않고 동일 실리콘 기판(1)상에 부유게이트형 비휘발성 메모리 셀(24)을 형성할 수 있다.
다음에 제2도에 표시한 DRAM 메모리 셀(23)과 동일한 구성의 DRAM 메모리 셀을 실리콘 기판(1)이 제 1소자형성 영역(R1)에 형성하는 동시에, 제3도에 표시한 비휘발성 메모리 셀(24)과 동일한 구성의 비휘발성 메모리 셀을 실리콘 기판(1)의 제 2소자형성 영역(R2)에 형성함으로서, 제1도에 표시한 DRAM 을 제조하는 제조방법(본 발명의 반도체 기억 장치의 제 1제조방법의 제 2실시예)에 대해서 제 6a도 내지 제 6d도 및 제7a도 내지 제7d도를 참조하여 설명한다.
제6a도 내지 제6c도에 도시하는 공정은 본 발명의 반도체 기억 장치의 제 1 제조방법의 한 실시예를 표시하는 제4a도 내지 제4c도와 동일한 공정이고, 제6a도 내지 제6c도에 표시하는 공정 후, 제6d도에 표시하는 공정으로 진행한다.
제6d도에 도시된 바와 같이, 실리콘 기판(1)의 전면에 실리콘 산화막(11)을 형성한다.
그후, 포토레지스트를 마스크로 한 이방성 건식 부식을 실시하고, 제 1소자형성 영역(R1)에서는 드레인 되는 N+불순물 확산층(10)상에, 제 2소자형성 영역(R2)에서는 부유게이트 하부(7')상에 존재하는 실리콘 산화막(11)을 제거하여 콘택트 구멍(12, 12')을 동시에 개공한다. 그 후, 포토레지스트를 제거한 후 실리콘 기판(1)의 전면에 다결정 실리콘막(A)을 형성한다.
이 다결정 실리콘막(A)에 N 형의 불순물, 예를 들면 인(P)을 이온주입하고, 이 다결정 실리콘막(A)을 N형으로 한다.
다음에, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루는 ONO 막에 의하여, 제 1소자형성 영역(R1) 및 제 2소자형성 영역(R2)상에 유전체막(B)을 각각 형성한다. 이 때, ONO 막 대신 탄탈옥시드(Ta2O5)나 PZT 을 함유하는 강유전체막을 형성해도 좋다.
다음에, 실리콘 기판(1)의 전면에 다결정 실리콘막(C)을 형성한 후, 이 다결정 실리콘막(C)에 N형의 불순물, 예를 들면 인(P)을 이온 주입하여, 이 다결정 실리콘막(C)을 N형으로 한다.
다음에, 제7a도에 도시된 바의 같이 N형으로 한 다결정 실리콘막(C) 상에 포토레지스트(도시않음)를 패터닝 형성하고, 그 포토레지스트를 마스크로 하여 다결정 실리콘막(C), 유전체막(B) 및 다결정 실리콘막(A)을 각각 부식제거하고, 제 1소자형성 영역(R1)에 다결정 실리콘막(C)으로 이루어진 커패시터 상부전극(17)과, 유전체막(B)으로 이루어진 커패시터 유전체막(15)과, 다결정 실리콘막(A)으로 이루어진 커패시터의 하부전극(13)을 각각 형성하는 동시에 제 2소자형성 영역(R2)에 다결정 실리콘 막(C)으로 이루어진 제어게이트(18)와, 유전체막(B)으로 이루어진 유전체막(16)과, 다결정 실리콘막(A)을 이루어진 부유게이트(7)를 각각 형성한다. 연후에 포토레지스트를 제거한다. 여기에서, 커패시터 유전체막(15)은 커패시터 하부전극(13)의 표면상에만 형성되고, 커패시터 상부 전극(17)은 커패시터 유전체막(15)의 표면상에만 형성된다. 또 유전체막(16)은 부유게이트 상부(7)의 표면상에만 형성되고, 제어게이트(18)는 유전체막(16)의 표면상만 형성된다.
다음에, 제7b도에 도시된 바와 같이, 실리콘 기판(1)의 전면에 실리콘 산화막(19)을 형성한다.
다음에, 제7c도에 도시된 바와 같이, 실리콘 기판(1)의 전면에 포토레지스트(도시않음)를 형성한 후 포토레지스트를 패터닝한다. 그 포토레지스트를 마스크로한 이방성 건식 부식을 실시하고, 제 1소자형성 영역(R1)의 소오스가 되는 N+불순물 확산층(10) 상에, 제 2소자형성 영역(R2)의 소오스/드레인이 되는 한 쌍의 N+불순물 확산층(10) 상에 콘택트 구멍(20, 20', 20)을 각각 개공한다.
다음에, 제7d도에 도시된 바와 같이. 포토레지스트를 제거한 후, 스퍼터법에 의하여 알루미늄막을 실리콘 기판(1)의 전면에 형성한다.
이 알루미늄 막위에 포토레지스트(도시않음)를 패턴 형성한 후, 그 포토레지스트를 마스크로 하여 소정 패턴의 알루미늄 배선(21)을 형성한다. 포토레지스트를 제거한 후, 실리콘 기판(1)의 전면에 실리콘 산화막(22)을 형성한다.
이상의 공정에 의하여, 제 1소자형성 영역(R1)에 1트랜지스터/1커패시터 형의 DRAM 메모리 셀이 제 2소자형성 영역(R2)에 전기적으로 재기입이 가능한 비휘발성 메모리 셀이 형성된다.
이상에 설명한 DRAM의 제조방법에 의하면 DRAM 메모리 셀을 형성하는 통상의 MOS 프로세스의 공정 수를 특히 증가시키지 않고, 동일한 실리콘 기판(1)상에 부유게이트형 비휘발성 메모리 셀을 형성할 수 있다.
다음에, 본 발명의 반도체 기억 장치의 제2 제조방법의 한 실시예에 의한 DRAM 의 제조방법에 대해서, 제8도, 제9도, 제10a도 내지 제10d도를 11d도를 참조하여 설명한다. 본 실시예의 제조방법에 있어서 제조되는 DRAM 의 구성은, 제1도에 표시한 본 발명의 반도체 기억 장치의 제 1제조방법의 제1실시예에 의한 DRAM 의 구성과 동일하고, 또 DRAM 메모리 셀도, 제8도에 도시된 바와 같이, 제2도에 표시한 DRAM 메모리 셀(23)과 동일하다. 그러나. 비휘발성 메모리 셀(24')은, 제9도에 도시된 바와 같이. 부유게이트(7)상에 유전체막(16)을 형성하는 점에서 부유게이트(7)에 해당하는 부유게이트하부(7')상에 부유게이트상부(7)를 통해서 유전체막(16)을 형성하는 제3도에 표시한 비휘발성 메모리 셀(24)과 상이하다.
제9도에 표시한 비휘발성 메모리 셀(24')에서는 부유게이트(7)상에 유전체막(16)을 형성하기 때문에, 부유게이트의 용량이 제3도에 표시한 비휘발성 메모리 셀(24)의 용량보다도 작아진다. 따라서, 제3도에 표시한 비휘발성 메모리 셀(24)은 통상시 ON 상태에서 사용되는 것이 바람직하지만. 제9도에 표시한 비휘발성 메모리 셀(24)은 통상시 OFF 상태로 사용되는 것이 바람직하다.
이하, 제10a도 내지 제10d도 및 제11a도 내지 11d도를 참조하여 본 발명의 반도체 기억 장치의 제 2제조 방법의 한 실시예에 의한 DRAM의 제조방법에 대해서 상세히 설명하지만. DRAM 메모리 셀의 구성요소에 대해서는 제2도에서 사용한 부호를 사용하고, 또 비휘발성 메모리 셀(24')의 구성요소에 대해서 부유게이트()이외는 제3도에서 사용한 부호를 사용한다. 본 실시예의 DRAM 의 제조방법에 있어서도, 제8도에 표시한 DRAM 메모리 셀(23)을 실리콘 기판(1)의 제 1소자형성 영역(R1) 에 형성하는 동시에, 제 9도에 표시한 비휘발성 메모리 셀(24')을 실리콘 기판(1)의 제 2소자형성 영역(R2)에 형성한다.
P형 실리콘 기판(1)상에 패드용의 실리콘 산화막 및 실리콘 질화막(어느 것도 도시않음)을 순차 형성하고, 소자 형성 영역(R1, R2)이외의 실리콘 질화막을 포토레지스트(도시않음)를 마스크로한 이방성 건식 부식에 의하여 제거한다. 불순물 예를 들면 BF2를 실리콘 기판(1)에 이온 주입하여, 제10a도에 도시된 바와 같이, 채널 스토퍼가되는 P+불순물 확산층(2)을 형성한다. 포토레지스트를 제거한 후, 표면을 세정한다. H2O분위기에 있어서 온도 1100℃의 열처리를 실시하고, 실리콘 기판(1)을 선택산화(LOCOS)함으로써, 소자형성 영역(R1, R2)이외의 소자 분리 영역에 소자 분리 절연막(3)을 형성한다. 연후에, 열처리의 마스크가된 실리콘 질화막을 제거한다.
다음에, 제10b도에 도시된 바와 같이 회생산화막(도시않음)을 형성 제거한 후, 제 1소자형성 영역(R1)에서는 게이트 산화막(4)이 되고, 제 2소자형성 영역(R2)에서는 비휘발성 메모리 셀의 터널 산화막(6)이 되는 막 두께 10~20㎜정도의 실리콘 산화막을 소자 형성 영역(R1, R2)의 전면에 형성한다(제1공정). 그 후, 역치제어용의 불순물, 예를 들면 BF2를 실리콘 기판(1)에 이온 주입한 후, 실리콘 기판(1)의 전면에 다결정 실리콘 막을 형성한다. 이 다결정 실리콘막에 N 형의 불순물, 예를 들면 인(P)을 이온 주입하여, 이 다결정 실리콘막을 N형으로 한다. N 형으로 한 다결정 실리콘막 상에 포토레지스트(도시않음)를 도포하고, 그 포토레지스트를 패터닝한다. 패터닝된 포토레지스트를 마스크로 하여 다결정 실리콘막을 이방성 건식 부식하고, 제 1소자형성 영역(R1)에는 MOS 트랜지스터의 게이트 전극(5)을 형성하는 동시에 제 2 소자 형성 영역( R2)에는 비휘발성 메모리 셀(24')의 부유게이트(7)를 형성한다. 양쪽을 부식시켜도 좋고, 다결정 실리콘막만을 부식해도 좋다.
다음에, 제10c도에 도시된 바와 같이. 포토레지스트를 제거한 후, 소자분리 절연막(3), 게이트 전극(5) 및 부유게이트(7)를 마스크로 하여 N 형 불순물, 예를 들면 인(P)을 실리콘 기판(1)의 전면에 이온주입하고, 제 1소자형성 영역(R1) 및 제 2소자형성 영역(R2)에 한 쌍의 N-불순물 확산층(8)을 각각 형성한다. 실리콘 기판(1)의 전면에 실리콘 산화막을 형성하고, 이 실리콘 산화막을 이방성 건식 부식함으로서 게이트 전극(5) 및 부유게이트(7)의 양측에 측벽 스페이스를 각각 형성한다. 그 후에 소자분리 절연막(3), 게이트 전극(5), 부유게이트(7) 및 측벽 스페이스(9)를 마스크로 하여 N형 불순물, 예를 들면 인(P)을 실리콘 기판(1)의 전면에 이온주입하고 제 1소자형성 영역(R1) 및 제 2소자형성 영역(R2)에 한 쌍의 N+불순물 확산층(10)을 각각 형성한다(제3공정) 이에 따라, 실리콘 기판(1) 내에 LDO 구조의 불순물 확산층이 형성된다.
다음에, 제10d도에 도시된 바와 같이. 실리콘 기판(1)의 전면에 실리콘 산화막(11)을 형성한다(제4공정). 그 후 포토레지스트(도시않음)를 마스크로한 이방성 건식 부식을 실시하고, 제 1소자형성 영역(R1)에서는 드레인이 되는 N+불순물 확산층(10)상에, 제 2소자형성 영역(R2)에서는 부유게이트(7)상에 존재하는 실리콘 산화막(11)을 제거하고, 콘택트 구멍(12, 12')을 동시에 개공한다(제5공정). 그 후 포토레지스트를 제거한 후, 실리콘 기판(1)의 전면에 다결정 실리콘막을 형성한다. 이 다결정 실리콘막에 N형의 불순물, 예를 들면 인(P)을 이온 주입하고, 이 다결정 실리콘막을 N형으로 한다. N 형으로 한 다결정 실리콘막 상에 포토레지스트(도시않음)를 패턴 형성하고, 그 포토레지스트를 마스크로하여 다결정 실리콘 막을 부식 제거하여, 제 1소자형성 영역(R1)에 커패시터의 하부 전극(13)을 형성한다(제6공정), 이 때, 본 실시예에서는 제 2소자형성 영역(R2)의 부유게이트 상에 형성한 다결정 실리콘막을 실질상 모두 제거한다. 연후에, 포토레지스트를 제거한다.
다음에, 제11a도에 도시된 바와 같이 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루는 ONO 막에 의하여, 제 1소자형성 영역(R1)에서는, 커패시터 하부 전극(13)을 덮도록 커패시터 유전체막(15), 제 2소자형성 영역(R2)에서는 부유게이트(7)위에 유전체막(16)을 각각 형성한다.(제7공정). 이때 ONO 막 대신에, 탄탈옥시드(Ta2O5)나 PZT를 포함하는 강유전체막을 형성해도 좋다.
다음에, 제11b도에 도시된 바와 같이, 전면에 다결정 실리콘막을 형성한 후, 이 다결정 실리콘막에 N 형의 불순물, 예를 들면 인(P)을 이온 주입하여 이 다결정 실리콘 막을 N형으로 한다. N형으로 한 다결정 실리콘 막상에 포토레지스트(도시않음)를 패턴형성하고, 그 포토레지스트를 마스크로하여 다결정 실리콘막을 부식제거하고, 제 1소자형성 영역(R1)에 커패시터 상부 전극(17), 제 2소자형성 영역(R2)에 제어 게이트(18)를 각각 형성한다(제8공정) 연후에, 포토레지스트를 제거하고 실리콘 기판(1)의 전면에 실리콘 산화막(19)을 형성한다.
다음에, 제11c도에 도시된 바와 같이, 실리콘 기판(1)의 전면에 포토레지스트(도시않음)를 형성한 후 그 포토레지스트를 패터닝한다. 그 포토레지스트를 마스크로한 이방성 건식 부식을 실시하고, 제 1소자형성 영역(R1)의 소오스가 되는 N+불순물 확산층(10)상에, 제 2소자형성 영역(R2)의 소오스/드레인이 되는 한 쌍의 N+불순물 확산층(10)상에 콘택트 구멍(20. 20', 20)을 각각 개공한다.
다음에, 제11d도에 도시된 바와 같이, 포토레지스트를 제거한 후, 스퍼터법으로 알루미늄막을 실리콘 기판(1)의 전면에 형성한다. 이 알루미늄막의 포토레지스트(도시않음)를 패턴 형성한 후, 그 포토레지스트를 마스크로하여 소정의 패턴의 알루미늄 배선(21)을 형성한다. 포토레지스트를 제거한 후에, 실리콘 기판(1)의 전면에 실리콘 산화막을 형성한다.
이상의 공정에 의하여, 제 1소자형성 영역(R1)에 1트랜지스터/ 1 커패시터형의 DRAM 메모리 셀이 형성되는 동시에. 제 2소자형성 영역(R2)에 전기적으로 재기입이 가능한 비휘발성 메모리 셀(24')이 형성된다.
또한 본 발명의 반도체 기억 장치의 제2제조방법의 한 실시예에 의한 DRAM 의 제조방법에 대해서는 제10d도의 제6공정에 있어서 콘택트 구멍(12, 12')을 동시에 개공하지 않고, 이하에 표시하는 공정을 실시한 후에, 제11a도로 진행해도 좋다.
실리콘 기판(1)의 전면에 실리콘 산화막(11)을 형성하는 제10d도의 제 5공정 후에, 실리콘 산화막(11)상에 포토레지스트(도시않음)를 형성한다. 형성한 포토레지스트(도시않음)를 마스크로한 이방성 건식 부식을 실시하고, 제 1소자형성 영역(R1)에서는 드레인이 되는 N+불순물 확산층 위에 존재하는 실리콘 산화막(11)을 제거하고 콘택트 구멍(12)을 개공한다.
그 후, 포토레지스트를 제거한 후, 실리콘 기판(1)전면에 다결정 실리콘을 형성한다. 이 다결정 실리콘을 N형으로 한다. N 형으로 한 다결정 실리콘 막상에 포토레지스트(도시않음)를 패턴 형성하고, 그 포토레지스트를 마스크로하여 다결정 실리콘막을 부식 제거하여, 제 1소자형성 영역(R1)에 커패시터의 하부 전극(13)을 형성한다. 이때, 제 2소자형성 영역(R2) 상에 형성한 다결정 실리콘막은 실질상 모두 제거한다. 연후에, 포토레지스트를 제거한다. 다음에, 실리콘 기판(1)의 전면에 포토레지스트(도시않음)를 마스크로한 이방성 건식 부식을 실시하고, 제 2소자형성 영역(R2)에서는, 부유게이트(7)상에 존재하는 실리콘 산화막(11)을 제거하고 콘택트 구멍(12')을 개공한다. 그 후, 포토레지스트를 제거한다. 그리고 나서, 제11a도로 진행한다.

Claims (49)

1개의 MOS 트랜지스터와 1개의 커패시터로 구성된 복수개의 제 1 메모리셀로 이루어진 제 1 메모리 셀 어레이를 구비한 본체부; 복수개의 상기 제1 메모리 셀로 이루어진 제 2 메모리 셀 어레이를 구비한 용장회로를 구성하는 예비부; 상기 제 1메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 어드레스를 지정하기 위한 어드레스 디코더; 및 상기 어드레스 디코더에 접속되고, 전기적으로 기입 및 소거가 가능한 비휘발성의 복수개의 제 2의 메모리 셀로 이루어진 불량비트 절환 제어회로를 포함하고, 상기 제 2 메모리 셀의 기억상태에 따라서, 상기 어드레스 디코더에서 상기 제 1 메모리 셀 어레이로의 어드레스 지정, 또는 상기 어드레스 디코더에서 상기 제 2 메모리 셀 어레이로의 어드레스 지정을 절환하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제 2 메모리 셀이, 부유 게이트와 제어게이트를 갖는 부유게이트형의 EEPROM인 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 제 2 메모리 셀의 상기 부유게이트와 상기 제어게이트의 사이에 유전체막 또는 강유전체막이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제 2 메모리 셀이 질화막과 산화막의 계면에 전하를 축적하는 NMOS 형의 EEPROM 인 것을 특징으로 하는 반도체 기억 장치.
각각 1개의 MOS 트랜지스터와 1개의 커패시터로 구성된 복수개의 제 1 메모리 셀로 이루어진 제 1 메모리 셀 어레이를 구비한 본체부와, 복수개의 상기 제 1 메모리 셀로 이루어진 제 2 메모리 셀 어레이를 구비한 용장회로를 구성하는 예비부와, 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 어드레스를 지정하기 위한 어드레스 디코더와, 상기 어드레스 디코더에 접속되고, 전기적으로 기입 및 소거가 가능한 비휘발성이고, 부유게이트와 제어게이트를 갖는 부유게이트형인 복수개의 제 2메모리 셀로 이루어진 불량비트 절환제어 회로를 포함하고, 상기 제 2 메모리 셀의 기억상태에 따라서, 상기 어드레스 디코더에서 상기 제 1 메모리 셀 어레이로의 어드레스 지정, 또는 상기 어드레스 디코더에서 상기 제 2 메모리 셀 어레이로의 어드레스 지정을 절환하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 1 메모리 셀이 형성되는 제 1소자 형성 영역의 상기 반도체 기판 상 및 상기 제 2 메모리 셀이 형성되는 제 2 소자 형성 영역의 상기 반도체 기판상에 제 1 절연막을 각각 형성하는 제 1공정과, 상기 제 1 소자 형성 영역의 상기 제 1절연막상 및 상기 제 2 소자 형성 영역의 상기 제 1절연막상에 제 1 도전성막을 각각 소정의 패턴으로 형성하는 제 2 공정과, 상기 제 1 도전성막을 마스크로서 상기 반도에 기판에 이온주입하고, 상기 제1 소자 형성 영역 및 상기 제 2 소자 형성 영역에 한 쌍의 불순물 확산층을 각각 형성하는 제 3공정과, 상기 반도체 기판의 전면에, 제 2 절연막을 형성하는 제 4공정과, 상기 제 1 소자 형성 영역에 있어서, 상기 한 쌍의 불순물 확산층의 한 쪽에 달하는 제 1 개공을 상기 제 2절연막에 형성하는 동시에, 상기 제 2 소자 형성 영역에 있어서 상기 제 1 도전성막에 달하는 제 2 개공을 상기 제 2 절연막에 형성하는 제 5 공정과, 상기 제 1 개공 및 상기 제 2 개공을 각각 메워 넣도록, 제 2도전성막을 각각 형성하는 제 6공정과, 상기 제 1 소자 형성 영역의 상기 제 2 도전성막의 최소한 표면상 및 상기 제 2 소자 형성 영역의 상기 제 2 도전성막의 최소한 표면상에 유전체막을 각각 형성하는 제 7공정과, 상기 제 1 소자 형성 영역의 상기 유전체막의 최소한 표면상 및 상기 제 2 소자 형성 영역의 상기 유전체막의 최소한 표면상에, 제 3 유전체막을 각각 형성하는 제 8 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
제5항에 있어서, 상기 유전체막이 강유전체막인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
각각 1개의 MOS 트랜지스터와 1 개의 커패시터로 구성된 복수개의 제 1 메모리 셀로 이루어진 제 1 메모리 셀 어레이를 구비한 본체부와, 복수개의 상기 제 1 메모리 셀로 이루어진 제 2 메모리 셀 어레이를 구비한 용장회로를 구성하는 예비부와, 상기 제 1 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이의 어드레스를 지정하기 위한 어드레스 디코더와, 상기 어드레스 디코더와 접속되고, 전기적으로 기입 및 소거가 가능한 비휘발성이고, 또한 부유게이트와 제어게이트를 갖는 부유게이트형인 복수개의 제 2 메모리 셀로 이루어진 불량비트 절환 제어회로를 포함하고, 상기 제 2 메모리 셀의 기억상태에 따라서, 상기 어드레스 디코더에서 상기 제 1 메모리 셀 어레이로의 어드레스 지정, 또는 상기 어드레스 디코더에서 상기 제 2 메모리 셀 어레이로의 어드레스 지정을 절환하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 1 메모리 셀이 형성되는 제 1 소자 형성 영역의 상기 반도체 기판상 및 상기 제 2 메모리 셀이 형성되는 제 2 소자 형성 영역의 상기 반도체 기판상에, 제 1 절연막을 각각 형성하는 제 1공정과, 상기 제 1 소자 형성 영역의 상기 제 1 절연막상 및 상기 제 2 소자 형성 영역의 상기 제 1 절연막 상에, 제 1 도전성막을 각각 소정의 패턴으로 형성하는 제 2 공정과, 상기 제 1 도전성막을 마스크로서 상기 반도체 기판에 이온 주입하다, 상기 제 1소자 형성 영역 및 상기 제 2소자 형성 영역에 한 쌍의 불순물 확산층을 각각 형성하는 제 3 공정과, 상기 반도체 기판의 전면에, 제 2 절연막을 형성하는 제 4 공정과, 상기 제 1 소자 형성 영역에 있어서 상기 한 쌍의 불순물 확산층의 한 쪽에 달하는 제 1 개공을 상기 제 2 절연막에 형성하는 동시에, 상기 제 2 소자 형성 영역에 있어서 상기 제 1 도전성막에 달하는 제 2 개공을 상기 제 2 절연막에 형성하는 제 5 공정과, 상기 반도체 기판의 전면에 제 2 도전성막을 형성한 후, 상기 제 2 도전성막을 부식에 의하여 패터닝하여, 상기 제 1 소자 형성 영역에 상기 제 2 도전성막의 패턴을 형성하는 제 6 공정과, 상기 제 1 소자 형성 영역에 있어서는 적어도 상기 제 2의 도전성막의 표면에, 상기 제 2의 소자 형성 영역에 있어서는 적어도 상기 제 2의 개공에 부분에 노출되어 있는 상기 제 1 도전성막 위에, 유전체막을 각각 형성하는 제 7공정과, 상기 제 1 소자형성 영역의 상기 유전체막의 최소한 표면상 및 상기 제 2 소자 형성 영역의 상기 유전체막의 최소한 표면상에, 제 3 도전성막을 각각 형성하는 제 8공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제7항에 있어서, 상기 유전체막이 강유전체막인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
반도체 기판의 제 1 소자 형성 영역에 제 1 절연막과, 이 제 1 절연막상의 제 1 도전성막을 형성하는 동시에 상기 반도체 기판의 제 2 소자 형성 영역에 제 2 절연막과 이 제 2 절연막상의 제 2 도전막을 형성하는 공정을 포함하고, 상기 제 1 소자 형성 영역에 MOS 트랜지스터와 이 MOS 트랜지스터의 불순물 확산층에 접속된 하부 전극을 구비한 커패시터를 형성하고, 상기 제 2 소자 형성 영역에 전기적으로 기록 및 소거가 가능한 비휘발성의 부유게이트형 트랜지스터를 형성하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 2 소자 형성 영역에 형성된 상기 제 2 도전막 및 상기 제 1 소자 형성 영역에 형성된 상기 불순물 확산층의 양쪽에 접하는 제 3 도전막을 형성하는 제 1 공정과, 상기 제 1 소자 형성 영역 및 상기 제 2 소자 형성 영역에 있어서, 상기 제 3 도전막상에 제 3 절연막을 형성하는 제 2 공정과, 상기 제 1 소자 형성 영역 및 상기 제 2 소자 형성 영역에 있어서, 상기 제 3 절연막상에 제 4 도전막을 형성하는 제 3 공정과, 상기 제 3 도전막, 상기 제 3 절연막 및 상기 제 4 도전막을 패터닝함으로서, 상기 제 3 도전막이 상기 하부전극으로 이루어지고, 상기 제 4 도전막이 상부 전극이 되는 상기 커패시터를 상기 제 1 소자 형성 영역에 형성하는 동시에, 상기 제 2 도전막 및 상기 제 3 도전막을 부유게이트로 하고, 상기 제 4 도전막을 제어게이트로 하는 상기 부유게이트형 트랜지스터의 게이트부를 형성하는 제 4 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제9항에 있어서, 상기 제 4 공정에 있어서, 상기 제 3 절연막 및 상기 제 4 도전막을 동시에 패터닝하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제9항에 있어서, 상기 제 4 공정에 있어서, 상기 제 3 도전막, 상기 제 3 절연막 및 상기 제 4 도전막을 동시에 패터닝하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
반도체 기판의 제 1 소자 형성 영역에 제 1 절연막과, 이 제 1절연막상의 제 1 도전막을 형성하는 동이세 상기 반도체 기판의 제 2 소자 형성 영역에 제 2 절연막과 이 제 2절연막상의 제 2 도전막을 형성하는 공정을 포함하고, 상기 제 1소자형성 영역에 MOS 트랜지스터와 이 MOS 트랜지스터의 불순물 확산층에 접속된 하부 전극을 구비한 커패시터를 형성하고, 상기 제 2소자 형성 영역에 전기적으로 기입 및 소거가 가능한 비휘발성의 부유게이트형 트랜지스터를 형성하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 2 소자 형성 영역에 형성된 상기 제 2 도전막 및 상기 제 1소자 형성 영역에 형성된 상기 불순물 확산층의 양쪽에 접하는 제 3 도전막을 형성한 후, 상기 제 3 도전막을 패터닝함으로서 상기 제 1소자 형성 영역에 형성된 상기 불순물 확산층에 접하는 부분과 상기 제 2소자 형성 영역에 형성된 상기 제 2 도전막에 접하는 부분으로 상기 제 3 도전막을 분리하는 제 1 공정과, 상기 제 1 소자 형성 영역 및 상기 제 2 소자 형성 영역에 있어서, 상기 제 3 도전막상에 제 3 절연막을 형성하는 제 2 공정과, 상기 제 1소자형성 영역 및 상기 제 2 소자 형성 영역에 있어서, 상기 제 3 절연막상에 제 4 도전막을 형성하는 제 3 공정과, 상기 제 3 도전막, 및 상기 제 4 도전막을 패터닝함으로서, 상기 제 3 도전막이 상기 하부전극이 되고 상기 제 4 도전막이 상부 전극이 되는 상기 커패시터를 상기 제 1소자 형성 영역에 형성하는 동시에 상기 제 2 도전막 및 상기 제 3 도전막을 부유게이트로 하고 상기 제 4 도전막을 제어게이트로 하는 상기 부유게이트형 트랜지스터 게이트부를 형성하는 제 4 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
반도체 기판의 제 1소자 형성 영역에 제 1 절연막과, 이 제 1 절연막상의 제 1 도전막을 형성하는 동시에, 상기 반도체 기판의 제 2소자 형성 영역에 제 2 절연막과 이 제 2 절연막상의 제 2 도전막을 형성하는 공정을 포함하고, 상기 제 2소자 형성 영역에 MOS 트랜지스터와 이 MOS 트랜지스터의 불순물 확산층에 접속된 하부 전극을 구비한 커패시터를 형성하고, 상기 제 2소자형성 영역에 전기적으로 기입 및 소거가 가능한 비휘발성 부유게이트형 트랜지스터를 형성하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 2소자 형성 영역에 형성된 상기 제 2 도전막 및 상기 제 1소자형성 영역에 형성된 상기 불순물 확산층의 양쪽에 접하는 제 3 도전막을 형성하는 제 1 공정과, 상기 제 1소자 형성 영역 및 상기 제 2소자 형성 영역에 있어서, 상기 제 3 도전막상에 제 3 절연막을 형성한 후, 적어도 상기 제 3 절연막을 패터닝함으로서, 상기 제 1소자형성 영역의 부분과 상기 제 2소자 형성 영역의 부분의 상기 제 3 절연막을 분리하는 제 2 공정과, 상기 제 1소자 형성 영역 및 상기 제 2소자 형성 영역에 있어서, 상기 제 3 절연막상에 제 4 도전막을 형성하는 제 3 공정과, 상기 제 4 도전막을 패터닝함으로서, 상기 제 3 도전막이 상기 하부 전극이 되고, 상기 제 4 도전막이 상부 전극이 되는 상기 커패시터를 상기 제 1소자 형성 영역에 형성하는 동시에 상기 제 2 도전막 및 상기 제 3 도전막을 부유게이트로 하고 상기 제 4 도전막을 제어게이트로 하는 상기 부유게이트형 트랜지스터의 게이트부를 형성하는 제 4 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제9항에 있어서, 상기 제 1 공정에 있어서, 상기 MOS 트랜지스터의 상기 불순물 확산층에 달하는 제 1 콘택트 구멍과 상기 제 2소자 형성 영역에 있어서 상기 제 2 도전막에 달하는 제 2 콘택트 구멍을 갖는 층간 절연막이 형성된 후, 상기 제 3 도전막이 상기 제 1 콘택트 구멍 및 상기 제 2의 콘택트 구멍의 내면에서 상기 층간 절연막상에 연장되어 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제9항에 있어서, 상기 제 3 절연막이 유전체막인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제15항에 있어서, 상기 유전체막이 산화막, 질화막, 산화막의 3층 구조인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제15항에 있어서, 상기 유전체막이 강유전체막인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제9항에 있어서, 상기 제 1 절연막 및 상기 제 2 절연막은 동일한 물질로 이루어지고, 또한 동시에 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제9항에 있어서, 상기 제 1 도전막 및 상기 제 2 도전막을 동일한 물질로 이루어지고, 또한 동시에 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
반도체 기판의 제 1소자 형성 영역에 제 1 절연막과 이 제 1 절연막상의 제 1 도전막을 형성하는 동시에, 상기 반도체 기판의 제 2소자 형성 영역에 제 2 절연막과 이 제 2 절연상의 제 2 도전막을 형성하는 공정을 포함하고, 상기 제 1소자 형성 영역에 MOS 트랜지스터와 이 MOS 트랜지스터의 불순물 확산층에 접속된 하부 전극을 구비한 커패시터를 형성하고, 상기 제 2소자 형성 영역에 전기적으로 기입 및 소거가 가능한 비휘발성의 부유게이트형 트랜지스터를 형성하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 1소자 형성 영역 및 상기 제 2소자 형성 영역에 층간 절연막을 형성하고, 상기 제 1소자 형성 영역에 있어서, 상기 MOS 트랜지스터의 상기 불순물 확산층에 달하는 제 1 콘택트 구멍을 상기 층간 절연막에 개공하는 동시에 상기 제 2소자 형성 영역에 있어서 상기 제 2 도전막에 달하는 제 2 콘택트 구멍을 상기 층간 절연막에 개공하는 제 1 공정과, 적어도 상기 제 1소자 형성 영역에, 제 3 도전막을 형성하고, 이 제 3 도전막을 패터닝함으로서, 상기 제 1 콘택트 구멍에서 상기 층간 절연막 상에 연장하는 제 3 도전막을 형성하는 제 2 공정과, 상기 제 2소자 형성 영역의 상기 제 2 콘택트 구멍에 있어서, 상기 제 2의 도전막상 및 상기 제 1소자 형성 영역의 상기 제 3 도전막상에 제 3의 절연막을 형성하는 제 3의 공정과, 상기 제 3 절연막상에 제 4 도전막을 형성하는 제 4 공정과, 상기 제 3 절연막 및 상기 제 4 도전막을 패터닝함으로서, 상기 제 3 도전막을 상기 하부 전극으로 하고, 상기 제 4 도전막을 상부 전극으로 하는 상기 커패시터를 상기 제 1소자 형성 영역에 형성하는 동시에, 상기 제 2 도전막을 부유게이트로 하고 상기 제 4 도전막을 제어게이트로 하는 상기 부유게이트형 트랜지스터의 게이트부를 형성하는 제 5 공정을 포함하는 것을 특징으로 반도체 기억 장치의 제조방법.
반도체 기판의 제 1소자 형성 영역에 제 1 절연막과, 이 제 1 절연막상의 제 1 도전막을 형성하는 동시에 상기 반도체 기판의 제 2소자 형성 영역에 제 2 절연막과 이 제 2 절연막상의 제 2 도전막을 형성하는 공정을 포함하고, 상기 제 1소자 형성 영역에 MOS 트랜지스터와 이 MOS 트랜지스터의 불순물 확산층에 접속된 하부 전극을 구비한 커패시터를 형성하고, 상기 제 2소자 형성 영역에 전기적으로 기입 및 소거가 가능한 비휘발성의 부유게이트형 트랜지스터를 형성하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 1소자 형성 영역 및 상기 제 2소자 형성 영역에 층간 절연막을 형성하고, 상기 제 1소자 형성 영역에 있어서 상기 MOS 트랜지스터의 상기 불순물 확산층에 달하는 제 1 콘택트 구멍을 상기 층간 절연막에 개공하는 동시에 상기 제 2소자 형성 영역에 있어서 상기 제 2 도전막에 달하는 제 2 콘택트 구멍을 상기 층간 절연막에 개공하는 제 1 공정과, 적어도 상기 제 1소자 형성 영역에, 제 3 도전막을 형성하고, 이 제 3 도전막을 패터닝함으로서, 상기 제 1 콘택트 구멍에서 상기 층간 절연막 상에 연장하는 제 3 도전막을 형성하는 제 2 공정과, 상기 제 2소자 형성 영역의 상기 제 2 콘택트 구멍에 있어서, 상기 제 2의 도전막상 및 상기 제 1소자 형성 영역의 상기 제 3의 도전막상에 제 3의 절연막을 형성한 후, 상기 제 3 절연막을 패터닝하는 제 3 공정과, 상기 제 3 절연막상에 제 4 도전막을 형성하는 제 4 공정과, 상기 제 4 도전막을 패터닝 함으로서, 상기 제 3 도전막을 상기 하부 전극으로 하고, 상기 제 4 도전막을 상부 전극을 하는 상기 커패시터를 상기 제 1소자 형성 영역에 형성하는 동시에, 상기 제 2 도전막을 부유게이트로 하고 상기 제 4 도전막을 제어게이트로 하는 상기 부유게이트형 트랜지스터의 게이트부를 형성하는 제 5 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제20항에 있어서, 상기 제 5 공정에 있어서, 상기 제 3의 절연막 및 상기 제 4의 도전막을 동시에 패터닝하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
절연막상에 제 1 도전막을 형성하는 동시에, 상기 반도체 기판의 제 2소자 형성 영역에 제 2 절연막상의 제 2 도전막을 형성하는 공정을 포함하고, 상기 제 1소자 형성 영역에 MOS 트랜지스터와 이 MOS 트랜지스터의 불순물 확산층에 접속된 하부 전극을 구비한 커패시터를 형성하고, 상기 제 2소자 형성 영역에 전기적으로 기입 및 소거가 가능한 비휘발성의 부유게이트형 트랜지스터를 형성하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 1소자 형성 영역 및 상기 제 2소자 형성 영역에 층간 절연막을 형성하고, 상기 제 1소자 형성 영역에 있어서 상기 MOS 트랜지스터의 상기 불순물 확산층에 달하는 제 1 콘택트 구멍을 상기 층간 절연막에 개공하는 동시에 상기 제 2소자 형성 영역에 있어서 상기 제 2 도전막에 달하는 제 2 콘택트 구멍을 상기 층간 절연막에 개공하는 제 1공정과, 적어도 상기 제 1소자 형성 영역에, 제 3 도전막을 형성하고, 이 제 3 도전막을 패터닝함으로서, 상기 제 1 콘택트 구멍에서 상기 층간 절연막 상에 연장하는 제 3 도전막을 형성하는 제 2 공정과, 상기 제 2소자 형성 영역의 상기 제 2 콘택트 구멍에 있어서, 상기 제 2의 도전막상 및 상기 제 1소자 형성 영역의 상기 제 3 도전막상에 제 3의 절연막을 형성한 후, 적어도 상기 제 3의 절연막을 패터닝함으로서 상기 제 1소자 형성 영역의 부분과 상기 제 2소자 형성 영역의 부분으로 상기 제 2 절연막을 분리하는 제 3 공정과, 상기 제 3 절연막상에 제 4 도전막을 형성하는 제 4 공정과, 상기 제 4 도전막을 패터닝함으로서, 상기 제 3 도전막을 상기 하부 전극으로 하고, 상기 제 4 도전막을 상부 전극으로 하는 상기 커패시터를 상기 제 1소자 형성 영역에 형성하는 동시에, 상기 제 2의 도전막을 부유게이트로 하고 상기 제 4 도전막을 제어게이트로 하는 상기 부유게이트형 트랜지스터의 게이트부를 형성하는 제 5 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제20항에 있어서, 상기 제 3 절연막이 유전체 막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
제24항에 있어서, 상기 유전체막이 산화막, 질화막, 산화막의 3 층 구조인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제24항에 있어서, 상기 유전체막이 강유전체막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
제20항에 있어서, 상기 제 1 절연막 및 상기 제 2 절연막은 동일한 물질로 이루고, 또한 동시에 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제20항에 있어서, 상기 제 1 도전막 및 상기 제 2 도전막은 동일한 물질로 이루고, 또한 동시에 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
반도체 기판의 제 1소자 형성 영역에 제 1 메모리 셀로 이루어진 제 1 메모리 셀 어레이와 상기 반도체 기판의 제 2소자 형성 영역에 제 2 메모리 셀로 이루어진 제 2 메모리 셀 어레이를 구비한 반도체 기억장치의 1개의 MOS 트랜지스터와 1개의 커패시터로 이루어진 상기 제 1 메모리 셀을 형성하는 동시에, 상기 반도체의 전기적으로 기입 및 소거가 가능하고 또한 부유게이트와 제어게이트를 갖는 부유형 트랜지스터로 이루어진 상기 제 2 메모리 셀을 형성하는 반도체 기억 장치의 제조 방법에 있어서, 상기 제 1소자 형성 영역의 상기 반도체 기판상 및 상기 제 2소자 형성 영역의 상기 반도체 기판상에 제 1 절연막을 각각 형성하는 제 1 공정과, 상기 제 1소자 형성 영역의 상기 제 1 절연막상 및 상기 제 2소자 형성 영역의 상기 제 1 절연막상에 제 1 도전막을 형성한 후, 상기 제 1소자 형성 영역에 형성된 상기 제 1 도전막을 상기 MOS 트랜지스터의 게이트 전극 형상으로 패터닝하는 동시에, 상기 제 2소자 형성 영역에 형성된 상기 제 1 도전막을 상기 부유형 트랜지스터의 부유게이트 전극 형상으로 패터닝하는 제 2 공정과, 상기 MOS 트랜지스터의 상기 게이트 전극의 양측의 상기 제 1소자 형성 영역 및 상기 부유형 트랜지스터의 상기 부유게이트 전극의 양측의 상기 제 2소자 형성 영역에 있어서, 상기 반도체 기판에 이온주입하고, 상기 제 1소자 형성 영역 및 상기 제 2소자 형성 영역에 한 쌍의 불순물 확산층을 각각 형성하는 제 3 공정과, 상기 반도체 기판의 전면에 제 2 절연막을 형성한 후, 상기 제 1소자 형성 영역에 있어서 상기 한 쌍의 불순물 확산층의 한 쪽에 달하는 제 1 개공을 상기 제 2 절연막에 형성하는 동시에, 상기 제 2소자 형성 영역에 있어서, 상기 제 1 도전막에 달하는 제 2 개공을 상기 제 2 절연막에 형성하는 제 4 공정과, 상기 제 1 개공 및 상기 제 2 개공을 각각 메워 넣도록 제 2 도전막을 형성한 후, 상기 제 1소자 형성 영역의 상기 제 2 도전막과 상기 제 2소자 형성 영역의 상기 제 2도전막이 분리하도록 상기 제 2 도전막을 패터닝하는 제 5 공정과, 상기 분리된 제 2 도전막 상에 제 3절연막을 형성하고, 이 제 3 절연막상에 제 4 도전막을 형성한 후, 상기 제 1소자 형성 영역의 상기 제 4 도전막과 상기 제 2소자 형성 영역의 상기 제 4 도전막이 분리하도록 상기 제 4 도전막을 패터닝하는 제 6공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제 29항에 있어서, 상기 제 6 공정은, 상기 제 4 유전막을 형성하기 전에, 상기 제 3 절연막을 패터닝함으로서 상기 제 1소자 형성 영역의 부분과 상기 제 2소자 형성 영역의 부분으로 상기 제 3 절연막을 분리하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제29항에 있어서, 상기 제 3 절연막이 유전체막인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제31항에 있어서, 상기 유전체막이 산화막, 질화막, 산화막의 3층 구조인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제31항에 있어서, 상기 유전체막이 강유전체막인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
반도체 기판의 제 1소자 형성 영역에 제 1 메모리 셀로 이루어진 제 1 메모리 셀 어레이와 상기 반도체 기판의 제 2소자 형성 영역에 제 2 메모리 셀로 이루어진 제 2 메모리 셀 어레이를 구비한 반도체 기억 장치의 1개의 MOS 트랜지스터와 1개의 커패시터로 이루어진 제 1 메모리 셀을 형성하는 동시에, 상기 반도체의 전기적으로 기입 및 소거가 가능하고 또한 부유게이트와 제어게이트를 갖는 부유형 트랜지스터로 이루어진 상기 제 2 메모리 셀을 형성하는 반도체 기억 장치의 제조방법에 있어서, 상기 제 1소자 형성 영역의 상기 반도체 기판상 및 상기 제 2소자 형성 영역의 상기 반도체 기판상에 제 1 절연막을 각각 형성하는 제 1 공정과, 상기 제 1소자 형성 영역의 상기 제 1 절연막상 및 상기 제 2소자 형성 영역의 상기 제 1 절연막에 제 1 도전막을 형성한 후, 상기 제 1소자 형성 영역에 형성된 상기 제 1 도전막을 상기 MOS 트랜지스터의 게이트 전극 형상으로 패터닝하는 동시에, 상기 제 2소자 형성 영역에 형성된 상기 제 1 도전막을 상기 부유형 트랜지스터의 부유게이트 전극 형상으로 패터닝하는 제 2 공정과, 상기 MOS 트랜지스터의 상기 게이트 전극의 양측의 상기 제 1소자 형성 영역 및 상기 부유형 트랜지스터의 상기 부유게이트 전극의 양측의 상기 제 2소자 형성 영역에 있어서, 상기 반도체 기판에 이온주입하고, 상기 제 1소자 형성 영역 및 상기 제 2소자 형성 영역에 한 쌍의 불순물 확산층을 각각 형성하는 제 3 공정과, 상기 반도체 기판의 전면에 제 2 절연막을 형성한 후, 상기 제 1소자 형성 영역에 있어서 상기 한 쌍의 불순물 확산층의 한 쪽에 달하는 제 1 개공을 상기 제 2 절연막에 형성하는 제 4 공정과, 상기 제 1 개공에서 상기 제 2 절연막상에 연장되는 상기 제 2 도전막을 패터닝하는 제 5 공정과, 상기 제 2소자 형성 영역에 있어서, 상기 제 1 도전막에 달하는 제 2 개공을 상기 제 2 절연막에 형성하는 제 6 공정과, 상기 제 1소자 형성 영역의 상기 제 2 도전막상 및 상기 제 2소자 형성 영역의 상기 제 2 개공에 있어서의 상기 제 1 도전막 상에 제 3 절연막을 형성하고, 이 제 3 절연막상에 제 4 도전막을 형성한 후, 상기 제 1소자 형성 영역의 상기 제 4 도전막과 상기 제 2소자 형성 영역의 상기 제 4 도전막이 분리하도록 상기 제 4 도전막을 패터닝하는 제 7 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제34항에 있어서, 상기 제 6의 공정은, 상기 제 4의 도전막을 형성하기 전에, 상기 제 3의 절연막을 패터닝하므로서, 상기 제 1소자 형성 영역의 부분과 상기 제 2소자 형성 영역의 부분으로 상기 제 3 절연막을 분리하는 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제 34항에 있어서, 상기 제 3 절연막이 유전체막인 것을 특징으로 하는 반도체 기억장치의 제조방법.
제36항에 있어서, 상기 유전체막이 산화막, 질화막, 산화막의 3층 구조인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제36항에 있어서, 상기 유전체막이 강유전체막인 것을 특징으로 하는 반도체 기억 장치의 제조방법.
제 1 절연막을 통하여 반도체 기판상에 형성되는 제 1 전극, 제 2 절연막을 통하여 상기 제 1 전극상에 형성되는 제 2 전극, 및 상기 반도체 기판에 형성되는 한 쌍의 불순물 확산층을 포함하는 반도체 장치에 있어서, 상기 제 1 전극의 측벽과 상기 제 1 절연막의 측벽상에 형성되는 제 3 절연막; 및 상기 제 2 절연막의 측벽과 상기 제 3 절연막의 측벽상에 형성되는 제 4 절연막을 포함하고, 상기 제 4 절연막은 구멍을 가지며, 적어도 상기 구멍의 바닥 면의 일부는 상기 제 1 전극의 표면으로 되며, 상기 제 2 전극은 적어도 상기 구멍의 내측과 상기 제 2 절연막을 통하여 상기 제 1 전극상에 형성되고, 상기 제 3 절연막의 일부와 상기 제 4 절연막의 일부가 적어도 상기 한 쌍의 불순물 확산층 상에 형성되는 것을 특징으로 하는 반도체 기억장치.
제 1 절연막을 통하여 반도체 기판상에 형성되는 제 1 전극, 상기 제 1 전극상에 형성되는 제 2 전극, 제 2 절연막을 통하여 상기 제 2 전극상에 형성되는 제 3 전극 및 상기 반도체 기판에 형성되는 한 쌍의 불순물 확산층을 포함하는 반도체 장치에 있어서, 상기 제 1 전극의 측벽과 상기 제 1 절연막의 측벽상에 형성되는 제 3 절연막; 및 상기 제 2 전극의 측벽과 상기 제 3 절연막의 측벽상에 형성되는 제 4 절연막을 포함하며, 상기 제 4 절연막은 구멍을 가지고, 적어도 상기 구멍의 바닥표면의 일부는 제 1 전극의 표면이 되고, 상기 제 2 전극은 적어도 상기 구멍의 내부와 상기 제 1 전극상에 형성되며, 상기 제 3 전극은 상기 제 2 절연막을 통하여 상기 제 2 전극상에 형성되고, 상기 제 3 절연막의 일부와 상기 제 4 절연막의 일부가 적어도 상기 불순물 확산층 쌍에 형성되는 것을 특징으로 하는 반도체 기억 장치.
제39항에 있어서, 상기 제 1 전극은 부유게이트전극이며 상기 제 2 전극은 제어 게이트 전극인 것을 특징으로 하는 반도체 기억장치.
제40항에 있어서, 상기 제 1 및 제 2 전극은 부유게이트전극이며 상기 제 3 전극은 제어게이트전극인 것을 특징으로 하는 반도체 기억장치.
제40항에 있어서, 상기 불순물 확산층 쌍의 각각의 저농도 불순물 확산층과 고농도 불순물 확산층을 가지는 것을 특징으로 하는 반도체 기억 장치.
제43항에 있어서, 적어도 상기 제 3 절연막은 상기 저농도 불순물 확산층상에 형성되고, 상기 제 4 절연막은 상기 고농도 불순물 확산층상에 형성되는 것을 특징으로 하는 반도체 기억 장치.
제41항에 있어서, 상기 부유게이트전극과 상기 제어게이트전극이 형성되는 소자 형성 영역으로부터 분리되는 다른 소자 영역에 형성되는 비휘발성 메모리 셀을 더 포함하며, 상기 메모리 셀은 커패시터를 포함하고, 상기 커패시터는 하부 전극과 절연막을 통하여 상기 하부 전극 상에 형성되는 상부 전극을 포함하며 상기 제어게이트 전극과 동일한 물질로 이루어지며, 상기 절연막은 상기 제 2절연막과 동일한 물질로 이루어지며, 상기 비휘발성 메모리 셀의 게이트전극은 상기 부유 게이트 전극과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 기억장치.
제42항에 있어서, 상기 부유게이트전극과 상기 제어게이트전극이 형성되는 소자 형성 영역으로부터 분리되는 다른 소자 영역에 형성되는 비휘발성 메모리 셀을 더 포함하며, 상기 메모리 셀은 커패시터를 포함하고, 상기 커패시터는 상기 제 2 전극과 동일한 물질로 이루어지는 하부 전극과 상기 절연막을 통하여 상기 하부 전극상에 형성되는 상부 전극을 포함하며 상기 제어게이트과 동일한 물질로 이루어지며, 상기 절연막은 상기 제 2 절연막과 동일한 물질로 이루어지고, 상기 비휘발성 메모리 셀의 게이트 전극은 상기 제 1 전극과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 기억장치.
제39항 또는 제40항에 있어서, 상기 제 2 절연막은 산화막 및 질화막을 포함하는 것을 특징으로 하는 반도체 기억장치.
제39항 또는 제40항에 있어서, 상기 제 2 절연막은 강유전체막을 포함하는 것을 특징으로 하는 반도체 기억장치.
제1 절연막을 통하여 반도체 기판상에 형성되는 제 1 전극과 제 2 절연막을 통하여 반도체 기판상에 형성되는 제 2 전극을 포함하는 반도체 장치에 있어서, 상기 제 1 전극의 측벽과 상기 제 1 절연막의 측벽상에 형성되는 제 3 절연막; 및 상기 제 2 전극의 측벽과 상기 제 3 절연막의 측벽상에 형성되는 제 4 절연막을 포함하며, 상기 제 4절연막은 구멍을 가지며, 적어도 상기 구멍의 바닥 면의 일부는 상기 제 1 전극의 표면이 되고, 상기 제 2 전극은 적어도 상기 구멍의 내측과 상기 제 2 절연막을 통하여 제 1 전극상에 형성되는 것을 특징으로 하는 반도체 기억장치.
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