KR100943490B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 MCU의 로직회로와 동일한 구조로 플래쉬 메모리를 형성하여 동일 칩에 MCU와 플래쉬 메모리를 형성한 반도체 소자 및 그의 제조 방법에 관한 것으로, MCU의 로직 영역과 플래쉬 메모리 영역으로 정의되는 반도체 기판; 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각에 제 1, 제 2 게이트 전극를 구비하여 형성되는 제 1, 제 2 트랜지스터; 상기 제 1, 제 2 트랜지스터를 포함한 기판 전면에 형성되는 층간 절연막; 상기 플래쉬 메모리 영역의 상기 제 2 게이트 전극상의 상기 층간 절연막에 형성되는 제 1 콘택 플러그; 그리고 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각의 상기 층간 절연막상에 형성되는 제 1, 제 2 커패시터를 구비하여, 상기 플래쉬 메모리 영역에 형성되는 상기 제 2 커패시터의 하부 전극과 상기 제 2 게이트 전극은 상기 제 1 콘택 플러그에 전기적으로 연결되고, 상기 제 2게이트 전극, 제 1 콘택 플러그 및 제 2 커패시터의 하부 전극이 플래쉬 메모리 소자의 플로우팅 게이트 기능을 하고 상기 제 2 커패시터의 상부 전극은 플래쉬 메모리 소자의 콘트롤 게이트 기능을 하도록 한 것이다.
Figure R1020070124454
1 칩, MCU, 플래쉬 메모리, 반도체 소자, 반도체 소자의 제조 방법

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 더욱 상세하게는 MCU(Mirco controller unit)와 플래쉬 메모리(flash memory)를 동일 칩상에 형성하되 상기 플래쉬 메모리를 MCU의 로직 회로와 거의 유사한 구조로 형성하여 공정을 단순화한 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자에 사용하는 커패시터는 PIP(Poly Insulator Poly)구조와 MIM(Metal Insulator Metal)구조로 크게 구별되고 있다. 각 구조는 사용하는 용도에 따라 적절히 선택되고 있다.
MCU 로직 회로(Logic curcuit) 제품에 있어 D/R (design rule)이 서브 마이크론(sub- micron)으로 가게 됨에 따라 커패시터의 구조가 PIP 구조에서 MIM 구조로 커패시터 공정이 바뀌고 있다.
그리고, MCU와 플래쉬 메모리가 필요한 임의의 시스템을 구성하기 위해서는, 보드(board)상에서 각각의 MCU와 플래쉬 메모리를 결합하여 시스템(system)를 구성하였다.
한편, 시스템을 구성하기 위하여 보드(board)상에서 MCU와 플래쉬 메모리를 결합하지 않고, SOC(System on chip) 기술을 사용하여 한개의 칩안에 MCU와 플래쉬 메모리를 형성하면 시스템을 구성할 때 유리하고, 시스템의 고장 확률이 낮아지는 등의 장점을 갖고 있다.
그러나, 플래쉬 메모리는 적층형 게이트를 형성하는 등의 복잡한 공정이 요구되므로, 상기 MCU와 플래쉬 메모리를 한개의 칩안에 형성하지 않고 각각 별개의 칩으로 형성하여 시스템 구성 시 MCP(Multi chip package) 등의 기술을 이용하고 있다.
또한, 상기 시스템에 적용되는 플래쉬 메모리는 100K 사이클(cycle) 이상의 내구력(endurance)을 요하지 않고 OTP(one time programable) 수준으로 시스템 구성 시 한번만 프로그램하는 용도로 많이 사용되고 있다. 또한, 상기 시스템에 적용되는 플래쉬 메모리는 메모리 용량이 128메가(M) 내지 4기가(G) 수준의 대용량이 요구된 것이 아니라, 4K 비트 수준의 저용량을 요구하는 경우가 많다.
종래의 MCU 로직 구조를 설명하면 다음과 같다.
도 1은 종래의 MCU 로직 구조의 단면도이다.
즉, MCU 로직은 트랜지스터, 커패시터, 다이오드 등의 반도체 소자들의 조합에 의해 형성되는 것으로, 상기 반도체 소자들을 한 칩내에 형성한 것이다. 그 중, 도 1에서는 MOS 트랜지스터와 MIM 구조의 커패서터가 한 칩에 적층된 구조를 나타낸 것이다.
도 1에 도시한 바와 같이, 반도체 기판(1)상에 반도체 소자 간을 전기적으로 격리하기 위한 소자 격리막(2)이 형성되고, 상기 활성 영역의 반도체 기판(1)상에 게이트 절연막(3) 및 게이트 전극(4)이 형성된다. 그리고, 상기 게이트 전극(4) 양측의 상기 반도체 기판(1)에 불순물 이온 주입에 의해 소오스/드레인 영역(5)이 형성되어 MOS 트랜지스터가 만들어 진다.
그리고, 상기 MOS 트랜지스터를 포함한 반도체 기판(1) 전면에 층간 절연막(6)이 형성되고, 상기 층간 절연막(6)상에 Al 등으로 구성되는 커패시터의 하부 전극(7), Si3N4 등의 유전체막(8) 및 Ti/TiN 등으로 구성되는 커패시터 상부 전극(9)이 차레로 적층되어 MIM 구조의 커패시터(7, 8, 9)가 형성된다. 그리고, 상기 커패시터의 하부 전극(7) 및 커패시터의 상부 전극(9)에는 각각 비아 콘택 플러ㄱ그(10)가 형성된다.
그러나, 종래의 MCU 로직에서는, 상술한 바와 같이, 플래쉬 메모리를 형성하기 위해서는 적층형 게이트를 형성하는 등의 복잡한 공정이 요구되므로, MCU 로직에 플래쉬 메모리를 한칩으로 형성하지 못했다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 플래쉬 메모리를 MCU의 로직과 동일한 구조로 설계하여 MCU와 플래쉬 메모리 소자를 동일 칩에 형성할 수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, MCU의 로직 영역과 플래쉬 메모리 영역으로 정의되는 반도체 기판; 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각에 제 1, 제 2 게이트 전극를 구비하여 형성되는 제 1, 제 2 트랜지스터; 상기 제 1, 제 2 트랜지스터를 포함한 기판 전면에 형성되는 층간 절연막; 상기 플래쉬 메모리 영역의 상기 제 2 게이트 전극상의 상기 층간 절연막에 형성되는 제 1 콘택 플러그; 그리고 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각의 상기 층간 절연막상에 형성되는 제 1, 제 2 커패시터를 구비하여 구성됨에 그 특징이 있다.
여기서, 상기 플래쉬 메모리 영역에 형성되는 상기 제 2 커패시터의 하부 전극과 상기 제 2 게이트 전극은 상기 제 1 콘택 플러그에 전기적으로 연결되고, 상기 제 2게이트 전극, 제 1 콘택 플러그 및 제 2 커패시터의 하부 전극이 플래쉬 메모리 소자의 플로우팅 게이트 기능을 하고 상기 제 2 커패시터의 상부 전극은 플래쉬 메모리 소자의 콘트롤 게이트 기능을 함에 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, MCU의 로직 영역과 플래쉬 메모리 영역으로 정의되는 반도체 기판을 준비하는 단계; 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각에 제 1, 제 2 게이트 전극를 구비한 제 1, 제 2 트랜지스터를 형성하는 단계; 상기 제 1, 제 2 트랜지스터를 포함한 기판 전면에 층간 절연막을 형성하는 단계; 상기 플래쉬 메모리 영역의 상기 제 2 게이트 전극상의 상기 층간 절연막에 콘택 플러그를 형성하는 단계; 그리고 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각의 상기 층간 절연막 상에 제 1, 제 2 커패시터를 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
본 발명에 따른 반도체 소자 및 그의 제조 방법에 있어서는 다음과 같은 효과가 있다.
즉, 플래쉬 메모리를 MCU의 로직과 동일한 구조로 설계하여 MCU와 플래쉬 메모리 소자를 동일 칩에 형성할 수 있다. 따라서, 시스템 구성이 용이하고 시스템의 고장을 발생을 줄일 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 MCU와 플래쉬 메모리가 동일 칩에 형성되는 반도체 소자의 단면도이다.
즉, MCU의 로직 영역과 플래쉬 메모리 영역으로 정의되는 반도체 기판(11)상에 반도체 소자 간을 전기적으로 격리하기 위한 소자 격리막(12)이 형성되고, 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각의 활성 영역에 게이트 절연막(13, 13a) 및 게이트 전극(14, 14a)이 형성된다. 그리고, 상기 각 게이트 전극(14, 14a) 양측의 상기 반도체 기판(11)에 불순물 이온 주입에 의해 소오스/드레인 영역(15, 15a)이 형성되어, 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각에 MOS 트랜지스터가 형성된다.
그리고, 상기 각 MOS 트랜지스터를 포함한 반도체 기판(11) 전면에 층간 절연막(16)이 형성되고, 상기 플래쉬 메모리 영역의 상기 게이트 전극(14a) 상의 상기 층간 절연막(16)내에 제 1 콘택 플러그(21a)가 형성된다.
상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각의 상기 층간 절연막(6)상에 Al, Ti, Ta, Cu, Mo 또는 이들의 적층된 구조의 커패시터의 하부 전극(17, 17a), Si3N4, Al2O3 또는 TaO 등의 유전체막(18, 18a) 및 Al, Ti, Ta, Cu, Mo 또는 이들의 적층된 구조의 커패시터의 상부 전극(19, 19a)이 차레로 적층되어 MIM 구조의 커패시터(17, 18, 19, 17a, 18a, 19a)가 형성된다. 그리고, 상기 MCU 로직 영역의 상기 커패시터의 하부 전극(17) 및 커패시터의 상부 전극(19)에는 각각 제 2 콘택 플러그(20)가 형성되고, 상기 플래쉬 메모리 영역의 상기 커패시터의 상부 전극(19a)에 제 2 콘택 플러그(20a)가 형성된다.
여기서, 상기 플래쉬 메모리 영역의 상기 게이트 전극(14a)과 커패시터의 하부 전극(17a)은 상기 제 1 콘택 플러그(21a)에 의해 전기적으로 연결된다. 따라서, 상기 플래쉬 메모리 영역의 상기 게이트 전극(14a), 제 1 콘택 플러그(21a) 및 커패시터의 하부 전극(17a)은 플래쉬 메모리 소자의 플로우팅 게이트(floating gate)의 기능을 하고, 상기 커패시터의 상부 전극(19a)는 플래쉬 메모리 소자의 콘트롤 게이트(control gate) 기능을 하므로, 비교적 적은 용량의 플래쉬 메모리가 형성된다.
이와 같은 구성을 갖는 본 발명에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 3a 내지 3d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시한 바와 같이, MCU의 로직 영역과 플래쉬 메모리 영역으로 정의되는 반도체 기판(11)에 반도체 소자 간을 전기적으로 격리하기 위한 소자 격리막(12)이 형성한다. 즉 소자 격리 영역의 반도체 기판(11)을 선택적으로 식각하여 트렌치(trench)를 형성하고 상기 트렌치내에 산화막 등의 절연막을 형성하고 CMP (chemical mechanical polishing) 공정 등을 이용하여 상기 트렌치 내에만 남도록 상기 절연막을 제거하여 소자 격리막(12)을 형성한다.
그리고, 상기 반도체 기판(11)전면에 게이트 산화막(터널 산화막) 및 폴리 실리콘(또는 금속층)을 증착하고 선택적으로 제거하여, 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각의 활성 영역에 게이트 절연막(13, 13a) 및 게이트 전극(14, 14a)을 형성한다. 그리고, 상기 각 게이트 전극(14, 14a)을 마스크로 이용하여 상기 게이트 전극(14, 14a) 양측의 상기 반도체 기판(11)에 고농도 n형 불순물 이온을 주입하여 각각 소오스/드레인 영역(15, 15a)을 형성한다. 따라서 각 영역에 MOS 트랜지스터가 형성된다.
도 3b에 도시한 바와 같이, 상기 각 MOS 트랜지스터를 포함한 반도체 기판(11) 전면에 층간 절연막(16)을 형성하고, 상기 플래쉬 메모리 영역의 상기 게이트 전극(14a) 상의 상기 층간 절연막(16)을 선택적으로 제거하여 콘택 홀을 형성한다. 그리고 상기 콘택 홀내에 텅스텐 등의 물질을 채우고 CMP 공정을 진행하여 상기 콘택 홀 내에 제 1 콘택 플러그(21)를 형성한다.
도 3c에 도시한 바와 같이, 상기 MCU의 로직 영역과 플래쉬 메모리 영역 각각의 상기 층간 절연막(6)상에 Al, Ti, Ta, Cu, Mo 또는 이들의 적층된 구조의 제 1 금속층과 Si3N4, Al2O3 또는 TaO 등의 유전체막 및 Al, Ti, Ta, Cu, Mo 또는 이들의 적층된 구조의 제 2 금속층을 차례로 증착한다.
그리고, 상기 제 1, 제 2 금속층 및 유전체막을 선택적으로 제거하여커패시터의 하부 전극(17, 17a), 유전체막(18, 18a) 및 커패시터의 상부 전극(19, 19a)을 구비한 MIM 구조의 커패시터를 형성한다. 이 때, 상기 플래쉬 메모리 영역의 커패시터의 하부 전극(17a)과 상기 게이트 전극(14a)은 상기 제 1 콘택 플러그(21)에 의해 전기적으로 서로 연결된다.
도 3d에 도시한 바와 같이, 상기 커패시터(17, 18, 19, 17a, 18a, 19a)를 포함한 반도체 기판(11) 전면에 층간 절연막(22)을 형성하고, 상기 MCU 로직 영역의 상기 커패시터의 하부 전극(17) 및 커패시터의 상부 전극(19)과 상기 플래쉬 메모리 영역의 상기 커패시터의 상부 전극(19a)에 각각 비아 콘택홀을 형성하고 상기 비아 콘택홀 내에 각각 제 2 콘택 플러그(20,20a)를 형성한다.
여기서, 상기 플래쉬 메모리 영역의 MOS 트랜지스터의 게이트 전극(14a)과 커패시터의 하부 전극(17a)이 제 1 콘택 플러그(21)에 의해 전기적으로 연결되어 임의의 회로를 구성하는 것이 아니라, 상기 게이트 전극(14a), 커패시터의 하부 전극(17a) 및 제 1 콘택 플러그(21)가 플래쉬 메모리의 플로우팅 게이트 기능을 하고, 상기 커패시터의 상부 전극(19a)이 플래쉬 메모리의 콘트롤 게이트 기능을 한다. 따라서, 플래쉬 메모리 영역에는 상기 MCU 로직 영역의 구조와 동일한 플래쉬 메모리가 제조 된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 MCU 로직 구조의 단면도
도 2는 본 발명의 실시예에 따른 MCU와 플래쉬 메모리가 동일 칩에 형성되는 반도체 소자의 단면도
도 3a 내지 3d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
11: 반도체 기판 12, 12a: 소자 격리막
13, 13a: 게이트 절연막 14, 14a: 게이트 전극
15, 15a: 소오스/드레인 영역 16: 층간 절연막
17, 17a: 커패시터의 하부 전극 18, 18a: 유전체막
19, 19a: 커패시터의 상부 전극 20, 20a, 21: 콘택 플러그

Claims (6)

  1. MCU의 로직 영역과 플래쉬 메모리 영역으로 정의되는 반도체 기판;
    상기 MCU의 로직 영역에 형성되는 로직 게이트 전극
    상기 플래쉬 메모리 영역에 형성되는 제1 플로팅 게이트 전극
    상기 로직 게이트 전극 및 제1 플로팅 게이트 전극을 포함하는 반도체 기판 전면에 형성되는 층간 절연막;
    상기 로직 게이트 전극 상의 층간 절연막 상에 형성되는 하부 전극, 제1 유전체막, 및 상부 전극이 적층된 구조의 커패시터;
    상기 제1 플로팅 게이트 전극 상의 층간 절연막 상에 적층되는 제2 플로팅 게이트 전극, 제2 유전체막, 및 콘트롤 게이트 전극; 및
    상기 제1 플로팅 게이트 전극과 상기 제2 플로팅 게이트 전극을 전기적으로 연결하도록 상기 층간 절연막 내에 형성되는 콘택 플러그를 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서
    상기 제1 플로팅 게이트 전극, 콘택 플러그, 및 제2 플로팅 게이트 전극은 플래쉬 메모리 소자의 플로우팅 게이트 기능을 하고, 상기 콘트롤 게이트 전극은 플래쉬 메모리 소자의 콘트롤 게이트 기능을 하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서
    상기 하부 전극, 상부 전극, 및 제2 플로팅 게이트 전극은 Al, Ti, Ta, Cu, Mo 또는 이들의 적층된 구조로 형성되고, 상기 제1 유전체막은 Si3N4, Al2O3 또는 TaO 중 하나로 형성되는 것을 특징으로 하는 반도체 소자.
  4. MCU의 로직 영역과 플래쉬 메모리 영역으로 정의되는 반도체 기판을 준비하는 단계;
    상기 MCU의 로직 영역에 로직 게이트 전극을 형성하고, 상기 플래쉬 메모리 영역에 제1 플로팅 게이트 전극을 형성하는 단계;
    상기 로직 게이트 전극 및 제1 플로팅 게이트 전극을 포함하는 반도체 기판 전면에 층간 절연막을 형성하는 단계;
    상기 제1 플로팅 게이트 전극 상의 층간 절연막 내에 상기 제1 플로팅 게이트 전극과 연결되는 콘택 플러그를 형성하는 단계;
    상기 MCU의 로직 영역 상의 층간 절연막 상에 하부 전극, 제1 유전체막, 및 상부 전극이 적층되는 커패시터를 형성하는 단계; 및
    상기 플래쉬 메모리 영역 상의 층간 절연막 상에 제2 플로팅 게이트 전극, 제2 유전체막, 및 콘트롤 게이트 전극을 적층하는 단계를 포함하며,
    상기 제2 플로팅 게이트 전극은 상기 콘택 플러그와 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서
    상기 커패시터를 형성하는 단계 및 상기 제2 플로팅 게이트 전극, 제2 유전체막, 및 콘트롤 게이트 전극을 적층하는 단계는
    상기 MCU의 로직 영역 및 플래쉬 메모리 영역 상의 층간 절연막 상에 제1 금속층, 유전체막, 및 제2 금속층을 차례로 증착하는 단계; 및
    상기 제1 금속층, 유전체막, 및 제2 금속층을 선택적으로 제거하여 상기 MCU의 로직 영역 상의 층간 절연막 상에 상기 커패시터를 형성하고, 상기 플래쉬 메모리 영역 상의 층간 절연막 상에 상기 제2 플로팅 게이트 전극, 제2 유전체막, 및 콘트롤 게이트 전극을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서, 상기 콘택 플러그를 형성하는 단계는,
    상기 제1 플로팅 게이트 전극 상의 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 텅스텐을 채우고, CMP 공정을 진행하여 상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100079081A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 엠아이엠 커패시터 및 그의 제조 방법
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US8643142B2 (en) 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
US9614144B1 (en) * 2015-12-21 2017-04-04 International Business Machines Corporation Otp mram

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612238A (en) 1993-12-28 1997-03-18 Nippon Steel Corporation Method of manufacturing first and second memory cell arrays with a capacitor and a nonvolatile memory cell
US5723375A (en) 1996-04-26 1998-03-03 Micron Technology, Inc. Method of making EEPROM transistor for a DRAM
KR100297077B1 (ko) 1997-04-14 2001-08-07 포만 제프리 엘 동적 랜덤 액세스 메모리 셀 구조, 비휘발성 랜덤 액세스 메모리 셀 구조 및 정적 랜덤 액세스 메모리 셀 구조 형성 방법 및 비휘발성 랜덤 액세스 메모리 셀 구조 형성 방법과, 반도체 메모리 소자
KR20030037215A (ko) * 2001-11-03 2003-05-12 주식회사 하이닉스반도체 반도체 소자 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6256225B1 (en) * 1999-02-26 2001-07-03 Micron Technology, Inc. Construction and application for non-volatile reprogrammable switches
KR100481870B1 (ko) * 2002-12-06 2005-04-11 삼성전자주식회사 일회적 프로그래밍이 가능한 롬을 구비하는 반도체 장치및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612238A (en) 1993-12-28 1997-03-18 Nippon Steel Corporation Method of manufacturing first and second memory cell arrays with a capacitor and a nonvolatile memory cell
US5723375A (en) 1996-04-26 1998-03-03 Micron Technology, Inc. Method of making EEPROM transistor for a DRAM
KR100297077B1 (ko) 1997-04-14 2001-08-07 포만 제프리 엘 동적 랜덤 액세스 메모리 셀 구조, 비휘발성 랜덤 액세스 메모리 셀 구조 및 정적 랜덤 액세스 메모리 셀 구조 형성 방법 및 비휘발성 랜덤 액세스 메모리 셀 구조 형성 방법과, 반도체 메모리 소자
KR20030037215A (ko) * 2001-11-03 2003-05-12 주식회사 하이닉스반도체 반도체 소자 제조 방법

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