TWI566301B - 積體電路及其製造方法 - Google Patents

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TWI566301B
TWI566301B TW104139452A TW104139452A TWI566301B TW I566301 B TWI566301 B TW I566301B TW 104139452 A TW104139452 A TW 104139452A TW 104139452 A TW104139452 A TW 104139452A TW I566301 B TWI566301 B TW I566301B
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莊學理
王馭熊
劉振欽
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台灣積體電路製造股份有限公司
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Description

積體電路及其製造方法
本發明係關於一種積體電路及其製造方法，特別是有關於一種具有指狀溝槽電容器的積體電路及其製造方法。
半導體製造業中的趨勢為將複合半導體裝置之不同半導體元件整合至共用半導體結構中。此整合有利地允許降低生產成本、簡化製造程序及增加運算速度。複合半導體裝置的一種類型為嵌入式快閃記憶體裝置。嵌入式快閃記憶體裝置包括快閃記憶體單元之陣列及支持快閃記憶體單元運算之邏輯裝置。
本發明提供一種用於製造積體電路之方法。此方法提供具有記憶體單元區域及電容器區域之半導體基板。電容器區域包括一或多個犧牲STI區域。在一或多個犧牲STI區域中執行第一蝕刻，以移除一或多個犧牲STI區域，且曝露出對應於一或多個犧牲STI區域之一或多個溝 槽。在半導體基板之複數個區域中植入摻雜劑，內襯一或多個溝槽。在半導體基板的上方形成導電層，且導電層填充一或多個溝槽。在導電層中執行第二蝕刻，以在記憶體單元區域的上方形成記憶體單元之控制閘極及選擇閘極的其中之一者，且在電容器區域的上方形成指狀溝槽電容器之上電極。
在其他實施方式中，本發明提供一積體電路。一半導體基板具有記憶體單元區域及電容器區域。電容器區域包括一或多個溝槽。記憶體單元經安置於記憶體單元區域之上方。記憶體單元包括多晶矽選擇閘極、位於多晶矽選擇閘極旁邊之多晶矽控制閘極及電荷收集介電層。電荷收集介電層安置於控制閘極之下方，且位於選擇閘極與控制閘極相鄰的側壁之間。指狀溝槽電容器經安置於電容器區域之上方，位於一或多個溝槽中。指狀溝槽電容器包括對應於半導體基板中之摻雜區域的下電極，及由多晶矽製成之上電極，此上電極藉由內襯於一或多個溝槽之電容器介電層與下電極分離。
在其他實施方式中，本發明提供一嵌入式快閃裝置。半導體基板具有記憶體單元區域、邏輯區域及安置於記憶體單元區域與邏輯區域之間的電容器區域。電容器區域包括一或多個溝槽。記憶體單元安置於記憶體單元區域之上方。記憶體單元包括選擇閘極、控制閘極及電荷收集介電層。電荷收集介電層安置於控制閘極之下方，且位於選擇閘極與控制閘極相鄰的側壁之間。指狀溝槽電容器安置於電容 器區域之上方，位於一或多個溝槽中。指狀溝槽電容器包括與半導體基板間隔開之上電極。導電層包括上電極，及選擇閘極及控制閘極的其中之一者。邏輯裝置安置於邏輯區域之上方。邏輯裝置包括藉由中間介電層與半導體基板間隔開之閘極。
100A‧‧‧橫截面圖
100B‧‧‧縱視圖
100C‧‧‧橫截面圖
102‧‧‧分離閘極快閃記憶體單元
102'‧‧‧分離閘極快閃記憶體單元
104‧‧‧指狀溝槽電容器
104'‧‧‧指狀溝槽電容器
106‧‧‧記憶體單元區域
108‧‧‧電容器區域
110‧‧‧半導體基板
112‧‧‧邏輯裝置
112'‧‧‧邏輯裝置
114‧‧‧邏輯區域
116‧‧‧隔離區域
116'‧‧‧第一STI區域
118‧‧‧選擇閘極介電層
120‧‧‧選擇閘極
120'‧‧‧選擇閘極
122‧‧‧選擇閘極硬式遮罩
124‧‧‧記憶體源極/汲極區域
126‧‧‧控制閘極
126'‧‧‧控制閘極
128‧‧‧控制閘極電荷收集介電層、控制閘極介電層
128'‧‧‧控制閘極電荷收集介電層、電荷收集介電層
130‧‧‧記憶體矽化物層、記憶體及邏輯矽化物層
132‧‧‧記憶體矽化物層、記憶體及邏輯矽化物層
134‧‧‧第一溝槽
136‧‧‧摻雜區域
138‧‧‧電容器介電層
140‧‧‧上電極
140'‧‧‧上電極
142‧‧‧電容器硬式遮罩
144‧‧‧第二溝槽
150‧‧‧第一間隔物層
150’‧‧‧第一間隔物層
152‧‧‧邏輯閘極介電層
154‧‧‧邏輯閘極
156‧‧‧邏輯硬式遮罩
158‧‧‧邏輯硬式遮罩介電層
160‧‧‧邏輯源極/汲極區域
162‧‧‧邏輯矽化物層
164‧‧‧第二間隔物層
164’‧‧‧第二間隔物層
166‧‧‧第三間隔物層
166'‧‧‧第三間隔物層
168‧‧‧蝕刻終止層
168'‧‧‧蝕刻終止層
170‧‧‧層間介電(interlayer dielectric，ILD)層
170'‧‧‧ILD層
172‧‧‧接觸
174‧‧‧抗蝕保護氧化物(resist protect oxide，RPO)層
174'‧‧‧RPO層
176‧‧‧第一接觸
178‧‧‧第二接觸
180‧‧‧邏輯閘極
182‧‧‧介電蓋層
184‧‧‧第二ILD層
186‧‧‧接觸
200A‧‧‧橫截面圖
200B‧‧‧縱視圖
200C‧‧‧橫截面圖
202‧‧‧指狀溝槽電容器
202'‧‧‧指狀溝槽電容器
216'‧‧‧上電極
214‧‧‧電容器電荷收集介電層、電容器介電層
216‧‧‧上電極
218‧‧‧第二間隔物層
218'‧‧‧第二間隔物層
220‧‧‧第三間隔物層
220'‧‧‧第三間隔物層
222‧‧‧接觸蝕刻終止層
222'‧‧‧接觸蝕刻終止層
224‧‧‧ILD層
224'‧‧‧ILD層、第一ILD層、剩餘第一ILD層
226‧‧‧接觸
228‧‧‧RPO層
300‧‧‧流程圖
302‧‧‧步驟
304‧‧‧步驟
306‧‧‧步驟
308‧‧‧步驟
310‧‧‧步驟
400‧‧‧流程圖
402‧‧‧步驟
404‧‧‧步驟
406‧‧‧步驟
408‧‧‧步驟
410‧‧‧步驟
412‧‧‧步驟
414‧‧‧步驟
416‧‧‧步驟
418‧‧‧步驟
500‧‧‧橫截面圖
502‧‧‧第一介電層
502'‧‧‧剩餘第一介電層
504‧‧‧第一硬式遮罩層
506‧‧‧第二犧牲STI區域
600‧‧‧橫截面圖
602‧‧‧第二硬式遮罩層
602'‧‧‧剩餘第二硬式遮罩層
700‧‧‧橫截面圖
702‧‧‧光阻層
704‧‧‧蝕刻劑
800‧‧‧橫截面圖
900‧‧‧橫截面圖
902‧‧‧第二介電層
902'‧‧‧剩餘第二介電層
1000‧‧‧橫截面圖
1002‧‧‧光阻層
1004‧‧‧蝕刻劑
1100‧‧‧橫截面圖
1102‧‧‧第三介電層
1104‧‧‧第一導電層
1106‧‧‧第三硬式遮罩層
1200‧‧‧橫截面圖
1202‧‧‧記憶體單元堆疊
1204‧‧‧區域
1206‧‧‧光阻層
1208‧‧‧蝕刻劑
1300‧‧‧橫截面圖
1302‧‧‧第四電荷收集介電層
1302’‧‧‧剩餘電荷收集介電層
1304‧‧‧第二導電層
1304'‧‧‧剩餘第二導電層
1400‧‧‧橫截面圖
1402‧‧‧蝕刻劑
1500‧‧‧橫截面圖
1502‧‧‧光阻層
1504‧‧‧蝕刻劑
1600‧‧‧橫截面圖
1602‧‧‧保護層
1700‧‧‧橫截面圖
1702‧‧‧第一摻雜區域
1703‧‧‧第一摻雜區域
1705‧‧‧第二摻雜區域
1706‧‧‧第二摻雜區域
1800‧‧‧橫截面圖
1900‧‧‧橫截面圖
2000‧‧‧流程圖
2002‧‧‧步驟
2004‧‧‧步驟
2006‧‧‧步驟
2008‧‧‧步驟
2010‧‧‧步驟
2012‧‧‧步驟
2014‧‧‧步驟
2016‧‧‧步驟
2018‧‧‧步驟
2100‧‧‧橫截面圖
2200‧‧‧橫截面圖
2202‧‧‧第一導電層
2204‧‧‧第二硬式遮罩層
2300‧‧‧橫截面圖
2302‧‧‧光阻層
2304‧‧‧蝕刻劑
2400‧‧‧橫截面圖
2402‧‧‧第二介電層
2402'‧‧‧剩餘第二介電層
2404‧‧‧第三硬式遮罩層
2404'‧‧‧剩餘第三硬式遮罩層
2500‧‧‧橫截面圖
2502‧‧‧光阻層
2504‧‧‧蝕刻劑
2600‧‧‧橫截面圖
2602‧‧‧摻雜劑
2700‧‧‧橫截面圖
2702‧‧‧蝕刻劑
2800‧‧‧橫截面圖
2802‧‧‧第三電荷收集介電層
2804‧‧‧第二導電層
2900‧‧‧橫截面圖
2902‧‧‧光阻層
3000‧‧‧橫截面圖
3002‧‧‧光阻層
3004‧‧‧蝕刻劑
3100‧‧‧橫截面圖
3200‧‧‧橫截面圖
3300‧‧‧橫截面圖
3400‧‧‧橫截面圖
當結合附圖閱讀以下詳細描述時，本發明的各態樣將最易於理解。應注意，根據行業標準操作規程，各種特徵結構可能並非按比例繪製。事實上，為了論述之清晰性，可以任意地增大或減小各種特徵之尺寸。
第1A圖繪示具有分離閘極快閃記憶體單元、指狀溝槽電容器及基於多晶矽之邏輯裝置之積體電路之一些實施方式的橫截面圖。
第1B圖繪示第1A圖之積體電路之一些實施方式的縱視圖。
第1C圖繪示具有分離閘極快閃記憶體單元、指狀溝槽電容器及基於金屬之邏輯裝置之積體電路之一些實施方式的橫截面圖。
第2A圖繪示具有分離閘極快閃記憶體單元、指狀溝槽電容器及基於多晶矽之邏輯裝置之積體電路之其他實施方式的橫截面圖。
第2B圖繪示第2A圖之積體電路之一些實施方式的縱視圖。
第2C圖繪示第2A圖之積體電路之一些實施方式的橫截面圖。
第3圖繪示用於製造具有分離閘極快閃記憶體單元、指狀溝槽電容器及基於金屬之邏輯裝置之積體電路之一種方法之一些實施方式的流程圖。
第4圖繪示第3圖之方法的一些更詳細之實施方式的流程圖。
第5圖至第19圖繪示在多個製造階段中積體電路之一些實施方式的一系列橫截面圖，積體電路包括分離閘極快閃記憶體單元及指狀溝槽電容器。
第20圖繪示第3圖之方法的其他更詳細之實施方式的流程圖。
第21圖至第34圖繪示在多個製造階段中積體電路之一些實施方式的一系列橫截面圖，積體電路包括分離閘極快閃記憶體單元及指狀溝槽電容器。
本發明提供用於實施本發明之不同特徵許多不同實施方式或實例。下文描述元件及安置的特定實例，以簡化本發明。當然，此等實例僅為實例而不意欲作為限制。例如，以下描述中在第二特徵結構上方或上面形成第一特徵結構可包括其中此等第一和第二特徵結構是以直接接觸形成的實施方式，以及亦可包括其中可在此等第一和第二特徵結構之間形成額外的特徵結構以使得此等第一和第二特徵結 構可不直接接觸的實施方式。此外，本發明在多個實例中可重複元件符號及/或字母。此重複是為達簡化及清晰之目的，其本身並非指示所論述的各個實施方式及/或配置之間的關係。
此外，空間相對術語，諸如「在......下方」、「在......下面」、「下部」、「在......上方」、「上部」及類似術語可在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵與另一元件或特徵的關係。空間相對術語意欲涵蓋除了在附圖中描述的方向以外的使用或操作中的元件之不同方向。裝置可另經定向(旋轉90度或定向於其他方向上)，且本文使用之空間相對描述詞可相應地作出類似解釋。
此外，「第一」、「第二」、「第三」等可在本文中用於簡化描述，以描述一圖式或一系列圖式之不同元件之間的區別。「第一」、「第二」、「第三」等不意欲描述相應元件。因此，結合第一圖式描述之「第一介電層」可不必對應於結合另一圖式描述之「第一介電層」。
嵌入式快閃記憶體裝置包括快閃記憶體單元及支持快閃記憶體單元運算之邏輯裝置。快閃記憶體單元包括，例如，堆疊閘極快閃記憶體單元及分離閘極快閃記憶體裝置(例如金屬-氧化物-氮化物-氧化物-半導體(MONOS)記憶體單元)。與堆疊閘極快閃記憶體單元相比，分離閘極快閃記憶體單元具有較低的功率消耗、較高的注入效率、對短通道效應的較低敏感度及較高的擦除抗擾性。同樣地，分 離閘極快閃記憶體單元更為普遍。邏輯裝置包括，例如，位址解碼器及讀取/寫入電路。
分離閘極快閃記憶體單元及/或邏輯裝置經常使用大範圍的不同電壓進行操作。例如，對於分離閘極快閃記憶體單元，擦除電壓經常相對高於讀取電壓。因此，嵌入式快閃記憶體裝置亦可包括電荷泵以產生不同電壓。電荷泵使用電容器作為能量儲存裝置以產生不同電壓。此外，分離閘極快閃記憶體單元及/或邏輯裝置經常用於混合信號晶片上系統(system-on-a-chip，SOC)之應用。在此等應用中，電容器經常用於過濾雜訊，產生時變信號，或用於其他混合信號應用。因此，嵌入式快閃記憶體裝置可包括用於超越電荷泵目的之外的電容器。嵌入式快閃記憶體裝置內使用之電容器包括多晶矽-絕緣體-多晶矽(polysilicon-insulator-polysilicon，PIP)電容器、金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器及金屬-氧化物-金屬(metal-oxide-metal，MOM)電容器。然而，製造具有上述電容器之嵌入式快閃記憶體裝置導致成本增加且使整合製程複雜化。例如，上述電容器在製造嵌入式快閃裝置期間使用額外的遮罩及處理步驟。
鑒於上文，本發明是針對一種用於製造具有指狀溝槽電容器之分離閘極快閃記憶體單元的方法。另外，本發明是針對由方法之效能所得之積體電路。指狀溝槽電容器是由多晶矽或分離閘極快閃記憶體單元之另外導電層形成。導電層可對應於分離閘極快閃記憶體單元之選擇閘極， 或對應於分離閘極快閃記憶體單元之控制閘極。有利地，藉由形成具有指狀溝槽電容器之分離閘極快閃記憶體單元，可減少成本且可降低整合之複雜性。例如，使用較少的遮罩及處理步驟。
參看第1A圖，第1A圖提供具有分離閘極快閃記憶體單元102及指狀溝槽電容器104之積體電路之一些實施方式之橫截面圖100A。積體電路可為，例如，嵌入式快閃記憶體裝置。分離閘極快閃記憶體單元102及指狀溝槽電容器104分別安置於記憶體單元區域106及半導體基板110之電容器區域108之上方及/或內部。另外，在一些實施方式中，邏輯裝置112安置於半導體基板110之邏輯區域114的上方。在此等實施方式中，電容器區域108通常安置於記記憶體單元區域106與邏輯區域114之間。在一些實施方式中，一或多個隔離區域116(諸如淺溝槽隔離(STI)區域)安置於半導體基板110中，且位於記憶體單元區域106、電容器區域108與邏輯區域114之間，以使區域106、108、114彼此隔離。半導體基板110可為，例如，塊狀矽基板或絕緣體上矽(silicon-on-insulator，SOI)基板。
分離閘極快閃記憶體單元102可為，例如，MONOS記憶體單元或矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體單元。分離閘極快閃記憶體單元102包括具有選擇閘極介電層118、選擇閘極120及選擇閘極硬式遮罩122之一記憶體單元堆疊，此三者以上述順序(亦即選擇閘極介電層118、選擇閘極120、選擇閘極硬式遮罩122之 順序)堆疊於記憶體單元區域106之上方。選擇閘極硬式遮罩122安置於選擇閘極120之上方，而選擇閘極介電層118安置於選擇閘極120之下方，且位於選擇閘極120與半導體基板110之間。選擇閘極硬式遮罩122可為，例如，氮化物，諸如氮化矽。選擇閘極120可為，例如，導電材料，諸如摻雜之多晶矽或金屬。選擇閘極介電層118可為，例如，氧化物，諸如氧化矽。
植入分離閘極快閃記憶體單元102之一對記憶體源極/汲極區域124於半導體基板110內，且安置於記憶體單元堆疊之相對側上。在一些實施方式中，記憶體源極/汲極區域124之摻雜濃度及/或厚度離散地向記憶體單元堆疊逐漸形成錐形梯度，以形成台階輪廓。另外，分離閘極快閃記憶體單元102之控制閘極126及控制閘極電荷收集介電層128安置於記憶體單元堆疊與此對記憶體源極/汲極區域124的其中之一者之間。控制閘極介電層128從控制閘極126底部延伸至控制閘極126與記憶體單元堆疊之相鄰側壁之間。控制閘極介電層128可為，例如，多層氧化物-氮化物-氧化物(ONO)堆疊或多層氧化物-矽奈米晶體-氧化物(OSiO)堆疊。多層ONO堆疊可包括第一(例如，下)氧化層；保形氮化物層，此層安置於第一氧化物層上方且與第一氧化物層相鄰；及第二(例如，上)氧化物層，此層安置於氮化物層之上方且與氮化物層相鄰。多層OSiO堆疊可包括第一(例如，下)氧化層；矽點(silicon dots)層，此層安置於第一氧化物層上方且與第一氧化物層相鄰；及第二(例 如，上)氧化物層，此層安置於矽點層之上方且與矽點層相鄰。控制閘極126可為，例如，導電材料，諸如摻雜之多晶矽或金屬。在一些實施方式中，分離閘極快閃記憶體102之記憶體矽化物層130、132經安置於記憶體源極/汲極區域124及/或控制閘極126之頂表面中及/或頂表面上。
指狀溝槽電容器104包括位於半導體基板110之電容器區域108中的一或多個第一溝槽134。半導體基板110之摻雜區域136沿電容器區域108之上表面及沿第一溝槽134延伸。摻雜區域136界定指狀溝槽電容器104之下電極。指狀溝槽電容器104之電容器堆疊安置於摻雜區域136之上方，且填充第一溝槽134。電容器堆疊包括依序堆疊之第一電容器介電層138、上電極140及電容器硬式遮罩142。電容器硬式遮罩142安置於上電極140之上方，且第一電容器介電層138安置於上電極140之下方，位於上電極140與下電極之間。第一電容器介電層138可為，例如，氧化物，諸如二氧化矽。電容器硬式遮罩142可為，例如，氮化物，諸如氮化矽，且電容器硬式遮罩142通常為與選擇閘極硬式遮罩122相同之層的部分。上電極140可為，例如，導電材料，諸如摻雜多晶矽或金屬，且上電極140通常為與選擇閘極120相同之層的部分。關於後者，上電極140及/或選擇閘極120可共用同一組合物、結晶結構及/或電特性。
在一些實施方式中，指狀溝槽電容器104進一步包括對應於第一溝槽134之一或多個第二溝槽144。第二 溝槽144延伸穿過電容器硬式遮罩142進入上電極140，且與相應的第一溝槽134對準。
邏輯裝置112可為，例如，n型或p型金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)。邏輯裝置112包括邏輯裝置堆疊及第一間隔物層150，第一間隔物層150內襯邏輯裝置堆疊之側壁。邏輯裝置堆疊包括邏輯閘極介電層152、邏輯閘極154、邏輯硬式遮罩156及邏輯硬式遮罩介電層158。邏輯硬式遮罩156安置於邏輯閘極154之上方，其中邏輯硬式遮罩介電層158安置於邏輯硬式遮罩156與邏輯閘極154之間，且邏輯閘極介電層152安置於邏輯閘極154之下方，位於半導體基板110與邏輯閘極154之間。邏輯硬式遮罩156可為，例如，氮化物。邏輯硬式遮罩介電層158及邏輯閘極介電層152可為，例如，氧化物及/或高κ介電質(亦即，介電常數超過約3.9之介電質)。邏輯閘極154可為例如摻雜多晶矽或金屬。其中，邏輯閘極154為金屬，邏輯閘極介電層152通常為高κ介電質。第一間隔物層150可為或另外包括，例如，氧化物及/或氮化物。
在一些實施方式中，選擇閘極120、控制閘極126、上電極140及邏輯閘極154分別由第一、第二、第三及第四多晶矽層製成。第一、第二、第三及第四多晶矽層之一或更多者可共用同一組合物及/或電特性。例如，選擇閘極120及上電極140可對應於共用同一組合物及/或電特性之多晶矽層。
邏輯裝置112之一對邏輯源極/汲極區域160經植入於半導體基板110內，且安置於邏輯裝置堆疊之相對側上。在一些實施方式中，邏輯源極/汲極區域160之摻雜濃度及/或厚度離散地向第一間隔物層150逐漸形成錐形梯度，以形成台階輪廓。另外，在一些實施方式中，邏輯裝置112之邏輯矽化物層162安置於邏輯源極/汲極區域160之頂表面中。
第二間隔物層164係沿分離閘極快閃記憶體單元102及指狀溝槽電容器104之側壁安置，且第三間隔物層166沿分離閘極快閃記憶體單元102、指狀溝槽電容器104及邏輯裝置112之側壁安置。在指狀溝槽電容器104包括第二溝槽144之一些實施方式中，第二及第三間隔物層164、166進一步填充第二溝槽144。第二及第三間隔物層164、166可為，例如，多層ONO堆疊、多層OSiO堆疊堆疊、氧化物或氮化物。
蝕刻終止層168經安置於隔離區域116、分離閘極快閃記憶體單元102、指狀溝槽電容器104、邏輯裝置112及半導體基板110之上方。另外，層間介電(interlayer dielectric，ILD)層170經安置於蝕刻終止層168之上方，且接觸172延伸穿過ILD層170及蝕刻終止層168至記憶體及邏輯矽化物層130、132、162。在一些實施方式中，抗蝕保護氧化物(resist protect oxide，RPO)層174安置於蝕刻終止層168之下方，圍繞記憶體及邏輯矽化物層130、132、162。蝕刻終止層168可為，例如，氧化物或氮化物。 ILD層170可為，例如，氧化物或低κ介電質(亦即介電常數小於約3.9之介電質)。接觸172可為，例如，金屬，諸如鎢、鋁或銅。
參看第1B圖，第1B圖提供第1A圖之積體電路之一些實施方式的縱視圖100B。縱視圖100B是沿上電極140之頂表面獲取，且此圖繪示指狀溝槽電容器104之配置。第一接觸176與指狀溝槽電容器104橫向間隔開，且安置於指狀溝槽電容器104之相對側上。另外，蝕刻終止層168、RPO層174及第二及第三間隔物層164、166環繞指狀溝槽電容器104。第二接觸178安置於指狀溝槽電容器104之上方，位於指狀溝槽電容器104之相對側上。另外，第二溝槽144安置於第一溝槽134之上方，且與第一溝槽134對準，且第二及第三間隔物層164、166填充第二溝槽144。
參看第1C圖，第1C圖提供第1A圖之積體電路之其他實施方式的橫截面圖100C。然而，第1A圖之實施方式通常係關於基於多晶矽之邏輯裝置，第1C圖之實施方式通常係關於基於金屬之邏輯裝置。在此等實施方式中，無硬式遮罩上覆的分離閘極快閃記憶體單元102'之選擇閘極120’、指狀溝槽電容器104’之上電極140’及邏輯裝置112’之邏輯閘極180。邏輯閘極180通常為金屬，邏輯閘極介電層152通常為高κ介電質。另外，選擇閘極120’、上電極140’、邏輯閘極180、控制閘極126’、電荷收集介電層128’、第一、第二及第三間隔物層150’、164’、166’、RPO 層174’、蝕刻終止層168’及ILD層170’之一或更多者具有近似共面上表面。
介電蓋層(dielectric capping layer)182遮蔽邏輯區域114，而第二ILD層184安置於平坦表面及介電蓋層182之上方。接觸186延伸穿過第二ILD層184至邏輯閘極180、上電極140’、選擇閘極120’、控制閘極126’及源極/汲極區域124、160。另外，額外的矽化物層188安置於選擇閘極120’、控制閘極126’及上電極140’之一或更多者之上方及/或內部。介電蓋層182可為，例如，氧化物。第二ILD層184可為，例如，氧化物或低k介電質。接觸186可為，例如金屬，諸如鎢、鋁或銅。
參看第2A圖，第2A圖提供具有分離閘極快閃記憶體單元102及指狀溝槽電容器202之積體電路之其他實施方式的橫截面圖200A。指狀溝槽電容器202包括一電容器堆疊，此電容器堆疊安置於半導體基板110之摻雜區域136的上方，且填充半導體基板110中之一或多個溝槽134。半導體基板110之摻雜區域136沿半導體基板110之電容器區域108之上表面及沿溝槽134延伸。另外，摻雜區域136界定指狀溝槽電容器202之下電極。
電容器堆疊包括依序堆疊之電容器電荷收集介電層214及上電極216。電容器介電層214安置於上電極216之下方，位於上電極216與摻雜區域136之間。電容器介電層214可為，例如，多層ONO堆疊或多層OSiO堆疊。另外，電容器介電層214可為共用但不連續之電荷收集介電層之 部分，電荷收集介電層包括分離閘極快閃記憶體單元102之控制閘極介電層128。上電極216可為，例如，導電材料，諸如摻雜多晶矽或金屬，且上電極216通常為與控制閘極126相同之層的部分。關於後者，分離閘極快閃記憶體單元102之上電極216及/或控制閘極126可共用同一組合物、結晶結構及/或電特性。
在一些實施方式中，分離閘極快閃記憶體單元102之選擇閘極120、控制閘極126、上電極216及邏輯裝置112之邏輯閘極154分別由第一、第二、第三及第四多晶矽層製成。第一、第二、第三及第四多晶矽層之一或更多者可共用同一組合物及/或電特性。例如，控制閘極126及上電極216可對應於共用同一組合物及/或電特性之多晶矽層。
第二間隔物層218係沿分離閘極快閃記憶體單元102及指狀溝槽電容器202之側壁安置，且第三間隔物層220係沿分離閘極快閃記憶體單元102、指狀溝槽電容器202及邏輯裝置112之側壁安置。第二及第三間隔物層218、220可為，例如，多層ONO堆疊、多層OSiO堆疊、氧化物或氮化物。
蝕刻終止層222經安置於一或多個隔離區域116、分離閘極快閃記憶體單元102、指狀溝槽電容器202、邏輯裝置112及半導體基板110之上方。另外，ILD層224經安置於蝕刻終止層222之上方，且接觸226延伸穿過ILD層224及蝕刻終止層222至記憶體及邏輯矽化物層130、132、162。在一些實施方式中，RPO層228安置於蝕刻終 止層168之下方，圍繞記憶體及邏輯矽化物層130、132、162。蝕刻終止層222可為，例如，氧化物或氮化物。ILD層可為，例如，氧化物或低κ介電質。接觸226可為，例如，金屬，諸如鎢或銅。
參看第2B圖，第2B圖提供第2A圖之積體電路之一些實施方式的縱視圖200B。縱視圖200B是沿上電極216之頂表面獲取，且此圖繪示指狀溝槽電容器202之安置。第一接觸176與指狀溝槽電容器202橫向間隔開，且安置於指狀溝槽電容器202之相對側上。另外，蝕刻終止層222、RPO層228及第二及第三間隔物層218、220環繞指狀溝槽電容器202。第二接觸178安置於指狀溝槽電容器202之上方，位於第一溝槽134之相對、遠側上。
參看第2C圖，第2C圖提供第2A圖之積體電路之其他實施方式的橫截面圖200C。然而，第2A圖之實施方式通常係關於基於多晶矽之邏輯裝置，第2C圖之實施方式通常係關於基於金屬之邏輯裝置。在此等實施方式中，無硬式遮罩上覆的分離閘極快閃記憶體單元102'之選擇閘極120’、指狀溝槽電容器202’之上電極216’及邏輯裝置112’之邏輯閘極180。邏輯閘極180通常為金屬，邏輯閘極介電層152通常為高κ介電質。另外，選擇閘極120’、控制閘極126’、上電極216’、邏輯閘極180、控制閘極電荷收集介電層128’、RPO層228’、蝕刻終止層222’、第一、第二及第三間隔物層150’、218’、220’及ILD層224’之一或更多者具有近似共面上表面。
介電蓋層230遮蔽邏輯區域114，且第二ILD層232安置於平面表面及介電蓋層230之上方。接觸234延伸穿過第二ILD層232至邏輯閘極180、上電極216’、選擇閘極120’、控制閘極126’及源極/汲極區域124、160。另外，額外的矽化物層236經安置於選擇閘極120’、控制閘極126’及上電極216’之一或更多者之上方及/或內部。介電蓋層230可為，例如，氧化物。第二ILD層232可為，例如，氧化物或低κ介電質。接觸234可為，例如金屬，諸如鎢、鋁或銅。
參看第3圖，第3圖提供用於製造具有分離閘極快閃記憶體單元及指狀溝槽電容器之積體電路之一種方法的一些實施方式的流程圖。
在302處，提供具有記憶體單元區域及電容器區域之半導體基板。電容器區域包括一或多個犧牲STI區域。
在304處，在犧牲STI區域中執行第一蝕刻，以移除犧牲STI區域，且以曝露對應於犧牲STI區域之一或多個溝槽。
在306處，在半導體基板區域中植入摻雜劑，摻雜劑沿溝槽延伸。
在308處，在半導體基板上方形成導電層，且此導電層填充溝槽。
在310處，在導電層中執行第二蝕刻，以在記憶體單元區域的上方形成記憶體單元之控制閘極及選擇閘 極的其中之一者，且以在電容器區域的上方形成指狀溝槽電容器之上電極。
有利地，根據以上方法形成積體電路(例如嵌入式快閃記憶體裝置)降低了整合電容器與分離閘極快閃記憶體單元之成本及複雜性。使用分離閘極快閃記憶體單元形成指狀溝槽電容器，且指狀溝槽電容器與分離閘極快閃記憶體單元共用一導電層。此導電層可，例如，對應於選擇閘極或控制閘極。形成具有分離閘極快閃記憶體單元之指狀溝槽電容器減少遮罩之數目及處理步驟之數目。
儘管本發明將藉由流程圖300描述之方法說明及描述為一系列步驟或事件，但應瞭解，不意欲將說明此等步驟或事件之順序解釋為限制意義。例如，一些步驟可能以不同的順序存在，及/或與以除本發明說明及/或描述之此等步驟或事件之外的其他步驟或事件同時存在。另外，實施本發明描述之一或多個態樣或實施方式可能並不需要所有說明之步驟，且可在一或多個獨立步驟及/或階段中進行本發明描繪之一或多個步驟。
參看第4圖，第4圖提供第3圖之方法的一些更詳細實施方式的流程圖。如將可見，此等實施方式形成指狀溝槽電容器之上電極及分離閘極快閃記憶體單元之選擇閘極。
在402處，提供半導體基板，此半導體基板具有記憶體單元區域、邏輯區域及安置於記憶體單元與邏輯區 域之間的電容器區域。電容器區域包括一或多個犧牲STI區域。
在404處，執行第一蝕刻以移除犧牲STI區域，且以曝露對應於犧牲STI區域之一或多個溝槽。
在406處，在半導體基板之一區域中植入摻雜劑，此摻雜劑沿溝槽延伸。
在408處，在半導體基板之上方形成依序堆疊之第一介電層、第一導電層及硬式遮罩層，且填充溝槽。
在410處，在硬式遮罩層、第一導電層及第一介電層中執行第二蝕刻，以在記憶體單元區域的上方形成記憶體單元堆疊，且以在電容器區域上方形成指狀溝槽電容器之上電極。
在412處，沿記憶體單元堆疊及上電極形成依序堆疊之第二電荷收集介電層及第二導電層。
在414處，在電荷收集介電層及第二導電層中執行第三蝕刻，以移除橫向延伸，且以沿記憶體單元堆疊之側壁形成記憶體單元之控制閘極。
在416處，在邏輯區域之上方形成邏輯裝置。
在418處，在半導體基板、記憶體單元堆疊、控制閘極、邏輯裝置及上電極之上方形成後段製程(back end of line，BEOL)金屬化堆疊。
儘管本發明將藉由流程圖400描述之方法說明及描述為一系列步驟或事件，但應瞭解，不意欲將說明此等步驟或事件之順序解釋為限制意義。例如，一些步驟可能以 不同的順序存在，及/或與以除本發明說明及/或描述之彼等步驟或事件之外的其他步驟或事件同時存在。另外，實施本發明描述之一或多個態樣或實施方式可能並不需要所有說明之步驟，且可在一或多個獨立步驟及/或階段中進行本發明描繪之一或多個步驟。
參看第5圖至第19圖，此等圖式提供在多個製造階段半導體結構之一些實施方式的橫截面圖，以說明第4圖之方法。儘管相對於此方法描述第5圖至第19圖，但應瞭解，第5圖至第19圖中揭示之結構不限制於此方法，而替代地，此結構可作為獨立於此方法之結構獨立存在。同樣地，儘管相對於第5圖至第19圖描述此方法，但應瞭解，此方法不限制於第5圖至第19圖中揭示之結構，而替代地，此方法可作為獨立於第5圖至第19圖揭示之結構的方法獨立存在。
第5圖繪示對應於步驟402之一些實施方式之橫截面圖500。如圖所示，提供半導體基板110。半導體基板110包括記憶體單元區域106、邏輯區域114及安置於記憶體單元區域106與邏輯區域114之間的電容器區域108。另外，半導體基板110由依序堆疊之第一介電層502及第一硬式遮罩層504覆蓋。第一介電層502可為，例如，氧化物，諸如二氧化矽。第一硬式遮罩層504可為，例如，氮化物，諸如氮化矽。半導體基板110可為，例如，塊狀矽基板或SOI基板。
第一STI區域116’延伸穿過第一介電層502及硬式遮罩層504進入半導體基板110中，以使記憶體單元區 域106、電容器區域108及邏輯區域114彼此分離。一或多個第二犧牲STI區域506延伸穿過第一介電層502及第一硬式遮罩層504，進入電容器區域108。在一些實施方式中，第一及第二STI區域116’、506延伸之深度約為2500埃(Angstroms)。另外，在一些實施方式中，第二STI區域506之高寬比超過約3。
第6圖及第7圖繪示對應於步驟404之一些實施方式的橫截面圖600、700。
如第6圖所示，在第一硬式遮罩層504中執行第一蝕刻，以移除第一硬式遮罩層504。執行第一蝕刻之製程可包括，例如，應用一種蝕刻劑，而此種蝕刻劑對相對於第一介電層502之第一硬式遮罩層504具有選擇性。另外，形成第二硬式遮罩層602，第二硬式遮罩層602內襯第一介電層502及第一及第二STI區域116’、506之曝露區域。第二硬式遮罩層602可為，例如，氮化物，諸如氮化矽。
如第7圖所示，執行一或多次第二蝕刻，穿過上覆於電容器區域108之第二硬式遮罩層602及第一介電層502的區域，以移除此等區域。另外，第二蝕刻移除犧牲STI區域506。藉由移除犧牲STI區域506，曝露出對應於犧牲STI區域506之一或多個溝槽134。用於執行一或多次第二蝕刻之製程可包括，例如，形成光阻層702，此光阻層遮蔽環繞電容器區域108之第二硬式遮罩層602的區域。隨後可將一或多個蝕刻劑704相繼應用至第二硬式遮罩層602、第 一介電層502及犧牲STI區域506。在應用一或多個蝕刻劑704的情況下，可移除光阻層702。
第8圖繪示對應於步驟406之一些實施方式的橫截面圖800。如圖所示，在半導體基板110之曝露區域中植入摻雜劑802，內襯溝槽134。半導體基板110之摻雜區域136界定形成之指狀溝槽電容器的下電極。
第9圖至第11圖繪示對應於步驟408之一些實施方式的橫截面圖900、1000、1100。
如第9圖所示，在剩餘第二硬式遮罩層602’及剩餘第一介電層502’中執行一或更多次第三蝕刻，以移除剩餘第二硬式遮罩層602’及剩餘第一介電層502’。用於執行第三蝕刻之製程可包括，例如，在半導體基板110之摻雜區域136的上方生長一薄氧化物。隨後可將一或多個蝕刻劑相繼應用至剩餘第二硬式遮罩層602’及剩餘第一介電層502’，以移除剩餘第二硬式遮罩層602’及剩餘第一介電層502’。在一些實施方式中，第三蝕刻回蝕第一STI區域116’，直至約與半導體基板110之頂表面平齊。
亦如第9圖所示，第二介電層902在半導體基板110之上方形成，且內襯溝槽134。第二介電層902可為，例如，氧化物，諸如二氧化矽。
如第10圖所示，在第二介電層902中執行第四蝕刻，以移除環繞電容器區域108之第二介電層902之區域。用於執行第四蝕刻之製程可包括，例如，形成遮蔽電容 器區域108之光阻層1002。隨後可將蝕刻劑1004應用於第二介電層902，接著移除光阻層1002。
如第11圖所示，在半導體基板110及剩餘第二介電層902’之上方形成依序堆疊之第三介電層1102、第一導電層1104及第三硬式遮罩層1106。形成第三介電層1102，內襯剩餘第二介電層902’及溝槽134。形成第一導電層1104，內襯第三介電層1102，且填充溝槽134。形成第三硬式遮罩層1106，內襯第一導電層1104。第三介電層1102可為，例如，氧化物，諸如二氧化矽。第一導電層1104可為，例如，導電材料，諸如摻雜多晶矽或金屬。第三硬式遮罩層1106可為，例如，氮化物，諸如氮化矽。
第12圖繪示對應於步驟410之一些實施方式的橫截面圖1200。如圖所示，對半導體基板110執行一或更多次第五蝕刻，穿過第三硬式遮罩層1106、第一導電層1104及第三介電層1102之選擇區域。第五蝕刻導致在記憶體單元區域106的上方形成記憶體單元堆疊1202，及在電容器區域108的上方形成指狀溝槽電容器104。記憶體單元堆疊1202包括上覆選擇閘極120之選擇閘極硬式遮罩122，及選擇閘極120下方之選擇閘極介電層118，此選擇閘極介電層118位於選擇閘極120與半導體基板110之間。指狀溝槽電容器104包括上覆上電極140之電容器硬式遮罩142，及位於上電極140與半導體基板110中間之電容器介電層138。
上覆記憶體單元區域106之第一導電層1104的區域界定選擇閘極120，且上覆電容器區域108之第一導電 層1104的區域界定上電極140。上覆記憶體單元區域106之第三硬式遮罩層1106的區域界定選擇閘極硬式遮罩122，且上覆電容器區域108之第三硬式遮罩層1106的區域界定電容器硬式遮罩142。上覆記憶體單元區域106之第三介電層1102的區域界定選擇閘極介電層118。另外，上覆電容器區域108之第三介電層1102的區域1204連同剩餘第二介電層902’界定電容器介電層138。
用於執行第五蝕刻之製程可包括，例如，形成光阻層1206，此光阻層遮蔽對應於記憶體單元堆疊1202及指狀溝槽電容器104之第三硬式遮罩層1106之區域。隨後，可將一或多個蝕刻劑1208相繼應用至第三硬式遮罩層1106、第一導電層1104及第三介電層1102。在應用蝕刻劑1208之後，可移除光阻層1206。
第13圖繪示對應於步驟412之一些實施方式的橫截面圖1300。如圖所示，在半導體基板110的上方形成依序堆疊之第四電荷收集介電層1302及第二導電層1304。形成電荷收集介電層1302及第二導電層1304，內襯記憶體單元堆疊1202及指狀溝槽電容器104。電荷收集介電層1302可形成為，例如，多層ONO堆疊或多層OSiO堆疊。第二導電層1304可形成為，例如，摻雜多晶矽或金屬。
第14圖及第15圖繪示對應於步驟414之一些實施方式的橫截面圖1400、1500。
如第14圖所示，在第二導電層1304及電荷收集介電層1302中執行一或更多次第六蝕刻，以移除橫向延 伸。用於執行第六蝕刻之製程可包括，例如，應用對第二導電層1304具有選擇性之蝕刻劑，以回蝕第二導電層1304且移除橫向延伸。其後，可應用對電荷收集介電層1302具有選擇性之一或多個額外蝕刻劑1402，以回蝕電荷收集介電層1302且移除未由剩餘第二導電層1304’遮蔽之橫向延伸。
如第15圖所示，在剩餘第二導電層1304’及剩餘電荷收集介電層1302’中執行一或更多次第七蝕刻。第七蝕刻移除與記憶體單元堆疊1202及指狀溝槽電容器104相鄰之剩餘第二導電層1304’及剩餘電荷收集介電層1302’的所有區域，除鄰接與指狀溝槽電容器104相鄰之記憶體單元堆疊1202之單側的區域外。第七蝕刻沿記憶體單元堆疊1202之單側壁形成控制閘極126。用於執行第七蝕刻之製程可包括，例如，形成光阻層1502，此光阻層遮蔽對應於控制閘極126及/或邏輯區域114之剩餘第二導電層1304’的區域。隨後，可根據光阻層1502之圖案將一或多個蝕刻劑1504應用於剩餘第二導電層1304’及剩餘電荷收集介電層1302’。另外，可移除光阻層1502。
第16圖及第17圖繪示對應於步驟416之一些實施方式的橫截面圖1600、1700。
如第16圖所示，在記憶體單元區域106及電容器區域108的上方形成保護層1602。保護層1602可形成作為，例如，氧化物，諸如二氧化矽。用於形成保護層1602之製程可包括在半導體基板110之上方形成中間層及圖案化中間層。
亦如第16圖所示，在邏輯區域114的上方形成邏輯裝置堆疊1604。邏輯裝置堆疊1604可包括，例如，邏輯閘極154、第五及第六介電層152、158、邏輯硬式遮罩156及第一間隔物層150。第五介電層152可安置於半導體基板110與邏輯閘極154之間，且邏輯硬式遮罩156可安置於邏輯閘極154之上方，其中第六介電層158安置於邏輯硬式遮罩156與邏輯閘極154之間。第五及第六介電層152、158可為，例如，氧化物。邏輯硬式遮罩156可為，例如，氮化物。邏輯閘極154可為，例如，摻雜之多晶矽。第一間隔物層150可沿邏輯閘極154、第五及第六介電層152、158及邏輯硬式遮罩156之側壁安置。第一間隔物層150可為，例如，氧化物及/或氮化物。
如第17圖所示，執行第八蝕刻，以移除保護層1602。藉由將對保護層1602具有選擇性之蝕刻劑應用至保護層1602執行第八蝕刻。另外，將摻雜劑植入邏輯區域114及記憶體單元區域106之曝露區域中，以界定第一摻雜區域1702、1703。其後，形成第二及第三間隔物層164、166。第二間隔物層164係沿選擇及控制閘極120、126及指狀溝槽電容器104之側壁形成。第三間隔物層166沿第一及第二間隔物層150、164之側壁形成。
在形成第二及第三間隔物層164、166的情況下，將摻雜劑植入記憶體單元區域106及邏輯區域114之曝露區域中，以界定第二摻雜區域1705、1706。第二摻雜區域1705、1706通常比第一摻雜區域1702、1703具有更高 濃度之摻雜劑。在一些實施方式中，在形成第一及第二摻雜區域1702、1703、1705、1706之後，在摻雜區域1702、1703、1705、1706及/或控制閘極126的上方形成矽化物層130、132、162。製程可包括，例如，在其上不需要矽化物之區域上形成RPO層174，及生長矽化物。
第18圖繪示對應於步驟418之一些實施方式的橫截面圖1800。如圖所示，在半導體結構的上方形成BEOL金屬化堆疊。此舉包括形成接觸蝕刻終止層168，內襯半導體結構。其後，在接觸蝕刻終止層168的上方形成ILD層170，及平坦化ILD層170。另外，形成接觸172，接觸172延伸穿過ILD層170及接觸蝕刻終止層168，接觸172通常延伸至矽化物層130、132、162。
第18圖之橫截面圖1800繪示通常用於形成具有多晶矽閘極之邏輯裝置的製程。然而，可形成具有金屬閘極之邏輯裝置。第19圖繪示對應於一製程之步驟416及418之一些實施方式的橫截面圖，此製程通常用於形成具有金屬閘極之邏輯裝置。
如第19圖所示，在形成ILD層170之後，執行平坦化製程，以移除選擇閘極硬式遮罩122、電容器硬式遮罩142及邏輯硬式遮罩156。通常，平坦化製程延伸至以下層之一或更多者中：ILD層170；接觸蝕刻終止層168；第一、第二及第三間隔物層150、164、166；RPO層174；控制閘極126；控制閘極介電層128及控制閘極矽化物層 132。可藉由，例如，化學機械研磨(CMP)及/或回蝕執行平坦化製程。
在平坦化製程之後，用金屬閘極180替代邏輯閘極154，且形成遮蔽邏輯區域114之介電蓋層182。例如，在半導體結構之上方及/或內部形成中間介電蓋層，且有選擇地蝕刻中間介電蓋層，以將中間介電蓋層限制於邏輯區域114。另外，在選擇閘極120、控制閘極126及具有自校準過程之上電極140之一或更多者的上方生長額外矽化物層188。
在形成額外矽化物層188的情況下，在介電蓋層182、剩餘ILD層170’、接觸蝕刻終止層168’、第一第二及第三側壁間隔物層150’、164’、166’、RPO層174’、控制閘極126’、控制閘極電荷收集介電層128’及選擇閘極120’之上方形成第二ILD層184。通常，形成之第二ILD層184具有平坦的頂表面。形成第二ILD層184的情況下，形成接觸186，接觸186延伸穿過剩餘ILD層170’及剩餘接觸蝕刻終止層168’。
參看第20圖，第20圖提供第3圖之方法的其他更詳細之實施方式的流程圖。如將可見，此等實施方式形成指狀溝槽電容器之上電極及分離閘極快閃記憶體單元之控制閘極。
在2002處，提供半導體基板，此半導體基板具有記憶體單元區域、邏輯區域及安置於記憶體單元與邏輯區 域之間的電容器區域。電容器區域包括一或多個犧牲STI區域。
在2004處，在半導體基板及犧牲STI區域之上方，形成依序堆疊之第一導電層及硬式遮罩層。
在步驟2006處，在硬式遮罩層及第一導電層中執行第一蝕刻，以在記憶體單元區域之上方形成記憶體單元之記憶體單元堆疊。
在2008處，執行第二蝕刻以移除犧牲STI區域，且以曝露出對應於犧牲STI區域之一或多個溝槽。
在2010處，在半導體基板之一區域中植入摻雜劑，此等摻雜劑沿溝槽延伸。
在2012處，沿記憶體單元堆疊，形成依序堆疊之電荷收集介電層及第二導電層，並填充溝槽。
在2014處，在電荷收集介電層及第二導電層中執行第三蝕刻，以沿記憶體單元堆疊之側壁形成記憶體單元之控制閘極，且在電容器區域之上方形成指狀溝槽電容器之上電極。
在2016處，在邏輯區域之上方形成邏輯裝置。
在2018處，在半導體基板、記憶體單元堆疊、控制閘極、邏輯裝置及上電極之上方形成BEOL金屬化堆疊。
儘管本發明將藉由流程圖2000描述之方法說明及描述為一系列步驟或事件，但應瞭解，不意欲將說明此等步驟或事件之順序解釋為限制意義。例如，一些步驟可能 以不同的順序存在，及/或與以除本發明說明及/或描述之彼等步驟或事件之外的其他步驟或事件同時存在。另外，實施本發明描述之一或多個態樣或實施方式可能並不需要所有說明之步驟，且可在一或多個獨立步驟及/或階段中進行本發明描繪之一或多個步驟。
參看第21圖至第34圖，此等圖式提供在多個製造階段半導體結構之一些實施方式的橫截面圖，以說明第20圖之方法。儘管相對於此方法描述第21圖至第34圖，但應瞭解，第21圖至第34圖中揭示之結構不限制於此方法，而替代地，此結構可作為獨立於此方法之結構獨立存在。同樣地，儘管相對於第21圖至第34圖描述此方法，但應瞭解，此方法不限制於第21圖至第34圖中揭示之結構，而替代地，此方法可作為獨立於第21圖至第34圖揭示之結構的方法獨立存在。
第21圖繪示對應於步驟2002之一些實施方式的橫截面圖2100。如圖所示，提供半導體基板110。半導體基板110包括記憶體單元區域106、邏輯區域114及電容器區域108，電容器區域108安置於記憶體單元區域106與邏輯區域114之間。另外，半導體基板110由依序堆疊之第一介電層502及第一硬式遮罩層504覆蓋。第一介電層502可為，例如，氧化物。第一硬式遮罩層504可為，例如，氮化物。半導體基板110可為，例如，塊狀矽基板或SOI基板。
第一STI區域116’延伸穿過第一介電層502及硬式遮罩層504進入半導體基板110中，以使記憶體單元區 域106、電容器區域108及邏輯區域114彼此隔離。一或多個第二犧牲STI區域506延伸穿過第一介電層502及第一硬式遮罩層504，進入電容器區域108。
第22圖繪示對應於步驟2004之一些實施方式的橫截面圖2200。如第22圖所示，在第一硬式遮罩層504中執行第一蝕刻，以移除第一硬式遮罩層504。用於執行第一蝕刻之製程可包括，例如，應用一種蝕刻劑，而此種蝕刻劑對相對於第一介電層502之第一硬式遮罩層504具有選擇性。
亦如第22圖所示，在半導體基板110的上方形成依序堆疊之第一導電層2202及第二硬式遮罩層2204。形成第一導電層2202及第二硬式遮罩層，內襯第一介電層502及第一及第二STI區域116’、506曝露區域。第一導電層2202可為，例如，導電材料，諸如摻雜多晶矽或金屬。第二硬式遮罩層2204可為，例如，氮化物，諸如氮化矽。
第23圖繪示對應於步驟2006之一些實施方式的橫截面圖2300。如第23圖所示，對半導體基板110執行一或多個第二蝕刻，此第二蝕刻穿過第二硬式遮罩層2204、第一導電層2202及第一介電層502之選擇區域。第二蝕刻導致在記憶體單元區域106的上方形成記憶體單元堆疊1202。記憶體單元堆疊1202包括上覆選擇閘極120之選擇閘極硬式遮罩122，及選擇閘極120下方之選擇閘極介電層118，選擇閘極介電層118位於選擇閘極120與半導體基板110之間。在一些實施方式中，第二蝕刻回蝕第一及第 二STI區域116’、506，直至約與半導體基板110之頂表面平齊。
用於執行第二蝕刻之製程可包括，例如，形成光阻層2302，此光阻層遮蔽對應於記憶體單元堆疊1202之第二硬式遮罩層2204之區域。隨後將一或多個蝕刻劑2304應用於第二硬式遮罩層2204、第一導電層2202及第一介電層502。在應用蝕刻劑2304之後，可移除光阻層2302。
第24圖及第25圖繪示對應於步驟2008之一些實施方式的橫截面圖2400、2500。
如第24圖所示，形成第二介電層2402及第三硬式遮罩層2404，上述兩層在半導體基板110及剩餘第一及第二STI區域116、506’之上方堆疊。另外，形成第二介電層2402及第三硬式遮罩層2404，內襯記憶體單元堆疊1202。第二介電層2402可形成作為，例如，氧化物，諸如二氧化矽。第三硬式遮罩層2404可形成作為，例如，氮化物，諸如氮化矽。
如第25圖所示，執行一或多個第三蝕刻，此第三蝕刻穿過第三硬式遮罩層2404及上覆電容器區域108之第二介電層2402之區域，以移除此等區域。另外，第三蝕刻移除剩餘犧牲STI區域506’。藉由移除剩餘犧牲STI區域506’，曝露出對應於剩餘犧牲STI區域506’之一或多個溝槽134。用於執行第三蝕刻之製程可包括，例如，形成光阻層2502，此光阻層遮蔽環繞電容器區域108之第三硬式遮罩層2404之區域。隨後，可將一或多個蝕刻劑2504相繼應用至 第三硬式遮罩層2404、第二介電層2402及剩餘犧牲STI區域506’。在應用一或多個蝕刻劑2504的情況下，可移除光阻層2502。
第26圖繪示對應於步驟2010之一些實施方式的橫截面圖2600。如圖所示，將摻雜劑2602植入半導體基板110之曝露區域中，內襯溝槽134。半導體基板110之摻雜區域136界定形成之指狀溝槽電容器的下電極。
第27圖及第28圖繪示對應於步驟2012之一些實施方式的橫截面圖2700、2800。
如第27圖所示，在剩餘第三硬式遮罩層2404’及剩餘第二介電層2402’中執行一或多個第四蝕刻，以移除此等層。用於執行第四蝕刻之製程可包括，例如，應用對剩餘第三硬式遮罩層2404’及剩餘第二介電層2402’具有選擇性之一或多個蝕刻劑2702。
如第28圖所示，在半導體基板110的上方形成依序堆疊之第三電荷收集介電層2802及第二導電層2804。形成電荷收集介電層2802及第二導電層2804，內襯記憶體單元堆疊1202且填充溝槽134。電荷收集介電層2802內襯溝槽134，而第二導電層2804在電荷收集介電層2802之上方填充溝槽134。電荷收集介電層2802可為，例如，多層ONO堆疊或多層OSiO堆疊。第二導電層2804可形成作為，例如，摻雜多晶矽或金屬。
第29圖及第30圖繪示對應於步驟2014之一些實施方式的橫截面圖2900、3000。
如第29圖所示，在第二導電層2804及電荷收集介電層2802中執行一或多個第五蝕刻，以形成指狀溝槽電容器202，且以移除環繞指狀溝槽電容器202之第二導電層2804及電荷收集介電層2802之橫向延伸。用於執行第五蝕刻之製程可包括，例如，形成遮蔽電容器區域108之光阻層2902。其後，可應用對第二導電層2804具有選擇性之蝕刻劑，以回蝕第二導電層2804，且移除環繞電容器區域108之橫向延伸。此外，可應用對電荷收集介電層2802具有選擇性之一或多個額外蝕刻劑2904，以回蝕電荷收集介電層2802，及以移除未由剩餘第二導電層2804’及光阻層2902遮蔽之橫向延伸。在使用額外之蝕刻劑2904的情況下，可移除光阻層2902。
如第30圖所示，在剩餘第二導電層2804’及剩餘電荷收集介電層2802’中執行一或更多次第六蝕刻。第六蝕刻移除記憶體單元堆疊1202及指狀溝槽電容器202上所有剩餘第二導電層2804’及剩餘電荷收集介電層2802’之區域，記憶體單元堆疊1202與指狀溝槽電容器202相鄰之側面上的區域除外。第六蝕刻沿記憶體單元堆疊1202之單一側壁形成控制閘極126。用於執行第六蝕刻之製程可包括，例如，形成光阻層3002，此光阻層遮蔽對應於控制閘極126及指狀溝槽電容器202之剩餘第二導電層2804’的區域。隨後，可根據光阻層3002之圖案將一或多個蝕刻劑3004應用於剩餘第二導電層2804'及剩餘電荷收集介電層2802'。進一步，可移除光阻層3002。
第31圖及第32圖繪示對應於步驟2016之一些實施方式的橫截面圖3100、3200。
如第31圖所示，在記憶體單元區域106及電容器區域108的上方形成保護層3102。形成之保護層3102可為，例如，氧化物，諸如二氧化矽。用於形成保護層3102之製程可包括在半導體基板110的上方形成中間層及圖案化中間層。
亦如第31圖所示，在邏輯區域114之上方形成邏輯裝置堆疊1604。邏輯裝置堆疊可包括，例如，邏輯閘極154、第四及第五介電層152、158、邏輯硬式遮罩156及第一間隔物層150。第四介電層152可安置於半導體基板110與邏輯閘極154之間，且邏輯硬式遮罩156可安置於邏輯閘極154之上方，其中第五介電層158安置於邏輯硬式遮罩156與邏輯閘極154之間。第四及第五介電層152、158可為，例如，氧化物。邏輯硬式遮罩156可為，例如，氮化物。邏輯閘極154可為，例如，摻雜多晶矽。第一間隔物層150可沿邏輯閘極154、第四及第五介電層152、158及邏輯硬式遮罩156之側壁安置。第一間隔物層150可為，例如，氧化物及/或氮化物。
如第32圖所示，執行第七蝕刻，以移除保護層3102。藉由將對保護層3102具有選擇性之蝕刻劑應用至保護層3102來執行第七蝕刻。另外，將摻雜劑植入邏輯區域114及記憶體單元區域106之曝露區域中，以界定第一摻雜區域1702、1703。其後，形成第二及第三間隔物層218、 220。第二間隔物層218沿選擇及控制閘極120、126及指狀溝槽電容器202之側壁形成。第三間隔物層220沿第一及第二間隔物層150、218之側壁形成。
在形成第二及第三側壁層218、220的情況下，將摻雜劑植入記憶體單元區域106及邏輯區域114之曝露區域中，以界定第二摻雜區域1705、1706。第二摻雜區域1705、1706通常比第一摻雜區域1702、1703具有更高濃度之摻雜劑。在一些實施方式中，在形成第一及第二摻雜區域1702、1703、1705、1706之後，在摻雜區域1702、1703、1705、1706及/或控制閘極126的上方形成矽化物層130、132、162。此製程可包括，例如，在其上不需要矽化物之區域上形成RPO層228，及生長矽化物。
第33圖繪示對應於步驟2018之一些實施方式的橫截面圖3300。如圖所示，在半導體結構的上方形成BEOL金屬化堆疊。此舉包括形成接觸蝕刻終止層222，內襯半導體結構。其後，在接觸蝕刻終止層222的上方形成ILD層224，及平坦化ILD層224。另外，形成接觸226，接觸226延伸穿過ILD層224及接觸蝕刻終止層222，通常接觸226延伸至矽化物層130、132、162。
第33圖之橫截面圖3300繪示通常用於形成具有多晶矽閘極之邏輯裝置的製程。然而，可形成具有金屬閘極之邏輯裝置。第34圖繪示對應於一製程之步驟2016及2018之一些實施方式的橫截面圖3400，此製程通常用於形成具有金屬閘極之邏輯裝置。
如第34圖所示，在形成ILD層224之後，執行平坦化製程，以移除選擇閘極硬式遮罩122及邏輯硬式遮罩156。通常，平坦化製程延伸至以下層之一或更多者中：ILD層224；接觸蝕刻終止層222；第一、第二及第三間隔物層150、218、220；RPO層228；控制閘極126；控制閘極介電層128及控制閘極矽化物層132。可藉由，例如，CMP執行平坦化製程。
在平坦化製程之後，金屬閘極180替代邏輯閘極154，且形成遮蔽邏輯區域114之介電蓋層230。例如，在半導體結構之上方形成中間介電蓋層，且有選擇地蝕刻中間介電蓋層，以將中間介電蓋層限制於邏輯區域114。另外，在選擇閘極120、控制閘極126及具有自校準過程之上電極216的上方生長額外矽化物層236。
在形成額外矽化物層236的情況下，在剩餘ILD層224’、接觸蝕刻終止層222’、第一、第二及第三間隔物層150’、218’、220’、RPO層228’、控制閘極126’、控制閘極電荷收集介電層128’及選擇閘極120’的上方形成第二ILD層232。通常，形成之第二ILD層232具有平坦的頂表面。在形成第二ILD層232的情況下，形成接觸234，接觸234延伸穿過剩餘第一ILD層224’及剩餘接觸蝕刻終止層222’。
因此，如自上述內容可瞭解，本發明提供一種用於製造積體電路之方法。此方法提供具有記憶體單元區域及電容器區域之半導體基板。電容器區域包括一或多個犧牲 STI區域。在一或多個犧牲STI區域中執行第一蝕刻，以移除一或多個犧牲STI區域，且曝露出對應於一或多個犧牲STI區域之一或多個溝槽。在半導體基板之複數個區域中植入摻雜劑，內襯一或多個溝槽。在半導體基板的上方形成導電層，且導電層填充一或多個溝槽。在導電層中執行第二蝕刻，以在記憶體單元區域的上方形成記憶體單元之控制閘極及選擇閘極的其中之一者，且在電容器區域的上方形成指狀溝槽電容器之上電極。
在其他實施方式中，本發明提供一積體電路。一半導體基板具有記憶體單元區域及電容器區域。電容器區域包括一或多個溝槽。記憶體單元經安置於記憶體單元區域之上方。記憶體單元包括多晶矽選擇閘極、位於多晶矽選擇閘極旁邊之多晶矽控制閘極及電荷收集介電層。電荷收集介電層安置於控制閘極之下方，且位於選擇閘極與控制閘極相鄰的側壁之間。指狀溝槽電容器經安置於電容器區域之上方，位於一或多個溝槽中。指狀溝槽電容器包括對應於半導體基板中之摻雜區域的下電極，及由多晶矽製成之上電極，此上電極藉由內襯於一或多個溝槽之電容器介電層與下電極分離。
在其他實施方式中，本發明提供一嵌入式快閃裝置。半導體基板具有記憶體單元區域、邏輯區域及安置於記憶體單元區域與邏輯區域之間的電容器區域。電容器區域包括一或多個溝槽。記憶體單元安置於記憶體單元區域之上方。記憶體單元包括選擇閘極、控制閘極及電荷收集介電 層。電荷收集介電層安置於控制閘極之下方，且位於選擇閘極與控制閘極相鄰的側壁之間。指狀溝槽電容器安置於電容器區域之上方，位於一或多個溝槽中。指狀溝槽電容器包括與半導體基板間隔開之上電極。導電層包括上電極，及選擇閘極及控制閘極的其中之一者。邏輯裝置安置於邏輯區域之上方。邏輯裝置包括藉由中間介電層與半導體基板間隔開之閘極。
先前內容概述了若干實施方式的特徵，以便本領域熟習此項技術者可更好地理解本發明的各態樣。本領域熟習此項技術者應當瞭解到，他們可容易地使用本發明作為用來設計或者修改用於實行相同目的及/或達成本發明引入的實施方式的相同優勢的其他製程及結構之基礎。本領域熟習此項技術者亦應當瞭解到，此類等效構造不脫離本發明的精神及範疇，以及在不脫離本發明的精神及範疇的情況下，其可對本發明進行各種改變、取代及變更。
100A‧‧‧橫截面圖
102‧‧‧分離閘極快閃記憶體單元
104‧‧‧指狀溝槽電容器
106‧‧‧記憶體單元區域
108‧‧‧電容器區域
110‧‧‧半導體基板
112‧‧‧邏輯裝置
114‧‧‧邏輯區域
116‧‧‧隔離區域
118‧‧‧選擇閘極介電層
120‧‧‧選擇閘極
122‧‧‧選擇閘極硬式遮罩
124‧‧‧記憶體源極/汲極區域
126‧‧‧控制閘極
128‧‧‧控制閘極電荷收集介電層、控制閘極介電層
130‧‧‧記憶體矽化物層、記憶體及邏輯矽化物層
132‧‧‧記憶體矽化物層、記憶體及邏輯矽化物層
134‧‧‧第一溝槽
136‧‧‧摻雜區域
138‧‧‧電容器介電層
140‧‧‧上電極
142‧‧‧電容器硬式遮罩
144‧‧‧第二溝槽
150‧‧‧第一間隔物層
152‧‧‧邏輯閘極介電層
154‧‧‧邏輯閘極
156‧‧‧邏輯硬式遮罩
158‧‧‧邏輯硬式遮罩介電層
160‧‧‧邏輯源極/汲極區域
162‧‧‧邏輯矽化物層
164‧‧‧第二間隔物層
166‧‧‧第三間隔物層
168‧‧‧蝕刻終止層
170‧‧‧ILD層
172‧‧‧接觸
174‧‧‧RPO層

Claims (10)

  1. 一種用於製造一積體電路之方法，該方法包含：提供一半導體基板，該半導體基板具有一記憶體單元區域及一電容器區域，其中該電容器區域包括一或多個犧牲淺溝槽隔離(shallow trench isolation，STI)區域；在該一或多個犧牲STI區域中執行一第一蝕刻，以移除該一或多個犧牲STI區域，且以曝露出對應於該一或多個犧牲STI區域之一或多個溝槽；在該半導體基板之複數個區域中植入摻雜劑，內襯該一或多個溝槽；在該半導體基板的上方形成一導電層，且填充該一或多個溝槽；以及在該導電層中執行一第二蝕刻，以形成一記憶體單元之一控制閘極及一選擇閘極的其中之一者於該記憶體單元區域的上方，且形成一指狀溝槽電容器之一上電極於該電容器區域的上方。
  2. 如申請專利範圍第1項之方法，更包括：在植入該摻雜劑之後，在該半導體基板的上方形成依序堆疊之一介電層、該導電層及一硬式遮罩層，且填充該一或多個溝槽；以及在該硬式遮罩層、該導電層及該介電層中執行該第二蝕刻，以在該記憶體單元區域的上方形成一記憶體單元堆 疊，且以在該電容器區域的上方形成該指狀溝槽電容器，其中該記憶體單元堆疊包括一選擇閘極。
  3. 如申請專利範圍第2項之方法，更包括：形成依序堆疊之一電荷收集介電層及一第二導電層，且內襯該記憶體單元堆疊及該指狀溝槽電容器；在該第二導電層中執行一第三蝕刻，以沿該記憶體單元堆疊之一側壁形成該記憶體單元之一控制閘極；以及在該電荷收集介電層中執行一第四蝕刻，以移除未由該控制閘極遮蔽之橫向延伸。
  4. 如申請專利範圍第1項之方法，更包括：在執行該第一蝕刻之前，在該半導體基板及該一或多個犧牲STI區域的上方形成依序堆疊之一介電層、一第二導電層及一硬式遮罩層；在該硬式遮罩層、該第二導電層及該介電層中執行一第三蝕刻，以在該記憶體單元區域的上方形成一記憶體單元堆疊；以及在該導電層中執行該第二蝕刻，以沿該記憶體單元堆疊之一側壁形成一控制閘極。
  5. 如申請專利範圍第4項之方法，更包括：在該半導體基板的上方形成一電荷收集介電層，且內襯該一或多個溝槽； 在該電荷收集介電層的上方形成該導電層；以及在該電荷收集介電層中執行一第四蝕刻，以移除未由該控制閘極及該上電極遮蔽之橫向延伸。
  6. 一種積體電路，包含：一半導體基板，具有一記憶體單元區域及一電容器區域，其中該電容器區域包括一或多個溝槽；一記憶體單元，安置於該記憶體單元區域的上方，其中，該記憶體單元包括一多晶矽選擇閘極、位於該多晶矽選擇閘極旁邊之一多晶矽控制閘極及一電荷收集介電層，其中，該電荷收集介電層安置於該控制閘極的下方，且位於該選擇及控制閘極之相鄰的側壁之間；以及一指狀溝槽電容器，安置於該電容器區域的上方，位於該一或多個溝槽中，其中該指狀溝槽電容器包括：一下電極，該下電極對應於該半導體基板中之一摻雜區域；及一上電極，該上電極由多晶矽製成，且該上電極藉由內襯於一或多個溝槽的一電容器介電層與該下電極分離。
  7. 如申請專利範圍第6項之積體電路，其中該多晶矽上電極包括位於該多晶矽上電極之一上表面中之一或多個第二溝槽，且其中一第二電荷收集介電層內襯該一或多個第二溝槽。
  8. 如申請專利範圍第6項之積體電路，其中該半導體基板更包括一邏輯區域，其中該積體電路更包括位於該邏輯區域之上方的一邏輯裝置，且其中該邏輯裝置包括一金屬閘極，上覆一介電常數超過約3.9之一介電層；而該多晶矽選擇閘極、該多晶矽上電極及該邏輯裝置之一閘極的頂表面近似為共面。
  9. 如申請專利範圍第6項之積體電路，其中該記憶體單元區域及該電容器區域由淺溝槽隔離(STI)區域隔離，此淺溝槽隔離(STI)區域安置於該記憶體單元區域與該電容器區域之間。
  10. 一種嵌入式快閃裝置，包含：一半導體基板，具有一記憶體單元區域、一邏輯區域及安置於該記憶體單元區域與該邏輯區域之間的一電容器區域，其中該電容器區域包括一或多個溝槽；一記憶體單元，安置於該記憶體單元區域的上方，其中，該記憶體單元包括一選擇閘極、一控制閘極及一電荷收集介電層，其中該電荷收集介電層安置於該控制閘極的下方，且位於該選擇及控制閘極之相鄰的側壁之間；一指狀溝槽電容器，安置於該電容器區域之上方，位於該一或多個溝槽中，其中該指狀溝槽電容器包括與該半導體基板間隔開之一上電極； 一導電層，包括該上電極、及該選擇閘極及該控制閘極的其中之一者；以及一邏輯裝置，安置於該邏輯區域的上方，其中該邏輯裝置包括一閘極，該閘極藉由一中間介電層與該半導體基板間隔開。
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