TW200826300A - Semiconductor device and manufacturing method thereof - Google Patents

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film
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Kazuyoshi Shiba
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Renesas Tech Corp
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200826300 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造技術，特別係關於可 有效適用於具有電可整批消去型EEPR〇M(Electric • Erasable Programmable Read Only Memory ··以下稱快閃記 • 憶體）等非揮發性記憶體之半導體裝置之技術。 【先前技術】 例如，先前曾有下列半導體裝置製造技術：即，在矽基 C " 體上利用由下層疊層閘極氧化膜、閘極電極及偏置氧化 膜，以形成閘極電極圖案，在該閘極電極圖案之側壁形成 側壁後，蝕刻偏置氧化膜，接著，將雜質離子植入矽基體 使其活性化而形成雜質擴散層，同時提高閘極電極之導電 性，將閘極電極及雜質擴散層之表層部矽化物化後，形成 覆盍此等之絕緣膜，以埋入侧壁間之狀態殘留且不殘留於 形成在雜質擴散層之表層部之矽化物上之方式蝕刻此絕緣 膜，並以覆蓋側壁間之絕緣膜方式逐次形成siN膜及層間 I 絕緣膜，在此層間絕緣膜形成達到雜質擴散層之接觸孔， 藉以利用一連串之處理執行自我對準矽化物技術與 SAC(Self Align Contact ;自我對準接觸）技術，以製造達 成高速化及高積體化之半導體裝置（例如參照專利文獻1}。 [專利文獻1]日本特開平9_289249號公報 【發明内容】 本發明人曾針對在形成互補型MISFET之製程中，不必 追加其他步驟’即可形成非揮發性記憶體之技術進行探 128458.doc 200826300 时。其中，本發明人發現如下之問題。 即，在本發明人所探討之非揮發性記憶體中，如圖54所 示，在資讯蓄積用電晶體（在此為n通道型）之浮動閘極電極 101之表面形成金屬矽化物層102，以接觸於此金屬矽化物 層表面而覆蓋半導體基板表面方式成膜氮化矽膜1〇3。此 氮化矽膜103以熱CVD法成膜時，其成膜時之熱會使導入 半導體基板之雜質㈣，而改變元件之特十生，故使用電浆 CVD法。但，使用電漿CVD法之情形，使用顧3⑷氣作 為成膜氣體時，也需要擔心會對元件之特性造成影塑，故 使用電漿分解·4(石夕烧）_2(氮）之混合氣體之手^。作 在使用電漿分解随細2之混合氣體之手段之情形，在成 膜初期階段中’容易形成富有石夕之膜。因此，氮化石夕膜 ⑻在與金屬石夕化物層1〇2、側壁隔層⑽及半導體基板界 面中，容易成為富有石夕之薄膜，電荷容易在與此等之界面 漏出。因此，蓄積於浮動間極電極1〇1之電荷會由金屬石夕 化物層職由氮切㈣3之下部界面達到η型半導體區 :叫原極、沒極)，由與η型半導體區域ι〇5電性連接之插 特性之問題。 …k、體之貧料保持 二=在於提供資料保持特性良好之非揮發性記 fe體及其製造技術。 盒本發明之前述及其他目的與新穎之特徵可由本專利說明 曰之說明及附圖獲得明確之瞭解。 本案所揭示之發明中，較且右 "、戈表性之發明之概要可簡 128458.doc 200826300 單說明如下： 本發明之半導體裝置係 包含具有形成於半導體基板上之第丨閘極電極之非揮發 性記憶胞； & 在W述第1閘極電極之側壁形成第1絕緣膜； 在前述第1閘極電極上形成第2絕緣膜； 具有在前述第1絕緣膜及前述第2絕緣膜之存在下，沉積 於前述半導體基板之第3絕緣膜； 别述第3絕緣膜係具有異於前述第丨絕緣膜及前述第二絕 緣膜之蝕刻選擇比者。 又’前述半導體裝置之 丽述第1絕緣膜及前述第2絕緣膜係以氧化矽為主成分； 前述第3絕緣膜係以氮化矽為主成分者。 又，本發明之半導體裝置之製造方法係製造包含具有第 1閘極電極之非揮發性記憶胞之半導體裝置者；且包含 (a)在半導體基板上形成第丨導電性膜之步驟： ⑻在前述第丨導電性膜上形成第2絕緣膜之步驟： 斤⑷將前述第2絕緣膜及前述導電性膜圖案化而由前述 第1導電性膜形成前述第丨閘極電極，使前述第2絕緣膜殘 留於前述第1閘極電極上之步騾； ⑷在前述⑷步驟後，在前述第1閘極電極及前述第2絕 緣膜之側壁形成第1絕緣膜之步驟； ⑷在前述第i絕緣膜及前述第2絕緣膜之存在下，在前述 半導體基板上形成具有異於前述第緣膜及前述第2絕緣 128458.doc 200826300 • 膜之餘刻選擇比之第3絕緣膜之步驟者。 . 又’前述半導體裝置之製造方法係 前述第1絕緣膜及前述第2絕緣膜係以氧化矽為主成八· 前述第3絕緣膜係以氮化矽為主成分者。 [發明之效果]
本案所揭示之發明中’較具有代表性之發明所能獲得之 效果可簡單說明如下： X 可k局半導體裝置之可靠性。 ( 又，可防止非揮發性記憶體之資料保持特性之降极 【實施方式】 以下，依據圖式詳細說明本發明之實施型態。又，在說 明實施型態用之所有圖中，對於同一構件，原則上附以同 一符號予以顯示，而省略其重複之說明。 (實施型態1) 圖1係本實施型態1之半導體裝置具有之非揮發性記憶體 中之記憶胞之等效電路圖，一點短劃線圍成之區域係記憶 胞。在此電路中，將多數非揮發性記憶元件PM 1、pM2之 浮動閘極使用作為被0R邏輯連接之多數讀出 MISFETDM1、DM2之閘極電極，讀出時，將2個非揮發性 记憶元件PM1、PM2之控制閘極cg設定為15V。又，2個非 揮發性記憶元件PM1、PM2之浮動閘極電極係分別被串聯 連接於讀出MISFETDM1、DM2之閘極電極。 非揮發性記憶元件PM1、PM2係在執行作為控制閘極電 極之機能之半導體區域（詳見後述）上，具有介著絕緣層而 128458.doc 200826300 設有電容電極之MIS電容元件PMlb、PM2b、鱼1女… ，、具有形成 於其他半導體區域之源極及汲極、與閘極電極之 MISFETPMla、PM2a。在記憶胞之電路動作上，利用兮非 揮發性記憶元件PM1、PM2之浮動閘極施行電荷之蓄積動 作以保持資料，但實際上，非揮發性記憶元件PM1、PM2 之浮動閘極也被使用作為MISFETDM1、DM2之問極電 極，故電荷不僅被蓄積於非揮發性記憶元件PM1、pM2之 浮動閘極，也被蓄積於讀出MISFETDM1、DM2之閘極電 極。MIS電容元件PMlb、PM2b係由分別共通連接源極、 汲極及後閘極之MISFET構造之電容所構成。MIS電容元件 PMlb、PM2b之電容電極共通連接於前述MISFETPMla、 PM2a之閘極電極而執行作為前述浮動閘極之機能。 讀出MISFETDM2之汲極介由η通道型MISFETTR3、TR4 耦合於控制節點pu，將η通道型MISFETTR3與η通道型 MISFETTR4之耦合節點fl之電位供應至寫入讀出控制電路 (未圖示）作為輸出。MISFETPMla、PM2a分別介由η通道 型MISFETTR1、TR2耦合於控制節點wl。η通道型 MISFETTR1〜TR4之閘極電極被電源電壓Vdd所偏壓。 其次，說明圖1所示之記憶胞之動作。 資料寫入時，例如，將源極線si、控制閘極eg設定為 9V，將控制節點wl設定為0V而使非揮發性記憶元件 PM1、PM2通電，由源極線si側將熱電子注入浮動閘極。 消去動作例如僅對源極線si施加9V，藉隧道放出由浮動 閘極放出電子。 128458.doc 200826300 在讀出動作中，例如對控制節點pu施加15V，將決定於 對應於浮動閑極上之蓄積電荷之讀出misfetdmi、dm2 之開關狀悲或相互電導狀態之搞合節點H之電位鎖存於後 段之鎖存電路（省略圖示）。在讀出動作中，非揮發性記憶 兀件PM1、PM2之源極（源極線sl)及汲極（控制節點wi)側 均被固定於0V。因此，讀出時，弱熱電子不會由 MISFETPMla、入至浮動閘極。其時，雖有發生 由口貝出MISFETDM1、DM2被注入弱熱電子至浮動閘極之 意，但因縱向重疊著n通道型misfettr4、tr3及讀出 MISFETDM2、DM1，故讀出MISFETDM1、則之汲極電 壓在控制節點Pu之電壓以下。且由於讀出時之控制間極^ 之控制位準也低，故該種熱電子之注入實質上可推定為小 至可忽視之程度。因此，可降低非揮發性記憶元件削、 PM2本身之讀出不良率。 作為如上所述之非揮發性記憶體之料，例如可使用於 冗餘構成之DRAM(Dynamic Rand〇m八卿仏請厂動態 隨機存取記憶體）之不良記憶胞之救濟。此時，圖】所示之 記憶胞為單位資訊胞，此單位資訊胞多數個集合，形成對 多數個單位資訊胞之非揮發性記憶元件之電可程式化電 路，多數個單位資訊胞成為對被救濟電路之救濟資訊之記 憶電路。藉此，可提高不良救濟之可靠性。 又，作為對上述被救濟電路之另—救濟資訊記憶電路， ，可，一步設置對應於炼絲元件之炫斷狀態而記憶救濟資 Λ之絲程式化電路。利用熔絲程式化電路施行對晶圓階 128458.doc •10- 200826300 叙所檢測之不良之救濟，對老化試驗後所檢測之不良，可 利用上述電可程式化電路提高救濟效率。 在此’圖2係表示說明上述冗餘構成之draM之不良記 憶胞之救濟之DRAM之面層選擇救濟電路圖。在圖2所示 之電路中，為將以往之雷射熔斷熔絲置換成本實施型態1 之非揮發性記憶元件，附加了寫入控制用之行解碼器 CLD、寫入驅動器WTD、列解碼器lWD及字元驅動器 WDD。藉對非揮發性記憶元件施行寫入，可實現與熔斷熔 絲之狀悲等效之狀態，在讀出動作方面，只要施行與以往 之雷射熔斷熔絲之情形同樣之動作即可。寫入所需之電源 電壓Vpp係由外部被供應。具有圖以斤說明之基本的構成之 記憶胞MC設有8列5行，可利用行解碼器CLD及列解碼器 LWD逐一選擇而寫入。寫入資料線sl〇〜sl4(相當於源極線 sl(參照圖1))連接於寫入驅動器WTD，寫入字元線 wlO〜wl7(相當於控制節點〜丨（參照圖1})連接於字元驅動器 WDD。行解碼器CLD係在寫入動作時，解碼行位址信號 CADD而產生寫入資料線sl0〜sl4之選擇信號，並以寫入驅 動器WTD驅動所選擇之寫入資料線。寫入動作之寫入字元 線wlO〜wl7之選擇係由解碼列位址信號尺八〇13之列解碼器 LWD指不字兀驅動器WDD執行。讀出係利用面層選擇俨 號MSO〜MS4以行單位所選擇之8個記憶胞]^(：：單位執行。被 讀出之資訊被供應至位址比較電路ACC作為救濟位址資1 CRAO〜CRA7，與當時之存取位址信號所對應之8位元作比 較’將比較結果YSEN、YR利用於冗餘位元之選擇^制 128458.doc 200826300 其次’利用圖3〜圖20，配合其製程說明本實施型態1之 非揮發性記憶體之構造。在圖3〜圖2〇之各平面圖中，係表 不1個記憶胞。又，在各剖面圖中，附上符號A之部分係表 不沿著對應之平面圖A-A線之記憶胞之剖面，附上符號b 之部分係表示沿著對應之平面圖B-B線之記憶胞之剖面， 附上符號C之部分係表示沿著對應之平面圖c_c線之記憶 胞之剖面，其他部分係表示周邊電路區域（第1區域）之一部 分之剖面。在各平面圖中，僅顯示構成記憶胞之主要之導 電層與該等之連接區域，形成於導電層間之絕緣膜等之圖 示原則上予以省略。雖利用構成周邊電路之η通道型 MISFET及ρ通道型MISFET構成χ解碼器電路、γ解碼器電 路、感測放大器電路、輸出入電路、邏輯電路等，但不限 於此等電路，也可構成微處理器、CPU等之邏輯電路。 首先’如圖3及圖4所示，例如，在ρ型單晶矽構成之半 導體基板（以下僅稱基板）1之主面之元件分離區域形成元件 分離溝2。為形成元件分離溝2,乾式蝕刻基板丨之主面而 形成溝，接著，在含此溝之内部之基板丨上，以 CVD(Chemical Vapor Deposition ;化學氣相沉積）法沉積氧 化石夕膜3荨之絕緣膜後，以CMP(Chemical Meehanieal Polishing ;化學機械研磨）法研磨、除去溝外部不要之氧 化石夕膜3，藉以在溝内部留下氧化矽膜3。經由形成此元件 分離溝2，可在記憶體陣列之基板丨之主面形成由元件分離 溝2規定周圍之活性區域。 其次，例如將η型雜質（例如P(磷））離子植入基板丨之一部 128458.doc -12- 200826300 分，將ρ型雜質（例如Β(硼））離子植入另外一部分後，將基 板1熱處理而使此等雜質擴散於基板1中，藉以在基板！之 主面形成p型井4及η型井5。 Ο
又，在本實施型態丨中，雖說明有關利用上述元件分離 溝2規定活性區域之例’但也可形成如圖5所示之場絕緣膜 3A取代元件分離溝2以規定活性區域。此種場絕緣臈3八可 利用在作為活性區域之基板β面形成耐氧化膜之氮化石夕 膜圖案，將基板！表面熱氧化之所謂L〇c〇s(L〇cai Oxidation of Silicon ;石夕局部氧化）法形成。又在以下 之本實施型態^，利用元件分離溝2規定活性區域之情形 之剖面圖進行說明。 ^ 其次，如圖6所*，將基板！熱氧化而在p型井…型井$ 之各表面形成例如氧切構成之間極絕緣膜6。接著，例 如以CVD法在閘極絕緣膜6上形成多晶矽膜7料第^導電 膜後’在多晶㈣7之上部’例如以CVD法沉積氧化石夕膜 等構成之絕緣膜（第2絕緣膜）8。又，在形成絕_8之前，、 將顯示η型導電型之雜質植入形成於p型井4上之多晶石夕膜 7’將顯示P型導電型之雜質植入形成於n型 软 膜7。 〈夕曰曰石夕 其次’如圖7所示，利用被光微影照相技術圖案化之光 阻膜（省略圖示）作為掩膜之乾式餘刻，除去周邊電路區域 之絕緣膜8。接著，如圖8所示，在基板卜例如以CVD法 Z膜厚Μ"11程度以上之氧切構成之絕緣膜（第5絕緣 128458.doc • 13 - 200826300 其次，如圖9及圖10所示，利用被光微影照相技術圖案 化之光阻膜（省略圖示）作為掩膜之乾式㈣，將絕緣膜9、 8圖案化此時，多晶石夕膜7上之絕緣膜9、8之膜厚因記憶 胞區域（A-A、B-B、C-C)與周邊電路區域而異，但因多晶 石夕膜7執行作純刻阻擋層之機能，故可在記憶胞區域（A_ A、B-B、C-C)形成由絕緣膜9、8構成之蓋膜，可在周邊 電路區域形成由絕緣膜9構成之蓋膜。接著，以此蓋膜作 為掩膜之乾式蝕刻，將多晶矽膜7圖案化，以形成閘極電 極7A、7B、7C、7D。閘極電極（第丨閘極電極）7A係前述 MISFETPMla(參照圖丨）之浮動閘極電極、讀出 MISFETDM1(參妝圖1)之閘極電極、及MIS電容元件 PMlb(參照圖1)之電容電極。閘極電極（第1閘極電極^^^係 鈿述MISFETPPM2a(參照圖1)之浮動閘極電極、讀出 MISFETDM2(參照圖1)之閘極電極、及MIS電容元件 MP2b(參照圖1)之電容電極。閘極電極7C係前述n通道型 MISFETTR1〜TR4之閘極電極。閘極電極（第2閘極電極）7d 係形成於周邊電路區域之misfet之閘極電極。 其次，如圖11所示，例如將磷或砷離子植入P型井4與η 型井5之一部分作為η型雜質，以形成較低濃度之η—型半導 體區域10，將硼離子植入η型井5作為ρ型雜質，以形成較 低濃度之Ρ型半導體區域1 1。η-型半導體區域丨〇係為了使 MISFETPMla、PM2a、讀出 MISFETDM1、DM2、η通道型 MISFETTR1〜TR4及形成於周邊電路區域之^通道型 MISFET之各源極、汲極成為 LDD(lightly doped drain;輕 128458.doc •14- 200826300 • 摻雜化汲極）構造所形成。又，η—型半導體區域ι〇亦係為 了構成MIS電容元件PMlb、PM2b之控制閘極eg之一部分 所形成。p型半導體區域1丨係為使形成於周邊電路區域之 p通道型MISFET之源極、汲極成為ldd構造所形成。 接著’在基板1以CVD法沉積氧化矽膜後，對該氧化矽 膜及絕緣膜9施以各向異性餘刻，以在閘極電極7a、7B、 7C、7D及絕緣膜8之側壁形成側壁隔層（第丨絕緣膜）12。此 時，在將氧化矽膜形成為側壁隔層12之際，周邊電路區域 之盍膜之絕緣膜9會被除去，露出閘極電極7D之表面，但 吕己憶胞區域（A-A、B-B、C-C)之蓋膜之絕緣膜9、8則僅絕 緣膜9被蝕刻除去之程度，絕緣膜8呈現殘留於閘極電極 A、B上之構造。此時，即使絕緣膜9殘存於絕緣膜8上， 也不會構成MISFET特性上之問題。 即，在圮丨思胞區域之閘極電極a、b上殘留著絕緣膜8 (或 絕緣膜9、8)’而除去n通道型misfETTRI〜TR4之閘極電 I 極7C及周邊電路區域之閘極電極7D上之蓋膜之絕緣膜9。 其次，如圖12所示，將鱗或砷離子植入p型井4與n型井5 之一部分作為η型雜質，以形成較高濃度之η+型半導體區 域14，將硼離子植入η型井5作為ρ型雜質，以形成較高濃 度之Ρ型半導體區域15。η+型半導體區域14係構成 MISFETPMla、PM2a、讀出 MISFETDM1、DM2、η通道型 MISFETTR1〜TR4及形成於周邊電路區域之η通道型 MISFET之各源極、汲極所形成。又，η+型半導體區域 亦係為了構成mis電容元件PMlb、PM2b之控制閘極^所 128458.doc • 15 - 200826300 形成。p+型半導體區域15係構成周邊電路區域之p通道型 MISFET之源極、沒極。又，形成於記憶胞之n型井5之n+ 型半導體區域14成為前述之控制閘極Cg(參照圖1)。 其次’如圖13所示，形成矽化物層丨8。在此矽化物層i 8 之形成中’首先，例如在基板1上以濺射法沉積C〇(鈷） 膜。接著’將基板1熱處理而在C〇膜與周邊電路區域之閘 極電極7D之界面、及在c〇膜與基板1之界面使矽化物起反 應後，蝕刻除去未反應之C〇膜。藉以在閘極電極7D之表 面與源極、汲極（n+型半導體區域14、p+型半導體區域15) 之表面形成矽化物（<^0以2)層18。又，雖未圖示，但在閘極 電極7C之表面亦形成矽化物層丨8。在此，在閘極電極 7A、7B之表面因殘留有蓋膜之絕緣膜8，故未形成矽化物 層18。又，在本實施型態1中，作為矽化物層18之材料， 雖例示使用Co(始），但並不限定於此，也可使用丁丨（鈦）、 W(鎢）或Ni(錄）等。 利用以上之步驟，在記憶胞形成形成有非揮發性記憶元 件 PM1、PM2(參照圖 1)之 MISFETPMla、PM2a(參照圖 1)、MIS電容元件PMlb、PM2b(參照圖1)、讀出 MISFETDM1 、DM2(參照圖υ、及η通道型 MISFETTR1〜TR4(參照圖1)，在周邊電路區域形成ρ通道型 MISFETQp及η通道型MISFETQn。在記憶胞内，顯電容 元件PMlb係以基板1(n型井5)與n型井5上之閘極電極7八作 為電容電極，成為以閘極絕緣膜6作為電容絕緣膜之電容 元件。又，MIS電容元件PM2b係以基板1(n型井5)與11型井 128458.doc -16- 200826300 5上之閘極電極7B作為電容電極，成為以閘極絕緣膜6作為 電容絕緣膜之電容元件。 其次，如圖14所示，在基板丨以電漿CVD法將氮化矽膜 (第3絕緣膜）19沉積成覆蓋閘極電極7a、7B、7C、7D、絕 緣膜9、8及側壁隔層12之狀態。此氮化矽膜19具有下列機 能：即，在後面步驟中在基板！上形成層間絕緣膜，在該 層間絕緣膜形成分別達到n+型半導體區域14及^型半導體 區域15之接觸孔之際，可藉增大與氧化矽膜形成之側壁隔 層12之蝕刻選擇比，以防止接觸孔達到閘極電極7a、 7B、7C、7D。且亦具有防止石夕化物層丨8被過量餘刻所削 掉之機能。即，氮化矽膜19具有作為蝕刻抑制膜之機能。 此氮化石夕膜19以熱CVD法成膜時，其成膜時之熱會使導 入基板1之雜質擴散，而改變本實施型態丨之半導體裝置中 所含之元件特性。因此，如前所述，使用可利用低於熱 CVD法之溫度成膜之電衆CVD法較為理想。又，即使使用 電漿CVD法之情形，使用NH3氣作為成膜氣體時，也會令 人擔心對元件之特性造成影響，故例如可使用電漿分解 SiN4(石夕烧）與N2(氮）之混合氣體之手段。以化學反應式表 示此電漿分解時，為：SiN4+N2—SixNy+zH2(x，y，z為整 數）。 而，利用上述之手段成膜氮化矽膜19時，在成膜初期階 ί又中’谷易形成富有石夕之膜。因此，此種氮化石夕膜19處於 與形成非揮發性記憶元件ΡΜ1、ΡΜ2之MISFETPMU、 PM2a之閘極電極7Α、7Β電性接觸之狀態時，在該富有石夕 128458.doc -17- 200826300 ‘ t膜之刀，電何容易漏出，故蓄積於非揮發性記憶元件 PM1、PM2之汁動電極之閘極電極7A、7B之電荷會由氮化 石夕膜19與閘極電極7Α、7β之界面漏出，該電荷會到達n+型 半導體區域14,由與型半導體區域14電性連接之插塞 (在後面步驟中形成彳;i^ 风）被放出。即，會令人擔心降低非揮發 性記憶體之資料保持特性。 另方面，在本實施型態1中，在氮化矽膜19與閘極電 p 極7A、7B之間，形成有比氮化石夕膜19更難以漏出電荷（絕 緣f*生同於氮化矽膜19)之氧化矽膜形成之側壁隔層12或絕 緣膜8。即’作為蝕刻抑制膜之氮化石夕膜丨9係介著絕緣性 冋於氮化矽膜19之氧化矽膜之絕緣膜8或側壁隔層12而被 形成於閘極電極7A、7BJ1。因此，難以使蓄積於間極電 極7A、7B之電荷漏出，故可防止本實施型態i中之非揮發 性記憶體之資料保持特性之降低。即，可提高半導體裝置 之可靠性。 & 其次’如圖15所示，作為覆蓋MISFETpMla、pM2a、 MIS 電容兀件 PMlb、PM2b、讀出 MISFETDM1、DM2、n 通道型MISFETTR1〜TR4、p通道型MISFETQpA n通道型 MISFETQn之絕緣膜，例如以CVD法沉積氧化矽膜⑼，接 著，利用化學機械研磨法使氧化矽膜2〇之表面平坦化。 其次，如圖16及圖17所示，以光阻膜為掩膜而乾式蝕刻 上述氧化矽膜20，藉以形成到達γ型半導體區域14及〆型 半導體區域15之接觸孔21。此時，氮化矽膜19具有作為蝕 刻氧化矽膜20之際之蝕刻抑制膜之機能。接著，在該接觸 128458.doc 200826300 . 孔21之内部形成插塞22。在形成插塞22時，例如係在含接 觸孔2 1之内部之氧化矽膜2〇上以濺射法沉積Ti(鈦）膜及 TiN(氮化鈦）膜，接著，以CVD法沉積w(鎢）膜作為丁以膜 及金屬膜後，利用化學機械研磨法除去接觸孔2丨外部之w 膜、TiN膜及Ti膜。 其次，如圖18及圖19所示，在氧化矽膜2〇及插塞22上形 成夕數配線23。為形成配線23，例如在氧化石夕膜2〇上以錢 广 射法逐次沉積Ti膜、A1(鋁）合金膜及TiN膜，接著，利用以 光阻膜為掩膜之乾式餘刻，將該丁丨膜、A1合金膜及τιν膜 圖案化。在此等配線23中，含有與控制閘極cg(參照圖丨）電 性連接之配線、及成為源極線s丨之配線（參照圖1)。 其次，如圖20所示，例如在基板}上沉積氧化矽膜（省略 圖示）作為層間絕緣膜後，在該氧化矽膜形成達到該配線 23之接觸孔，接著，在該接觸孔内形成與上述插塞u同樣 之插塞25。接著，在該氧化矽膜及插塞上形成多數配線 26，而製成本實施型態1之半導體裝置。此等配線26係利 用與上述配線23同樣之步驟形成。又，在配線26中，含有 與前述耦合節點rl(參照圖丨）電性連接之配線、與電源電壓 Vdd(參照圖1)電性連接之配線、與控制節點…（參照圖丨）電 性連接之配線、與控制節點wl(參照圖1}電性連接之配 線、及與基準電位Vss電性連接之配線。 在上述本實施型態1中，係說明由多晶矽膜7形成閘極電 極7A、7B、7C、7D之情形，但如圖21所示，亦可由多晶 矽膜7與WSi(矽化鎢）膜7F之疊層膜形成閘極電極7a、 128458.doc -19- 200826300 • 7B、7C、7D’該情形也可獲得同樣之效果。此時，石夕化 、 物層18(例如參照圖13)也可予以省略。 (實施型態2) 其次’利用圖22〜圖31與其製程同時說明本實施型態2之 非揮發性記憶體之構造。本實施型態2之非揮發性記憶體 之。己fe、胞《平面構造呈現與前述實施型態丄中圖示之記憶 胞之平面構造大致相同之構造，故在本實施型態2中，^ 略其平面構造之圖示。在圖22〜圖31所示之各剖面圖中， 附上符號Β之部分係表示沿著前述實施型態i中使用之各平 面圖B-B線之記憶胞之剖面，附上符號c之部分係表示沿 著前述實施型態」中使用之各平面圖c_c線之記憶胞之剖 面，其他部分係表示周邊電路區域之一部分之剖面。又， 在圖22〜圖31中所示之周邊電路區域中，形成構成周邊電 路之η通道型MISFET、p通道型misfet及電阻元件。即， 以圖22為例加以說明時，由圖22之左方，分別表示沿著各 ( 平面圖B-B線之圮憶胞之剖面、沿著各平面圖線之記 憶胞之剖面、形成n通道型MISFET、p通道型misfet之周 邊電路區域、電阻元件形成區域。 本實施型態2之非揮發性記憶體之製程在前述實施型態i 中利用圖3〜圖6所說明之步驟以前相同（參照圖22)。其 後，如圖23所不，利用被光微影照相技術圖案化之光阻膜 (省略圖示）作為掩膜之乾式蝕刻，將絕緣膜（第6絕緣膜 圖案化。其後，以圖案化之絕緣膜8作為掩臈，將多晶矽 膜7圖案化，以形成閘極電極7A(參照圖9及圖ι〇)、7B、 128458.doc 200826300 /1(參照圖10)、7D、及雷阻开杜7T? y 及电阻兀件7R。又，電阻元件7R係 形成於氧化矽膜3上。#，利用形成記憶胞區域之閘極電 極Μ、7B、前述n通道型misfettri〜聊之閘極電極 7C、周邊電路區域之閘極電極7D之步驟，形成電阻元件 7R。因此，可謀求製程之簡化，防止掩膜數之增加。 其次，如圖24所示，例如將磷或砷離子植入p型井4作為 η型雜質，以形成較低濃度之n—型半導體區域1〇，將硼離 子植入η型井5作為p型雜質，以形成較低濃度之p_型半導 體區域1 1。 其次，如圖25所示，在基板i以CVD法沉積氧化矽膜 後，對忒氧化石夕膜施以各向異性钱刻，以在閘極電極7 A、 7B、7C、7D及電阻元件7R之側壁形成側壁隔層12。利用 在形成此侧壁隔層12之際之各向異性蝕刻，除去形成在閘 極電極7A、7B、7C、7D及電阻元件7R上之絕緣膜8。 接著，將磷或砷離子植入p型井4作為n型雜質，以形成 較咼濃度之η+型半導體區域14，將侧離子植入η型井5作為 Ρ型雜質，以形成較高濃度之ρ+型半導體區域15。η+型半 導體區域14係構成MISFETPMla(參照圖1)、PM2a(參照圖 1)、讀出MISFETDM1(參照圖1)、DM2(參照圖1)、η通道 型MISFETTR1〜TR4(參照圖1)及形成於周邊電路區域之η通 道型MISFET之各源極、汲極。又，η+型半導體區域14亦 係為了構成MIS電容元件PMlb、PM2b之控制閘極eg所形 成。p+型半導體區域15係構成形成於周邊電路區域之p通 道型MISFET之源極、汲極。 128458.doc -21 - 200826300 - 其次，如圖26所示，在基板1以CVD法沉積膜厚10 nm程 _ 度以上之氧化矽膜（第2絕緣膜）9A。接著，如圖27所示， 利用被光微影照相技術圖案化之光阻膜（省略圖示）作為掩 膜之乾式蝕刻，將絕緣膜9A圖案化。藉此，使絕緣膜9A 殘留於閘極電極7A、7B、7C(參照圖1〇)、及電阻元件7R 之上部及側部。又，在電阻元件7R上之絕緣膜9A形成達 到電阻兀件7R之開口部9B。在此，開口部9B係為在電阻 C 元件711表面形成以後面步驟形成之矽化物層18而設置。 即，在本實施型態2中，係以在電阻元件7R上形成為設置 開口部9B所形成之絕緣膜9A之步驟，在記憶胞區域之閘 極電極7A、7B上形成絕緣膜9A。因此，可謀求製程之簡 化，防止掩膜數之增加。 其次，如圖2 8所示，形成石夕化物層丨8。此石夕化物層丨8之 形成方法與前述之實施型態i相同，首先，例如在基板i上 以濺射法沉積Co膜。接著，將基板！熱處理而在c〇膜與周 I： 邊電路區域之閘極電極7D之界面、Co膜與開口部9B之底 部之電阻元件7R之界面、及在Co膜與基板}之界面使矽化 物起反應後，蝕刻除去未反應之0〇膜。藉以在閘極電極 7D之表面、開口部叩之底部之電阻元件7R之表面、與源 極、汲極（n+型半導體區域14、p +型半導體區域15)之表面 形成矽化物層之矽化物層1 8。利用以上之步驟，在記憶胞 形成形成有非揮發性記憶元件PM1(參照圖1)、PM2(參照 圖1)之MISFETPMla(參照圖1)、PM2a(參照圖1)、MIS電容 元件PMlb(參照圖1)、PM2b(參照圖1)、讀出 128458.doc 200826300 MISFETDM1(參照圖υ、DM2(參照圖n、及n通道型 MISFETTR1〜TR4(參照圖υ，在胃邊電路區域形成ρ通道型 MISFETQp 及 η 通道型 MISFETQn。 其次’如圖29所示，在基板丨以電聚㈣法沉積氮化石夕 膜19。與前述實施型態}同樣地，在本實施型態2中，此氮 化矽膜19例如亦可使用SiN4與沁之混合氣體作為成膜氣 體’並電漿分解此成膜氣體而成膜之手段。 在本實施型態2中，亦在氮化矽膜19與閘極電極7α、π 之間，形成有比氮化矽膜19更難以漏出電荷（絕緣性高於 虱化矽膜19)之氧化矽膜形成之側壁隔層12或絕緣膜。 且在閘極電極7Α、7Β之側部，在氮化矽膜19與閘極電極 7Α、7Β之間以疊層狀態配置側壁隔層12或絕緣膜9八。因 此，蓄積於閘極電極7Α、7Β之電荷難以漏出，故可更確 實防止本實施型態2非揮發性記憶體之資料保持特性之降 低。即，可提高半導體裝置之可靠性。 其次’如圖3G所示，在基板1±，例如以⑽法沉積氧 化矽膜20,接著，利用化學機械研磨法使氧化矽膜2〇之表 面平坦化。接著”所示，以光阻膜為掩膜而乾式蝕 刻上述氧化矽膜20,藉以形成分別到達n+型半導體區域 14、p +型半導體區域15及電阻元件7R之接觸孔^。此時， 氮化石夕膜19具有作為钱刻氧化石夕膜2〇之際之餘刻抑制膜之 機能。接著，在該接觸孔21之内部形成與前述實施型態ι 所示之插塞22(參照圖16及圖17)同樣之插塞22。接著，在 氧化矽膜20及插塞22上形成與前述實施型態丨所示之配線 128458.doc -23- 200826300 23(參照圖18及圖19)同樣之多數配線23。其後，經由在前 述實施型態1中利用與圖20所說明之步驟同樣之步驟製成 本實施型態2之半導體裝置。 依據如上述之本實施型態2，也可獲得與前述實施型態1 同樣之效果。 又，依據上述之本實施型態2，也可利用形成記憶胞區 域及周邊電路區域之MISFET之閘極電極之步驟，同時形 成電阻元件。且可利用在電阻元件7R上形成為設置開口部 9B所形成之絕緣膜9A之步驟，在記憶胞區域之閘極電極 7A、7B上形成絕緣膜9A。因此，可謀求製程之簡化，防 止掩膜數之增加。 (實施型態3) 其次，利用圖32〜圖52與其製程同時說明本實施型態3之 非揮發性記憶體之構造。在圖32〜圖52所示之各剖面圖 中，附上符號A之部分係表示沿著對應之各平面圖α·α線 之記憶胞之剖面，附上符號Β之部分係表示沿著對應之各 平面圖Β-Β線之記憶胞之剖面，其他部分係表示周邊電路 區域之一部分之剖面。又，在圖32〜圖52中所示之周邊電 路區域中’形成構成周邊電路之η通道型MISFET、電容元 件及電阻元件。又，有關構成周邊電路之p通道型 之部分，由於僅導電型與n通道型MISFET相反而已，構造 方面大致相同，故在本實施型態3中，在各剖面圖中，省 略形成該p通道型MISFET之區域之圖示。 首先，利用在前述實施型態丨中，利用與圖3及圖4所說 128458.doc -24 - 200826300 . 明之步驟相同之步驟形成元件分離溝2、p型井4與11型井 5(參照圖32及圖33)。 其次，如圖34所示，將基板丨熱氧化而在p型井々及。型井 5之各表面形成例如氧化矽構成之閘極絕緣膜6。接著，例 如以CVD法在閘極絕緣膜6上形成多晶碎❹作為導電膜。 接著’在該多晶石夕膜7上，形成絕緣膜（第4絕緣膜）〇n〇。 此絕緣膜ΟΝΟ係利用由下層逐次沉積膜厚5 nm程度之氧化 (石夕膜、膜厚2G㈣程度之氮化⑦膜、及膜厚5 nm程度之氧 化矽膜所形成。 其次，如圖35所示’制光賴作為掩膜之㈣，將絕 緣膜ΟΝΟ及多晶石夕膜7圖案化。藉此，使絕緣膜〇n〇及多 晶石夕臈7殘留於記憶胞區域與形成周邊電路區域之電容元 件之區域’在其他區域則被除去。此時，在周邊電路區域 中殘邊於形成電容元件之區域之多晶石夕膜7成為該電容 元件之下部電極（第1電容電極）KD。 C 其次，如圖36所示，例如以⑽法在基板!上沉積多晶 矽膜(第2導電性膜)7S。接著，如圖37所示，例如以π。 法在多晶矽膜7S上沉積絕緣膜8。 、其次’如圖38所示，利用光阻膜作為掩膜之蝕刻，將作 為蓋膜之絕緣膜8圖案化。接著，以絕緣膜8作為掩膜施行 乾式餘刻，將多晶石夕膜78圖案化。此時，絕緣膜咖成為 / ^抑fj膜。藉此’使絕緣膜8及多晶石夕膜7s殘留於被其 "夕驟形成閘極電極之區域與元件分離溝2(氧化矽膜3) 上此4，殘留於記憶胞區域之多晶石夕膜7S成為非揮發性 128458.doc -25- 200826300 記憶元件PM卜PM2(參照圖υ之控制電極（第3電極）。又， 在周邊電路區域中，形成由多晶石夕膜㈣成之閘極電極 7D、電阻元件7R與電容元件之上部電極（第2電容電 極）JD，亚形成以下部電極！^!；)與上部電極jd為電容電極， 以絕緣膜ΟΝΟ為電容絕緣膜之電容元件CApA。 其次，如圖39及圖40所示，以光阻膜RESI覆蓋周邊電路 區域，以此光阻膜RESI及絕緣膜8作為為㈣而钱刻絕緣 膜ΟΝΟ及多晶石夕膜7。藉此，形成由多晶石夕膜7、絕緣膜 ΟΝΟ及多晶矽膜7S構成之閘極電極7Α、7Β、％。在此， 记憶胞區域之多晶矽膜78構成非揮發性記憶元件ρΜι、 PM2之控制極電極，彡晶韻7構成非揮發性記憶元件 PM1、PM2之浮動閘極電極。 接著，在記憶胞區域中，例如將磷或砷離子植入p型井4 與η型井5之一部分作為n型雜質，以形成較低濃度之n—型 半導體區域1 0。 其次，如圖41所示，以光阻膜RESI2覆蓋記憶胞區域與 形成周邊電路區域中之電阻元件7R及電容元件CApA之區 域，將磷或砷離子植入周邊電路區域中之例型井4作為 η型雜質，以形成較低濃度之n-型半導體區域ι〇Α，將硼 離子植入η型井作為？型雜質，以形成較低濃度之p—型半導 體區域。 其次’如圖42所示，在基板1以cVD法沉積氧化矽臈 後，對该氧化矽膜及絕緣膜8施以各向異性蝕刻，以在閘 極電極7A、7B、7C、7D、電阻元件7R及電容元件CAPA之 128458.doc -26- 200826300 侧壁形成側壁隔層12。又，此側壁隔層丨2也形成於殘留在 元件分離溝2上之多晶矽圖案之側壁，在元件分離溝2上， 由該多晶矽圖案及側壁隔層12形成假圖案DP。此假圖案 DP具有在後面之步驟餘刻基板1上之氧化石夕膜之際，可防 止元件分離溝2内之氧化；e夕膜3被钱刻以作為掩膜之機能。 其次，如圖43所示，在基板1以CVD法沉積膜厚20 nm〜30 nm程度之氧化矽膜，以成膜絕緣膜9C。接著，如 圖44所示’將鱗或神離子植入p型井4與η型井5之一部分作 為η型雜質，以形成較高濃度之η+型半導體區域14，將蝴 離子植入η型井5作為ρ型雜質，以形成較高濃度之〆型半 導體區域15。η+型半導體區域14係構成MISFETPMla(參照 圖1)、PM2a(參照圖1)、讀出MISFEI^DMli；參照圖1) ' DM2(參照圖1)、n通道型MISFEtTR1〜TR4(參照圖丨）及形 成於周邊電路區域之η通道型MISFET之各源極、汲極，p + 型半導體區域15係構成形成於周邊電路區域之p通道型 MISFET之各源極、汲極。 其次，如圖45所示，利用被光微影照相技術圖案化之光 阻膜（省略圖示）作為掩膜之乾式蝕刻，將絕緣膜9c圖案 化。藉此’將絕緣膜9C殘留於電阻元件7R上。又，在電 阻元件7R上之絕緣膜9C，形成達到電阻元件化之開口部 9B 〇 其次，如圖46所示，例如在基板}上以濺射法沉積c〇 膜。接著，將基板1熱處理而在Co膜與多晶矽膜7S及閘極 電極7D之界面、c〇膜與開口部9B之底部之電阻元件化之 128458.doc -27- 200826300 界面、電谷元件CAPA之下部電極之多晶砍膜7與Co膜之界 面、及在Co膜與基板1之界面使矽化物起反應後，蝕刻除 去未反應之Co膜。藉以在多晶矽膜7S及閘極電極7D之表 面、開口部9B之底部之電阻元件7R之表面、電容元件 CAPA之下部電極之表面一部分與源極、汲極（n+型半導體 區域14、p型半導體區域15)之表面形成;g夕化物層1 8。利 用以上之步驟，在記憶胞形成有非揮發性記憶元件pMl(參 知圖1)、PM2(參照圖1)之MISFETPMla(參照圖1)、 PM2a(參照圖1)、讀出MISFETDM1(參照圖1)、DM2(參照 圖1)、及η通道型MISFETTR1〜TR4(參照圖1)，在周邊電路 區域形成p通道型MISFETQp及η通道型MISFETQn。 其次，如圖47所示，在基板1以電漿CVD法沉積氮化矽 膜19。在本實施型態3中，此氮化矽膜丨9例如亦可使用
SiN4與N2之混合氣體作為成膜氣體，並電漿分解此成膜氣 體而成膜之手段。 其次，如圖48所示，在基板1上，例如以CVD法沉積氧 化矽膜20，接著，利用化學機械研磨法使氧化矽膜2〇之表 面平坦化。接著，如圖49及圖50所示，以光阻膜為掩膜而 乾式蝕刻上述氧化矽膜20，藉以形成分別到達^型半導體 區域14、p+型半導體區域15、電阻元件7R及電阻元件 CAPA(上部電極及下部電極）之接觸孔幻。接著，在該接觸 孔21之内部形成與前述實施型態丨所示之插塞22(參照圖“ 及圖17)同樣之插塞22。 其次’如圖51及圖52所示，在氧切膜2()及插塞22上形 128458.doc -28 - 200826300 成” 述只施型態1所示之配線23(參照圖18及圖i9)同樣之 夕數配線23。其後，經由在前述實施型態1中利用與圖20 所說明之步驟同樣之步驟製成本實施型態3之半導體裝 置。 又依據此種本實施型態3，也可利用形成MISFET之步 驟’同時形成電阻元件及電容元件。 又，依據本實施型態3，在記憶包區域之浮動閘極（多晶 矽膜7)與氮化矽膜19之間，存在著比氮化矽膜μ更難以漏 出電何（絕緣性較高之膜）之氧化矽膜（侧壁隔層12)或。故 可防止如$述實施型態1所示之非揮發性記憶體之資料保 持特性之降低。 又，在本實施型態3中，雖就形成含多晶矽膜7S之閘極 電極7A、7B、7C、7D、電阻元件7R及電容元件CAPA之下 邛電極之h开々予以說明，但如圖Μ所示，也可將Wy膜 璺層於多晶矽膜7S上以形成此等元件。此時，矽化物層 18(例如參照圖13)也可予以省略。 以上已就本發明人所作之發明依據實施型態予以具體地 說明’但本發明不受前述實施型態所限定，在不脫離其要 曰之範圍内’當然可執行種種之設計變更。 在雨述實施型態中，雖說明有關被救濟電路為DRAM之 不良記憶胞之情形予以說明，但亦可為微電腦内建之 DRAM之δ己彳思胞或微電腦内建之SRAMi記憶胞。且也可 構成LCD驅動器之救濟電路。 [產業上之可利用性] 128458.doc •29- 200826300 本發明之半導體裝置及其製造方法例如可適詩具有非 揮發性記憶體之半導體裝置及其製造步驟。 【圖式簡單說明】 ^圖1係本發明之實施型態丨之半導體裝置具有之非揮發性 記憶體中之記憶胞之等效電路圖。 圖2係表示適用本發明之實施型態1之半導體裝置具有之 非揮發性記憶體之DRAM之面層選擇救濟電路圖。 圖3係說明本發明之實施型態1之半導體裝置之製造方法 之要部平面圖。 圖4係說明本發明之實施型態1之半導體裝置之製造方法 之要部剖面圖。 圖5係說明本發明之實施型態1之半導體裝置之製造方法 之要部剖面圖。 圖6係接續在圖4後之半導體裝置之製程中之要部 圖。 。 圖7係接續在圖6後之半導體裝置之製程中之要部 圖。 。 圖8係接續在圖7後之半導體裝置之製程中之要部立彳面 圖。 圖9係本發明之實施型態丨之半導體裝置之製程中之要部 平面圖。 圖10係接續在圖8後之半導體裝置之製程中之要部剖面 圖。 圖11係接續在圖10後之半導體裝置之製程中之要部剖面 128458.doc -30- 200826300 圖。 圖12係接續在圖丨丨後之半導體裝置之製程中之要部剖面 圖。 圖13係接續在圖12後之半導體裝置之製程中之要部剖面 圖。 圖14係接續在圖13後之半導體裝置之製程中之要部剖面 圖。 圖15係接續在圖14後之半導體裝置之製程中之要部剖面 圖。 圖16係本發明之實施型態丨之半導體裝置之製程中之要 部平面圖。 圖1 7係接續在圖丨5後之半導體裝置之製程中之要部 圖。 圖18係接續在圖16後之半導體裝置之製程中之要部平面 圖。 圖19係接續在圖17後之半導體裝置之製程中之要部剖面 圖。 圖20係接續在圖is後之半導體裝置之製程中之要部平面 圖。 圖21係本發明之實施型態1之半導體裝置之製程中之要 部剖面圖。 圖22係說明本發明之實施型態2之半導體裝置之製造方 法之要部剖面圖。 圖23係接續在圖22後之半導體裝置之製程中之要部剖面 128458.doc -31 - 200826300 圖。 圖24係接續在圖23後之半導體裝置之製程中之要部剖面 圖。 圖25係接續在圖24後之半導體裝置之製程中之要部剖面 圖。 圖26係接續在圖25後之半導體裝置之製程中之要部剖面 圖。 圖27係接續在圖26後之半導體裝置之製程中之要部剖面 圖。 圖28係接續在圖27後之半導體裝置之製程中之要部剖面 圖。 圖29係接續在圖28後之半導體裝置之製程中之要部剖面 圖。 圖3〇係接續在圖29後之半導體裝置之製程中之要部剖面 圖0 圖3 1係接續在圖30後之半導體裝置之製程中之要部剖面 圖32係說明本發明之實施型態3之半導體裝置之製造方 法之要部平面圖。 圖33係說明本發明之實施型態3之半導體裝置之製造方 法之要部剖面圖。 圖34係接續在圖33後之半導體裝置之製程中之要部剖面 圖。 圖35係接續在圖34後之半導體裝置之製程中之要部剖面 128458.doc -32- 200826300 圖。 圖36係接續在圖35後之半導體裝置之製程中之要部剖面 圖。 圖37係接續在圖36後之半導體裝置之製程中之要部剖面 圖。 圖38係接續在圖37後之半導體裝置之製程中之要部剖面 圖。 Π 圖39係說明本發明之實施型態3之半導體裝置之製程中 之要部平面圖。 圖40係接續在圖列後之半導體裝置之製程中之要部剖面 圖。 圖41係接續在圖40後之半導體裝置之製程中之要部剖面 圖。 圖42係接續在圖41後之半導體裝置之製程中之要部剖面 圖。 圖43係接續在圖42後之半導體裝置之製程中之要部剖面 圖。 圖44係接續在圖43後之半導體裝置之製程中之要部剖面 圖。 圖45係接續在圖44後之半導體裝置之製程中之要部平面 圖。 圖46係接續在圖45後之半導體裝置之製程中之要部剖面 圖。 圖47係接續在圖46後之半導體裝置之製程中之要部剖面 128458.doc -33- 200826300 ， 圖。 圖48係接續在圖47後之半導體裝置之製程中之要部剖面 圖49係說明本發明之實施型態3之半導體裝置之製程中 之要部平面圖。 圖5〇係接續在圖48後之半導體裝置之製程中之要部剖面 圖。 圖51係接續在圖49後之半導體裝置之製程中之要部平面 圖。 圖52係接續在圖50後之半導體裝置之製程中之要部剖面 圖。 " 圖53係說明本發明之實施型態3之半導體裝置之製程中 之要部剖面圖。 、 圖54係說明本發明人所探討之半導體裝置之要部 圖。 【主要元件符號說明】 L 1 半導體基板 2 元件分離溝 3 氧化矽膜 3Α 場絕緣膜 4 Ρ型井 5 η型井 6 閘極絕緣膜 7 々 、 夕晶石夕膜（第1導電性膜） 128458.doc -34- 200826300 7A、 7B 閘極電極（第1閘極電極） 7C、 7D 閘極電極（第2閘極電極） 7F 矽化鎢膜 7R 電阻元件 7S 多晶矽膜（第2導電性膜） 8 絕緣膜（第2絕緣膜、第6絕 膜） 9 絕緣膜（第5絕緣膜） 9A 氧化矽膜（第2絕緣膜） 9B 開口部 9C 絕緣膜 10、 10A ιΓ型半導體區域 11 Ρ 一型半導體區域 12 側壁隔層（第1絕緣膜） 14 η+型半導體區域 15 Ρ +型半導體區域 18 矽化物層 19 氮化矽膜（第3絕緣膜） 20 氧化$夕膜 21 接觸孔 22 插塞 23 配線 25 插塞 26 配線 128458.doc -35- 200826300 Γ c 101 浮動閘極電極 102 金屬矽化物層 103 氮化矽膜 104 側壁隔層 105 η型半導體區域 106 插塞 ACC 位址比較電路 CADD 行位址信號 eg 控制閘極 CAPA 電容元件 CLD 行解碼器 CRAO 〜CRA7 救濟位址資訊 DM1、DM2 讀出MISFET DP 假圖案 JD 上部電極（第2電容電極） KD 下部電極（第1電容電極） LWD 列解碼器 MC 記憶胞 MSO 〜MS4 面層選擇信號 ΟΝΟ 絕緣膜（第4絕緣膜） PM1、PM2 非揮發性記憶元件 PMla、PM2a MISFET PMlb、PM2b MIS 電容元件 pu 控制節點 128458.doc 36- 200826300
Qn Qp RADD RESI rl si s 1 0〜s 14 TR1 〜TR4 WDD wl wl 0〜wl 7 WTD
YSEN、YR n通道型MISFET p通道型MISFET 列位址信號 光阻膜 耦合節點 源極線 寫入資料線 η通道型MISFET 字元驅動器 控制節點 寫入子兀線 寫入驅動器 比較結果 i 128458.doc -37-

Claims (1)

  1. 200826300 十、申請專利範園： 種半體裝置’其係於半導體基板之記憶胞區域具有 記憶胞者，其特徵在於 别述3己憶胞包含： 第1絕緣膜，其形成在前述半導體基板； 第1導電性膜，其形成在前述第1絕緣膜上； 第2、、、巴緣膜，其形成在前述第1導電性膜之側壁； 第1半導體區域及第2半導體區域，其形成在前述半導 體，板，且對前述第2絕緣膜自我對準而形成； 第3絕緣膜，其以霜芸铪、+、结，、曾_ 也Λ 覆息别述弟1導電性膜及前述第2絕 緣膜之方式形成；及 夕化物層，其形成在前述第1半導μ u、，+ ^ 半導體區域上，且對…二¥體£域上及财述第2 2 s 且對則述弟3絕緣膜自我對準而形成。 2.如3月求項1之半導體裝置，其中 前述記憶胞係非揮發性記憶胞； ==電性膜係執行作為前述非揮發 子動閘極電極之機能；且 前述非揮發性記憶胞之寫入動作係 述浮動間極電極而執行。 胃冑電子植入雨 3.如請求項1之半導體裝置，其中 f述記憶胞包含寫入部及電容部； 月丨j述電容部之前述第丨導電性 部之前述第1電性膜之寬幅。、之見幅大於前述寫入 4·如請求項1之半導體裝置，其中 128458.doc 200826300 ' 如述第1半導體區域係與前述記憶胞之位元線電性連 接之區域； 前述第2半導體區域係與前述記憶胞之字元線電性連 接之區域。 5_如請求項1之半導體裝置，其中進一步包含形成於前述 半導體基板之第1井及第2井； 前述第1半導體區域係形成於前述第1井内； 前述第2半導體區域係形成於前述第2井内。 1 6·如請求項1之半導體裝置，其中進一步包含： 第4絕緣膜，其形成在前述第3絕緣膜上及前述石夕化物 層上’且包含氮化矽膜； 第5絕緣膜，其形成在前述第4絕緣膜上； 第1配線，其形成在前述第5絕緣膜上；及 第2導電性膜，其形成在前述第4絕緣膜及前述第$絕 緣膜中’且連接前述石夕化物層及前述第1配線。 7·如請求項1之半導體裝置，其中 如述弟1導電性膜上並未形成有前述石夕化物層。 8. 如請求項1之半導體裝置，其中 前述第1導電性膜係為多晶石夕膜。 9. 如請求項1之半導體裝置，其中 前述^夕化物層係為石夕化始。 10·如請求項1之半導體裝置，其中 前述第3絕緣膜係為氧化石夕膜。 11· 一種半導體裝置，其係於半導體基板之記憶胞區域具有 128458.doc 200826300 記憶胞者，其特徵在於 前述記憶胞包含： 第1閘極絕緣膜，其形成在前述半導體基板； 浮動閘極電極，其形成在前述第1閘極絕緣膜上； 側壁隔層，其形成在前述浮動閘極電極之側壁； 第1半導體區域及第2丰宴舻^ , 人久乐2牛泠體區域，其形成在前述半導 體基板，且對前述側壁隔層自我對準而形成，·
    12. 第2、巴緣冑丨以覆1前述浮動閘極電極及前述側壁 隔層之方式形成；及 ，石夕化物層’其形成在前述第1半導體區域上及前述第2 半‘體區域上’且對前述第2絕緣膜自我對準而形成。 一種半導體裝置，其係於半導體基板之記憶胞區域具有 記憶胞m半導體基板之料冑路區域具有 MISFET(鐵絕半場效電晶體）者，其特徵在於 前述記憶胞包含：
    第1閘極絕緣膜，其形成在前述半導體基板； 浮動間極電極，其形成在前述第1Pf1極絕緣膜上； 側壁隔層，其形成在前述浮動間極電極之側壁； 第^半導體區域及第2半㈣區域，其形成在ς述半導 體基板，且對前述側壁隔層自我對準而形成； 弟2絕緣膜，其以覆蓋前述浮動閑極電極及前述側壁 之方式形成；及 石夕化物層， 半導體區域上 其形成在前述第丨半導體區域上及前述第2 ，且對前述第2絕緣膜自我對準而形成； 128458.doc 200826300 前述MISFET包含： 第2閘極絕緣膜’其形成在前述半導體基板； :1極電極，其形成在前述第2閘極絕緣膜上； $述側土隔層’其形成在前述閘極電極之側壁； 第3半導體區域及第4半導體區域，其形成在前述半導 體基板，且對前述側壁隔層自我對準而形成；及 矽化物層，其形成在前述第3半導體區域上、前述第4 半導體區域上 '及前述閘極電極上。 13·如請求項11或12之半導體裝置，其中 别述5己|思胞係非揮發性記憶胞；且 前述非揮發性記憶胞之寫入動作係藉由將電子植入前 述浮動閘極電極而執行。 14·如請求項丨丨或^之半導體裝置，其中 前述記憶胞包含寫入部及電容部； 前述電容部之前述浮動閘極電極之寬幅大於前述寫入 部之前述浮動閘極電極之寬幅。 15.如請求項11或12之半導體褒置，其中 月’J述第1半導體區域係與前述記憶胞之位元線電性連 接之區域； 如述第2半導體區域係與前述記憶胞之字元線電性連 接之區域。 16·如請求項11或12之半導體裝置，其中進一步包含形成於 前述半導體基板之第1井及第2井； 前述第1半導體區域係形成於前述第1井内； 128458.doc 200826300 W述第2半導體區域係形成於前述第2井内。 17·如請求項1丨或12之半導體裝置，其中進一步包含· 第3絕緣膜，其形成在前述第2絕緣膜上及前述石 層上，且包含氮化矽膜； 矽化物 第4絕緣膜，其形成在前述第3絕緣膜上； 第1配線，其形成在前述第4絕緣膜上；及 插塞’其形成在前述第3絕緣膜及前述第4絕緣膜中， 且連接前述矽化物層及前述第丨配線。 ( 18·如請求項丨1或12之半導體裝置，其中 前述浮動閘極電極上並未形成有前述石夕化物層。 19. 如請求項11或12之半導體裝置，其中 曰 前述浮動閘極電極係為多晶石夕膜。 20. 如請求項11或12之半導體裝置，其中 前述石夕化物層係為；5夕化錯。 21·如請求項11或12之半導體裝置，其中 前述第2絕緣膜係為氧化石夕膜。 128458.doc
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