TWI351766B - - Google Patents

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Description

1351766 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造技術，特別係關於可 有效適用於具有電可整批消去型EEPR〇M(ElectriC Erasable Pr〇grammable Read 〇nly Memory :以下稱快閃記 憶體）等非揮發性記憶體之半導體裝置之技術。 【先前技術】 例如’先前曾有下列半導體裝置製造技術：即，在矽基 體上利用由下層疊層閘極氧化膜、閘極電極及偏置氧化 膜，以形成閘極電極圖案，在該閘極電極圖案之側壁形成 側壁後，蝕刻偏置氧化膜，接著，將雜質離子植入矽基體 使其活性化而形成雜質擴散層’同時提高閘極電極之導電 性’將閘極電極及雜質擴散層之表層部矽化物化後，形成 覆蓋此等之絕緣膜，以埋入側壁間之狀態殘留且不殘留於 形成在雜質擴散層之表層部之矽化物上之方式蝕刻此絕緣 膜，並以覆蓋側壁間之絕緣膜方式逐次形成SiN膜及層間絕 緣膜’在此層間絕緣膜形成達到雜質擴散層之接觸孔，藉 以利用一連串之處理執行自我對準矽化物技術與SAC(Seif Align Contact ;自我對準接觸）技術，以製造達成高速化及 尚積體化之半導體裝置（例如參照專利文獻丨）。 [專利文獻1]曰本特開平9 — 289249號公報 【發明内容】 本發明人曾針對在形成互補型MISFET之製程中，不必追 加其他步驟，即可形成非揮發性記憶體之技術進行探討。 99859-970222.doc 1351766 其中’本發明人發現如下之問題。 即，在本發明人所探討之非揮發性記憶體中，如圖54所 示，在資訊蓄積用電晶體（在此為n通道型）之浮動閘極電極 101之表面形成金屬矽化物層丨02，以接觸於此金屬矽化物 層表面而覆蓋半導體基板表面方式成膜氮化矽膜1〇3<>此氮 化石夕膜103以熱CVD法成膜時，其成膜時之熱會使導入半導 體基板之雜質擴散，而改變元件之特性，故使用電漿cvd 法°但’使用電衆CVD法之情形’使用师(幻氣作為成媒 氣體時，也需要擔心會對元件之特性造成影響，故使用電 漿分解SiN4(矽烷）與N2(氮）之混合氣體之手段。但在使用電 漿分解隨4與>!2之混合氣體之手段之情形，在成膜初期階 段中，容易形成富有'石夕之膜。因此，氮化矽膜1〇3在與金屬 矽化物層102、側壁隔層104及半導體基板界面中，容易成 為富有矽之薄膜，電荷容易在與此等之界面漏出。因此， 蓄積於浮動閘極電極101之電荷會由金屬矽化物層1〇2經由 氮化矽膜103之下部界面達到n型半導體區域1〇5(源極、汲 極）’由與η型半導體區域1〇5電性連接之插塞1〇6被放出， 而存在著降低非揮發性記憶體之資料保持特性之問題。 本發明之目的在於提供資料保持特性良好之 憶體及其製造技術。 本發明之前述及其他目的與新穎之特徵可由本專利說明 書之說明及附圖獲得明確之瞭解。 本案所揭示之發明中，較具有代表性之發明之概要可簡 單說明如下： 99859-970222.doc 1351766 本發明之半導體裝置係 之非揮發 包含具有形成於半導體基板上之第丨閘極電極 性記憶胞； 在前述第1閘極電極之側壁形成第丨絕緣膜； 在則述第1閘極電極上形成第2絕緣膜； 具有在前述第1絕緣膜及前述第2絕緣臈之存在下，沉積 於前述半導體基板之第3絕緣膜；
前述第3絕緣膜係具有異於前述第】絕緣膜及前述第以 緣膜之蝕刻選擇比者。 又’前述半導體裝置之 前述第1絕緣膜及前述第2絕緣膜係以氧化矽為主成分； 前述第3絕緣膜係以氮化矽為主成分者 又，本發明之半導體裝置之製造方法係製造包含具有第i 閘極電極之非揮發性記憶胞之半導體裝置者；且包含 (a) 在半導體基板上形成第1導電性膜之步驟：
(b) 在前述第1導電性膜上形成第2絕緣膜之步驟： (0將前述第2絕緣膜及前述第丨導電性膜圖案化而由前述 第1導電性膜形成前述第1閘極電極，使前述第2絕緣膜殘留 於前述第1閘極電極上之步驟； (d) 在前述（c)步驟後，在前述第丨閘極電極及前述第2絕緣 膜之側壁形成第1絕緣膜之步驟； (e) 在前述第1絕緣膜及前述第2絕緣膜之存在下，在前述 半導體基板上形成具有異於前述第丨絕緣膜及前述第2絕緣 膜之蝕刻選擇比之第3絕緣膜之步驟者。 99859-970222.doc 1351766 又’前述半導體裝置之製造方法係 别述第1絕緣膜及前述第2絕緣膜係以氧化矽為主成分； 月1J述第3絕緣膜係以氮化矽為主成分者。 [發明之效果] 本案所揭示之發明中，較具有代表性之發明所能獲得之 效果可簡單說明如下： 可提高半導體裝置之可靠性。 又’可防止非揮發性記憶體之資料保持特性之降低。 【實施方式】 以下，依據圖式詳細說明本發明之實施型態。又，在說 明實施型態用之所有圖中，對於同一構件，原則上附以同 一符號予以顯示’而省略其重複之說明。 (實施型態1) 圖1係本實施型態1之半導體裝置具有之非揮發性記憶體 中之s己憶胞之等效電路圖，一點短劃線圍成之區域係記憶 胞。在此電路中’將多數非揮發性記憶元件PM丨、pM2之浮 動閘極使用作為被OR邏輯連接之多數讀出misfetdmi、 DM2之閘極電極，讀出時，將2個非揮發性記憶元件ρΜι、 PM2之控制閘極cg設定為！ .5 v。又，2個非揮發性記憶元件 PM1、PM2之浮動閘極電極係分別被串聯連接於讀出 MISFETDM1、DM2之閘極電極。 非揮發性記憶元件Ρ Μ1、P Μ 2係在執行作為控制閘極電極 之機能之半導體區域（詳見後述）上，具有介著絕緣層而設有 電容電極之MIS電容元件PMlb、PM2b、與具有形成於其他 99859-970222.doc 半導體區域之源極及汲極、與閘極電極之MISFETPMla、 PM2a。在記憶胞之電路動作上，利用該非揮發性記憶元件 PM1、PM2之浮動閘極施行電荷之蓄積動作以保持資料，但 實際上，非揮發性記憶元件PM 1、PM2之浮動閘極也被使用 作為MISFETDM1、DM2之閘極電極，故電荷不僅被蓄積於 非揮發性記憶元件P1VH、PM2之浮動閘極，也被蓄積於讀出 MISFETDM1、DM2之閘極電極。MIS電容元件PMlb、PM2b 係由分別共通連接源極、汲極及後閘極之MISFET構造之電 容所構成。MIS電容元件PMlb、PM2b之電容電極共通連接 於前述MISFETPM1 a、PM2a之閘極電極而執行作為前述浮 動閘極之機能。 讀出MISFETDM2之汲極介由η通道型MISFETTR3、TR4 耦合於控制節點pu，將η通道型MISFETTR3與η通道型 MISFETTR4之耦合節點rl之電位供應至寫入讀出控制電路 (未圖示）作為輸出。MISFETPMla、PM2a分別介由η通道型 MISFETTR1 、TR2耦合於控制節點wl。η通道型 MISFETTR1-TR4之閘極電極被電源電壓Vdd所偏壓。 其次，說明圖1所示之記憶胞之動作。 資料寫入時，例如’將源極線si、控制閘極eg設定為9V， 將控制節點wl設定為0V而使非揮發性記憶元件PM1、PM2 通電，由源極線s 1側將熱電子注入浮動閘極。 消去動作例如僅對源極線sl施加9V，藉隧道放出由浮動 閘極放出電子。 在讀出動作中，例如對控制節點pu施加1.5V，將決定於 99859-970222.doc 對應於浮動閘極上之蓄積電荷之讀出MISFETDlvn、DM2之 開關狀態或相互電導狀態之耦合節點rl之電位鎖存於後段 之鎖存電路（省略圖示）。在讀出動作中，非揮發性記憶元件 PM1、PM2之源極（源極線si)及汲極（控制節點wl)側均被固 定於0V。因此，讀出時，弱熱電子不會由MISFETPMla、 PM2a被注入至浮動閘極。其時，雖有發生由讀出 MISFETDM1、DM2被注入弱熱電子至浮動閘極之意，但因 縱向重疊著η通道型MISFETTR4 、TR3及讀出 MISFETDM2、DM1，故讀出 MISFETDM1、DM2 之汲極電 壓在控制節點pu之電壓以下。且由於讀出時之控制閘極eg 之控制位準也低，故該種熱電子之注入實質上可推定為小 至可忽視之程度。因此，可降低非揮發性記憶元件PM1、 PM2本身之讀出不良率。 作為如上所述之非揮發性記憶體之用途，例如可使用於 冗餘構成之 DRAM(Dynamic Random Access Memory ;動態 隨機存取記憶體）之不良記憶胞之救濟。此時，圖1所示之 記憶胞為單位資訊胞，此單位資訊胞多數個集合，形成對 多數個單位資訊胞之非揮發性記憶元件之電可程式化電 路，多數個單位資訊胞成為對被救濟電路之救濟資訊之記 憶電路。藉此，可提高不良救濟之可靠性。 又，作為對上述被救濟電路之另一救濟資訊記憶電路， 也可進一步設置對應於熔絲元件之熔斷狀態而記憶救濟資 訊之熔絲程式化電路。利用熔絲程式化電路施行對晶圓階 段所檢測之不良之救濟，對老化試驗後所檢測之不良，可 99859-970222.doc •10- 利用上述電可程式化電路提高救濟效率。 在此，圖2係表示說明上述冗餘構成之DRAM之不良記憶 胞之救濟之DRAM之面層選擇救濟電路圖。在圖2所示之電 路中，為將以往之雷射熔斷熔絲置換成本實施型態1之非揮 發性記憶元件，附加了寫入控制用之行解碼器CLD、寫入 驅動器WTD、列解碼器LWD及字元驅動器WDD。藉對非揮 發性記憶元件施行寫入，可實現與熔斷熔絲之狀態等效之 狀態，在讀出動作方面，只要施行與以往之雷射熔斷熔絲 之情形同樣之動作即可。寫入所需之電源電壓Vpp係由外部 被供應。具有圖1所說明之基本的構成之記憶胞MC設有8列 5行，可利用行解碼器CLD及列解碼器LWD逐一選擇而寫 入。寫入資料線slO〜sl4(相當於源極線sl(參照圖1))連接於 寫入驅動器WTD，寫入字元線wl0〜wl7(相當於控制節點 wl(參照圖1))連接於字元驅動器WDD。行解碼器CLD係在 寫入動作時，解碼行位址信號CADD而產生寫入資料線 s 10〜si4之選擇信號，並以寫入驅動器WTD驅動所選擇之寫 入資料線。寫入動作之寫入字元線wlO〜wl 7之選擇係由解 碼列位址信號RADD之列解碼器LWD指示字元驅動器WDD 執行。讀出係利用面層選擇信號MS0〜MS4以行單位所選擇 之8個記憶胞MC單位執行。被讀出之資訊被供應至位址比 較電路ACC作為救濟位址資訊CRA0〜CRA7，與當時之存取 位址信號所對應之8位元作比較，將比較結果YSEN、YR利 用於冗餘位元之選擇控制。 其次，利用圖3〜圖20，配合其製程說明本實施型態1之非 99859-970222.doc 1351766 揮發性記憶體之構造。在圖3〜圖2〇之各平面圖中，係表示1 個記憶胞。又，在各剖面圖中，附上符號Α之部分係表示^皆1 著對應之平面圖A-A線之記憶胞之剖面，附上符號b之部分 係表示沿著對應之平面圖Β·Β線之記憶胞之剖面，附上 c之部分係表示沿著對應之平面圖c · c線之記憶胞之剖 面，其他部分係表示周邊電路區域（第丨區域）之一部分之剖 面。在各平面圖中，僅顯示構成記憶胞之主#之導電層與 該等之連接區域，形成於導電層間之絕緣膜等之圖示原則 上予以省略。雖利用構成周邊電路之n通道型misfet及p通 ，型刪FET構成X解喝器電路、γ解碼器電路、感測放大 器電路、輸出入電路、邏輯電路等，但不限於此等電路， 也可構成微處理器、CPU等之邏輯電路。 首先，如圖3及圖4所示，例如，在卩型單晶石夕構成之半導 體基板（以下僅稱基板）i之主面之元件分離區域形成元件分 離溝2 °為形成元件分離溝2,乾式#刻基板i之主面而形成 溝，接著，在含此溝之内部之基板匕，以⑽似⑽㈣ P eP〇Siti〇n，化學氣相沉積）法沉積氧化矽膜3等之絕 緣膜後以 CMP(Chemical Mechanical Polishing ;化學機械 研磨）法研磨、除去溝外部不要之氧化石夕膜3，藉以在溝内 留下氧化石夕膜3。經由形成此元件分離溝2，可在記憶體 陣列之基板!之主面形成由元件分離溝2規定周圍之活性區 域。 其次，例如將η型雜質（例如p(磷））離子植入基板丨之一部 分’將P型雜質（例如B(離子植入另外一部分後，將基板 99859-970222.doc 1351766 1熱處理而使此等雜質擴散於基板丨中，藉以在基板丨之主面 形成P型井4及η型井5。 又，在本實施型態！中，雖說明有關利用上述元件分離溝 2規定活性區域之例，但也可形成如圖5所示之場絕緣膜^八 取代元件分離溝2以規定活性區域。此種場絕緣膜3八可利用 在作為活性區域之基板1表面形成耐氧化膜之氮化矽膜圖 案，將基板1表面熱氧化之所謂LOCOSa〇cal 〇xidizatiQn Qf
Silicon;矽局部氧化）法形成。又，在以下之本實施型態1 中，利用元件分離溝2規定活性區域之情形之剖面圖進行說 明。 其次，如圖6所示，將基板丨熱氧化而在ρ型井4&η型井5 之各表面形成例如氧化矽構成之閘極絕緣膜6。接著，例如 以CVD法在閘極絕緣膜6上形成多晶矽膜7作為第丨導電膜 後，在多晶矽膜7之上部，例如以CVD法沉積氧化矽膜等構 成之絕緣膜（第2絕緣膜）8。又，在形成絕緣膜8之前，將顯 示η型導電型之雜質植入形成於p型井4上之多晶矽膜7，將 顯示P型導電型之雜質植入形成於n型井5上之多晶矽膜 其次，如圖7所示，利用被光微影照相技術圖案化之光阻 膜（省略圖示）作為掩膜之乾式蝕刻，除去周邊電路區域之絕 緣膜8。接著，如圖8所示，在基板丨，例如以CVD法沉積臈 厚10 nm程度以上之氧化矽構成之絕緣膜（第5絕緣膜）9。、 其次，如圖9及圖10所示，利用被光微影照相技術圖案化 之光阻膜（省略圖示）作為掩膜之乾式蝕刻，將絕緣膜9、8 圖案化。此時，多晶矽膜7上之絕緣膜9、8之膜厚因記憶胞 99859-970222.doc 13 1351766 區威（A-A、Β·Β、C-C)與周邊電路區域而異，但因多晶矽膜 7執行作為蝕刻阻擋層之機能，故可在記憶胞區域（A-A、 8_0、〇-(：)形成由絕緣膜9、8構成之蓋膜，可在周邊電路區 域形成由絕緣膜9構成之蓋膜。接著，以此蓋膜作為掩膜之 乾式蝕刻’將多晶矽膜7圖案化，以形成閘極電極7 A、7B、 7C、7D。閘極電極（第1閘極電極）7A係前述MISFETPMla(參 照圜1)之浮動閘極電極、讀出MISFETDM1(參照圖1)之閘極 電椏、及MIS電容元件PMlb(參照圖1)之電容電極》閘極電 極（第1閘極電極）7B係前述MISFETPPM2a(參照圖1)之浮動 閘極電極、讀出MISFETDM2(參照圖1)之閘極電極、及MIS 電容元件MP2b(參照圖1)之電容電極。閘極電極7C係前述η 通道型MISFETTR1〜TR4之閘極電極。閘極電極（第2閘極電 極）7D係形成於周邊電路區域之MISFET之閘極電極。 其次，如圖11所示，例如將磷或砷離子植入p型井4與η型 井5之一部分作為η型雜質，以形成較低濃度之11_型半導體 區城10，將硼離子植入η型井5作為ρ型雜質，以形成較低濃 度之Ρ —型半導體區域11。η —型半導體區域10係為了使 MISFETPMla、PM2a、讀出 MISFETDM1、DM2 ' η通道型 MISFETTR1-TR4及形成於周邊電路區域之η通道型 MISFET之各源極、沒極成為LDD(lightly doped drain ;輕摻 雜化汲極）構造所形成。又，η-型半導體區域10亦係為了構 成MIS電容元件PMlb、PM2b之控制閘極eg之一部分所形 成。ρ-型半導體區域11係為使形成於周邊電路區域之ρ通道 型MISFET之源極、汲極成為LDD構造所形成。 99859-970222.doc -14· 1351766 接著，在基板1以CVD法沉積氧化矽膜後，對該氧化矽膜 及絕緣獏9施以各向異性蝕刻，以在閘極電極7八、7b、7c i 7D及絕緣膜8之側壁形成側壁隔層（第丨絕緣膜）i2。此時， 在將氧化矽膜形成為側壁隔層12之際，周邊電路區域之蓋 膜之絕緣膜9會被除去，露出閘極電極7D之表面，但記憶胞 區域（A-A、B-B、C-C)之蓋膜之絕緣膜9、8則僅絕緣臈9被 蝕刻除去之程度，絕緣膜8呈現殘留於閘極電極A、B上之 構造。此時’即使絕緣膜9殘存於絕緣膜8上，也不會構成 MISFET特性上之問題。 即’在記憶胞區域之閘極電極A、B上殘留著絕緣膜8(或 絕緣膜9、8) ’而除去n通道型MISFETTR1〜TR4之閘極電極 7C及周邊電路區域之閘極電極7D上之蓋膜之絕緣膜9。 其次’如圖12所示’將磷或砷離子植入ρ型井4與η型井5 之一部分作為η型雜質，以形成較高濃度之η+型半導體區域 14，將侧離子植入η型井5作為ρ型雜質，以形成較高濃度之 ρ+型半導體區域15 ^ η+型半導體區域14係構成 MISFETPMla、PM2a、讀出 MISFETDM1、DM2、η通道型 MISFETTR1〜TR4及形成於周邊電路區域之η通道型 MISFET之各源極、汲極所形成。又，η+型半導體區域14亦 係為了構成MIS電容元件PMlb、PM2b之控制閘極eg所形 成。P+型半導體區域15係構成周邊電路區域之ρ通道型 MISFET之源極、没極。又，形成於記憶胞之η型井5之n+型 半導體區域14成為前述之控制閘極Cg(參照圖1)。 其次’如圖13所示，形成矽化物層1 8。在此矽化物層18 99859-970222.doc •15· 1351766 之形成中，首先，例如在基板1上以濺射法沉積Co(鈷）膜。 接著，將基板1熱處理而在Co膜與周邊電路區域之閘極電極 7D之界面、及在Co膜與基板1之界面使矽化物起反應後， 蝕刻除去未反應之Co膜》藉以在閘極電極7D之表面與源 極、汲極（n+型半導體區域14、p+型半導體區域15)之表面形 成矽化物（CoSi2)層18。又，雖未圖示，但在閘極電極7C之 表面亦形成矽化物層18。在此，在閘極電極7 A、7B之表面 因殘留有蓋膜之絕緣膜8，故未形成矽化物層18。又，在本 實施型態1中’作為矽化物層1 8之材料，雖例示使用 Co(鈷），但並不限定於此，也可使用τΐ(鈦）、w(鎢）或Ni(鎳） 等。 利用以上之步驟’在記憶胞形成形成有非揮發性記憶元 件 PM1、PM2(參照圖 1)之 MISFETPMla、PM2a(參照圖 1)、 MIS電容元件PMlb、PM2b(參照圖1)、讀出MISFETDM1、 DM2(參照圖1)、及n通道型MISFETTR1〜TR4(參照圖1)，在 周邊電路區域形成P通道型MISFETQp及n通道型 MISFETQn。在記憶胞内，MIS電容元件PMlb係以基板ι(η 型井5)與η型井5上之閘極電極7Α作為電容電極，成為以閘 極絕緣臈6作為電容絕緣膜之電容元件。又，MIS電容元件 PM2b係以基板1(n型井5)與n型井5上之閘極電極7b作為電 谷電極，成為以閘極絕緣膜6作為電容絕緣膜之電容元件。 其-人，如圖14所示，在基板1以電漿CVD法將氮化矽膜（第 3、名緣膜）19沉積成覆蓋閘極電極7A、7B、7C、7D '絕緣膜 8及側壁隔層12之狀態。此氮化矽膜19具有下列機能： 99859-970222.doc 即’在後面步驟中在基板！上形成層間絕緣膜，在該層間絕 緣膜形成分別達到n+型半導體區域14及？ +型半導體區域Μ 之接觸孔之際’可藉增大與氧化矽膜形成之側壁隔層12之 蝕刻選擇比，以防止接觸孔達到閘極電極7A、7B、％、。 亦/、有防止砂化物層18被過量姓刻所削掉之機能。即， 氮化石夕膜19具有作為儀刻抑制膜之機能。 此氮化矽膜19以熱CVD法成膜時，其成膜時之熱會使導 入基板1之雜質擴散，而改變本實施型態1之半導體裝置中 所含之70件特性。因此，如前所述，使用可利用低於熱 法之溫度成膜之電漿CVD法較為理想。又，即使使用電漿 CVD法之情形，使用N技3氣作為成膜氣體時，也會令人擔心 對π件之特性造成影響，故例如可使用電漿分解SiN4(矽烷） 與Nz(氮）之混合氣體之手段。以化學反應式表示此電漿分 解時’為：SiN4+N2—SixNy+zH2(x，y，z為整數）。 而，利用上述之手段成膜氮化矽膜丨9時，在成膜初期階 段中，容易形成富有矽之膜。因此，此種氮化矽膜19處於 與形成非揮發性記憶元件PIVH、PM2之MISFETPMla、PM2a 之閘極電極7A、7B電性接觸之狀態時，在該富有矽之膜之 部分’電荷容易漏出’故蓄積於非揮發性記憶元件PM 1、 PM2之浮動電極之閘極電極7A、7B之電荷會由氮化矽膜19 與閘極電極7A、7B之界面漏出，該電荷會到達n+型半導體 區域14，由與n +型半導體區域14電性連接之插塞（在後面步 驟中形成）被放出。即’會令人擔心降低非揮發性記憶體之 資料保持特性。 99859-970222.doc 17 1351766 另一方面’在本實施型態1中，在氮化矽膜19與閘極電極 7A、7B之間，形成有比氮化矽膜19更難以漏出電荷（絕緣性 愚於氮化矽膜19)之氧化矽膜形成之側壁隔層12或絕緣膜 8 °即’作為蝕刻抑制膜之氮化矽膜19係介著絕緣性高於氮 化石夕膜19之氧化矽膜之絕緣膜8或側壁隔層丨2而被形成於 閘極電極7A、7B上。因此，難以使蓄積於閘極電極7A、7B 之電荷漏出’故可防止本實施型態1中之非揮發性記憶體之 資料保持特性之降低。即，可提高半導體裝置之可靠性。 其次，如圖15所示，作為覆蓋MISFETPMla、PM2a、MIS 電容元件PMlb、PM2b、讀出MISFETDM1、DM2、η通道型 MISFETTR1 〜TR4、ρ通道型 MISFETQp及 η通道型 MlSFETQn 之絕緣膜，例如以CVD法沉積氧化矽膜20，接著，利用化 學機械研磨法使氧化矽膜2〇之表面平坦化。 其次，如圖16及圖17所示，以光阻膜為掩膜而乾式蝕刻 上述氧化矽膜20，藉以形成到達n+型半導體區域^及口+型 半導體區域15之接觸孔21。此時，氮化矽膜19具有作為蝕 刻氧化妙膜20之際之蝕刻抑制膜之機能。接著，在該接觸 孔21之内部形成插塞22。在形成插塞22時，例如係在含接 觸孔21之内部之氧化矽膜2〇上以濺射法沉積乃（鈦）膜及 TiN(氮化鈦）膜’接著，以CVD法沉積w(鎢）膜作為丁旧膜及 金屬膜後，利用化學機械研磨法除去接觸孔2丨外部之w 膜、TiN膜及Ti膜。 其次，如圖18及圖19所示，在氧化矽膜2〇及插塞22上形 成多數配線23。為形成配線23，例如在氧化矽膜2〇上以濺 99859-970222.doc 1351766 射法逐次沉積Ti膜、A1(鋁）合金膜及TiN膜，接著，利用以 光阻膜為掩膜之乾式蝕刻，將該Ti膜、A1合金膜及TiN膜圖 案化。在此等配線23中’含有與控制閘極cg(參照圖1)電性 連接之配線、及成為源極線s 1之配線（參照圖丨）。 其次，如圖20所示，例如在基板1上沉積氧化矽膜（省略 圖示）作為層間絕緣膜後，在該氧化矽膜形成達到該配線23 之接觸孔，接著，在該接觸孔内形成與上述插塞22同樣之 插塞25。接著，在該氧化矽膜及插塞上形成多數配線26， 而製成本實施型態1之半導體裝置。此等配線26係利用與上 述配線23同樣之步驟形成。又，在配線26中，含有與前述 輕合節點r 1 (參照圖1)電性連接之配線、與電源電壓vdd(參 照圖1)電性連接之配線、與控制節點pu(參照圖1)電性連接 之配線、與控制節點wl(參照圖丨）電性連接之配線、及與基 準電位Vss電性連接之配線。 在上述本實施型態1中，係說明由多晶矽膜7形成閘極電 極7A、7B、7C、7D之情形，但如圖21所示，亦可由多晶矽 膜7與WSi(矽化鎢）膜7F之疊層膜形成閘極電極7A、7B、 7C、7D ’該情形也可獲得同樣之效果。此時，矽化物層18(例 如參照圖1 3)也可予以省略。 (實施型態2) 其次，利用圖22〜圖31與其製程同時說明本實施型態2之 非揮發性記憶體之構造。本實施型態2之非揮發性記憶體之 圮憶胞之平面構造呈現與前述實施型態丨中圖示之記憶胞 之平面構造大致相同之構造，故在本實施型態2中，省略其 99859-970222.doc -19· 1351766 平面構造之圖示。在圖22〜圖31所示之各剖面圖中，附上符 號B之部分係表示沿著前述實施型態1中使用之各平面圖 B-B線之記憶胞之剖面，附上符號c之部分係表示沿著前述 實施型態1中使用之各平面圖c_c線之記憶胞之剖面，其他 部分係表示周邊電路區域之一部分之剖面。又，在圖 圖31中所示之周邊電路區域中，形成構成周邊電路之^通道 型MISFET、p通道型MISFET及電阻元件。即，以圖22為例 加以說明時，由圖22之左方，分別表示沿著各平面圖B B 線之記憶胞之剖面、沿著各平面圖c_c線之記憶胞之剖面、 形成η通道型MISFET、p通道型MISFET之周邊電路區域、 電阻元件形成區域。 本實施型態2之非揮發性記憶體之製程在前述實施型態i 中，利用圖3〜圖6所說明之步驟以前相同（參照圖22)。其 後，如圖23所示，利用被光微影照相技術圖案化之光阻膜 (省略圖示）作為掩膜之乾式蝕刻，將絕緣膜（第6絕緣膜）8圖 案化。其後’以圖案化之絕緣膜8作為掩膜，將多晶矽膜7 圖案化’以形成閘極電極7A(參照圖9及圖1〇)、7B、7C(參 照圖10)、7D、及電阻元件7R。又，電阻元件7尺係形成於 氧化石夕膜3上。即，利用形成記憶胞區域之閘極電極7A、 7B、前述η通道型MISFETTR1〜TR4之閘極電極7C、周邊電 路區域之閘極電極7D之步驟，形成電阻元件7R^因此，可 謀求製程之簡化，防止掩膜數之增加。 其次，如圖24所示，例如將磷或砷離子植入p型井4作為η 型雜質’以形成較低濃度之η-型半導體區域1〇，將硼離子 99859-970222.doc •20· 植入η型井5作為p型雜質，以形成較低濃度之p—型半導體區 域11。 其次，如圖25所示，在基板1以CVD法沉積氧化矽膜後， 對該氧化矽膜施以各向異性蝕刻，以在閘極電極7A、7B、 7C、7D及電阻元件7R之側壁形成側壁隔層12。利用在形成 此側壁隔層1 2之際之各向異性蝕刻，除去形成在閘極電極 7A、7B、7C、7D及電阻元件7R上之絕緣膜8。 接著，將磷或砷離子植入p型井4作為η型雜質，以形成較 高濃度之η+型半導體區域14，將硼離子植入η型井5作為ρ型 雜質，以形成較高濃度之Ρ+型半導體區域15。η+型半導體 區域14係構成MISFETPMla(參照圖1)、PM2a(參照圖1)、讀 出MISFETDM1(參照圖1)、DM2(參照圖1)、η通道型 MISFETTR1〜TR4(參照圖1)及形成於周邊電路區域之η通道 型MISFET之各源極、汲極。又，η+型半導體區域14亦係為 了構成MIS電容元件PMlb、PM2b之控制閘極eg所形成。ρ+ 型半導體區域15係構成形成於周邊電路區域之ρ通道型 MISFET之源極、汲極。 其次，如圖26所示，在基板1以CVD法沉積膜厚10 nm程 度以上之氧化矽膜（第2絕緣膜）9A。接著，如圖27所示，利 用被光微影照相技術圖案化之光阻膜（省略圖示）作為掩膜 之乾式蝕刻，將絕緣膜9A圖案化。藉此，使絕緣膜9A殘留 於閘極電極7A、7B、7C(參照圖10)、及電阻元件7R之上部 及側部。又，在電阻元件7R上之絕緣膜9A形成達到電阻元 件7R之開口部9B。在此，開口部9B係為在電阻元件7R表面 99859-970222.doc -21 - 形成以後面步驟形成之矽化物層丨8而設置。即，在本實施 型態2中’係以在冑阻元件7R上形成為設置開口部9B所形 成之絕緣膜9A之步驟’在記憶胞區域之閘極電極7A、7B上 形成絕緣膜9A。因此，可謀求製程之簡化，防止掩膜數之 增加。 其次，如圖28所示，形成矽化物層18。此矽化物層18之 形成方法與前述之實施型態丨相同，首先，例如在基板工上 以濺射法沉積Co膜。接著，將基板1熱處理而在Co膜與周 邊電路區域之閘極電極71)之界面、c〇膜與開口部9B之底部 之電阻το件7R之界面、及在c〇膜與基板丨之界面使矽化物 起反應後’餘刻除去未反應之（^膜。藉以在閘極電極7〇之 表面、開口部9B之底部之電阻元件7R之表面、與源極、汲 極（η型半導體區域14、p+型半導體區域15)之表面形成矽化 物層之矽化物層1 8 ^利用以上之步驟，在記憶胞形成形成 有非揮發性記憶元件PM 1 (參照圖1)、ρμ2(參照圖1)之 MISFETPMla(參照圖1)、PM2a(參照圖1)、MIS電容元件 PMlb(參照圖1)、PM2b(參照圖1)、讀出MISFETDM1(參照 圖1)、DM2(參照圖1)、及η通道型MISFETTR1~TR4(參照圖 1)’在周邊電路區域形成p通道型MISFETQp及η通道型 MISFETQn 〇 其次’如圖29所示，在基板1以電漿cvd法沉積氮化矽膜 19。與前述實施型態1同樣地，在本實施型態2中，此氮化 矽膜19例如亦可使用SiN4與N2之混合氣體作為成膜氣體， 並電衆分解此成膜氣體而成膜之手段。 99859-970222.doc -22- 1351766 在本實施型態2中，亦在氮化矽膜19與閘極電極7a ' 之間’形成有比氮切膜19更難以漏出電荷（絕緣性高於氮 化石夕膜19)之氧化補形成之側壁隔層12或絕緣膜从。且在 閘極電極7A、7B之側部，在氮切膜19與閘極電極7a、7b 之間以疊層狀態配置側壁隔層12或絕緣膜9八。因此，蓄積 於閘極電極7A、7B之電荷難以漏出，故可更確實防止本實 施型態2非揮發性記憶體之資料保持特性之降低。即，可提 高半導體裝置之可靠性。 其次，如圖30所示，在基板1上，例如以CVD法沉積氧化 矽膜20，接著，利用化學機械研磨法使氧化矽膜2〇之表面 平坦化。接著，如圖31所示，以光阻膜為掩膜而乾式蝕刻 上述氧化矽膜20，藉以形成分別到達n+型半導體區域丨4、 P +型半導體區域15及電阻元件7R之接觸孔21。此時，氮化 矽膜19具有作為蝕刻氧化矽膜2〇之際之蝕刻抑制膜之機 能。接著，在該接觸孔21之内部形成與前述實施型態】所示 之插塞22(參照圖16及圖1 7)同樣之插塞22。接著，在氧化石夕 膜2 0及插塞2 2上形成與前述實施型態1所示之配線2 3 (參照 圖18及圖19)同樣之多數配線23。其後’經由在前述實施型 態1中利用與圖20所說明之步驟同樣之步驟製成本實施型 態2之半導體裝置。 依據如上述之本實施型態2，也可獲得與前述實施型態J 同樣之效果。 又’依據上述之本實施型態2，也可利用形成記憶胞區域 及周邊電路區域之MISFET之閘極電極之步驟，同時形成電 99859-970222.doc 23 - UM766
阻元件。且可利用在電阻元件711上形成為設置開口部犯所 形成之絕緣膜9A之步驟，在記憶胞區域之間極電極7A、7B 上形成絕緣膜9A。因&，可謀求製程之簡化，防止掩膜數 之增加。 (實施型態3) 其次，利用圖32〜圖52與其製程同時說明本實施型態3之 非揮發性記憶體之構造。在圖32〜圖52所示之各剖面圖中， 附上符號A之部分係表示沿著對應之各平面圖α·α線之記 憶胞之剖面’附上符號Β之部分係表示沿著對應之各平面圖 Β-Β線之記憶胞之剖面，其他部分係表示周邊電路區域之一 Ρ刀之。j面又，在圖32〜圖52中所示之周邊電路區域中， 形成構成周邊電路之n通道型MISFET、電容元件及電阻元 件。又，有關構成周邊電路之p通道型MISFET之部分，由 於僅導電型與η通道型MISFET相反而已，構造方面大致相 同，故在本實施型態3中，在各剖面圖中，癌、略形成該p通 道型MISFET之區域之圖示。 首先，利用在前述實施型態丨中，利用與圖3及圖4所說明 之步驟相同之步驟形成元件分離溝2、p型井4細型井5(參 照圖32及圖33)。 其次，如圖34所示，將基板1熱氧化而在p型井4及η型井5 之各表面形成例如氧化矽構成之閘極絕緣膜6。接著，例如 以CVD法在閘極絕緣膜6上形成多晶矽膜？作為導電膜。接 者，在該多晶矽膜7上，形成絕緣膜（第4絕緣膜）〇ΝΟ。此 絕緣膜ΟΝΟ係利用由下層逐次沉積膜厚5 nm程度之氧化石夕 99859-970222.doc •24· 1351766 膜、膜厚20 nm程度之氮化矽膜、及膜厚5nm程度之氧化矽 膜所形成。 其次，如圖35所示，利用光阻膜作為掩膜之蝕刻，將絕 緣膜ΟΝΟ及多晶矽膜7圖案化。藉此，使絕緣膜〇N〇及多晶 矽膜7殘留於記憶胞區域與形成周邊電路區域之電容元件 之區域，在其他區域則被除去。此時，在周邊電路區域中， 殘留於形成電容元件之區域之多晶矽膜7成為該電容元件 之下部電極（第1電容電極）KD。 其次，如圖36所示，例如以CVD法在基板丨上沉積多晶矽 膜（第2導電性膜仍。接著，如圖37所示，例如以cvd法在 多晶矽膜7S上沉積絕緣膜8。 其次，如圖38所示，利用光阻膜作為掩膜之蝕刻，將作 為蓋膜之絕緣膜8圖案化。接著，以絕緣膜8作為掩膜施行 乾式蝕刻，將多晶矽膜7S圖案化。此時，絕緣膜〇N〇成為 蝕刻抑制臈。藉此，使絕緣膜8及多晶矽膜7S殘留於被其後 之步驟形成閘極電極之區域與元件分離溝2(氧化矽膜3) 上。此時，殘留於記憶胞區域之多晶矽膜7S成為非揮發性 己隐7L件PM1、PM2(參照圖丨）之控制電極（第3電極）。又， 在周邊電路區域中，形成由多晶矽膜7S構成之閘極電極 70電阻凡件71^與電容元件之上部電極（第2電容電極） 形成以下部電極KD與上部電極JD為電容電極以絕緣膜 〇N〇為電容絕緣膜之電容元件CAPA。 。八人，如圖39及圖40所示，以光阻膜RESI覆蓋周邊電路 品域以此光阻膜RESI&絕緣臈8作為為掩膜而蝕刻絕緣膜 99859-970222.do, i -25·
δ己憶元件PMl、ΡΜ2之控 ΟΝΟ及多晶矽膜7。姑·· 及多晶矽膜7S構成 區域之多晶矽膜7S構成非揮發性 夕曰日矽膜7構成非揮發性記憶元件ρΜ丨、ρΜ2 、ΡΜ2 制閘極電極，多羞 之浮動閘極電極》 接者，在記憶胞區域中，例如將磷或砷離子植入ρ型井4 與η型井5之一部分作為η型雜質， 導體區域1 〇。 以形成較低濃度之η-型半 其次，如圖41所示，卩光阻膜謂12覆蓋記憶胞區域與形 成周邊電路區域中之電阻元件爪及電容元件CApA之區 域，將磷或砷離子植入周邊電路區域中之例如p型井4作為η 型雜質，以形成較低濃度之η-型半導體區域1〇Α，將硼離 子植入η型井作為ρ型雜質，以形成較低濃度之p—型半導體 區域。 其次，如圖42所示’在基板1以CVD法沉積氧化矽膜後， 對該氧化矽膜及絕緣膜8施以各向異性蝕刻，以在閘極電極 7Α、7Β、7C、7D、電阻元件7R及電容元件CAPA之侧壁形 成側壁隔層12。又’此側壁隔層12也形成於殘留在元件分 離溝2上之多晶矽圖案之側壁，在元件分離溝2上，由該多 晶石夕圖案及側壁隔層12形成假圖案DP。此假圖案DP具有在 後面之步驟蝕刻基板1上之氧化矽膜之際，可防止元件分離 溝2内之氧化矽膜3被蝕刻以作為掩膜之機能。 其次，如圖43所示，在基板1以CVD法沉積膜厚20 nm〜3〇 nm程度之氧化矽膜，以成膜絕緣膜9C。接著，如圖44所示， 99859-970222.doc -26- 1351766 將鱗或钟離子植入P型井4與η型井5之一部分作為η型雜 質，以形成較高濃度之η+型半導體區域14，將硼離子植入η 型井5作為ρ型雜質，以形成較高濃度之ρ+型半導體區域 15。η+型半導體區域14係構成MISFETPMla(參照圖1)、 PM2a(參照圖1)、讀出MISFETDM1(參照圖〇、DM2(參照圖 1)、η通道型MISFETTR1〜TR4(參照圖1)及形成於周邊電路 區域之η通道型MISFET之各源極、汲極，p+型半導體區域 15係構成形成於周邊電路區域之ρ通道型MISFET之各源 極、汲極。 其次’如圖45所示’利用被光微影照相技術圖案化之光 阻膜（省略圖示）作為掩膜之乾式姓刻，將絕緣膜9C圖案 化。藉此’將絕緣膜9C殘留於電阻元件7R上。又' 在電阻 元件7 R上之絕緣膜9 C ’形成達到電阻元件7 R之開口部9 B。 其次’如圖46所示，例如在基板1上以濺射法沉積c〇膜。 接著’將基板1熱處理而在Co膜與多晶矽膜7S及閘極電極 7D之界面、Co膜與開口部9B之底部之電阻元件7R之界面、 電谷元件CAPA之下部電極之多晶梦膜7與Co膜之界面、及 在Co膜與基板1之界面使矽化物起反應後，蝕刻除去未反應 之Co膜。藉以在多晶矽膜7S及閘極電極7D之表面、開口部 9B之底部之電阻元件7R之表面、電容元件CAPA之下部電極 之表面一部分與源極、汲極（n+型半導體區域丨4、p +型半導 體區域15)之表面形成石夕化物層18。利用以上之步驟，在記 憶胞形成有非揮發性記憶元件PM 1 (參照圖1)、pm2(參照圖 1)之MISFETPMla(參照圖1)、PM2a(參照圖1)、讀出 99859-970222.doc -27- 1351766 MISFETDM1(參照圖1)、DM2(參照圖1}、及11通道型 • MISFETTR1〜TR4(參照圖U，在周邊電路區域形成Ρ通道型 MISFETQp及 η通道型 MISFETQn。 其次，如圖47所示，在基板】以電漿CVD法沉積氮化矽膜 19。在本實施型態3中，此氮化矽膜19例如亦可使用⑴乂與 N2之混合氣體作為成膜氣體，並電漿分解此成膜氣體而成 膜之手段。 φ 其次，如圖48所示，在基板1上，例如以CVD法沉積氧化 矽膜20，接著，利用化學機械研磨法使氧化矽膜之表面 平坦化。接著，如圖49及圖50所示，以光阻膜為掩膜而乾 式蝕刻上述氧化矽膜20，藉以形成分別到達n+型半導體區 域14、p +型半導體區域15、電阻元件7R及電阻元件cApA(上 部電極及下部電極）之接觸孔21。接著，在該接觸孔21之内 部形成與前述實施型態丨所示之插塞22(參照圖16及圖17)同 樣之插塞22。 Φ /、人如圖5 1及圖52所示，在氧化矽膜20及插塞22上形 成與前述實施型態1所示之配線23(參照圖18及圖19)同樣之 多數配線23。其後，經由在前述實施型態i中利用與圖2〇 所說明之步驟同樣之步驟製成本實施型態3之半導體裝置。 又，依據此種本實施型態3，也可利用形成MISFET之步 驟’同時形成電阻元件及電容元件。 又，依據本實施型態3，在記憶包區域之浮動閘極（多晶 夕膜7)與氮化發膜19之間，存在著比氮化石夕膜19更難以漏 出電何（絕緣性較高之膜）之氧化石夕膜（側壁隔層⑺或。故可 99859-970222.doc •28- 1351766 防止如前述實施型態1所示之非揮發性記憶體之資料保持 特性之降低。 又’在本實施型態3中，雖就形成含多晶矽膜7S之閘極電 極7A、7B、7C、7D、電阻元件7R及電容元件CAPA之下部 電極之情形予以說明，但如圖53所示，也可將WSi膜7F疊 層於多晶矽膜7S上以形成此等元件。此時，矽化物層18(例 如參照圖13)也可予以省略。 以上已就本發明人所作之發明依據實施型態予以具體地 說明’但本發明不受前述實施型態所限定，在不脫離其要 旨之範圍内，當然可執行種種之設計變更。 在前述實施型態中，雖說明有關被救濟電路為Dram之 不良記憶胞之情形予以說明，但亦可為微電腦内建之 DRAM之記憶胞或微電腦内建之SRAMi記憶胞。且也可構 成LCD驅動器之救濟電路。 [產業上之可利用性] 本發明之半導體裝置及其製造方法例如可適用於具有非 揮發性記憶體之半導體裝置及其製造步驟。 【圖式簡單說明】 圖1係本發明之實施型態丨之半導體裝置具有之非揮發性 記憶體中之記憶胞之等效電路圖。 圖2係表示適用本發明之實施型態1之半導體裝置具有之 非揮發性記憶體之DRAM之面層選擇救濟電路圖。 圖3係說明本發明之實施型態1之半導體裝置之製造方法 之要部平面圖。 99859-970222.doc •29- 丄叫766 圖4係說明本發明之實施型態1之半導體裝 之要部剖面圖。 、《製造方法 圖5係說明本發明之實施型態1之丰墓 .Φ, 千導體裝置之製造方汰 之要部剖面圖。 乃去 圖6係接續在圖4後之半導體裝置之製程 圖。 之要部剖面
圖7係接續在圖6後之半導體裝置之匍 圖。 眾程中之要部剖面 圖8係接續在圖7後之半導體裝置之製 Τ 受》 圖9係本發明之實施型態丨之半導體裝置之製程 平面圖。 要部 圖10係接續在圖8後之半導體裝置之製程中之要部 rsn σ * 面 磨）〇 圖11係接續在圖Η)後之半導體裝置之製程中之要部
部剖面 圖 圖。 圖12係接續在圖丨丨後之半導體裝置之製程中之要部剖面 圖。 圖13係接續在圖12後之半導體裝置之製程中之要部剖面 圖。 圖14係接續在圖丨3後之半導體裝置之製程中之要部剖面 圖。 圖15係接續在圖14後之半導體裝置之製程中之要部剖面 圖。 99859-970222.doc .30- 1351766 圖16係本發明之實施型態1之半導體裝置之製程中之要 部平面圖。 圖17係接續在圖15後之半導體裝置之製程中之要部剖面 圖。 圖18係接續在圖16後之半導體裝置之製程中之要部平面 圖。 圖19係接續在圖17後之半導體裝置之製程中之要部剖面 圖。 圖20係接續在圖18後之半導體裝置之製程中之要部平面 圖。 圖21係本發明之實施型態1之半導體裝置之製程中之要 部剖面圖。 圖22係說明本發明之實施型態2之半導體裝置之製造方 法之要部剖面圖。 圖23係接續在圖22後之半導體裝置之製程中之要部剖面 圖。 圖24係接續在圖23後之半導體裝置之製程中之要部剖面 圖。 圖25係接續在圖24後之半導體裝置之製程中之要部剖面 圖。 圖26係接續在圖25後之半導體裝置之製程中之要部 圖。 。 圖27係接續在圖26後之半導體裝置之製程中之要部剖面 圖。 99859-970222.doc -31 - 比 1766· 圖28係接續在圖27後之半導體裝置之製程中之要部剖面 圖。 圖29係接續在圖28後之半導體裝置之製程中之要部剖面 圖。 圖3 0係接續在圖29後之半導體裝置之製程中之要部剖面 圖。 圖31係接續在圖30後之半導體裝置之製程中之要部剖面 圖。 圖32係說明本發明之實施型態3之半導體裝置之製造方 法之要部平面圖。 圓33係說明本發明之實施型態3之半導體裝置之製造方 法之要部剖面圖。 圖34係接續在圖33後之半導體裝置之製程中之要部剖面 圖。 圖35係接續在圖34後之半導體裝置之製程中之要部剖面 圖。 圖36係接續在圖35後之半導體裝置之製程中之要部剖面 圖。 圖3 7係接續在圖36後之半導體裝置之製程中之要部剖面 圖。 圖3 8係接續在圖37後之半導體裝置之製程中之要部剖面 圖。 圖39係說明本發明之實施型態3之半導體裝置之製程中 之要部平面圖。 99859-970222.doc -32- 1351766 圖4〇係接續在圖38後之半導體裝置之製程中之要部剖面 圖。 圖41係接續在圖40後之半導體裝置之製程中之要部剖面 圖。 圖42係接續在圖41後之半導體裝置之製程中之要部剖面 圖。 圖43係接續在圖42後之半導體裝置之製程中之要部剖面 圖。 圖44係接續在圖43後之半導體裝置之製程中之要部剖面 圖。 圖45係接續在圖44後之半導體裝置之製程中之要部平面 圖。 圖46係接續在圖45後之半導體裝置之製程中之要部剖面 圖。 « 圖47係接續在圖46後之半導體裝置之製程中之要部剖面 圖。 圖48係接續在圖47後之半導體裝置之製程中之要部剖面 圖。 圖49係說明本發明之實施型態3之半導體裝置之製程中 之要部平面圖。 圖50係接續在圖48後之半導體裝置之製程中之要部剖面 圖。 圖5 1係接續在圖49後之半導體裝置之製程中之要部平面 圖。 99859-970222.doc •33· 1351766 圖5 2係接續在圖5〇接：^主道；3*£«：〇^ ^ 圖 傻之半導體裝置之製程中之要部剖面 圖53係說明本發明之實施型態3之半導體裝置之製程中 之要部剖面圖。 圖54係說明本發明人所探討之半導體裝置之要部剖面 圖0 【主要元件符號說明】 1 半導體基板 2 元件分離溝 3 氧化矽膜 3A 場絕緣膜 4 P型井 5 η型井 6 閘極絕緣膜 7 多晶矽膜（第丨導電性膜） 7A、7B 閘極電極（第1閘極電極） 7C、7D 閘極電極（第2閘極電極） 7F 矽化鎢膜 7R 電阻元件 7S 多晶矽膜（第2導電性膜） 8 絕緣膜（第2絕緣臈、第6 9 絕緣膜（第5絕緣骐） 9A 氧化矽膜（第2絕緣膜） 9B 開口部 99859-970222.doc •34· 1351766
9C 絕緣膜 10、10A n_型半導體區域 11 P_型半導體區域 12 側壁隔層（第1絕緣膜） 14 n+型半導體區域 15 P +型半導體區域 18 石夕化物層 19 氮化矽膜（第3絕緣膜） 20 氧化矽膜 21 接觸孔 22 插塞 23 配線 25 插塞 26 配線 101 浮動閘極電極 102 金屬碎化物層 103 氮化矽膜 104 側壁隔層 105 η型半導體區域 106 插塞 ACC 位址比較電路 CADD 行位址信號 eg 控制閘極 CAPA 電容元件 99859-970222.doc -35- 1351766
CLD 行解碼器 CRAO〜CRA7 救濟位址資訊 DM1、DM2 讀出MISFET DP 假圖案 JD 上部電極（第2電容電極） KD 下部電極（第1電容電極） LWD 列解碼器 MC 記憶胞 MSO 〜MS4 面層選擇信號 ΟΝΟ 絕緣膜（第4絕緣膜） PM1 ' PM2 非揮發性記憶元件 PMla ' PM2a MISFET PMlb ' PM2b MIS 電容元件 pu 控制節點 Qn η通道型MISFET Qp p通道型MISFET RADD 列位址信號 RESI 光阻膜 rl 耦合節點 si 源極線 s10~s14 寫入資料線 TR1 〜TR4 η通道型MISFET WDD 字元驅動器 wl 控制節點 99859-970222.doc •36- 1351766
wl 0〜wl 7 WTD
YSEN、YR 寫入字元線 寫入驅動器 比較結果
99859-970222.doc 37·

Claims (1)

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第094105628號專利申請案 中文申請專利範圍替換本(99年9月） . 十、申請專利範圍： • 1. 一種半導體裝置，其特徵在於 包含非揮發性記憶胞，1 A人够 * /…、有形成於半導體基板上之 包含第一導電性膜之第1閘極電極； 前述非揮發性記憶胞包含： 第1絕緣膜，其形成在前述第1閘極電極之側壁； 第2絕緣膜，其形成在前述第1間極電極上；
第1半導體區域，其形成在前述半導體基板； 碎化物層，其形成在前述第W導體區域上；及 弟3絕緣膜，其以霜甚於^ 覆盍引述矽化物層、前述第1絕緣膜 上、及前述第2絕緣膜之方式沉積。 2·如請求項1之半導體裝置，其中 分前述第！絕緣膜及前述第2絕緣膜係以氧化碎為主成 月’J述第3絕緣膜係以氮化矽為主成分。 3.如請求項1之半導體裝置，其中 包έ MISFET(鐵絕半場效雷b辦、甘曰士 a, _ι_ 丁琢双电日日體），其具有形成於前述 半導體基板上之第2閘極電極； 前述MISFET包含： 前述第1絕緣膜’其形成在前述第2閘極電極之側壁； 第2半導體區域’其形成在前述半導體基板； 矽化物層’其形成在前述第2閘極電極上及前述第2半 導體區域上；及 第3絕緣膜，其以覆蓋前述第2閉極電極上及前述第2半 導體區域上之矽化物層之方式沉積。 99859-990909.doc 1351766 4,如請求項1之半導體裝置，其中 前述非揮發性記憶胞係用作為熔絲（fuse)。 5·—種半導體裝置，其特徵在於 包含：非揮發性記憶胞’其具有形成於半導體基板上 之包3第導電性膜之第1閘極電極；及電阻元件，.其具 有形成於前述半導體基板上之第一導電性膜； 一 則述非揮發性記憶胞包含： 第1絕緣膜，其形成在前述第1閘極電極之側壁 第1半導體區域，其形成在前述半導體基板； 吵化物層’其形成在前述第 緣=絕及緣膜，其覆蓋在前述第1間極電極上及前述㈣ 及前述第2絕緣膜之方式沉積； 上 前述電阻元件包含 :1絕緣膜，其形成在前述第1導電性膜之側壁； 弟2絕緣膜，其覆蓋前—述第丨 暄，B妖‘ 电庄膜上及刖述第-1絹 膜且於削述第1導電性膜上的一部分上且右Η 矽化物層，苴帘出产二+ 刀上，、有開口部； 第3絕緣膜，其以覆蓋前述第ug緣膜、H上， 膜、及前述矽化物層之方式形成。，·、"j a 2絕 6.如請求項5之半導體裝置，其中 别述第1絕緣膜及前述第 分； 4弟二έ•表膜係以氧化矽為主 99859-990909.doc 兩述第3絕緣膜係以氮化石夕為主成分。 7·如請求項5之半導體裝置，其中 前述非揮發性記憶胞係用作為熔絲。 8.如請求項5之半導體裝置，其中 前述第極電極上並未形成有前述錢物層，前述電 阻元件之前述開口部上形成有前述矽化物層。 9‘如請求項5之半導體裝置，其中 包含MISFET’其具有形成於前述半導體基板上之包含 第一導電性膜之第2閘極電極； 前述MISFET包含： 第1絕緣膜，其形成在前述第2閘極電極之侧壁； 第2半導體區域，其形成在前述半導體基板； 矽化物層，其形成在前述第2閘極電極上及前述第2半 導體區域上；及 第3絕緣膜，其以覆蓋前述第丨絕緣膜及前述矽化物層 之方式沉積；且 前述第1閘極電極上並未形成有矽化物層，前述第2閘 極電極上及前述電阻元件之前述開口部上形成有矽化物 層。 10· —種半導體裝置，其特徵在於 包含非揮發性記憶胞，其具有：形成於半導體基板上 之第1閘極電極、及隔著第4絕緣膜而形成於前述第丨閘極 電極上之第3閘極電極； 99859-990909.doc 丄乃1766 如述非揮發性記憶胞包含： 广絕緣膜’其形成在前述第1間極電極及前述第3門極 電極之侧壁； 义弟3閘極 第2絕緣膜，其形成在前述第3間極電極上； 第1半導體區域，其形成在前述半導體基板； 石夕化物層’其形成在前述第1半導體區域上；及 第3絕緣膜，其以覆蓋前 ^ . y H <又化物層、刖述第1絕緣膜 上及刖述弟2絕緣膜之方式沉積；且 則述非揮發性記憶胞係熔絲。 U.如請求項10之半導體裝置，其中 前述第1絕緣膜及前述第2絕緣膜係以氧化石夕為主成 别述第3絕緣膜係以氮化矽為主成分。 12. —種半導體裝置，其特徵在於 其係包含具㈣成於半導體基板上之第1閘極電極3 七士導見區域之非經性記㈣，且 述半導體基板上之第2閘極電極及第2半導體區域之 MISFET ;且包含 第1絕緣膜，其形成於前述第1閘極電極之側壁及前述 第2閘極電極之侧壁； 第2絕緣膜，其至少形成於前述第1閘極電極上； 矽化物層，其形成在前述第2閘極電極表面上、前述第 1半導體區域上及前述第2半導體區域上；及 第3絕緣膜’其以至少覆蓋前述以絕緣膜、前述第观 99859-990909.doc 1351766 緣膜及前述⑦化物層之方式形成於前述半導體基板上。 13.如請求項12之半導體裝置，其中 進一步包含形成於前述半導體基板上之電阻元件； 在前述電阻元件之側壁形成有前述第1絕緣膜； 前述第2絕緣膜覆蓋前述電阻元件上及包含前述第w 緣膜之前述電阻元件之側部； 刖述弟1閉極電極、前诚笛9 1 引迷弟2閘極電極及前述電阻元件 係包含第1導電性膜； 形成於前述電阻元件上夕命.+，哲 . 忏上之刖述苐2絕緣膜係具有開口 〇P > =述開π部内之前述電阻元件上形成切化物層。 14. 如凊求項12之半導體裝置，其中 前述非揮發性記憶胞係執行作為炼絲之機能。 15. 如請求項12之半導體裝置，其中 分前述第1絕緣膜及前述第2絕緣膜係以氧切為主成 則述第3絕緣膜係以氮化石夕為主成分。 16. 2半導體裝置之製造方法，其特徵在於㈣製 ;有第1間極電極之非揮發性記憶胞之半導鮮置者 包含以下步驟： +導體裝置者，且 ⑷在半導體基板上形成第！導電性膜. 第1導電性膜上形成第2絕緣膜； 前述第1導電性膜 f I·生膜圖案化’而由 ^成則㈣1閉極電極’使前述第2絕緣 99859-990909.doc 1351766 勝殘留於前述第1閘極電極上； ⑷在前述⑷步驟後，在前述第1閘極電極及前述第2絕 緣膜之側壁形成第1絕緣膜； ⑷在前述第1絕緣膜及前述第2絕緣膜之存在下，在前 述半導體基板上形成具有異於前述^絕緣膜及前述第2 絕緣膜之蝕刻選擇比之第3絕緣膜； 前述（b)步驟包含以下步驟： ⑽將前述第2絕緣膜圖案化，去除形成有·ρΕτ之第 1區域之前述第2絕緣膜；及 ㈣於前述步驟陳，在前述半導體基板上形成第5 絕緣膜； 前述（c)步驟包含以下步驟： ⑻將前述第5絕緣M、前述第2絕緣膜及前述^導電 性膜：案化，％由前述第1導電性膜形成前述第】閘極電 極^述MISFET之第2閉極電極，使冑述第5絕緣膜殘留 於前述第1閑—極電極及前述第2閘極電極上； 如述（d)步驟包含以下步驟· ^ )在引述半導體基板上沉積前述第1絕緣膜；及 ()=則述第丨絕緣膜及前述第5絕緣膜各向異性蝕 刻使月述第1絕緣膜殘留於前述第1閘極電極、前述第2 1冬電極及刖述第2絕緣膜之側壁，去除前述第2閘極電 極上之前述第5絕緣膜。 電· 17. 如明求項16之半導體裝置之製造方法，其中 則’L 1絕緣膜及前述第2絕緣膜係以氧化矽為主成 99859-990909.doc 1351766 分； 前述第3絕緣膜係以氮化矽為主成分。 18.如請求項17之半導體裝置之製造方法，其中 劎述第3絕緣膜係以電漿CVD法成膜。 19· 一種半導體裝置之製造方法，其特徵在於其係製造包含 於+導體基板之第1區域具有第1閘極電極之非揮發性記
憶胞、及於半導體基板之第2區域具有電阻元件之半導體 裝置者；且包含以下步驟： ⑷#前述第1區域及第2區域上形成第i導電性膜； (b)在前述第丨導電性膜上形成第6絕緣膜；、 ⑷將前述第6絕緣膜及前述第巧電性膜圖案化，於前 述^區域形成前述第㈣極電極，使前述第6絕緣膜殘留 於月〕述第1閘極電極上’並於前述第2區域形成前述電阻 元件，使前述第6絕緣膜殘留於前述電阻元件上；
(d)在别述（c)步驟後，在前述半導體基板上沉積第1絕 緣膜； 0)將4述第丨絕緣膜及前述第6絕緣膜各向異性蝕刻， 使則述第1絕緣膜殘留於前述第i閉#電極及前述電阻元 件之側壁，除去前述第6絕緣膜； (f) 在别述半導體基板上植入雜質離子，於前述第1區域 形成第1半導體區域； (g) 在則述（f)步驟後，在前述半導體基板上形成第2絕緣 膜； (h)將m述第2絕緣膜圖案化，使前述第2絕緣膜殘留於 99859-990909.doc 1351766 前述第1區域之前述第〗閘極電極上及前述第丨絕緣膜 上’並使前述第2區域之前述電阻元件上之—部份露出. ⑴在第1半導體區域及前述電阻元件上之露出區域，开多 成石夕化物層；及 ⑴在前述半導體基板上形成具有異於前述第1絕緣膜 及前述第2絕緣膜之蝕刻選擇比之第3絕緣膜。 、 20. 如請求項19之半導體裝置之製造方法，其中 /前述第1絕緣膜及前述第2絕緣膜係以氧化矽為主成 刖述第3絕緣膜係以氮化矽為主成分。 21. 如請求項20之半導體裝置之製造方法，其中 刖述第3絕緣膜係以電漿cvd法成膜。 22. 種半導體裝置之製造方法，其特徵在於其係製造包含 具有第丨開極電極及第3閘極電極之非揮發性記憶胞、I 八有第1電谷電極及第2電容電極之電容元件之半導體裝 _______置者；且包含以下步驟： — ——一--------—___________ — (a) 在半導體基板上形成第1導電性膜； 一 (b) 在前述第丨導電性膜上形成第4絕緣膜； 义⑷將前述第4絕緣膜及前述第❻電性膜圖案化，而由 前述第1導電性膜形成前述第!電容電極，使前述第4絕緣 膜殘留於前述第1電容電極上； ⑷在前述⑷步驟後，在前述半導體基板上沉積第 電性膜； $ ⑷在前述第2導電性膜上形成第2絕緣膜； 99859-990909.doc 1351766 (0將前述第2絕緣膜及前述第 前述第2導電性膜形成心—书性媒圖案化，而由 電極，使别述第2絕緣膜殘留於前 合 電容電極上； K苐3閘極電極上及第2 (g)在前述（f)步驟後，將前述第t 1導電性膜及針、f裳丨币6 谷电極以外之前述第 ^膜及則述㈣容電極上以外之前述第4絕緣膜 由前述第1導電性膜形成前述第！問極電極，使 别述第4絕緣膜殘留於前述第丨閘極電極上. 極=前叫）步驟後’在前述第1間極電極' 前述第3間 、剛逑幻電容電極及前述第2電容電極之側壁形 成第1絕緣膜；及 ⑴在前述第1絕緣膜及前述第2絕緣膜之存在下在前 述半導體基板上形成具有異於前述^絕緣膜及前述第〕 絕緣膜之蝕刻選擇比之第3絕緣膜。 23.如請求項22之半導體裝置之製造方法，其中 前述第1絕緣膜及前述第2絕緣膜係以氧化矽為主成 分； 則述第3絕緣膜係以氮化矽為主成分。 24.如請求項23之半導體裝置之製造方法，其中 在前述（f)步驟時，由前述第2導電性膜形成misfet之 第2閘極電極。 25·如請求項23之半導體裝置之製造方法，其中 前述第3絕緣膜係以電漿CVD法成膜。 26·如請求項22之半導體裝置之製造方法，其中 99859-990909.doc ⑶ 1766 27 在前述（f)步驟時，由前述第2導電性膜形成電阻元件。 種半導體裝置之製造方法，其特徵在於包含以下步驟： (a) 在半導體基板之第i區域、第2區域及第3區域上形成 第1導電性膜； (b) 將前述第丨導電性膜圖案化，而使前述第〗導電性膜 殘留於前述第1區域、前述第2區域及前述第3區域； (0在前述（b)步驟後，在前述半導體基板上沉積第^絕 緣膜； > (句將刚述第1絕緣膜各向異性蝕刻，而使前述第1絕緣 ㈣留於前述第i區域之前述第巧電性膜、前述第2區域 之刖述第1導電性膜、前述第3區域之前述第i導電性模之 側壁； ' (e) 在前述半導體基板上選擇性地植入雜質離子，於前 述第1區域形成第1半導體區域； (f) 在前述半導體基板上選擇性地植人雜質離子，於前 述第3區域形成第2半導體區域； (g) 在前述⑷及（f)步驟後，在前述半導體基板上形成 2絕緣膜； ㈨將前述第2絕緣膜選擇性地圖案化，使前述第2絕緣 膜殘留於前述第1區域之前述第1導電性膜上及前述第】 絕緣膜上，並使前述第1半導體區域上之-部份露t使 前述第2區域之前述第1導電性膜之-部份露出，且使前 述第3區域之刖述第!導電性膜及第2半導體區域露出； ⑴於刖述第1半導體區域之露出區域、前述第2區域之 99859-990909.doc 1351766 &述第1導電性膜之露出區域、及前述第3區域之前述第！ 、及第2半導體區域之露出區域，形成石夕化物. 及 G)在月j述⑴步驟後，在前述半導體基板上形成第3絕緣 膜0 其中進一步包含 28.如請求項27之半導體裝置之製造方法， 以下步驟：
(k)在前述第3絕緣膜上形成第7絕緣膜；及 (1)將前述第7絕緣臈及 形成接觸孔；且 前述第3絕緣臈選擇性地蝕刻 而 π則返（1)步 ，W述第3絕緣膜係於#刻前述第7絕緣 膜夺執行作為蝕刻阻擋層之機能。 29.如請求項27之半導體裝置之製造方法，其中 2述⑴步驟，前述第！區域之前述第i導電性膜上並 未形成有前述矽化物層。
30. 如請求項27之半導體裝置之製造方法，其中 别述第3絕緣膜係以電漿CVD法成膜。 31. 如請求項27之半導體裝置之製造方法，其中 前述第1絕緣膜及前述第2絕緣膜係 分。 以氧化矽為主成 32_如請求項31之半導體裝置之製造方法，其中 如述第3絕緣膜係以氮化石夕為主成分。 33.如請求項27之半導體裝置之製造方法，其中 前述（e)步驟及前述（f)步驟係同步驟。 99859-990909.doc 1351766 34. 如請求項33之半導體裝置之製造方法，其中 前述第1半導體區域及前述第2半導體區域係表示 導電性之區域。 35. 如請求項33之半導體裝置之製造方法，其中 前述第i半導體區域及前述第2半導體區域係表示p型 導電性之區域。 36. 如請求項27之半導體裝置之製造方法，其中 前述（e)步驟及前述（f)步驟係不同步驟。 37. 如請求項36之半導體裝置之製造方法，其中 〃别述第1半導體區域係表示關導電性之區域，而前述 第2半導體區域係表示p型導電性之區域。 38. 如請求項36之半導體裝置之製造方法，其中 前述第1半導體區域係表示p型導電性之區域，而前述 第2半導體區域係表示N型導電性之區域。 39. —種半導體裝置，其特徵在於包含： ()第1導電性模’其雙成在半導體基板之第^區 區域； — ^ (b)第1絕緣膜，其形成在前述第1區域之前述第i導電性 模及前述第2區域之前述第!導電性模之側壁上； ⑷第1半導體區域，其形成在前述第1區域； 疒：)第:絕緣膜，其形成在前述第1區域之前述第1導電性 2則述第I區域之前述第旧緣膜上、前述第2 刖边第1導雷神描’之 上，且於一”、及則述第2區域之前述第^絕緣膜 第2區域之前述第1導電性模上具有開口部； 99859-990909.doc •12- 1351766 ⑷石夕化物層，其形成於前述第！區域之前述第ι半導體 區域及前述第2區域之前述開σ部之前述第_ 及 吴’ (f)第3絕緣膜，其形成於前述第！區域之前述第2絕緣膜 上及前述第1區域之前述矽化物層上。 、 40. 如請求項39之半導體裝置，其中 前述第3絕緣膜係以氮化矽為主成分。 41. 如請求項40之半導體裝置，其中 前述第1絕緣膜係以氧化矽為主成分。 42. 如請求項41之半導體裝置，其中 前述第2絕緣膜係以氧化矽為主成分。 43. 如請求項39之半導體裝置，其中 前述矽化物層係以矽化鈷為主成分。
99859-990909.doc !351766 七、指定代表圖： (一)本案指定代表圖為：第 ㈡本代表®之元件符號簡單說明）圖 7 多晶矽臈（第1導電性膜） 7A、7B 閘極電極（第1閘極電極） 7D 閘極電極（第2閘極電極） 8 絕緣膜（第2絕緣膜、第6 10 η_型半導體區域 11 Ρ—型半導體區域 12 側壁隔層（第1絕緣膜） 14 η+型半導體區域 15 Ρ+型半導體區域 18 石夕化物層 19 氛化矽膜（第3絕緣膜） 1 2 3 4 5 6 半導體基板 元件分離溝 氧化矽膜 P型井 η型井 閘極絕緣膜 八、本案若有化學式時’賴示最細树__化學式： (無） 99859-970222.d〇c
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