WO2005101519A1 - 半導体装置およびその製造方法 - Google Patents

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film
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Kazuyoshi Shiba
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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a manufacturing technique thereof, and particularly to a semiconductor device having a nonvolatile memory such as an electric erasable programmable read only memory (EEPROM). It is about effective technology.
  • EEPROM electric erasable programmable read only memory
  • a gate electrode pattern is formed by laminating a gate oxide film, a gate electrode, and an offset oxidation film on a silicon substrate from below, and after forming a sidewall on the side wall of the gate electrode pattern, an offset is formed.
  • the silicon oxide film is etched, and then impurities are ion-implanted into a silicon substrate to activate the silicon substrate to form an impurity diffusion layer.
  • the conductivity of the gate electrode is increased, and the surface layers of the gate electrode and the impurity diffusion layer are removed.
  • Patent Document 1 JP-A-9-289249
  • the present inventors are studying a technique for forming a nonvolatile memory without adding another process to a manufacturing process for forming a complementary MISFET. Among them, the inventor has found the following problems.
  • a metal silicide layer 102 is formed on the surface of a floating gate electrode 101 of an information storage transistor (here, an n-channel type), and is in contact with the surface of the metal silicide layer and covers the surface of the semiconductor substrate 103. Is formed into a film.
  • the silicon nitride film 103 is formed by a thermal CVD method, heat introduced during the film formation causes impurities introduced into the semiconductor substrate to diffuse, thereby changing the characteristics of the device.
  • the plasma CVD method is used. . Even when using the plasma CVD method, NH (ammonia)
  • the silicon nitride film 103 becomes a silicon-rich thin film at the interface with the metal silicide layer 102, the sidewall spacers 104, and the semiconductor substrate, and charges are easily leaked at the interface with these.
  • the charge accumulated in the floating gate electrode 101 reaches the n-type semiconductor region 105 (source and drain) from the metal silicide layer 102 via the lower interface of the silicon nitride film 103, and is electrically connected to the n-type semiconductor region 105.
  • the data is released from the plug 106 to be connected, and the data retention characteristics of the nonvolatile memory are reduced.
  • An object of the present invention is to provide a nonvolatile memory having good data retention characteristics and a technique for manufacturing the same.
  • a nonvolatile memory cell having a first gate electrode formed on a semiconductor substrate, wherein a first insulating film is formed on a side wall of the first gate electrode;
  • a second insulating film is formed on the first gate electrode
  • the third insulating film has an etching selection ratio different from those of the first insulating film and the second insulating film.
  • the semiconductor device includes:
  • the first insulating film and the second insulating film are mainly composed of silicon oxide,
  • the third insulating film is mainly composed of silicon nitride.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a nonvolatile memory cell having a first gate electrode.
  • step (d) after the step (c), forming a first insulating film on a side wall of the first gate electrode and the second insulating film;
  • the method for manufacturing a semiconductor device includes:
  • the first insulating film and the second insulating film are mainly composed of silicon oxide,
  • the third insulating film is mainly composed of silicon nitride.
  • FIG. 1 is an equivalent circuit diagram of a memory cell in a nonvolatile memory included in a semiconductor device according to a first embodiment of the present invention.
  • FIG. 3 is a fragmentary plan view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 4 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5 is a fragmentary cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention
  • FIG. 7 is a cross-sectional view of a main part of another manufacturing step of the semiconductor device, following the step shown in FIG. 6;
  • FIG. 8 is a cross-sectional view of a main part of another manufacturing step of the semiconductor device, following the step shown in FIG. 7;
  • FIG. 9 is an essential part plan view of the semiconductor device of First Embodiment of the present invention during a manufacturing step
  • FIG. 10 is a cross-sectional view of a main part of another manufacturing step of the semiconductor device, following the step shown in FIG. 8;
  • FIG. 11 is a cross-sectional view of a main part of another manufacturing step of the semiconductor device, following the step shown in FIG. 10;
  • FIG. 12 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 11;
  • FIG. 13 is a cross-sectional view of a main part of another manufacturing step of the semiconductor device, following the step shown in FIG. 12;
  • FIG. 14 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 13;
  • FIG. 15 is a cross-sectional view of a main part of another manufacturing step of the semiconductor device, following the step shown in FIG. 14;
  • FIG. 16 is a fragmentary plan view of the semiconductor device according to Embodiment 1 of the present invention during a manufacturing step
  • FIG. 17 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15;
  • FIG. 19 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 17;
  • FIG. 20 is a fragmentary plan view of the semiconductor device during a manufacturing step following that of FIG. 18;
  • FIG. 23 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 22;
  • FIG. 24 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 23;
  • FIG. 25 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 24;
  • FIG. 27 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 26;
  • FIG. 28 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 27;
  • FIG. 29 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 28;
  • FIG. 30 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 29;
  • FIG. 31 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 30;
  • FIG. 32 is a main-portion plan view illustrating the method for manufacturing the semiconductor device according to the third embodiment of the present invention.
  • FIG. 33 is a fragmentary cross-sectional view for explaining the method of manufacturing the semiconductor device according to the third embodiment of the present invention.
  • FIG. 34 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 33;
  • FIG. 36 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 35;
  • FIG. 37 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 36;
  • FIG. 38 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 37;
  • FIG. 3 A principal part plan view of the semiconductor device according to Embodiment 3 of the present invention in the manufacturing process.
  • FIG. 41 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 40;
  • FIG. 42 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 41;
  • FIG. 43 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 42.
  • FIG. 44 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 43;
  • FIG. 45 is a fragmentary plan view of the semiconductor device during a manufacturing step following that of FIG. 44;
  • FIG. 46 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 45;
  • FIG. 47 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 46;
  • FIG. 48 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 47;
  • FIG. 49 is a fragmentary plan view of the semiconductor device according to Embodiment 3 of the present invention during a manufacturing step
  • FIG. 50 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 48;
  • FIG. 51 is a plan view of the main part of another manufacturing step of the semiconductor device, following the step shown in FIG. 49.
  • FIG. 52 is a cross-sectional view of a main part of another manufacturing step of the semiconductor device, following the step shown in FIG. 50;
  • FIG. 53 is an essential part cross sectional view of the semiconductor device of Third Embodiment of the present invention during a manufacturing step
  • FIG. 54 is a fragmentary cross-sectional view for explaining the semiconductor device studied by the present inventors.
  • FIG. 1 is an equivalent circuit diagram of a memory cell in a nonvolatile memory included in the semiconductor device of the first embodiment, which is a region memory cell surrounded by a dashed line.
  • the floating gates of a plurality of nonvolatile memory elements PM1 and PM2 are used as the gate electrodes of a plurality of read MISFETs DM1 and DM2 that are OR-connected, and the control gate eg of the nonvolatile memory elements PM1 and PM2 is used for reading. 1.
  • the floating gates of the two nonvolatile memory elements PM1 and PM2 are connected in series to the gate electrodes of the read MISFETs DM1 and DM2, respectively! Puru.
  • the nonvolatile memory elements PM1 and PM2 are MIS capacitive elements PMlb and PM2b in which a capacitive electrode is provided via an insulating layer on a semiconductor region (described in detail later) functioning as a control gate electrode, MISFETs PMla and PM2a each having a source and a drain formed in another semiconductor region and a gate electrode.
  • the floating gates of the nonvolatile memory elements PM1 and PM2 perform the charge accumulation operation.
  • the floating gates of the non-volatile storage elements PM1 and PM2 are also used as the gate electrodes of the MISFETs DM1 and DM2, the electric charge is stored only at the floating gates of the non-volatile storage elements PM1 and PM2.
  • the readout data is also stored in the gate electrodes of MISFET DM1 and DM2.
  • the MIS capacitance elements PMlb and PM2b are composed of a MISFET structure capacitance in which the source, drain, and back gate are commonly connected.
  • the capacitance electrodes of the MIS capacitance elements PMlb and PM2b are commonly connected to the gate electrodes of the MISFETs PMla and PM2a and function as the floating gate electrodes.
  • the drain of the read MISFET DM2 is coupled to the control node pu via the n-channel MISFET TR3 and TR4, and the potential of the node rl between the n-channel MISFET TR3 and the n-channel MISFET TR4 is output as a write / read control circuit (shown in FIG. Is omitted).
  • the MISFETs PMla and PM2a are coupled to the control node wl via n-channel MISFETs TR1 and TR2, respectively.
  • the gate electrode of the n-channel type MISFETTR1-TR4 is biased by the power supply voltage Vdd.
  • the source line sl, the control gate eg are set to 9V, the control node wl is set to OV, the nonvolatile memory elements PM1 and PM2 are turned on, and the source line si side force is also injected into the floating gate by hot electrons. I do.
  • the read operation for example, 1.5 V is applied to the control node pu, 1.5 V is applied to the control gate eg, and the read state or transconductance of the read MISFET DM 1 and DM 2 according to the accumulated charge on the floating gate is The potential of the coupling node rl determined by the state is latched by a latch circuit (not shown) at the subsequent stage.
  • both the source (source line si) and drain (control node wl) sides of the nonvolatile memory elements PM1 and PM2 are fixed to OV. Therefore, at the time of reading, weak hot electrons from the MISFET PMla and PM2a are not injected into the floating gate.
  • the read MISFET DM1, DM2 force The force that would cause weak hot electron injection into the floating gate n-channel type MI SFET TR4, TR3, and the read MISFET DM2, DM1 are stacked vertically Therefore, the drain voltages of the read MISFETs DM1 and DM2 are lower than the voltage of the control node pu. Further, since the control level of the control gate eg at the time of reading is low, it can be estimated that such hot electron injection is substantially negligible. Therefore, the read failure rate of the nonvolatile memory elements PM1 and PM2 themselves can be reduced.
  • the memory cell shown in FIG. 1 becomes a unit information cell, and a plurality of the unit information cells are gathered to form an electric program circuit for the nonvolatile storage element of the plurality of unit information cells, and a plurality of the unit information cells are formed.
  • the unit information cell serves as a storage circuit of the rescue information for the rescued circuit. As a result, the reliability of defect relief can be increased.
  • a fuse program circuit for storing rescue information in accordance with the blown state of the fuse element may be further provided.
  • FIG. 2 is a circuit diagram illustrating a mat selection and rescue circuit of a DRAM for explaining the remedy of a defective memory cell of the DRAM by the above-mentioned redundant configuration.
  • a column decoder CLD for write control, a write driver WTD, a row decoder LWD, and a word driver are used in order to replace the conventional laser blown fuse with the nonvolatile memory element of the first embodiment.
  • WDD is added.
  • the memory cells MC having the basic configuration described in FIG. 1 are provided in 8 rows and 5 columns, and can be selected and written one by one by a column decoder CLD and a row decoder LWD.
  • the write data line slO—sl4 (corresponding to the source line si (see Figure 1)) is connected to the write driver WTD, and the write word line wlO—wl7 (corresponding to the control node wl (see Figure 1)) is connected to the word dryno WDD. Connected.
  • Column deco The CLD decodes the column address signal CADD during a write operation, generates a select signal for the write data line slO-sl4, and drives the selected write data line with the write driver WTD.
  • the row decoder LWD which decodes the low address signal RADD instructs the word driver WDD to select the write word line wlO-wl7 during the write operation. Reading is performed in units of eight memory cells MC selected in columns by the mat select signals MSO-MS4.
  • the read information is supplied to the address comparison circuit ACC as the rescue address information CRAO—CRA7, and is compared with the corresponding 8 bits of the access address signal at that time, and the comparison results YSEN and YR are used for redundancy selection control. .
  • Each plan view shows only the main conductive layers constituting the memory cell and their connection regions, and illustration of an insulating film and the like formed between the conductive layers is omitted in principle.
  • X-decoder circuits, Y-decoder circuits, sense amplifier circuits, input / output circuits, logic circuits, etc. are composed of n-channel MISFETs and p-channel MISFETs that constitute peripheral circuits, but are not limited to microprocessors.
  • a logic circuit such as a CPU may be configured.
  • an element isolation groove 2 is formed in an element isolation region on a main surface of a semiconductor substrate (hereinafter simply referred to as a substrate) 1 made of p-type single crystal silicon. I do.
  • a substrate a semiconductor substrate
  • I do p-type single crystal silicon.
  • dry etching is performed on the main surface of the substrate 1 to form a groove, and then silicon oxide is formed on the substrate 1 including the inside of the groove by a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • an active region whose periphery is defined by the element isolation groove 2 is formed on the main surface of the substrate 1 of the memory array.
  • an n-type impurity eg, P (phosphorus)
  • a p-type impurity eg, B (boron)
  • heat treatment is performed on the substrate 1 to diffuse these impurities into the substrate 1, thereby forming a p-type well 4 and an n-type well 5 on the main surface of the substrate 1.
  • the polycrystalline silicon film 7 formed on the p-type well 4 is doped with an impurity exhibiting an n-type conductivity, and is formed on the n-type well 5. Impurities each exhibiting a p-type conductivity are implanted into the polycrystalline silicon film 7 thus formed.
  • the insulating film 8 in the peripheral circuit region is removed by dry etching using a photoresist film (not shown) patterned by photolithography as a mask.
  • a photoresist film not shown
  • an insulating film (fifth insulating film) 9 of a silicon oxide film or the like having a film thickness of about 10 nm or more is deposited on the substrate 1 by, for example, a CVD method.
  • the insulating films 9 and 8 are not-turned by dry etching using a photoresist film (not shown) patterned by photolithography as a mask.
  • a photoresist film (not shown) patterned by photolithography as a mask.
  • the polycrystalline silicon film 7 functions as an etching stopper.
  • a cap film made of the insulating film 9 can be formed in the peripheral circuit region.
  • the gate electrode (first gate electrode) 7A is the floating gate electrode of the MISFETPMla (see Fig. 1), the gate electrode of the readout MISFETDM1 (see Fig. 1), and the capacitance of the MIS capacitor P Mlb (see Fig. 1). It becomes an electrode.
  • the gate electrode (first gate electrode) 7B is the floating gate electrode of the MISFETPM2a (see Fig. 1), the gate electrode of the readout MISFETDM2 (see Fig. 1), and the capacitance of the MIS capacitor MP2b (see Fig. 1). It becomes an electrode.
  • the gate electrode 7C becomes the gate electrode of the above-mentioned n-channel type MISFETTR1-TR4.
  • the gate electrode (second gate electrode) 7D becomes the gate electrode of the MISFET formed in the peripheral circuit region.
  • phosphorus or arsenic is ion-implanted as an n-type impurity into the p-type well 4 and a part of the n-type well 5, thereby forming a relatively low concentration of n.
  • a P-type semiconductor region 10 having a relatively low concentration is formed by forming an _-type semiconductor region 10 and ion-implanting boron as a p-type impurity into the n-type well 5.
  • the source and drain of the MIS FET PMla and PM2a, the read MISFETs DM1 and DM2, the n-channel MISFETT Rl—TR4, and the n-channel MISFET formed in the peripheral circuit region are changed to LDD (lightly doped drain). ) It is formed to make the structure.
  • the n-type semiconductor region 10 is also formed to form a part of the control gate eg of the MIS capacitance elements PMlb and PM2b.
  • the P ⁇ type semiconductor region 11 is formed so that the source and the drain of the p-channel MISFET formed in the peripheral circuit region have an LDD structure.
  • the oxidized silicon film and the insulating film 9 are anisotropically etched to form the gate electrodes 7A, 7B, A sidewall spacer (first insulating film) 12 is formed on the side walls of the insulating film 8 and 7C, 7D.
  • the insulating film 9, which is the cap film in the peripheral circuit region is removed, and the surface of the gate electrode 7D is exposed.
  • the insulating films 9 and 8 which are cap films of the regions (AA, BB, and CC), have such a structure that the insulating film 9 is only removed by etching, and the insulating film 8 is left on the gate electrodes A and B. . At this time, even if the insulating film 9 remains on the insulating film 8, it does not cause a problem in MISFET characteristics. That is, the insulating film 8 (or the insulating films 9 and 8) as a cap film is left on the gate electrodes A and B in the memory cell region, and the gate of the n-channel MISFETTR1-TR4 described above is left. The insulating film 9 serving as a cap film on the gate electrode 7C and the gate electrode 7D in the peripheral circuit region has been removed.
  • phosphorus or arsenic is ion-implanted into the p-type well 4 and a part of the n-type well 5 as an n-type impurity to thereby form a relatively high-concentration n + -type semiconductor region.
  • 14 are formed, and boron is ion-implanted into the n-type well 5 as a p-type impurity to form a P + type semiconductor region 15 having a relatively high concentration.
  • the n + type semiconductor region 14 constitutes the source and drain of each of the MISFETs PM la and PM2a, the read MISFETs DM1 and DM2, the n-channel MISFET TR1-TR4, and the n-channel MISFET formed in the peripheral circuit region. Further, the n + type semiconductor region 14 is also formed to form a control gate eg of the MIS capacitance elements PMlb and PM2b. The p + type semiconductor region 15 forms the source and drain of a P-channel type MISFET formed in the peripheral circuit region. Further, the n + type semiconductor region 14 formed in the n type well 5 of the memory cell becomes the control gate c g (see FIG. 1).
  • a silicide layer 18 is formed.
  • a Co (cobalt) film is deposited on the substrate 1 by a sputtering method.
  • the unreacted Co film is removed by etching. I do.
  • a silicide (CoSi) layer 18 is formed on the surface of the gate electrode 7D and the surfaces of the source and drain (the n + type semiconductor region 14 and the p + type semiconductor region 15).
  • the silicide layer 18 is also formed on the surface of the gate electrode 7C. In the memory cell region, a silicide layer 18 is formed on the surface of the n + type semiconductor region 14. Here, the silicide layer 18 is not formed on the surfaces of the gate electrodes 7A and 7B because the insulating film 8 as the cap film is left on the surface.
  • the force exemplified by Co (cobalt) as the material of the silicide layer 18 is not limited to this. Ti (titanium), W (tungsten), Ni (nickel), or the like can also be used. .
  • the nonvolatile memory elements PM1 and PM2 are formed in the memory cells.
  • MISFETs PMla and PM2a see Figure 1)
  • MIS capacitive elements PMlb and PM2b see Figure 1
  • readout MISFETDM1, DM2 see Figure 1
  • n-channel MISFETT R1—TR4 see Figure 1
  • a p-channel MISFETQp and an n-channel MISFETQn are formed in the peripheral circuit region.
  • the MIS capacitive element PM la is a capacitive element in which the substrate 1 (n-type well 5) and the gate electrode 7A on the n-type well 5 are used as capacitive electrodes, and the gate insulating film 6 is used as a capacitive insulating film.
  • the MIS capacitance element PM2b is a capacitance element in which the substrate 1 (the n-type well 5) and the gate electrode 7B on the n-type well 5 are used as capacitance electrodes, and the gate insulating film 6 is used as a capacitance insulating film.
  • a silicon nitride film (third insulating film) 19 is formed on the substrate 1 by a plasma CVD method with the gate electrodes 7A, 7B, 7C, 7D, the insulating films 9, 8 and the sidewalls. Deposit to cover spacer 12.
  • the silicon nitride film 19 forms an interlayer insulating film on the substrate 1 in a later step, and forms contact holes reaching the n + type semiconductor region 14 and the p + type semiconductor region 15 in the interlayer insulating film.
  • the contact holes are prevented from reaching the gate electrodes 7A, 7B, 7C, and 7D. Function. Further, it also has a function of preventing the surface of the silicide layer 18 from being scraped by overbar etching. That is, the silicon nitride film 19 functions as an etching stopper film.
  • the silicon nitride film 19 is formed by a thermal CVD method, impurities introduced into the substrate 1 are diffused by heat at the time of the film formation, and the silicon nitride film 19 includes a semiconductor device of the first embodiment.
  • the characteristics of the vice change. Therefore, it is preferable to use the plasma CVD method which can form a film at a lower temperature than the thermal CVD method as described above. Also, even when using the plasma CVD method, if NH gas is used as the film forming gas, the characteristics of the device may be affected.
  • a silicon-rich film is likely to be formed at an initial stage of the film formation.
  • Such a silicon nitride film 19 forms the nonvolatile memory elements PM1, PM2.
  • MISFET PMla, gate electrode 7A of PM2a When it comes into electrical contact with the non-volatile memory elements PM1 and PM2, the charge leaks from the silicon-rich film and becomes accumulated in the gate electrodes 7A and 7B, which are the floating gate electrodes of the nonvolatile memory elements PM1 and PM2.
  • an oxidized silicon film 20 is deposited by, for example, a CVD method, and then the surface of the oxidized silicon film 20 is planarized by a chemical mechanical polishing method.
  • the silicon oxide film 20 is dry-etched using the photoresist film as a mask to form the n + -type semiconductor region 14 and the p + -type semiconductor region 15.
  • a contact hole 21 reaching each is formed.
  • the silicon nitride film 19 functions as an etching stopper film for etching the silicon oxide film 20.
  • a plug 22 is formed inside the contact hole 21.
  • a Ti (titanium) film and a TiN (titanium nitride) film are deposited on the silicon oxide film 20 including the inside of the contact hole 21 by a sputtering method, and then a TiN film is deposited by a CVD method.
  • a W tungsten
  • T The iN film and the Ti film are removed by a mechanical polishing method.
  • a plurality of wirings 23 are formed on the silicon oxide film 20 and the plugs 22.
  • a Ti film, an A1 (aluminum) alloy film and a TiN film are sequentially deposited on the silicon oxide film 20 by a sputtering method, and then, by dry etching using a photoresist film as a mask. Putter the Ti film, A1 alloy film and TiN film.
  • These wirings 23 include those electrically connected to the control gate eg (see FIG. 1) and those that become the source lines si (see FIG. 1).
  • a contact reaching the wiring 23 is formed on the silicon oxide film.
  • a hole is formed, and a plug 25 similar to the plug 22 is formed in the contact hole.
  • a plurality of wirings 26 are formed on the silicon oxide film and the plug to manufacture the semiconductor device of the first embodiment. These wirings 26 can be formed in the same process as the wiring 23 described above. Also, some of the wirings 26 are electrically connected to the aforementioned coupling node rl (see FIG. 1), those electrically connected to the power supply voltage Vdd (see FIG. 1), and the control node pu (see FIG. 1). ), Those electrically connected to the control node wl (see Fig. 1), and those electrically connected to the reference potential Vss.
  • gate electrodes 7 A, 7 B, 7 C, and 7 D are formed from polycrystalline silicon film 7
  • gate electrodes 7 A, 7 B, 7 C 7D may be formed from a laminated film of the polycrystalline silicon film 7 and the WSi (tungsten silicide) film 7F, and in this case, the same effect can be obtained.
  • the silicide layer 18 (for example, see FIG. 13) may be omitted.
  • each plan view is a cross-sectional view of a memory cell along line BB
  • each plan view is a cross-sectional view of a memory cell along line CC
  • an n-channel type A peripheral circuit region where a MISFET and a p-channel type MISFET are formed and a resistance element forming region are shown.
  • the manufacturing process of the nonvolatile memory according to the second embodiment is the same as the process described in the first embodiment with reference to FIGS. 3 to 6 (see FIG. 22).
  • the insulating film (sixth insulating film) 8 is patterned by dry etching using a photoresist film (not shown) patterned by photolithography as a mask.
  • the polycrystalline silicon film 7 is patterned using the patterned insulating film 8 as a mask, and the gate electrodes 7A (see FIGS. 9 and 10), 7B, 7C (see FIG. 10), 7D, and the resistance element are formed.
  • the resistance element 7R is formed on the silicon film 3.
  • the resistive element 7R is formed.
  • the manufacturing process can be simplified, and an increase in the number of masks can be prevented.
  • a relatively low-concentration ⁇ _ type semiconductor region 10 is formed by ion-implanting phosphorus or arsenic as an ⁇ type impurity into the ⁇ type well 4, for example.
  • a relatively low concentration ⁇ -type semiconductor region 11 is formed.
  • the oxidized silicon film is anisotropically etched to form the gate electrodes 7A, A sidewall spacer 12 is formed on the side walls of 7B, 7C, 7D and the resistance element 7R.
  • the insulating film 8 formed on the gate electrodes 7A, 7B, 7C, 7D and the resistive element 7R is removed by anisotropic etching at the time of forming the silos spacer 12.
  • the surface of the gate electrode 7D, the surface of the resistive element 7R at the bottom of the opening 9B, and the surfaces of the source and the drain (the n + type semiconductor region 14 and the p + type semiconductor region 15) Layer 18 is formed.
  • the nonvolatile memory element MISFETPMla (see FIG. 1), which forms child PM1 (see FIG. 1) and PM2 (see FIG. 1), PM2a (see FIG. 1), MIS capacitive element PMlb (see FIG. 1), PM2b (see FIG.
  • a silicon nitride film 19 is deposited on the substrate 1 by a plasma CVD method.
  • the silicon nitride film 19 is formed by using a mixed gas of SiH and N as a deposition gas and subjecting the deposition gas to plasma decomposition.
  • an oxidized silicon film 20 is deposited on the substrate 1 by, for example, a CVD method, and then the surface of the oxidized silicon film 20 is flattened by a chemical mechanical polishing method. I will do it.
  • the silicon oxide film 20 is dry-etched using the photoresist film as a mask, so that the n + type semiconductor region 14, the p + type semiconductor region 15 and the resistance element 7R are respectively formed.
  • a contact hole 21 is formed to reach.
  • the silicon nitride film 19 functions as an etching stopper film when etching the silicon oxide film 20.
  • a plug 22 similar to the plug 22 shown in the first embodiment (see FIGS.
  • a resistance element can be formed simultaneously with the step of forming the gate electrodes of the MIS FET in the memory cell region and the peripheral circuit region. Further, in the step of forming the insulating film 9A formed to provide the opening 9B on the resistance element 7R, the insulating film 9A can be formed on the gate electrodes 7A and 7B in the memory cell region. Thus, the manufacturing process can be simplified, and an increase in the number of masks can be prevented.
  • FIGS. 32 to 52 a portion denoted by reference symbol A is a corresponding plan view A—A cross section of the memory cell along line A, and a portion denoted by reference symbol B is a corresponding plan view
  • the cross section of the memory cell along the line, and other portions show a cross section of a part of the peripheral circuit region.
  • an n-channel MISFET, a capacitor, and a resistor which constitute the peripheral circuit are formed in the peripheral circuit region shown in FIGS. 32 to 52.
  • the structure of the ⁇ -channel MISFET constituting the peripheral circuit is almost the same as that of the n-channel MISFET except that the conductivity type is reversed.
  • the illustration of the region where the p-channel MISFET is formed is omitted.
  • the element isolation groove 2, the p-type well 4 and the n-type well 5 are formed by the same steps as those described with reference to FIGS. 3 and 4 in the first embodiment (FIG. 32 and FIG. 33).
  • the substrate 1 is thermally oxidized to form a gate insulating film 6 having, for example, silicon oxide force on the respective surfaces of the p-type well 4 and the n-type well 5.
  • a gate insulating film 6 having, for example, silicon oxide force on the respective surfaces of the p-type well 4 and the n-type well 5.
  • a polycrystalline silicon film 7 is formed as a conductive film on the gate insulating film 6 by, for example, a CVD method.
  • an insulating film (fourth insulating film) ONO is formed on the polycrystalline silicon film 7.
  • This insulating film ONO is formed by sequentially depositing an oxidized silicon film having a thickness of about 5 nm, a silicon nitride film having a thickness of about 20 nm, and an oxidized silicon film having a thickness of about 5 nm from the lower layer.
  • the insulating film ONO and the polycrystalline silicon film 7 are patterned by etching using the photoresist film as a mask.
  • the insulating film ONO and the polycrystalline silicon film 7 remain in the memory cell region and the region where the capacitive element is formed in the peripheral circuit region, and are removed in other regions.
  • the polycrystalline silicon film 7 left in the region where the capacitor is formed in the peripheral circuit region becomes a lower electrode (first capacitor electrode) KD of the capacitor.
  • the insulating film 8 serving as a cap film is patterned by etching using the photoresist film as a mask.
  • the polycrystalline silicon film 7S is patterned by dry etching using the cap film 8 as a mask.
  • the insulating film ONO becomes an etching stopper.
  • the insulating film 8 and the polycrystalline silicon film 7S are left in the region where the gate electrode will be formed in the later step and on the element isolation trench 2 (silicon oxide film 3).
  • the polycrystalline silicon film 7S left in the memory cell region becomes a control gate (third electrode) of the nonvolatile memory elements PM1 and PM2 (see FIG. 1).
  • a gate electrode 7D made of a polycrystalline silicon film 7S, a resistor 7R, and an upper electrode (second capacitor electrode) JD of the capacitor are formed, and the lower electrode KD and the upper electrode are connected to the capacitor.
  • Capacitors CAPA are formed using electrodes as insulating films and ONO as capacitive insulating films.
  • the peripheral circuit region is covered with a photoresist film RESI V, and the photoresist HRESI and the insulating film 8 are used as a mask to form the insulating film ONO and the polycrystalline silicon film 7. Is etched.
  • gate electrodes 7A, 7B and 7C composed of the polycrystalline silicon film 7, the insulating film ONO and the polycrystalline silicon film 7S are formed.
  • the polycrystalline silicon film 7S in the memory cell region constitutes a control gate electrode of the nonvolatile memory elements PM1 and PM2, and the polycrystalline silicon film 7 constitutes a floating gate electrode of the nonvolatile memory elements PM1 and PM2. I have.
  • phosphorus or arsenic is ion-implanted as an n-type impurity into the p-type well 4 and a part of the n-type well 5 so that the relatively low concentration of the n_ type A semiconductor region 10 is formed.
  • the oxidized silicon film and the insulating film 8 are anisotropically etched.
  • the sidewall spacers 12 are formed on the side walls of the gate electrodes 7A, 7B, 7C, 7D, the resistor 7R, and the capacitor CAP A.
  • the sidewall spacers 12 are also formed on the side walls of the polycrystalline silicon pattern left on the element isolation trenches 2, and the polycrystalline silicon pattern and the sidewall spacers are formed on the element isolation trenches 2.
  • a dummy pattern DP is formed from the spacer 12. This dummy pattern DP functions as a mask so that the silicon oxide film 3 in the element isolation groove 2 is not etched when the silicon oxide film on the substrate 1 is etched in a later step. .
  • an insulating film 9 C is formed on the substrate 1 by depositing a silicon oxide film having a thickness of about 20 nm to 30 nm by the CVD method.
  • a relatively high concentration n + type semiconductor region 14 is formed by ion-implanting phosphorus or arsenic as an n-type impurity into the p-type well 4 and a part of the n-type well 5.
  • boron is ion-implanted into the n-type well 5 as a p-type impurity to form a P + type semiconductor region 15 having a relatively high concentration.
  • the n + type semiconductor region 14 includes MISFETPMla (see FIG.
  • a Co film is deposited on the substrate 1 by a sputtering method.
  • the substrate 1 is heat-treated to form an interface between the Co film and the polycrystalline silicon film 7S and the gate electrode 7D, an interface between the Co film and the resistive element 7R at the bottom of the opening 9B, and a lower electrode of the capacitive element CAP A.
  • a silicide reaction is caused at an interface between a certain polycrystalline silicon film 7 and a Co film and an interface between the Co film and the substrate 1, an unreacted Co film is removed by etching.
  • the surface of the polycrystalline silicon film 7S and the gate electrode 7D, the surface of the resistive element 7R at the bottom of the opening 9B, part of the surface of the lower electrode of the capacitive element CAPA, the source and drain (n + A silicide layer 18 is formed on the region 14 and the surface of the p + type semiconductor region 15).
  • a silicon nitride film 19 is deposited on the substrate 1 by a plasma CVD method. Also in the third embodiment, the silicon nitride film 19 is formed of a mixed gas of SiH and N.
  • an oxidized silicon film 20 is deposited on the substrate 1 by, for example, a CVD method, and then the surface of the oxidized silicon film 20 is flattened by a chemical mechanical polishing method. I will do it.
  • the silicon oxide film 20 is dry-etched using the photoresist film as a mask, so that the n + type semiconductor region 14, the p + type semiconductor region 15, the resistance element 7R And a contact hole 21 reaching each of the resistive elements CAPA (upper electrode and lower electrode).
  • a plug 22 similar to the plug 22 shown in the first embodiment is formed inside the contact hole 21.
  • a plurality of wirings 23 similar to those of the first embodiment are formed on silicon oxide film 20 and plug 22. Form wiring 23 To achieve. Thereafter, the semiconductor device of the third embodiment is manufactured through the same steps as those described with reference to FIG. 20 in the first embodiment.
  • the floating gate polycrystalline silicon film 7
  • the silicon nitride film 19 in the memory cell region a film in which electric charges are less likely to leak than the silicon nitride film 19. Since the silicon oxide film (sidewall spacer 12), which is a (highly insulating film), is present, the data retention characteristics of the non-volatile memory as described in the first embodiment are reduced. Can be prevented.
  • a WSi film 7F may be laminated on a polycrystalline silicon film 7S to form them.
  • the silicide layer 18 (for example, see FIG. 13) may be omitted.
  • the case where the circuit to be rescued is a defective memory cell of the DRAM may be a memory cell of a DRAM with a built-in microcomputer or a memory cell of a SRAM with a built-in microcomputer. It is also possible to configure a rescue circuit for the LCD driver.
  • the semiconductor device and the method of manufacturing the same according to the present invention can be applied to, for example, a semiconductor device having a non-volatile memory and a manufacturing process thereof.

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Abstract

　データ保持特性の良好な不揮発性メモリおよびその製造技術を提供するために、ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体装置およびその製造技術に関し、特に、電気的一括消去型 EE PROM (Electric Erasable Programmable Read Only Memory;以 、フフッンュメモリ と記す)などの不揮発性メモリを有する半導体装置に適用して有効な技術に関するも のである。
背景技術
[0002] たとえば、シリコン基体上にゲート酸化膜、ゲート電極およびオフセット酸ィ匕膜を下 層より積層することによってゲート電極パターンを形成し、そのゲート電極パターンの 側壁にサイドウォールを形成した後にオフセット酸ィ匕膜をエッチングし、次 、でシリコ ン基体に不純物をイオン注入し活性化させて不純物拡散層を形成すると同時にゲー ト電極の導電性を高め、ゲート電極および不純物拡散層の表層部をシリサイドィ匕した 後にこれらを覆う絶縁膜を形成し、この絶縁膜をサイドウォール間を埋めた状態で残 しかつ不純物拡散層の表層部に形成したシリサイド上には残らないようにエッチング し、サイドウォール間の絶縁膜を覆うように SiN膜および層間絶縁膜を順次形成し、こ の層間絶縁膜に不純物拡散層に達するコンタクトホールを形成することにより、サリサ イド技術と SAC (Self Align Contact)の技術とを一連のプロセスで行い、高速化およ び高集積ィ匕を達成した半導体装置を製造する技術がある (たとえば、特許文献 1参 照)。
特許文献 1：特開平 9- 289249号公報
発明の開示
発明が解決しょうとする課題
[0003] 本発明者は、相補型 MISFETを形成する製造工程に他の工程を追加することなく 不揮発性メモリを形成する技術について検討している。その中で、本発明者は、以下 のような課題を見出した。
[0004] すなわち、本発明者が検討している不揮発性メモリにおいては、図 54に示すように 、情報蓄積用トランジスタ (ここでは nチャネル型とする）の浮遊ゲート電極 101の表面 に金属シリサイド層 102が形成され、その金属シリサイド層の表面と接し半導体基板 の表面を覆うように窒化シリコン膜 103が成膜されて 、る。この窒化シリコン膜 103は 、熱 CVD法で成膜すると、その成膜時の熱によって半導体基板に導入された不純 物が拡散してしまいデバイスの特性が変わってしまうこと力 プラズマ CVD法が用い られる。また、プラズマ CVD法を用いた場合でも、成膜ガスとして NH (アンモニア）
3
ガスを用いるとデバイスの特性に影響を与えてしまうことが懸念されるので、 SiH
4 (シ ラン)と N (窒素）との混合ガスをプラズマ分解する手段を用いている。しかしながら、
2
SiHと Nとの混合ガスをプラズマ分解する手段の場合には、成膜の初期段階にお
4 2
いてシリコンリッチな膜が形成されやすい。そのため、窒化シリコン膜 103は、金属シ リサイド層 102、サイドウォールスぺーサ 104および半導体基板との界面においてシ リコンリッチな薄膜となりやすぐこれらとの界面において電荷がリークしやすくなる。 そのため、浮遊ゲート電極 101に蓄積した電荷が金属シリサイド層 102から窒化シリ コン膜 103の下部界面を経由して n型半導体領域 105 (ソース、ドレイン）に達し、 n型 半導体領域 105と電気的に接続するプラグ 106から放出されてしまうことになり、不揮 発性メモリのデータ保持特性が低下してしまう課題が存在する。
[0005] 本発明の目的は、データ保持特性の良好な不揮発性メモリおよびその製造技術を 提供することにある。
[0006] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0007] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0008] 本発明による半導体装置は、
半導体基板上に形成された第 1ゲート電極を有する不揮発性メモリセルを備え、 前記第 1ゲート電極の側壁には第 1絶縁膜が形成され、
前記第 1ゲート電極上には第 2絶縁膜が形成され、
前記第 1絶縁膜上および前記第 2絶縁膜の存在下で前記半導体基板上に堆積さ れた第 3絶縁膜を有し、
前記第 3絶縁膜は、前記第 1絶縁膜および前記第 2絶縁膜とは異なるエッチング選 択比を有するものである。
[0009] また、前記半導体装置は、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とするものである。
[0010] また、本発明による半導体装置の製造方法は、第 1ゲート電極を有する不揮発性メ モリセルを備えた半導体装置の製造方法であり、
(a)半導体基板上に第 1導電性膜を形成する工程、
(b)前記第 1導電性膜上に第 2絶縁膜を形成する工程、
(c)前記第 2絶縁膜および前記第 1導電性膜をパターニングして前記第 1導電性膜 から前記第 1ゲート電極を形成し、前記第 2絶縁膜を前記第 1ゲート電極上に残すェ 程、
(d)前記 (c)工程後、前記第 1ゲート電極および前記第 2絶縁膜の側壁に第 1絶縁膜 を形成する工程、
(e)前記第 1絶縁膜および前記第 2絶縁膜の存在下で、前記半導体基板上に前記 第 1絶縁膜および前記第 2絶縁膜とは異なるエッチング選択比を有する第 3絶縁膜を 形成する工程、
を含むものである。
[0011] また、前記半導体装置の製造方法は、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とするものである。
発明の効果
[0012] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0013] 半導体装置の信頼性を向上することができる。
[0014] また、不揮発性メモリのデータ保持特性の低下を防ぐことができる。
図面の簡単な説明 [図 1]本発明の実施の形態 1の半導体装置が有する不揮発性メモリにおけるメモリセ ルの等価回路図である。
[図 2]本発明の実施の形態 1の半導体装置が有する不揮発性メモリが適用される DR AMのマット選択救済回路図である。
[図 3]本発明の実施の形態 1である半導体装置の製造方法を説明する要部平面図で ある。
[図 4]本発明の実施の形態 1である半導体装置の製造方法を説明する要部断面図で ある。
[図 5]本発明の実施の形態 1である半導体装置の製造方法を説明する要部断面図で ある。
[図 6]図 4に続く半導体装置の製造工程中の要部断面図である。
[図 7]図 6に続く半導体装置の製造工程中の要部断面図である。
[図 8]図 7に続く半導体装置の製造工程中の要部断面図である。
[図 9]本発明の実施の形態 1である半導体装置の製造工程中の要部平面図である。
[図 10]図 8に続く半導体装置の製造工程中の要部断面図である。
[図 11]図 10に続く半導体装置の製造工程中の要部断面図である。
[図 12]図 11に続く半導体装置の製造工程中の要部断面図である。
[図 13]図 12に続く半導体装置の製造工程中の要部断面図である。
[図 14]図 13に続く半導体装置の製造工程中の要部断面図である。
[図 15]図 14に続く半導体装置の製造工程中の要部断面図である。
[図 16]本発明の実施の形態 1である半導体装置の製造工程中の要部平面図である
[図 17]図 15に続く半導体装置の製造工程中の要部断面図である。
[図 18]図 16に続く半導体装置の製造工程中の要部平面図である。
[図 19]図 17に続く半導体装置の製造工程中の要部断面図である。
[図 20]図 18に続く半導体装置の製造工程中の要部平面図である。
[図 21]本発明の実施の形態 1である半導体装置の製造工程中の要部断面図である 圆 22]本発明の実施の形態 2である半導体装置の製造方法を説明する要部断面図 である。
圆 23]図 22に続く半導体装置の製造工程中の要部断面図である。
圆 24]図 23に続く半導体装置の製造工程中の要部断面図である。
圆 25]図 24に続く半導体装置の製造工程中の要部断面図である。
圆 26]図 25に続く半導体装置の製造工程中の要部断面図である。
圆 27]図 26に続く半導体装置の製造工程中の要部断面図である。
圆 28]図 27に続く半導体装置の製造工程中の要部断面図である。
圆 29]図 28に続く半導体装置の製造工程中の要部断面図である。
圆 30]図 29に続く半導体装置の製造工程中の要部断面図である。
圆 31]図 30に続く半導体装置の製造工程中の要部断面図である。
圆 32]本発明の実施の形態 3である半導体装置の製造方法を説明する要部平面図 である。
圆 33]本発明の実施の形態 3である半導体装置の製造方法を説明する要部断面図 である。
圆 34]図 33に続く半導体装置の製造工程中の要部断面図である。
圆 35]図 34に続く半導体装置の製造工程中の要部断面図である。
圆 36]図 35に続く半導体装置の製造工程中の要部断面図である。
圆 37]図 36に続く半導体装置の製造工程中の要部断面図である。
圆 38]図 37に続く半導体装置の製造工程中の要部断面図である。
圆 39]本発明の実施の形態 3である半導体装置の製造工程中の要部平面図である 圆 40]図 38に続く半導体装置の製造工程中の要部断面図である。
圆 41]図 40に続く半導体装置の製造工程中の要部断面図である。
圆 42]図 41に続く半導体装置の製造工程中の要部断面図である。
圆 43]図 42に続く半導体装置の製造工程中の要部断面図である。
圆 44]図 43に続く半導体装置の製造工程中の要部断面図である。
圆 45]図 44に続く半導体装置の製造工程中の要部平面図である。 [図 46]図 45に続く半導体装置の製造工程中の要部断面図である。
[図 47]図 46に続く半導体装置の製造工程中の要部断面図である。
[図 48]図 47に続く半導体装置の製造工程中の要部断面図である。
[図 49]本発明の実施の形態 3である半導体装置の製造工程中の要部平面図である
[図 50]図 48に続く半導体装置の製造工程中の要部断面図である。
[図 51]図 49に続く半導体装置の製造工程中の要部平面図である。
[図 52]図 50に続く半導体装置の製造工程中の要部断面図である。
[図 53]本発明の実施の形態 3である半導体装置の製造工程中の要部断面図である
[図 54]本発明者が検討した半導体装置を説明する要部断面図である。
発明を実施するための最良の形態
[0016] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。
[0017] (実施の形態 1)
図 1は、本実施の形態 1の半導体装置が有する不揮発性メモリにおけるメモリセル の等価回路図であり、一点鎖線で囲んだ領域カ モリセルとなる。この回路において は、複数の不揮発性記憶素子 PM1、 PM2の浮遊ゲートを OR論理接続された複数 の読み出し MISFETDM1、 DM2のゲート電極として使用し、読み出し時に不揮発 性記憶素子 PM1、 PM2のコントロールゲート egを 1. 5Vとする。また、 2つの不揮発 性記憶素子 PM1、 PM2の浮遊ゲートは、読み出し MISFETDM1、 DM2のゲート 電極にそれぞれ直列接続されて！ヽる。
[0018] 不揮発性記憶素子 PM1、 PM2は、コントロールゲート電極として機能される半導 体領域 (詳しくは後述)の上に絶縁層を介して容量電極が設けられた MIS容量素子 PMlb、 PM2bと、他の半導体領域に形成されたソースおよびドレインと、ゲート電極 とを有する MISFETPMla、 PM2aとを有する。メモリセルの回路動作上においては 、その不揮発性記憶素子 PM1、 PM2の浮遊ゲートが電荷の蓄積動作を行うことによ つてデータを保持するが、実際には、不揮発性記憶素子 PM1、 PM2の浮遊ゲート は MISFETDM1、 DM2のゲート電極としても使用されることから、電荷は不揮発性 記憶素子 PM1、 PM2の浮遊ゲートだけでなぐ読み出し MISFETDM1、 DM2の ゲート電極にも蓄積されることになる。 MIS容量素子 PMlb、 PM2bは、ソース、ドレ インおよびバックゲートをそれぞれ共通接続した MISFET構造の容量によって構成 される。 MIS容量素子 PMlb、 PM2bの容量電極は、前記 MISFETPMla、 PM2a のゲート電極に共通接続されて前述の浮遊ゲート電極として機能する。
[0019] 読み出し MISFETDM2のドレインは nチャンネル型 MISFETTR3、 TR4を介して 制御ノード puに結合され、 nチャンネル型 MISFETTR3と nチャンネル型 MISFET TR4との結合ノード rlの電位が出力として書き込み読み出し制御回路（図示は省略） に与えられる。 MISFETPMla、 PM2aは、それぞれ nチャンネル型 MISFETTR1 、 TR2を介して制御ノード wlに結合される。 nチャンネル型 MISFETTR1— TR4の ゲート電極は、電源電圧 Vddでバイアスされる。
[0020] 次に、図 1に示したメモリセルの動作を説明する。
[0021] データ書き込み時は、たとえばソース線 sl、コントロールゲート egを 9Vとし、制御ノ ード wlを OVとして不揮発性記憶素子 PM1、 PM2をオンさせ、ソース線 si側力も浮遊 ゲートにホットエレクトロン注入を行う。
[0022] 消去動作は、たとえばソース線 siにのみ 9Vを印加し、トンネル放出により浮遊ゲー トから電子を放出させる。
[0023] 読み出し動作では、たとえば制御ノード puに 1. 5Vを印加し、コントロールゲート eg に 1. 5Vを印加し、浮遊ゲート上の蓄積電荷に応じた読み出し MISFETDM1、 DM 2のスィッチ状態もしくは相互コンダクタンス状態で決まる結合ノード rlの電位を後段 のラッチ回路（図示は省略）にラッチさせる。読み出し動作では、不揮発性記憶素子 PM1、 PM2のソース（ソース線 si)およびドレイン（制御ノード wl)側は共に OVに固定 されている。従って、読み出し時に、 MISFETPMla、 PM2aから弱いホットエレクト ロンが浮遊ゲートに注入されることはない。その際、読み出し MISFETDM1、 DM2 力 浮遊ゲートに弱いホットエレクトロン注入が発生しょうとする力 nチャンネル型 MI SFETTR4、 TR3、および読み出し MISFETDM2、 DM1が縦積みされていること から、読み出し MISFETDM1、 DM2のドレイン電圧は制御ノード puの電圧以下と なる。また、読み出し時におけるコントロールゲート egの制御レベルも低いので、その ようなホットエレクトロン注入は実質的に無視し得るほど小さいと推定することができる 。したがって、不揮発性記憶素子 PM1、 PM2それ自体の読み出し不良率を低くする ことができる。
[0024] 上記のような不揮発性メモリの用途として、冗長構成による DRAM (Dynamic
Random Access Memory)の不良メモリセルの救済を例示することができる。この時、 図 1に示したメモリセルは単位情報セルとなり、この単位情報セルが複数個集まり、複 数個の単位情報セルの不揮発性記憶素子に対する電気的なプログラム回路が形成 され、複数個の単位情報セルが被救済回路に対する救済情報の記憶回路となる。こ れにより、不良救済の信頼性を高くすることができる。
[0025] また、上記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶 断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてもよい。ゥ ェハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーンィ ン後に検出された不良に対して上記の電気的なプログラム回路を用いる事により、救 済効率を上げることができる。
[0026] ここで、図 2は、上記冗長構成による DRAMの不良メモリセルの救済を説明する D RAMのマット選択救済回路図を示したものである。図 2に示す回路においては、従 来のレーザー溶断ヒューズを本実施の形態 1の不揮発性記憶素子へ置き換えるため に、書き込み制御用のカラムデコーダ CLD、書き込みドライバ WTD、ローデコーダ L WD、およびワードドライバ WDDが付加されている。不揮発性記憶素子に書き込み を行うことによりヒューズを溶断した状態と等価の状態を実現でき、読み出し動作につ いては従来のレーザー溶断ヒューズの場合と同様の動作で良い。書き込みに必要な 電源電圧 Vppは外部から供給される。図 1で説明した基本的な構成を有するメモリセ ル MCは 8行 5列設けられ、カラムデコーダ CLDおよびローデコーダ LWDによって一 つづつ選択して書き込みが可能となる。書き込みデータ線 slO— sl4 (ソース線 si (図 1 参照）に相当）は書き込みドライバ WTDに接続され、書き込みワード線 wlO— wl7 ( 制御ノード wl (図 1参照）に相当）はワードドライノ WDDに接続される。カラムデコー ダ CLDは書き込み動作時にカラムアドレス信号 CADDをデコードして書き込みデー タ線 slO— sl4の選択信号を生成し、選択した書き込みデータ線を書き込みドライバ W TDで駆動させる。書き込み動作時の書き込みワード線 wlO— wl7の選択はローアド レス信号 RADDをデコードするローデコーダ LWDがワードドライバ WDDに指示する 。読み出しは、マット選択信号 MSO— MS4によって列単位で選択される 8個のメモリ セル MC単位で行われる。読み出された情報は救済アドレス情報 CRAO— CRA7と してアドレス比較回路 ACCに供給され、その時のアクセスアドレス信号の対応 8ビット と比較され、比較結果 YSEN、 YRが冗長の選択制御に利用される。
[0027] 次に、本実施の形態 1の不揮発性メモリの構造について、図 3—図 20を用いてその 製造工程と共に説明する。図 3—図 20における各平面図では 1個のメモリセルを示し ている。また、各断面図において、符号 Aを付した部分は対応する平面図 A— A線に 沿ったメモリセルの断面、符号 Bを付した部分は対応する平面図 B— B線に沿ったメモ リセルの断面、符号 Cを付した部分は対応する平面図 C C線に沿ったメモリセルの 断面、その他の部分は周辺回路領域 (第 1領域)の一部の断面を示している。各平面 図には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層 間に形成される絶縁膜などの図示は原則として省略する。周辺回路を構成する nチ ャネル型 MISFETおよび pチャネル型 MISFETによって Xデコーダ回路、 Yデコー ダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限 らず、マイクロプロセッサ、 CPUなどの論理回路を構成してもよい。
[0028] まず、図 3および図 4に示すように、たとえば p型の単結晶シリコン力 なる半導体基 板 (以下、単に基板と記す） 1の主面の素子分離領域に素子分離溝 2を形成する。素 子分離溝 2を形成するには、たとえば基板 1の主面をドライエッチングして溝を形成し 、続いてこの溝の内部を含む基板 1上に CVD (Chemical Vapor Deposition)法で酸 化シリコン膜 3などの絶縁膜を堆積した後、溝の外部の不要な酸ィ匕シリコン膜 3をィ匕 学的機械研磨 (Chemical Mechanical Polishing; CMP)法で研磨、除去することによつ て、溝の内部に酸ィ匕シリコン膜 3を残す。この素子分離溝 2を形成することにより、メモ リアレイの基板 1の主面には、素子分離溝 2によって周囲を規定された活性領域が形 成される。 [0029] 次に、たとえば基板 1の一部に n型の不純物（たとえば P (リン)）をイオン注入し、他 の一部に p型の不純物（たとえば B (ホウ素） )をイオン注入した後、基板 1を熱処理し てこれらの不純物を基板 1中に拡散させることにより、基板 1の主面に p型ゥエル 4お よび n型ゥエル 5を形成する。
[0030] なお、本実施の形態 1では、上記素子分離溝 2によって活性領域を規定する例に ついて説明したが、素子分離溝 2の代わりに図 5に示すようなフィールド絶縁膜 3 Aを 形成して、活性領域を規定してもよい。このようなフィールド絶縁膜 3Aは、活性領域 となる基板 1の表面に耐酸ィ匕膜である窒化シリコン膜パターンを形成し、基板 1の表 面を熱酸化する、いわゆる LOCOS (Local Oxidation of Silicon)法によって形成する ことが可能である。また、以降の本実施の形態 1においては、素子分離溝 2によって 活性領域を規定した場合の断面図を用いて説明を進める。
[0031] 次に、図 6に示すように、基板 1を熱酸ィ匕して p型ゥエル 4および n型ゥエル 5のそれ ぞれの表面に、たとえば酸ィ匕シリコン力もなるゲート絶縁膜 6を形成する。続いて、た とえば CVD法でゲート絶縁膜 6上に第 1導電膜として多結晶シリコン膜 7を形成した 後、多結晶シリコン膜 7の上部に、たとえば CVD法で酸ィ匕シリコン膜等力もなる絶縁 膜 (第 2絶縁膜) 8を堆積する。また、絶縁膜 8を形成する前には、 p型ゥエル 4上に形 成された多結晶シリコン膜 7には n型の導電型を示す不純物が注入されており、 n型 ゥエル 5上に形成された多結晶シリコン膜 7には p型の導電型を示す不純物がそれぞ れ注入されている。
[0032] 次に、図 7に示すように、フォトリソグラフィ技術によりパターユングされたフォトレジス ト膜 (図示は省略)をマスクとしたドライエッチングにより、周辺回路領域の絶縁膜 8を 除去する。続いて、図 8に示すように、基板 1上に、たとえば CVD法で膜厚 10nm程 度以上の酸ィ匕シリコン膜等カゝらなる絶縁膜 (第 5絶縁膜) 9を堆積する。
[0033] 次に、図 9および図 10に示すように、フォトリソグラフィ技術によりパターユングされ たフォトレジスト膜 (図示は省略)をマスクとしたドライエッチングにより、絶縁膜 9、 8を ノ ターニングする。この時、多結晶シリコン膜 7上の絶縁膜 9、 8の膜厚はメモリセル領 域 (A-A、 B-B、 C-C)と周辺回路領域で異なるが、多結晶シリコン膜 7がエッチング ストッパとして機能するため、メモリセル領域 (A— A、 B— B、 C-C)には絶縁膜 9、 8か らなるキャップ膜を形成することができ、周辺回路領域には絶縁膜 9からなるキャップ 膜を形成することができる。続いて、このキャップ膜をマスクにドライエッチングするこ とにより多結晶シリコン膜 7をパターユングし、ゲート電極 7A、 7B、 7C、 7Dを形成す る。ゲート電極（第 1ゲート電極） 7Aは、前述の MISFETPMla (図 1参照）の浮遊ゲ ート電極、読み出し MISFETDM1 (図 1参照）のゲート電極、および MIS容量素子 P Mlb (図 1参照）の容量電極となる。ゲート電極（第 1ゲート電極） 7Bは、前述の MIS FETPM2a (図 1参照）の浮遊ゲート電極、読み出し MISFETDM2 (図 1参照）のゲ ート電極、および MIS容量素子 MP2b (図 1参照）の容量電極となる。ゲート電極 7C は、前述の nチャンネル型 MISFETTR1— TR4のゲート電極となる。ゲート電極（第 2ゲート電極） 7Dは、周辺回路領域に形成される MISFETのゲート電極となる。
[0034] 次に、図 11に示すように、たとえば p型ゥエル 4と n型ゥエル 5の一部とに n型の不純 物としてリンまたはヒ素をイオン注入することによって、比較的低濃度の n_型半導体 領域 10を形成し、 n型ゥエル 5に p型の不純物としてホウ素をイオン注入することによ つて、比較的低濃度の P—型半導体領域 11を形成する。 n—型半導体領域 10は、 MIS FETPMla、 PM2a、読み出し MISFETDM1、 DM2、 nチャンネル型 MISFETT Rl— TR4、および周辺回路領域に形成される nチャネル型 MISFETのそれぞれの ソース、ドレインを LDD (lightly doped drain)構造にするために形成している。また、 n —型半導体領域 10は MIS容量素子 PMlb、 PM2bのコントロールゲート egの一部を 構成するためにも形成する。 P—型半導体領域 11は、周辺回路領域に形成される pチ ャネル型 MISFETのソース、ドレインを LDD構造にするために开成する。
[0035] 続いて、基板 1上に CVD法で酸ィ匕シリコン膜を堆積した後、その酸ィ匕シリコン膜お よび絶縁膜 9を異方的にエッチングすることにより、ゲート電極 7A、 7B、 7C、 7D、お よび絶縁膜 8の側壁にサイドウォールスぺーサ (第 1絶縁膜） 12を形成する。この時、 酸ィ匕シリコン膜をサイドウォールスぺーサ 12へと形成する際に、周辺回路領域のキヤ ップ膜である絶縁膜 9は除去され、ゲート電極 7Dの表面が露出する力 メモリセル領 域 (A-A、 B-B、 C-C)のキャップ膜である絶縁膜 9、 8は、絶縁膜 9がエッチング除 去される程度であり、絶縁膜 8はゲート電極 A、 B上に残される構造となる。このとき、 絶縁膜 9が絶縁膜 8上に残存して 、ても MISFET特性上の問題となることはな 、。 [0036] すなわち、メモリセル領域のゲート電極 A、 B上にはキャップ膜である絶縁膜 8 (もし くは絶縁膜 9、 8)が残されており、前述の nチャンネル型 MISFETTR1— TR4のゲ ート電極 7Cおよび周辺回路領域のゲート電極 7D上のキャップ膜である絶縁膜 9は 除去されている。
[0037] 次に、図 12に示すように、 p型ゥエル 4と n型ゥエル 5の一部とに n型の不純物として リンまたはヒ素をイオン注入することによって比較的高濃度の n+型半導体領域 14を 形成し、 n型ゥエル 5に p型の不純物としてホウ素をイオン注入することによって比較 的高濃度の P+型半導体領域 15を形成する。 n+型半導体領域 14は、 MISFETPM la、 PM2a、読み出し MISFETDM1、 DM2、 nチャンネル型 MISFETTR1— TR4 、および周辺回路領域に形成される nチャネル型 MISFETのそれぞれのソース、ドレ インを構成している。また、 n+型半導体領域 14は MIS容量素子 PMlb、 PM2bのコ ントロールゲート egを構成するためにも形成する。 p+型半導体領域 15は、周辺回路 領域に形成される Pチャネル型 MISFETのソース、ドレインを構成する。また、メモリ セルの n型ゥエル 5に形成された n+型半導体領域 14は、前述のコントロールゲート c g (図 1参照)となる。
[0038] 次に、図 13に示すように、シリサイド層 18を形成する。このシリサイド層 18の形成に ついては、まず、たとえば基板 1上にスパッタリング法で Co (コバルト)膜を堆積する。 続いて、基板 1を熱処理して Co膜と周辺回路領域のゲート電極 7Dとの界面、および Co膜と基板 1との界面にシリサイド反応を生じさせた後、未反応の Co膜をエッチング で除去する。これにより、ゲート電極 7Dの表面とソース、ドレイン (n+型半導体領域 1 4、 p+型半導体領域 15)の表面とにシリサイド (CoSi )層 18が形成される。なお、図
2
示はしていないが、ゲート電極 7Cの表面にもシリサイド層 18が形成されている。また 、メモリセル領域においては、 n+型半導体領域 14の表面にシリサイド層 18が形成さ れる。ここで、ゲート電極 7A、 7Bの表面にはキャップ膜である絶縁膜 8が残されてい るため、シリサイド層 18は形成されていない。なお、本実施の形態 1ではシリサイド層 18の材料として Co (コバルト）を例示した力 これに限られるものではなぐ Ti (チタン )、 W (タングステン)または Ni (ニッケル)等を使用することもできる。
[0039] ここまでの工程により、メモリセルに不揮発性記憶素子 PM1、 PM2 (図 1参照）を形 成する MISFETPMla、 PM2a (図 1参照）、 MIS容量素子 PMlb、 PM2b (図 1参 照）、読み出し MISFETDM1、 DM2 (図 1参照）、および nチャンネル型 MISFETT R1— TR4 (図 1参照）が形成され、周辺回路領域に pチャネル型 MISFETQpおよび nチャネル型 MISFETQnが形成される。メモリセル内において、 MIS容量素子 PM laは、基板 1 (n型ゥエル 5)と n型ゥエル 5上のゲート電極 7Aとを容量電極とし、ゲー ト絶縁膜 6を容量絶縁膜とした容量素子となる。また、 MIS容量素子 PM2bは、基板 1 (n型ゥエル 5)と n型ゥエル 5上のゲート電極 7Bとを容量電極とし、ゲート絶縁膜 6を 容量絶縁膜とした容量素子となる。
[0040] 次に、図 14に示すように、基板 1上にプラズマ CVD法で窒化シリコン膜 (第 3絶縁 膜） 19をゲート電極 7A、 7B、 7C、 7D、絶縁膜 9、 8およびサイドウォールスぺーサ 1 2を覆うように堆積する。この窒化シリコン膜 19は、後の工程で基板 1上に層間絶縁 膜を形成し、その層間絶縁膜に n+型半導体領域 14および p+型半導体領域 15のそ れぞれに達するコンタクトホールを形成する際に、酸ィ匕シリコン膜から形成されたサイ ドウォールスぺーサ 12とのエッチング選択比を大きくすることによって、ゲート電極 7 A、 7B、 7C、 7Dにコンタクトホールが達してしまうのを防ぐように機能する。また、ォ 一バーエッチングによってシリサイド層 18の表面が削れることを防止する機能も有す る。すなわち、窒化シリコン膜 19はエッチングストツバ膜として機能する。
[0041] この窒化シリコン膜 19は、熱 CVD法で成膜すると、その成膜時の熱によって基板 1 に導入された不純物が拡散してしまい、本実施の形態 1の半導体装置に含まれるデ バイスの特性が変わってしまう。そのため、前述のように熱 CVD法に比べて低温で成 膜が可能なプラズマ CVD法を用いるのが好ましい。また、プラズマ CVD法を用いた 場合でも、成膜ガスとして NHガスを用いるとデバイスの特性に影響を与えてしまうこ
3
とが懸念されるので、 SiH (シラン）と N (窒素）との混合ガスをプラズマ分解する手段
4 2
を用いることを例示できる。このプラズマ分解を化学反応式で示すと、 SiH +N→Si
4 2
N +zH (x, y, zは整数）となる。
χ y 2
[0042] ところで、上記の手段によって窒化シリコン膜 19を成膜する場合には、成膜の初期 段階においてシリコンリッチな膜が形成されやすい。このような窒化シリコン膜 19が不 揮発性記憶素子 PM1、 PM2を形成する MISFETPMla、 PM2aのゲート電極 7A 、 7Bと電気的に接触する状態になると、そのシリコンリッチな膜の部分で電荷がリーク しゃすくなることから、不揮発性記憶素子 PM1、 PM2の浮遊ゲート電極であるゲート 電極 7A、 7Bに蓄積された電荷が窒化シリコン膜 19とゲート電極 7A、 7Bとの界面か らリークし、その電荷は n+型半導体領域 14に達し、 n+型半導体領域 14と電気的に 接続するプラグ (後の工程で形成する）から放出されてしまうことになる。すなわち、不 揮発性メモリのデータ保持特性が低下してしまうことが懸念される。
[0043] 一方、本実施の形態 1においては、窒化シリコン膜 19とゲート電極 7A、 7Bとの間 に、窒化シリコン膜 19に比べて電荷をリークさせ難い（窒化シリコン膜 19に比べて絶 縁性の高い）酸ィ匕シリコン膜から形成されたサイドウォールスぺーサ 12もしくは絶縁 膜 8が形成されている。すなわち、エッチングストツバ膜となる窒化シリコン膜 19は、ゲ ート電極 7A、 7B上に、窒化シリコン膜 19よりも絶縁性の高い酸ィ匕シリコン膜である絶 縁膜 8もしくはサイドウォールスぺーサ 12を介して形成されている。そのため、ゲート 電極 7A、 7Bに蓄積された電荷をリークをさせ難くできるので、本実施の形態 1の不 揮発性メモリのデータ保持特性が低下してしまうことを防ぐことが可能となる。すなわ ち、半導体装置の信頼性を向上することができる。
[0044] 次に、図 15に示すように、 MISFETPMla、 PM2a、 MIS容量素子 PMlb、 PM2 b、読み出し MISFETDM1、 DM2、 nチャンネル型 MISFETTR1— TR4、 pチヤネ ル型 MISFETQpおよび nチャネル型 MISFETQnを覆う絶縁膜として、たとえば CV D法で酸ィ匕シリコン膜 20を堆積し、続 、て化学的機械研磨法で酸ィ匕シリコン膜 20の 表面を平坦化する。
[0045] 次に、図 16および図 17に示すように、フォトレジスト膜をマスクにして上記酸ィ匕シリ コン膜 20をドライエッチングすることにより、 n+型半導体領域 14および p+型半導体 領域 15のそれぞれに達するコンタクトホール 21を形成する。この時、窒化シリコン膜 19は酸ィ匕シリコン膜 20をエッチングする際のエッチングストツバ膜として機能する。続 いて、そのコンタクトホール 21の内部にプラグ 22を形成する。プラグ 22を形成するに は、たとえばコンタクトホール 21の内部を含む酸ィ匕シリコン膜 20上にスパッタリング法 で Ti (チタン)膜および TiN (窒化チタン)膜を堆積し、続、て CVD法で TiN膜および 金属膜として W (タングステン)膜を堆積した後、コンタクトホール 21の外部の W膜、 T iN膜および Ti膜をィ匕学的機械研磨法によって除去する。
[0046] 次に、図 18および図 19に示すように、酸ィ匕シリコン膜 20およびプラグ 22上に複数 の配線 23を形成する。配線 23を形成するには、たとえば酸ィ匕シリコン膜 20上に Ti膜 、 A1 (アルミニウム)合金膜および TiN膜をスパッタリング法により順次堆積し、続いて フォトレジスト膜をマスクとしたドライエッチングによりその Ti膜、 A1合金膜および TiN 膜をパターユングする。これら配線 23の中には、コントロールゲート eg (図 1参照）と電 気的に接続するもの、およびソース線 si (図 1参照）となるものが含まれる。
[0047] 次に、図 20に示すように、たとえば基板 1上に層間絶縁膜として酸ィ匕シリコン膜 (図 示は省略)を堆積した後、その酸ィ匕シリコン膜に配線 23に達するコンタクトホールを 形成し、続いてそのコンタクトホール内に上記プラグ 22と同様のプラグ 25を形成する 。次いで、その酸ィ匕シリコン膜およびプラグ上に複数の配線 26を形成し、本実施の 形態 1の半導体装置を製造する。これら配線 26は、上記配線 23と同様の工程で形 成することができる。また、配線 26の中には、前述の結合ノード rl (図 1参照）と電気的 に接続するもの、電源電圧 Vdd (図 1参照）と電気的に接続するもの、制御ノード pu ( 図 1参照）と電気的に接続するもの、制御ノード wl (図 1参照）と電気的に接続するも の、および基準電位 Vssと電気的に接続するものが含まれる。
[0048] 上記の本実施の形態 1では、ゲート電極 7A、 7B、 7C、 7Dを多結晶シリコン膜 7か ら形成した場合について説明した力 図 21に示すように、ゲート電極 7A、 7B、 7C、 7Dを多結晶シリコン膜 7と WSi (タングステンシリサイド)膜 7Fとの積層膜から形成し てもよく、その場合も同様の効果を得ることが出来る。この場合、シリサイド層 18 (たと えば、図 13参照）は省略してもよい。
[0049] (実施の形態 2)
次に、本実施の形態 2の不揮発性メモリの構造について、図 22—図 31を用いてそ の製造工程と共に説明する。本実施の形態 2の不揮発性メモリのメモリセルの平面構 造は、前記実施の形態 1において図示したメモリセルの平面構造とほぼ同様の構造 となるため、本実施の形態 2においてはその平面構造の図示は省略する。図 22—図 31で示す各断面図において、符号 Bを付した部分は前記実施の形態 1で用いた各 平面図 B - B線に沿ったメモリセルの断面、符号 Cを付した部分は対応する前記実施 の形態 1で用いた各平面図 c c線に沿ったメモリセルの断面、その他の部分は周辺 回路領域の一部の断面を示している。また、図 22—図 31中に示す周辺回路領域で は、周辺回路を構成する nチャネル型 MISFET、 pチャネル型 MISFETおよび抵抗 素子が形成される。すなわち、図 22を例に説明すると、図 22の左から、それぞれ各 平面図 B— B線に沿ったメモリセルの断面図、各平面図 C C線に沿ったメモリセルの 断面図、 nチャネル型 MISFET、 pチャネル型 MISFETが形成される周辺回路領域 、抵抗素子形成領域が示されている。
[0050] 本実施の形態 2の不揮発性メモリの製造工程は、前記実施の形態 1において図 3 一図 6を用いて説明した工程までは同様である（図 22参照)。その後、図 23に示すよ うに、フォトリソグラフィ技術によりパターユングされたフォトレジスト膜（図示は省略)を マスクとしたドライエッチングにより、絶縁膜 (第 6絶縁膜) 8をパターユングする。その 後、パター-ングされた絶縁膜 8をマスクとして多結晶シリコン膜 7をパターユングし、 ゲート電極 7A (図 9および図 10参照）、 7B、 7C (図 10参照）、 7D、および抵抗素子 7Rを形成する。なお、抵抗素子 7Rは酸ィ匕シリコン膜 3上に形成されている。すなわ ち、メモリセル領域のゲート電極 7A、 7B、前述の nチャンネル型 MISFETTR1— T R4のゲート電極 7Cおよび周辺回路領域のゲート電極 7Dを形成する工程で、抵抗 素子 7Rを形成している。これにより、製造工程の簡略ィ匕が図れ、マスク枚数の増加を 防ぐことができる。
[0051] 次に、図 24に示すように、たとえば ρ型ゥエル 4に η型の不純物としてリンまたはヒ素 をイオン注入することによって、比較的低濃度の η_型半導体領域 10を形成し、 η型ゥ エル 5に ρ型の不純物としてホウ素をイオン注入することによって、比較的低濃度の ρ一 型半導体領域 11を形成する。
[0052] 次に、図 25に示すように、基板 1上に CVD法で酸ィ匕シリコン膜を堆積した後、その 酸ィ匕シリコン膜を異方的にエッチングすることにより、ゲート電極 7A、 7B、 7C、 7D、 および抵抗素子 7Rの側壁にサイドウォールスぺーサ 12を形成する。このサイドゥォ 一ルスぺーサ 12形成に際しての異方性エッチングにより、ゲート電極 7A、 7B、 7C、 7D、および抵抗素子 7R上に形成されていた絶縁膜 8は除去される。
[0053] 続いて、 p型ゥエル 4に n型の不純物としてリンまたはヒ素をイオン注入することによ つて比較的高濃度の n+型半導体領域 14を形成し、 n型ゥエル 5に p型の不純物とし てホウ素をイオン注入することによって比較的高濃度の P+型半導体領域 15を形成 する。 n+型半導体領域 14は、 MISFETPMla (図 1参照）、 PM2a (図 1参照）、読み 出し MISFETDM1 (図 1参照）、 DM2 (図 1参照）、 nチャンネル型 MISFETTR1— TR4 (図 1参照）、および周辺回路領域に形成される nチャネル型 MISFETのそれぞ れのソース、ドレインを構成している。また、 n+型半導体領域 14は MIS容量素子 PM lb、 PM2bのコントロールゲート egを構成するためにも形成する。 p+型半導体領域 1 5は、周辺回路領域に形成される pチャネル型 MISFETのソース、ドレインを構成す る。
[0054] 次に、図 26に示すように、基板 1上に CVD法で膜厚 lOnm程度以上の酸ィ匕シリコ ン膜 (第 2絶縁膜) 9Aを堆積する。続いて、図 27に示すように、フォトリソグラフィ技術 によりパターユングされたフォトレジスト膜（図示は省略)をマスクとしたドライエツチン グにより、絶縁膜 9Aをパターユングする。それにより、絶縁膜 9Aをゲート電極 7A、 7 B、 7C (図 10参照）、および抵抗素子 7Rの上部および側部に残す。また、抵抗素子 7R上の絶縁膜 9Aには、抵抗素子 7Rに達する開口部 9Bを形成する。ここで、開口 部 9Bは、抵抗素子 7R表面に後の工程で形成されるシリサイド層 18を形成するため に設けられている。すなわち、本実施の形態 2においては、抵抗素子 7R上に開口部 9Bを設けるために形成される絶縁膜 9Aを形成する工程で、メモリセル領域のゲート 電極 7A、 7B上に絶縁膜 9 Aを形成している。これにより、製造工程の簡略ィ匕を図れ 、マスク枚数の増加を防ぐことができる。
[0055] 次に、図 28に示すように、シリサイド層 18を形成する。このシリサイド層 18の形成方 法は前述の実施の形態 1と同様であり、まず、たとえば基板 1上にスパッタリング法で Co膜を堆積する。続いて、基板 1を熱処理して Co膜と周辺回路領域のゲート電極 7 Dとの界面、 Co膜と開口部 9Bの底部の抵抗素子 7Rとの界面、および Co膜と基板 1 との界面にシリサイド反応を生じさせた後、未反応の Co膜をエッチングで除去する。 これにより、ゲート電極 7Dの表面と、開口部 9Bの底部の抵抗素子 7Rの表面と、ソー ス、ドレイン (n+型半導体領域 14、 p+型半導体領域 15)の表面とにシリサイド層であ るシリサイド層 18が形成される。ここまでの工程により、メモリセルに不揮発性記憶素 子 PM1 (図 1参照）、 PM2 (図 1参照）を形成する MISFETPMla (図 1参照）、 PM2 a (図 1参照）、 MIS容量素子 PMlb (図 1参照）、 PM2b (図 1参照）、読み出し MISF ETDM1 (図 1参照）、 DM2 (図 1参照）、および nチャンネル型 MISFETTR1— TR 4 (図1参照）が形成され、周辺回路領域に pチャネル型 MISFETQpおよび nチヤネ ル型 MISFETQnが形成される。
[0056] 次に、図 29に示すように、基板 1上にプラズマ CVD法で窒化シリコン膜 19を堆積 する。前述の実施の形態 1と同様に、本実施の形態 2においても、この窒化シリコン膜 19は、 SiHと Nとの混合ガスを成膜ガスとして用い、この成膜ガスをプラズマ分解す
4 2
ることで成膜する手段を例示できる。
[0057] 本実施の形態 2においても、窒化シリコン膜 19とゲート電極 7A、 7Bとの間に、窒化 シリコン膜 19に比べて電荷をリークさせ難 、（窒化シリコン膜 19に比べて絶縁性の高 い)酸ィ匕シリコン膜から形成されたサイドウォールスぺーサ 12もしくは絶縁膜 9Aが形 成されている。また、ゲート電極 7A、 7Bの側部においては、窒化シリコン膜 19とゲー ト電極 7A、 7Bとの間にサイドウォールスぺーサ 12および絶縁膜 9Aが積層された状 態で配置されている。そのため、ゲート電極 7A、 7Bに蓄積された電荷をリークをさせ 難くできるので、本実施の形態 2の不揮発性メモリのデータ保持特性が低下してしま うことをさらに確実に防ぐことが可能となる。すなわち、半導体装置の信頼性を向上す ることがでさる。
[0058] 次に、図 30に示すように、基板 1上に、たとえば CVD法で酸ィ匕シリコン膜 20を堆積 し、続いて化学的機械研磨法で酸ィ匕シリコン膜 20の表面を平坦ィ匕する。続いて、図 31に示すように、フォトレジスト膜をマスクにして上記酸ィ匕シリコン膜 20をドライエッチ ングすることにより、 n+型半導体領域 14、 p+型半導体領域 15および抵抗素子 7Rの それぞれに達するコンタクトホール 21を形成する。このとき、窒化シリコン膜 19は酸 化シリコン膜 20をエッチングする際のエッチングストツバ膜として機能する。続いて、 そのコンタクトホール 21の内部に前記実施の形態 1で示したプラグ 22 (図 16および 図 17参照）と同様のプラグ 22を形成する。次いで、酸ィ匕シリコン膜 20およびプラグ 2 2上に前記実施の形態 1で示した配線 23 (図 18および図 19参照）と同様の複数の配 線 23を形成する。その後、前記実施の形態 1において図 20を用いて説明した工程と 同様の工程を経て本実施の形態 2の半導体装置を製造する。
[0059] 上記のような本実施の形態 2によっても、前記実施の形態 1と同様の効果を得ること ができる。
[0060] また、上記の本実施の形態 2によれば、メモリセル領域および周辺回路領域の MIS FETのゲート電極を形成する工程で同時に抵抗素子も形成することができる。また、 抵抗素子 7R上に開口部 9Bを設けるために形成される絶縁膜 9Aを形成する工程で 、メモリセル領域のゲート電極 7A、 7B上に絶縁膜 9Aを形成することができる。これら により、製造工程の簡略ィ匕を図れ、マスク枚数の増加を防ぐことができる。
[0061] (実施の形態 3)
次に、本実施の形態 3の不揮発性メモリの構造について、図 32—図 52を用いてそ の製造工程と共に説明する。図 32—図 52で示す各断面図において、符号 Aを付し た部分は対応する平面図 A— A線に沿ったメモリセルの断面、符号 Bを付した部分は 対応する平面図 B— B線に沿ったメモリセルの断面、その他の部分は周辺回路領域 の一部の断面を示している。また、図 32—図 52中に示す周辺回路領域では、周辺 回路を構成する nチャネル型 MISFET、容量素子および抵抗素子が形成される。な お、周辺回路を構成する ρチャネル型 MISFETについては、 nチャネル型 MISFET と導電型が逆になるだけで構造についてはほぼ同一となることから、本実施の形態 3 においては、各断面図においてその pチャネル型 MISFETが形成される領域の図示 は省略する。
[0062] まず、前記実施の形態 1において図 3および図 4を用いて説明した工程と同様のェ 程により素子分離溝 2、 p型ゥエル 4および n型ゥエル 5を形成する（図 32および図 33 参照)。
[0063] 次に、図 34に示すように、基板 1を熱酸化して p型ゥエル 4および n型ゥエル 5のそ れぞれの表面に、たとえば酸ィ匕シリコン力もなるゲート絶縁膜 6を形成する。続いて、 たとえば CVD法でゲート絶縁膜 6上に導電膜として多結晶シリコン膜 7を形成する。 続いて、その多結晶シリコン膜 7上に絶縁膜 (第 4絶縁膜) ONOを形成する。この絶 縁膜 ONOは、下層から膜厚 5nm程度の酸ィ匕シリコン膜、膜厚 20nm程度の窒化シリ コン膜、および膜厚 5nm程度の酸ィ匕シリコン膜を順次堆積することで形成する。 [0064] 次に、図 35に示すように、フォトレジスト膜をマスクとしたエッチングにより絶縁膜 O NOおよび多結晶シリコン膜 7をパターユングする。それにより、絶縁膜 ONOおよび 多結晶シリコン膜 7は、メモリセル領域と周辺回路領域における容量素子が形成され る領域とに残され、他の領域においては除去される。この時、周辺回路領域において 容量素子が形成される領域に残された多結晶シリコン膜 7は、その容量素子の下部 電極 (第 1容量電極) KDとなる。
[0065] 次に、図 36に示すように、たとえば CVD法で基板 1上に多結晶シリコン膜 (第 2導 電性膜) 7Sを堆積する。続いて、図 37に示すように、たとえば CVD法でその多結晶 シリコン膜 7S上に絶縁膜 8を堆積する。
[0066] 次に、図 38に示すように、フォトレジスト膜をマスクとしたエッチングによりキャップ膜 となる絶縁膜 8をパターユングする。続いて、このキャップ膜 8をマスクにドライエッチ ングすることにより多結晶シリコン膜 7Sをパターユングする。このとき、絶縁膜 ONOが エッチングストツバとなる。それにより、絶縁膜 8および多結晶シリコン膜 7Sを後のェ 程でゲート電極が形成される領域と素子分離溝 2 (酸化シリコン膜 3)上とに残す。こ の時、メモリセル領域に残された多結晶シリコン膜 7Sは、不揮発性記憶素子 PM1、 PM2 (図 1参照）のコントロールゲート（第 3電極）となる。また、周辺回路領域におい ては、多結晶シリコン膜 7Sからなるゲート電極 7Dと抵抗素子 7Rと容量素子の上部 電極 (第 2容量電極) JDとが形成され、下部電極 KDおよび上部電 0を容量電極 とし絶縁膜 ONOを容量絶縁膜とする容量素子 CAPAが形成される。
[0067] 次に、図 39および図 40に示すように、周辺回路領域をフォトレジスト膜 RESIで覆 V、、このフォトレジスト HRESIおよび絶縁膜 8をマスクとして絶縁膜 ONOおよび多結 晶シリコン膜 7をエッチングする。それにより、多結晶シリコン膜 7、絶縁膜 ONOおよ び多結晶シリコン膜 7Sからなるゲート電極 7A、 7B、 7Cを形成する。ここで、メモリセ ル領域の多結晶シリコン膜 7Sは不揮発性記憶素子 PM1、PM2のコントロールゲー ト電極を構成し、多結晶シリコン膜 7は不揮発性記憶素子 PM1、 PM2の浮遊ゲート 電極を構成している。
[0068] 続いて、メモリセル領域において、たとえば p型ゥエル 4と n型ゥエル 5の一部とに n 型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度の n_型 半導体領域 10を形成する。
[0069] 次に、図 41に示すように、メモリセル領域と周辺回路領域における抵抗素子 7Rお よび容量素子 CAPAが形成される領域とをフォトレジスト HRESI2で覆い、周辺回路 領域におけるたとえば p型ゥエル 4に n型の不純物としてリンまたはヒ素をイオン注入 すること〖こよって、比較的低濃度の rf型半導体領域 10Aを形成し、 n型ゥエルに p型 の不純物としてホウ素をイオン注入することによって、比較的低濃度の p一型半導体領 域を形成する。
[0070] 次に、図 42に示すように、基板 1上に CVD法で酸ィ匕シリコン膜を堆積した後、その 酸ィ匕シリコン膜および絶縁膜 8を異方的にエッチングすることにより、ゲート電極 7A、 7B、 7C、 7D、抵抗素子 7Rおよび容量素子 CAP Aの側壁にサイドウォールスぺー サ 12を形成する。また、このサイドウォールスぺーサ 12は、素子分離溝 2上に残され ている多結晶シリコンパターンの側壁にも形成され、素子分離溝 2上においては、そ の多結晶シリコンパターンおよびサイドウォールスぺーサ 12からダミーパターン DPが 形成される。このダミーパターン DPは、後の工程で基板 1上の酸ィ匕シリコン膜をエツ チングする際に、素子分離溝 2内の酸ィ匕シリコン膜 3がエッチングされてしまわないよ うにマスクとして機能する。
[0071] 次に、図 43に示すように、基板 1上に CVD法で膜厚 20nm— 30nm程度の酸化シ リコン膜を堆積することによって絶縁膜 9Cを成膜する。続いて、図 44に示すように、 p 型ゥエル 4と n型ゥエル 5の一部とに n型の不純物としてリンまたはヒ素をイオン注入す ることによって比較的高濃度の n+型半導体領域 14を形成し、 n型ゥエル 5に p型の不 純物としてホウ素をイオン注入することによって比較的高濃度の P+型半導体領域 15 を形成する。 n+型半導体領域 14は、 MISFETPMla (図 1参照）、 PM2a (図 1参照 )、読み出し MISFETDMl (図 1参照）、 DM2 (図 1参照）、 nチャンネル型 MISFET TR1— TR4 (図 1参照）、および周辺回路領域に形成される nチャネル型 MISFET のそれぞれのソース、ドレインを構成し、 P+型半導体領域 15は、周辺回路領域に形 成される Pチャネル型 MISFETのソース、ドレインを構成する。
[0072] 次に、図 45に示すように、フォトリソグラフィ技術によりパターユングされたフォトレジ スト膜（図示は省略)をマスクとしたドライエッチングにより、絶縁膜 9Cをパターユング する。それにより、絶縁膜 9Cを抵抗素子 7R上に残す。また、抵抗素子 7R上の絶縁 膜 9Cには、抵抗素子 7Rに達する開口部 9Bを形成する。
[0073] 次に、図 46に示すように、たとえば基板 1上にスパッタリング法で Co膜を堆積する。
続いて、基板 1を熱処理して Co膜と多結晶シリコン膜 7Sおよびゲート電極 7Dとの界 面、 Co膜と開口部 9Bの底部の抵抗素子 7Rとの界面、容量素子 CAP Aの下部電極 である多結晶シリコン膜 7と Co膜との界面、および Co膜と基板 1との界面にシリサイド 反応を生じさせた後、未反応の Co膜をエッチングで除去する。これにより、多結晶シ リコン膜 7Sおよびゲート電極 7Dの表面と、開口部 9Bの底部の抵抗素子 7Rの表面と 、容量素子 CAPAの下部電極の表面の一部と、ソース、ドレイン (n+型半導体領域 1 4、 p+型半導体領域 15)の表面とにシリサイド層 18が形成される。ここまでの工程に より、メモリセルに不揮発性記憶素子 PM1 (図 1参照）、 PM2 (図 1参照）を形成する MISFETPMla (図 1参照）、 PM2a (図 1参照）、読み出し MISFETDMl (図 1参照 )、 DM2 (図 1参照）、および nチャンネル型 MISFETTR1— TR4 (図 1参照）が形成 され、周辺回路領域に pチャネル型 MISFETおよび nチャネル型 MISFETQnが形 成される。
[0074] 次に、図 47に示すように、基板 1上にプラズマ CVD法で窒化シリコン膜 19を堆積 する。本実施の形態 3においても、この窒化シリコン膜 19は、 SiHと Nとの混合ガス
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を成膜ガスとして用い、この成膜ガスをプラズマ分解することで成膜する手段を例示 できる。
[0075] 次に、図 48に示すように、基板 1上に、たとえば CVD法で酸ィ匕シリコン膜 20を堆積 し、続いて化学的機械研磨法で酸ィ匕シリコン膜 20の表面を平坦ィ匕する。続いて、図 49および図 50に示すように、フォトレジスト膜をマスクにして上記酸ィ匕シリコン膜 20を ドライエッチングすることにより、 n+型半導体領域 14、 p+型半導体領域 15、抵抗素 子 7Rおよび抵抗素子 CAPA (上部電極および下部電極)のそれぞれに達するコンタ タトホール 21を形成する。続いて、そのコンタクトホール 21の内部に前記実施の形態 1で示したプラグ 22 (図 16および図 17参照）と同様のプラグ 22を形成する。
[0076] 次に、図 51および図 52に示すように、酸ィ匕シリコン膜 20およびプラグ 22上に前記 実施の形態 1で示した配線 23 (図 18および図 19参照）と同様の複数の配線 23を形 成する。その後、前記実施の形態 1において図 20を用いて説明した工程と同様のェ 程を経て本実施の形態 3の半導体装置を製造する。
[0077] このような本実施の形態 3によれば、 MISFETを形成する工程で同時に抵抗素子 および容量素子も形成することができる。
[0078] また、本実施の形態 3によれば、メモリセル領域の浮遊ゲート（多結晶シリコン膜 7) と窒化シリコン膜 19との間には、窒化シリコン膜 19よりも電荷がリークし難い膜 (絶縁 性の高い膜)である酸ィ匕シリコン膜 (サイドウォールスぺーサ 12)が存在しているため 、前述の実施の形態 1で示したような不揮発性メモリのデータ保持特性が低下してし まうことを防ぐことが可能となる。
[0079] 上記の本実施の形態 3では、多結晶シリコン膜 7Sを含むゲート電極 7A、 7B、 7C、 7D、抵抗素子 7Rおよび容量素子 CAPAの下部電極を形成した場合にっ 、て説明 したが、図 53に示すように、多結晶シリコン膜 7S上に WSi膜 7Fを積層してこれらを 形成してもよい。この場合、シリサイド層 18 (たとえば、図 13参照）は省略してもよい。
[0080] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
[0081] 前記実施の形態においては、被救済回路が DRAMの不良メモリセルである場合 について説明した力 マイクロコンピュータ内蔵 DRAMのメモリセルまたはマイクロコ ンピュータ内蔵 SRAMのメモリセルであってもよい。また、 LCDドライバの救済回路 を構成することも可能である。
産業上の利用可能性
[0082] 本発明の半導体装置およびその製造方法は、たとえば不揮発性メモリを有する半 導体装置およびその製造工程に適用することができる。

Claims

請求の範囲
[1] 半導体基板上に形成された第 1ゲート電極を有する不揮発性メモリセルを備え、 前記第 1ゲート電極の側壁には第 1絶縁膜が形成され、
前記第 1ゲート電極上には第 2絶縁膜が形成され、
前記第 1絶縁膜上および前記第 2絶縁膜の存在下で前記半導体基板上に堆積さ れた第 3絶縁膜を有し、
前記第 3絶縁膜は、前記第 1絶縁膜および前記第 2絶縁膜とは異なるエッチング選 択比を有することを特徴とする半導体装置。
[2] 請求項 1記載の半導体装置において、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置。
[3] 請求項 2記載の半導体装置において、
前記半導体基板上に形成された第 2ゲート電極を有する MISFETとを備え、 前記第 2ゲート電極の側壁には前記第 1絶縁膜が形成されていることを特徴とする 半導体装置。
[4] 請求項 2記載の半導体装置において、
前記不揮発性メモリセルはヒューズであることを特徴とする半導体装置。
[5] 半導体基板上に形成された第 1ゲート電極を有する不揮発性メモリセルを備え、 前記第 1ゲート電極の側壁には第 1絶縁膜が形成され、
前記第 1絶縁膜の存在下で堆積された第 2絶縁膜が、少なくとも前記第 1ゲート電 極上および前記第 1ゲート電極の側部を覆!ヽ、
前記第 1絶縁膜上および前記第 2絶縁膜の存在下で前記半導体基板上に堆積さ れた第 3絶縁膜を有し、
前記第 3絶縁膜は、前記第 1絶縁膜および前記第 2絶縁膜とは異なるエッチング選 択比を有することを特徴とする半導体装置。
[6] 請求項 5記載の半導体装置において、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置。
[7] 請求項 6記載の半導体装置において、
前記不揮発性メモリセルはヒューズであることを特徴とする半導体装置。
[8] 請求項 6記載の半導体装置において、
前記半導体基板上に形成された抵抗素子を備え、
前記抵抗素子の側壁には前記第 1絶縁膜が形成され、
前記第 2絶縁膜が前記抵抗素子上および前記第 1絶縁膜を含む前記抵抗素子の 側部を覆い、
前記第 1ゲート電極および前記抵抗素子は第 1導電性膜から形成されていることを 特徴とする半導体装置。
[9] 請求項 6記載の半導体装置において、
前記半導体基板上に形成された第 2ゲート電極を有する MISFETとを備え、 前記第 2ゲート電極の側壁には前記第 1絶縁膜が形成されていることを特徴とする 半導体装置。
[10] 半導体基板上に形成された第 1ゲート電極と、前記第 1ゲート電極上に第 4絶縁膜 を介して形成された第 3ゲート電極とを有する不揮発性メモリセルを備え、
前記第 1ゲート電極および前記第 3ゲート電極の側壁には第 1絶縁膜が形成され、 前記第 3ゲート電極上には第 2絶縁膜が形成され、
前記第 1絶縁膜上および前記第 2絶縁膜の存在下で前記半導体基板上に堆積さ れた第 3絶縁膜を有し、
前記第 3絶縁膜は、前記第 1絶縁膜および前記第 2絶縁膜とは異なるエッチング選 択比を有し、
前記不揮発性メモリセルはヒューズであることを特徴とする半導体装置。
[11] 請求項 10記載の半導体装置において、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置。
[12] 半導体基板上に形成された第 1ゲート電極および第 1半導体領域を有する不揮発 性メモリセルを備え、かつ前記半導体基板上に形成された第 2ゲート電極および第 2 半導体領域を有する MISFETを備える半導体装置であって、 前記第 1ゲート電極の側壁および前記第 2ゲート電極の側壁に形成された第 1絶縁 膜と、
少なくとも前記第 1ゲート電極上に形成された第 2絶縁膜と、
前記第 2ゲート電極表面上、前記第 1半導体領域上および前記第 2半導体領域上 に形成されたシリサイド層と、
少なくとも前記第 1絶縁膜、前記第 2絶縁膜および前記シリサイド層を覆うように前 記半導体基板上に形成された第 3絶縁膜とを有する半導体装置。
[13] 請求項 12記載の半導体装置において、
さらに前記半導体基板上に形成された抵抗素子を備え、
前記抵抗素子の側壁には前記第 1絶縁膜が形成され、
前記第 2絶縁膜が前記抵抗素子上および前記第 1絶縁膜を含む前記抵抗素子の 側部を覆い、
前記第 1ゲート電極、前記第 2ゲート電極および前記抵抗素子は第 1導電性膜から 形成され、
前記抵抗素子上に形成された前記第 2絶縁膜は開口部を有し、
前記開口部内の前記抵抗素子上にはシリサイド層が形成されていることを特徴とす る半導体装置。
[14] 請求項 12記載の半導体装置において、
前記不揮発性メモリセルはヒューズとして機能することを特徴とする半導体装置。
[15] 請求項 12記載の半導体装置において、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置。
[16] 第 1ゲート電極を有する不揮発性メモリセルを備えた半導体装置の製造方法であつ て、
(a)半導体基板上に第 1導電性膜を形成する工程、
(b)前記第 1導電性膜上に第 2絶縁膜を形成する工程、
(c)前記第 2絶縁膜および前記第 1導電性膜をパターニングして前記第 1導電性膜 から前記第 1ゲート電極を形成し、前記第 2絶縁膜を前記第 1ゲート電極上に残すェ 程、
(d)前記 (c)工程後、前記第 1ゲート電極および前記第 2絶縁膜の側壁に第 1絶縁膜 を形成する工程、
(e)前記第 1絶縁膜および前記第 2絶縁膜の存在下で、前記半導体基板上に前記 第 1絶縁膜および前記第 2絶縁膜とは異なるエッチング選択比を有する第 3絶縁膜を 形成する工程、
を含むことを特徴とする半導体装置の製造方法。
[17] 請求項 16記載の半導体装置の製造方法において、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置の製造 方法。
[18] 請求項 17記載の半導体装置の製造方法において、
前記 (b)工程は、
(bl)前記第 2絶縁膜をパターニングし、 MISFETが形成される第 1領域の前記第 2 絶縁膜を除去する工程、
(b2)前記 (bl)工程後、前記半導体基板上に第 5絶縁膜を形成する工程、 を含み、
前記 (c)工程は、
(cl)前記第 5絶縁膜、前記第 2絶縁膜および前記第 1導電性膜をパターニングして 前記第 1導電性膜から前記第 1ゲート電極および前記 MISFETの第 2ゲート電極を 形成し、前記第 5絶縁膜を前記第 1ゲート電極および前記第 2ゲート電極上に残すェ 程、
を含み、
前記 (d)工程は、
(dl)前記半導体基板上に前記第 1絶縁膜を堆積する工程、
(d2)前記第 1絶縁膜および前記第 5絶縁膜を異方的にエッチングし、前記第 1絶縁 膜を前記第 1ゲート電極、前記第 2ゲート電極および前記第 2絶縁膜の側壁に残し、 前記第 2ゲート電極上の前記第 5絶縁膜を除去する工程、 を含み、
前記第 5絶縁膜は酸化シリコンを主成分とすることを特徴とする半導体装置の製造 方法。
[19] 請求項 17記載の半導体装置の製造方法において、
前記第 3絶縁膜はプラズマ CVD法にて成膜することを特徴とする半導体装置の製 造方法。
[20] 第 1ゲート電極を有する不揮発性メモリセルを備えた半導体装置の製造方法であつ て、
(a)半導体基板上に第 1導電性膜を形成する工程、
(b)前記第 1導電性膜上に第 6絶縁膜を形成する工程、
(c)前記第 6絶縁膜および前記第 1導電性膜をパターニングして前記第 1ゲート電極 を形成し、前記第 6絶縁膜を前記第 1ゲート電極上に残す工程、
(d)前記 (c)工程後、前記半導体基板上に第 1絶縁膜を堆積する工程、
(e)前記第 1絶縁膜および前記第 6絶縁膜を異方的にエッチングし、前記第 1絶縁膜 を前記第 1ゲート電極の側壁に残し、前記第 6絶縁膜を除去する工程、
(f)前記 (e)工程後、前記半導体基板上に第 2絶縁膜を形成する工程、
(g)前記第 2絶縁膜をパターニングし、前記第 1ゲート電極上および前記第 1ゲート 電極の側部を覆う領域に前記第 2絶縁膜を残す工程、
(h)前記第 1絶縁膜および前記第 2絶縁膜の存在下で、前記半導体基板上に前記 第 1絶縁膜および前記第 2絶縁膜とは異なるエッチング選択比を有する第 3絶縁膜を 形成する工程、
を含むことを特徴とする半導体装置の製造方法。
[21] 請求項 20記載の半導体装置の製造方法において、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置の製造 方法。
[22] 請求項 21記載の半導体装置の製造方法において、
前記 (c)工程時には、前記第 1導電性膜から抵抗素子が形成されることを特徴とす る半導体装置の製造方法。
[23] 請求項 21記載の半導体装置の製造方法において、
前記 (c)工程時には、前記第 1導電性膜から MISFETの第 2ゲート電極が形成さ れることを特徴とする半導体装置の製造方法。
[24] 請求項 21記載の半導体装置の製造方法にお 、て、
前記 (c)工程時には、前記第 1導電性膜から抵抗素子および MISFETの第 2ゲー ト電極が形成されることを特徴とする半導体装置の製造方法。
[25] 請求項 21記載の半導体装置の製造方法において、
前記第 3絶縁膜はプラズマ CVD法にて成膜することを特徴とする半導体装置の製 造方法。
[26] 第 1ゲート電極および第 3ゲート電極を有する不揮発性メモリセルと、第 1容量電極 および第 2容量電極を有する容量素子とを備えた半導体装置の製造方法であって、
(a)半導体基板上に第 1導電性膜を形成する工程、
(b)前記第 1導電性膜上に第 4絶縁膜を形成する工程、
(c)前記第 4絶縁膜および前記第 1導電性膜をパターニングして前記第 1導電性膜 から前記第 1容量電極を形成し、前記第 4絶縁膜を前記第 1容量電極上に残す工程
(d)前記 (c)工程後、前記半導体基板上に第 2導電性膜を形成する工程、
(e)前記第 2導電性膜上に第 2絶縁膜を形成する工程、
(f)前記第 2絶縁膜および前記第 2導電性膜をパターユングして前記第 2導電性膜か ら前記第 3ゲート電極および前記第 2容量電極を形成し、前記第 2絶縁膜を前記第 3 ゲート電極上および第 2容量電極上に残す工程、
(g)前記 (f)工程後、前記第 1容量電極以外の前記第 1導電性膜および前記第 1容 量電極上以外の前記第 4絶縁膜をパターニングし、前記第 1導電性膜から前記第 1 ゲート電極を形成し、前記第 4絶縁膜を前記第 1ゲート電極上に残す工程、
(h)前記 (g)工程後、前記第 1ゲート電極、前記第 3ゲート電極、前記第 1容量電極 および前記第 2容量電極の側壁に第 1絶縁膜を形成する工程、
(i)前記第 1絶縁膜および前記第 2絶縁膜の存在下で、前記半導体基板上に前記第 1絶縁膜および前記第 2絶縁膜とは異なるエッチング選択比を有する第 3絶縁膜を形 成する工程、
を含むことを特徴とする半導体装置の製造方法。
[27] 請求項 26記載の半導体装置の製造方法にぉ 、て、
前記第 1絶縁膜および前記第 2絶縁膜は酸化シリコンを主成分とし、
前記第 3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置の製造 方法。
[28] 請求項 27記載の半導体装置の製造方法にぉ 、て、
前記 (f)工程時には、前記第 2導電性膜から MISFETの第 2ゲート電極が形成され ることを特徴とする半導体装置の製造方法。
[29] 請求項 27記載の半導体装置の製造方法にお 、て、
前記第 3絶縁膜はプラズマ CVD法にて成膜することを特徴とする半導体装置の製 造方法。
[30] 請求項 26記載の半導体装置の製造方法にお 、て、
前記 (f)工程時には、前記第 2導電性膜から抵抗素子が形成されることを特徴とす る半導体装置の製造方法。
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