JPWO2005101519A1 - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
半導体基板上に形成された第1ゲート電極を有する不揮発性メモリセルを備え、
前記第1ゲート電極の側壁には第1絶縁膜が形成され、
前記第1ゲート電極上には第2絶縁膜が形成され、
前記第1絶縁膜上および前記第2絶縁膜の存在下で前記半導体基板上に堆積された第3絶縁膜を有し、
前記第3絶縁膜は、前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有するものである。
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とするものである。
(a)半導体基板上に第1導電性膜を形成する工程、
(b)前記第1導電性膜上に第2絶縁膜を形成する工程、
(c)前記第2絶縁膜および前記第1導電性膜をパターニングして前記第1導電性膜から前記第1ゲート電極を形成し、前記第2絶縁膜を前記第1ゲート電極上に残す工程、
(d)前記(c)工程後、前記第1ゲート電極および前記第2絶縁膜の側壁に第1絶縁膜を形成する工程、
(e)前記第1絶縁膜および前記第2絶縁膜の存在下で、前記半導体基板上に前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有する第3絶縁膜を形成する工程、
を含むものである。
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とするものである。
図1は、本実施の形態1の半導体装置が有する不揮発性メモリにおけるメモリセルの等価回路図であり、一点鎖線で囲んだ領域がメモリセルとなる。この回路においては、複数の不揮発性記憶素子PM1、PM2の浮遊ゲートをOR論理接続された複数の読み出しMISFETDM1、DM2のゲート電極として使用し、読み出し時に不揮発性記憶素子PM1、PM2のコントロールゲートcgを1.5Vとする。また、2つの不揮発性記憶素子PM1、PM2の浮遊ゲートは、読み出しMISFETDM1、DM2のゲート電極にそれぞれ直列接続されている。
次に、本実施の形態2の不揮発性メモリの構造について、図22〜図31を用いてその製造工程と共に説明する。本実施の形態2の不揮発性メモリのメモリセルの平面構造は、前記実施の形態1において図示したメモリセルの平面構造とほぼ同様の構造となるため、本実施の形態2においてはその平面構造の図示は省略する。図22〜図31で示す各断面図において、符号Bを付した部分は前記実施の形態1で用いた各平面図B−B線に沿ったメモリセルの断面、符号Cを付した部分は対応する前記実施の形態1で用いた各平面図C−C線に沿ったメモリセルの断面、その他の部分は周辺回路領域の一部の断面を示している。また、図22〜図31中に示す周辺回路領域では、周辺回路を構成するnチャネル型MISFET、pチャネル型MISFETおよび抵抗素子が形成される。すなわち、図22を例に説明すると、図22の左から、それぞれ各平面図B−B線に沿ったメモリセルの断面図、各平面図C−C線に沿ったメモリセルの断面図、nチャネル型MISFET、pチャネル型MISFETが形成される周辺回路領域、抵抗素子形成領域が示されている。
次に、本実施の形態3の不揮発性メモリの構造について、図32〜図52を用いてその製造工程と共に説明する。図32〜図52で示す各断面図において、符号Aを付した部分は対応する平面図A−A線に沿ったメモリセルの断面、符号Bを付した部分は対応する平面図B−B線に沿ったメモリセルの断面、その他の部分は周辺回路領域の一部の断面を示している。また、図32〜図52中に示す周辺回路領域では、周辺回路を構成するnチャネル型MISFET、容量素子および抵抗素子が形成される。なお、周辺回路を構成するpチャネル型MISFETについては、nチャネル型MISFETと導電型が逆になるだけで構造についてはほぼ同一となることから、本実施の形態3においては、各断面図においてそのpチャネル型MISFETが形成される領域の図示は省略する。
Claims (30)
- 半導体基板上に形成された第1ゲート電極を有する不揮発性メモリセルを備え、
前記第1ゲート電極の側壁には第1絶縁膜が形成され、
前記第1ゲート電極上には第2絶縁膜が形成され、
前記第1絶縁膜上および前記第2絶縁膜の存在下で前記半導体基板上に堆積された第3絶縁膜を有し、
前記第3絶縁膜は、前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記半導体基板上に形成された第2ゲート電極を有するMISFETとを備え、
前記第2ゲート電極の側壁には前記第1絶縁膜が形成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記不揮発性メモリセルはヒューズであることを特徴とする半導体装置。 - 半導体基板上に形成された第1ゲート電極を有する不揮発性メモリセルを備え、
前記第1ゲート電極の側壁には第1絶縁膜が形成され、
前記第1絶縁膜の存在下で堆積された第2絶縁膜が、少なくとも前記第1ゲート電極上および前記第1ゲート電極の側部を覆い、
前記第1絶縁膜上および前記第2絶縁膜の存在下で前記半導体基板上に堆積された第3絶縁膜を有し、
前記第3絶縁膜は、前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有することを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記不揮発性メモリセルはヒューズであることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記半導体基板上に形成された抵抗素子を備え、
前記抵抗素子の側壁には前記第1絶縁膜が形成され、
前記第2絶縁膜が前記抵抗素子上および前記第1絶縁膜を含む前記抵抗素子の側部を覆い、
前記第1ゲート電極および前記抵抗素子は第1導電性膜から形成されていることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記半導体基板上に形成された第2ゲート電極を有するMISFETとを備え、
前記第2ゲート電極の側壁には前記第1絶縁膜が形成されていることを特徴とする半導体装置。 - 半導体基板上に形成された第1ゲート電極と、前記第1ゲート電極上に第4絶縁膜を介して形成された第3ゲート電極とを有する不揮発性メモリセルを備え、
前記第1ゲート電極および前記第3ゲート電極の側壁には第1絶縁膜が形成され、
前記第3ゲート電極上には第2絶縁膜が形成され、
前記第1絶縁膜上および前記第2絶縁膜の存在下で前記半導体基板上に堆積された第3絶縁膜を有し、
前記第3絶縁膜は、前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有し、
前記不揮発性メモリセルはヒューズであることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置。 - 半導体基板上に形成された第1ゲート電極および第1半導体領域を有する不揮発性メモリセルを備え、かつ前記半導体基板上に形成された第2ゲート電極および第2半導体領域を有するMISFETを備える半導体装置であって、
前記第1ゲート電極の側壁および前記第2ゲート電極の側壁に形成された第1絶縁膜と、
少なくとも前記第1ゲート電極上に形成された第2絶縁膜と、
前記第2ゲート電極表面上、前記第1半導体領域上および前記第2半導体領域上に形成されたシリサイド層と、
少なくとも前記第1絶縁膜、前記第2絶縁膜および前記シリサイド層を覆うように前記半導体基板上に形成された第3絶縁膜とを有する半導体装置。 - 請求項12記載の半導体装置において、
さらに前記半導体基板上に形成された抵抗素子を備え、
前記抵抗素子の側壁には前記第1絶縁膜が形成され、
前記第2絶縁膜が前記抵抗素子上および前記第1絶縁膜を含む前記抵抗素子の側部を覆い、
前記第1ゲート電極、前記第2ゲート電極および前記抵抗素子は第1導電性膜から形成され、
前記抵抗素子上に形成された前記第2絶縁膜は開口部を有し、
前記開口部内の前記抵抗素子上にはシリサイド層が形成されていることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記不揮発性メモリセルはヒューズとして機能することを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置。 - 第1ゲート電極を有する不揮発性メモリセルを備えた半導体装置の製造方法であって、
(a)半導体基板上に第1導電性膜を形成する工程、
(b)前記第1導電性膜上に第2絶縁膜を形成する工程、
(c)前記第2絶縁膜および前記第1導電性膜をパターニングして前記第1導電性膜から前記第1ゲート電極を形成し、前記第2絶縁膜を前記第1ゲート電極上に残す工程、
(d)前記(c)工程後、前記第1ゲート電極および前記第2絶縁膜の側壁に第1絶縁膜を形成する工程、
(e)前記第1絶縁膜および前記第2絶縁膜の存在下で、前記半導体基板上に前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有する第3絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法において、
前記(b)工程は、
(b1)前記第2絶縁膜をパターニングし、MISFETが形成される第1領域の前記第2絶縁膜を除去する工程、
(b2)前記(b1)工程後、前記半導体基板上に第5絶縁膜を形成する工程、
を含み、
前記(c)工程は、
(c1)前記第5絶縁膜、前記第2絶縁膜および前記第1導電性膜をパターニングして前記第1導電性膜から前記第1ゲート電極および前記MISFETの第2ゲート電極を形成し、前記第5絶縁膜を前記第1ゲート電極および前記第2ゲート電極上に残す工程、
を含み、
前記(d)工程は、
(d1)前記半導体基板上に前記第1絶縁膜を堆積する工程、
(d2)前記第1絶縁膜および前記第5絶縁膜を異方的にエッチングし、前記第1絶縁膜を前記第1ゲート電極、前記第2ゲート電極および前記第2絶縁膜の側壁に残し、前記第2ゲート電極上の前記第5絶縁膜を除去する工程、
を含み、
前記第5絶縁膜は酸化シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項17記載の半導体装置の製造方法において、
前記第3絶縁膜はプラズマCVD法にて成膜することを特徴とする半導体装置の製造方法。 - 第1ゲート電極を有する不揮発性メモリセルを備えた半導体装置の製造方法であって、
(a)半導体基板上に第1導電性膜を形成する工程、
(b)前記第1導電性膜上に第6絶縁膜を形成する工程、
(c)前記第6絶縁膜および前記第1導電性膜をパターニングして前記第1ゲート電極を形成し、前記第6絶縁膜を前記第1ゲート電極上に残す工程、
(d)前記(c)工程後、前記半導体基板上に第1絶縁膜を堆積する工程、
(e)前記第1絶縁膜および前記第6絶縁膜を異方的にエッチングし、前記第1絶縁膜を前記第1ゲート電極の側壁に残し、前記第6絶縁膜を除去する工程、
(f)前記(e)工程後、前記半導体基板上に第2絶縁膜を形成する工程、
(g)前記第2絶縁膜をパターニングし、前記第1ゲート電極上および前記第1ゲート電極の側部を覆う領域に前記第2絶縁膜を残す工程、
(h)前記第1絶縁膜および前記第2絶縁膜の存在下で、前記半導体基板上に前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有する第3絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項20記載の半導体装置の製造方法において、
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項21記載の半導体装置の製造方法において、
前記(c)工程時には、前記第1導電性膜から抵抗素子が形成されることを特徴とする半導体装置の製造方法。 - 請求項21記載の半導体装置の製造方法において、
前記(c)工程時には、前記第1導電性膜からMISFETの第2ゲート電極が形成されることを特徴とする半導体装置の製造方法。 - 請求項21記載の半導体装置の製造方法において、
前記(c)工程時には、前記第1導電性膜から抵抗素子およびMISFETの第2ゲート電極が形成されることを特徴とする半導体装置の製造方法。 - 請求項21記載の半導体装置の製造方法において、
前記第3絶縁膜はプラズマCVD法にて成膜することを特徴とする半導体装置の製造方法。 - 第1ゲート電極および第3ゲート電極を有する不揮発性メモリセルと、第1容量電極および第2容量電極を有する容量素子とを備えた半導体装置の製造方法であって、
(a)半導体基板上に第1導電性膜を形成する工程、
(b)前記第1導電性膜上に第4絶縁膜を形成する工程、
(c)前記第4絶縁膜および前記第1導電性膜をパターニングして前記第1導電性膜から前記第1容量電極を形成し、前記第4絶縁膜を前記第1容量電極上に残す工程、
(d)前記(c)工程後、前記半導体基板上に第2導電性膜を形成する工程、
(e)前記第2導電性膜上に第2絶縁膜を形成する工程、
(f)前記第2絶縁膜および前記第2導電性膜をパターニングして前記第2導電性膜から前記第3ゲート電極および前記第2容量電極を形成し、前記第2絶縁膜を前記第3ゲート電極上および第2容量電極上に残す工程、
(g)前記(f)工程後、前記第1容量電極以外の前記第1導電性膜および前記第1容量電極上以外の前記第4絶縁膜をパターニングし、前記第1導電性膜から前記第1ゲート電極を形成し、前記第4絶縁膜を前記第1ゲート電極上に残す工程、
(h)前記(g)工程後、前記第1ゲート電極、前記第3ゲート電極、前記第1容量電極および前記第2容量電極の側壁に第1絶縁膜を形成する工程、
(i)前記第1絶縁膜および前記第2絶縁膜の存在下で、前記半導体基板上に前記第1絶縁膜および前記第2絶縁膜とは異なるエッチング選択比を有する第3絶縁膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項26記載の半導体装置の製造方法において、
前記第1絶縁膜および前記第2絶縁膜は酸化シリコンを主成分とし、
前記第3絶縁膜は窒化シリコンを主成分とすることを特徴とする半導体装置の製造方法。 - 請求項27記載の半導体装置の製造方法において、
前記(f)工程時には、前記第2導電性膜からMISFETの第2ゲート電極が形成されることを特徴とする半導体装置の製造方法。 - 請求項27記載の半導体装置の製造方法において、
前記第3絶縁膜はプラズマCVD法にて成膜することを特徴とする半導体装置の製造方法。 - 請求項26記載の半導体装置の製造方法において、
前記(f)工程時には、前記第2導電性膜から抵抗素子が形成されることを特徴とする半導体装置の製造方法。
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