JPH06314798A - 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびにこの記憶装置の駆動方法、この記憶素子の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】不揮発性記憶装置において、情報の書き込み時
における書込ディスターブを防止すること。 【構成】ソース領域と所定のオフセット間隔をあけて配
置したフローティングゲートFG、およびサイドウォール
SWを有するメモリトランジスタ20A 〜20D を、行方向お
よび列方向に沿ってマトリクス状に配列した。基板−ゲ
ート間にＦＮトンネル電流により、メモリセル21A に情
報の書き込みを行う際に、ソースラインS を接地電位ま
たは開放状態とするとともに、選択メモリセル21A とワ
ードラインWL1 を共有している非選択メモリセル21B の
ビットラインBL2 に対して書込禁止電圧を印加するよう
にした。 【効果】非選択セル21B では、メモリトタンジスタ20B
のドレインの空乏層がオフセット領域まで拡がり、ＦＮ
トンネル電流を遮断する。そのため、メモリトタンジス
タ20B のフローティングゲートFGにはエレクトロンが注
入されない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこれを利用した不揮発性記憶装置、ならびにこの記憶
装置の駆動方法、この記憶素子の製造方法に関する。

【０００２】

【従来の技術】近年、半導体産業の発展に伴い、情報を
半永久的に記憶する不揮発性記憶装置の集積化が要求さ
れている。この要求に応えるためには、メモリセル回路
の集積度を向上させることが考えられる。そこで、従来
より、１トランジスタ／１セル構造を有する不揮発性記
憶装置が提案されている。図１０は従来の不揮発性記憶
装置の電気的構成を示す等価回路図である。この不揮発
性記憶装置は、図１０に示すように、フローティングゲ
ートＦＧを有すメモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１Ｄのみからなるメモリセル２Ａ，２Ｂ，２Ｃ，２Ｄ
が、行方向Ｘおよび列方向Ｙに沿ってマトリクス状に配
列されている。

【０００３】行方向Ｘに沿って配列されているメモリセ
ル２Ａ，２Ｂおよび２Ｃ，２Ｄ内のメモリトランジスタ
１Ａ，１Ｂおよび１Ｃ，１Ｄのコントロールゲートに、
ワードラインＷＬ１，ＷＬ２がそれぞれ接続されてお
り、列方向Ｙに沿って配列されているメモリセル２Ａ，
２Ｃおよび２Ｂ，２Ｄ内のメモリトランジスタ１Ａ，１
Ｃおよび１Ｂ，１Ｄのドレインに、ビットラインＢＬ
１，ＢＬ２がそれぞれ接続されている。さらに、各メモ
リセル２Ａ，２Ｂ，２Ｃ，２Ｄ内のメモリトランジスタ
１Ａ，１Ｂ，１Ｃ，１Ｄのソースには、ソースラインＳ
が、基板には基板ラインＳＵＢがそれぞれ共通接続され
ている。

【０００４】図１０を参照しつつ、上記不揮発性メモリ
における情報の書込動作について説明する。例えば、メ
モリセル２Ａに対して情報の書き込みを行うとする。ソ
ースラインＳおよび基板ラインＳＵＢに対して０Ｖを印
加しておき、メモリセル２Ａが接続されているワードラ
インＷＬ１に対して１０Ｖを印加し、メモリセル２Ａを
選択するため、メモリセル２Ａが接続されているビット
ラインＢＬ１に対して６Ｖを印加する。一方、非選択メ
モリセル２Ｃ，２Ｄが接続されているワードラインＷＬ
２に対して０Ｖを印加し、非選択メモリセル２Ｂ，２Ｄ
が接続されているビットラインＢＬ１を開放(open)状態
とする。

【０００５】そうすると、メモリセル２Ａ内のメモリト
ランジスタ１ＡのフローティングゲートＦＧに、電荷が
注入され、メモリセル２Ａは情報の書込状態となる。な
お、以下の説明において、メモリトランジスタ１Ａ，１
Ｂ，１Ｃ，１Ｄを総称するときは「メモリトランジスタ
１」という。図１１はメモリトランジスタの構成を示す
概略断面図である。同図を参照して、上記メモリトラン
ジスタ１は、Ｐ型シリコン基板１０と、シリコン基板１
０の表面層に所定の間隔をあけて形成されたＮ⁺ 型ソー
ス領域１０ｂおよびＮ⁺ 型ドレイン領域１０ｃと、ソー
ス領域１０ｂおよびドレイン領域１０ｃで挟まれるよう
に生じるチャネル領域１０ａ上に形成されたトンネル酸
化膜１１と、トンネル酸化膜１１上に形成されたフロー
ティングゲート１２と、フローティングゲート１２上に
形成されたＯＮＯ(oxide nitride oxide) 膜１３と、Ｏ
ＮＯ膜１３上に形成されたコントロールゲート１４とを
備えている。

【０００６】情報の書き込み時において、メモリトラン
ジスタ１のソース領域１０ｂおよび基板１０にそれぞれ
０Ｖを印加しておき、コントロールゲート１４に１０Ｖ
を、ドレイン領域１０ｃに６Ｖをそれぞれ印加すると、
ソース−ドレイン間に飽和チャネル電流が流れる。ドレ
イン領域１０ｃの近傍のピンチオフ領域(pinch off reg
ion)では、高電界により加速された電子がイオン化(imp
act ionization) を起こし、高エネルギーを持つ電子、
いわゆるホットエレクトロンが発生する。このホットエ
レクトロンは、トンネル酸化膜１１をトンネルしてフロ
ーティングゲート１２に注入される。これにより、情報
の書き込みが達成される。

【０００７】

【発明が解決しようとする課題】上記不揮発性記憶装置
では、情報の書き込みに際し、メモリトランジスタのフ
ローティングゲートにエレクトロンを注入している。こ
の際、書込電流を大きくして、加速された電子をドレイ
ン近傍のシリコンに衝突させ、ホットエレクトロンを発
生させ、このホットエレクトロンを局所的にフローティ
ングゲートに注入させている。そのため、局所的にトン
ネル酸化膜が劣化し、書換回数の低下につながってい
た。

【０００８】また、局所書込であるため、エレクトロン
がフローティングゲート全体に蓄積されるにのに時間を
要し、瞬時に情報を書き込むことができなかった。さら
に、書き込み時において、非選択メモリセル内に書込デ
ィスターブ(disturb) が発生することがあった。例え
ば、図１０において、書き込みに際しメモリセル２Ａを
選択した場合、ビットラインＢＬ１を共有している非選
択メモリセル２Ｃにあっては、図１２に示すように、そ
のメモリトランジスタ１Ｃのコントロールゲート１４に
０Ｖが、ドレイン領域１０ｃに６Ｖがそれぞれ印加され
ることになり、いわゆるドレインディスターブ(drain d
isturb) が発生する。すなわち、メモリトランジスタ１
Ｃのフローティングゲート１２にエレクトロンが蓄積さ
れている情報の書込状態にあると、フローティングゲー
ト１２に蓄積されているエレクトロンがドレイン領域１
０ｃに引き抜かれる。その結果、書き込まれた情報が破
壊される。

【０００９】一方、選択メモリセル２Ａとワードライン
ＷＬ１を共有している非選択メモリセル２Ｂにあって
は、図１３に示すように、そのメモリトランジスタ１Ｂ
のコントロールゲート１４に１０Ｖが、基板１０に０Ｖ
が印加されることになり、いわゆるゲートディスターブ
(gate disturb)が発生する。すなわち、メモリトランジ
スタ１Ｂのフローティングゲート１２にエレクトロンが
蓄積されていない情報の消去状態にあると、基板１０−
コントロールゲート１４間の電位差により、ＦＮ(Fowle
r-Nordheim) トンネル電流が発生し、このＦＮトンネル
電流によりエレクトロンがフローティングゲート１２に
注入される。その結果、メモリトランジスタ１Ｂに誤っ
て情報が書き込まれる。

【００１０】本発明は、上記に鑑み、 書換可能回数を増加できる。 瞬時に情報の書き換えが行える。 情報の書き込み時における書込ディスターブを防止で
きる。 といったことが可能な不揮発性記憶素子およびこれを利
用した不揮発性記憶装置、ならびにこの記憶装置の駆動
方法、この記憶素子の製造方法の提供を目的とする。

【００１１】

【課題を解決するための手段および作用】上記目的を達
成するための本発明の不揮発性記憶素子は、電荷を注入
したり、取り出したりすることにより情報の記憶を行う
ものであって、予め定める第１の導電型式をした半導体
基板と、上記半導体基板の表面層に所定の間隔をあけて
形成されたソース領域およびドレイン領域と、上記ソー
ス領域およびドレイン領域で挟まれるように生じるチャ
ネル領域上に、所定のオフセット間隔をあけて形成さ
れ、チャネル領域で発生した電荷をトンネルさせ得るト
ンネル絶縁膜と、上記トンネル絶縁膜上に形成され、ト
ンネル絶縁膜をトンネルしてきた電荷を蓄積するフロー
ティングゲートと、上記フローティングゲート上に形成
され、フローティングゲートに電荷を閉じ込めるキャシ
タ絶縁膜と、上記キャシタ絶縁膜上に形成され、所定の
制御電圧が印加されるコントロールゲートと、上記チャ
ネル領域の残りの領域上で、トンネル絶縁膜、フローテ
ィングゲート、キャシタ絶縁膜およびコントロールゲー
トのソース領域側に被着形成されたサイドウォールとを
含むものである。

【００１２】そして、上記不揮発性記憶素子を利用した
不揮発性記憶装置は、上記不揮発性記憶素子が、半導体
基板上に、行方向および列方向に沿ってマトリクス状に
配列形成され、行方向に沿って配列されている不揮発性
記憶素子のコントロールゲートには、ワードラインが接
続され、列方向に沿って配列されている不揮発性記憶素
子のドレイン領域には、ビットラインが接続され、各不
揮発性記憶素子のソース領域には、ソースラインが共通
接続され、半導体基板には、共通の基板ラインが設けら
れているものである。

【００１３】上記不揮発性記憶装置の駆動方法は、情報
の書き込み時に、ソースラインを接地電位あるいは開放
状態とするとともに、基板ラインを接地電位としてお
き、書き込みを行う不揮発性記憶素子が接続されている
ワードラインに対して高電圧を印加し、書き込みを行う
不揮発性記憶素子を選択するため、当該不揮発性記憶素
子が接続されているビットラインに対して書込電圧を印
加するとともに、非選択の不揮発性記憶素子が接続され
ているワードラインを接地電位とし、非選択の不揮発性
記憶素子が接続されているビットラインに対して書込禁
止電圧を印加し、情報の消去時に、全てのビットライン
およびソースラインを開放状態としておき、基板ライン
に対して高電圧を印加し、情報の消去を行う不揮発性記
憶素子が接続されているワードラインを接地電位とし、
情報の読み出し時に、全てのビットラインおよび基板ラ
インを接地電位としておき、ソースラインに対して読出
電圧を印加し、読み出しを行う不揮発性記憶素子が接続
されているワードラインに対してセンス電圧を印加する
ものである。

【００１４】上記情報の書き込み時において、不揮発性
記憶素子のフローティングゲートは、ソース領域と所定
のオフセット間隔をあけて形成されており、各不揮発性
記憶素子のソース領域は、接地電位または開放状態とし
ているので、サイドウォール直下のチャネル領域は常に
オフセット領域となる。選択された不揮発性記憶素子で
は、基板−コントロールゲート間にＦＮトンネル電流が
生じ、このＦＮトンネル電流により電荷がフローティン
グゲートに注入される。また、選択された不揮発性記憶
素子とビットラインを共有している非選択の不揮発性記
憶素子は、動作しない。よって、当該非選択の不揮発性
記憶素子では、ドレインディスターブが発生しないで済
む。さらに、選択された不揮発性記憶素子とワードライ
ンを共有している非選択の不揮発性記憶素子では、基板
−コントロールゲート間に電位差が生じるものの、ドレ
イン領域のＰＮ接合部の空乏層がオフセット領域の境界
まで拡がり、この空乏層がＦＮトンネル電流を遮断す
る。このため、ＦＮトンネル電流により電荷がフローテ
ィングゲートに注入されない。その結果、当該非選択不
揮発性記憶素子では、ゲートディスターブは発生しな
い。

【００１５】情報の消去時には、選択された不揮発性記
憶素子の基板−コントロルゲート間に、書き込み時とは
逆のバイアスがかかり、ＦＮトンネル電流により、フロ
ーティングゲートに蓄積されている電荷が基板側に逃げ
る。このように、ＦＮトンネル電流により情報の書き換
えを行っているので、トンネル絶縁膜の劣化を防止して
書換可能回数を増加させることができるとともに、瞬時
に情報の書き換えが可能となる。

【００１６】読み出し時には、各不揮発性記憶素子のソ
ース領域に読出電圧が印加されるので、ソース領域のＰ
Ｎ接合部の空乏層がオフセット領域の境界まで拡がる。
このとき、選択された不揮発性記憶素子のフローティン
グゲートに電荷が蓄積されていれば、コントロールゲー
トの正電荷の影響がフローティンフゲートに蓄積されて
いる電荷によりブロックされるため、フローティンフゲ
ート直下の基板表面まで及ばない。そのため、ソース領
域−ドレイン領域間が導通せず、チャネルが形成されな
い。つまり、不揮発性記憶素子に電流が流れない。一
方、フローティングゲートに電荷が蓄積されていなけれ
ば、コントロールゲートの正電荷の影響がフローティン
フゲート直下の基板表面に及び、この基板表面に反転層
が生じる。この反転層がオフセット領域の境界まで拡が
っている空乏層と接続する。その結果、ソース領域−ド
レイン領域間が導通し、チャネルが形成される。つま
り、不揮発性記憶素子に電流が流れる。

【００１７】また、上記不揮発性記憶素子の製造方法
は、予め定める第１の導電型式をした半導体基板上に、
トンネル絶縁膜、フローティングゲート、キャパシタ絶
縁膜およびコントロールゲートを順次形成する工程と、
全面に誘電体膜を堆積し、トンネル絶縁膜、フローティ
ングゲート、キャパシタ絶縁膜およびコントロールゲー
トの両側方に一対のサイドウォールを形成した後、一側
方のサイドウォールを残して、他側方のサイドウォール
を選択的に除去し、半導体基板の一部表面を露出させる
工程と、残存したサイドウォール、ならびにトンネル絶
縁膜、フローティングゲート、キャパシタ絶縁膜および
コントロールゲートをマスクとして、半導体基板にイオ
ン注入を行い、上記第１の導電型式とは反対のソース領
域およびドレイン領域を自己整合的に形成する工程とを
含むものである。

【００１８】上記製造方法において、誘電体膜を堆積さ
せ、トンネル絶縁膜、フローティングゲート、キャパシ
タ絶縁膜およびコントロールゲートの一側方にサイドウ
ォールを形成することにより、サイドウォールの幅は、
誘電体膜、トンネル絶縁膜、フローティングゲート、キ
ャパシタ絶縁膜およびコントロールゲートの厚みによっ
て制御されるから、サイドウォールの幅の制御は容易と
なる。そして、一側方のサイドウォール、ならびにトン
ネル絶縁膜、フローティングゲート、キャパシタ絶縁膜
およびコントロールゲートをマスクとして、ソース領域
およびドレイン領域を自己整合的に形成することによ
り、上記オフセット領域の長さを精度よく設定すること
ができる。

【００１９】

【実施例】以下、本発明の一実施例を図１ないし図９に
基づいて詳述する。図１は本発明の一実施例に係る不揮
発性記憶素子の構造を示す概略断面図であって、パッシ
ベーション膜を剥がした状態を示している。図１を参照
しつつ、本実施例に係る不揮発性記憶素子の構成につい
て説明する。

【００２０】本実施例の不揮発性記憶素子は、図１に示
すように、Ｐ型シリコン基板３０と、シリコン基板３０
の表面層に所定の間隔をあけて形成されたＮ⁺ 型ソース
領域３０ｂおよびＮ⁺ 型ドレイン領域３０ｃと、ソース
領域３０ｂおよびドレイン領域３０ｃで挟まれるように
生じるチャネル領域３０ａ上に、ソース領域３０ｂと所
定のオフセット間隔Ｄをあけて形成されたトンネル酸化
膜３１と、トンネル酸化膜３１上に形成されたフローテ
ィングゲート３２と、フローティングゲート３２上に形
成されたキャパシタ絶縁膜３３と、キャパシタ絶縁膜３
３上に形成されたコントロールゲート３４（ＷＬ）と、
チャネル領域３０ａの残りの領域上に形成されたサイド
ウォール３９とを備えており、フローティングゲート３
２に電荷を注入したり、取り出したりすることにより情
報の記憶を行う。

【００２１】トンネル酸化膜３１は、ＳｉＯ₂ からな
り、その膜厚は、チャネル領域３０ａで発生した電荷を
トンネルさせ得るよう、極めて薄く設けらている。キャ
パシタ絶縁膜３３は、フローティングゲート３２に電荷
を長時間閉じ込めておくものである。それゆえ、キャパ
シタ絶縁膜３３は、Ｓｉ₃ Ｎ₄ 膜を上下からＳｉＯ₂ 膜
でサンドイッチした、いわゆるＯＮＯ(oxide nitride o
xide) 構造を有している。以下、キャパシタ絶縁膜３３
を「ＯＮＯ膜３３」と称する。

【００２２】サイドウォール３９は、ＳｉＯ₂ 等の誘電
体膜からなり、トンネル酸化膜３１、フローティングゲ
ート３２、キャパシタ絶縁膜３３およびコントロールゲ
ート３４のソース領域３０ｂ側に被着している。また、
全面はＢＰＳＧ(boron phosfied silicon glass)からな
る層間絶縁膜３６で覆われている。それゆえ、フローテ
ィングゲート３２は、外部と接続がとられていない。層
間絶縁膜３６のドレイン領域３０ｃと対応する部分に
は、コンタクトホール３７が開口されている。このコン
タクトホール３７を通してＡｌ−Ｓｉ等からなるビット
ライン３８（ＢＬ）が接触している。

【００２３】図２および図３は、不揮発性記憶素子の製
造方法を工程順に示す概略断面図である。図２および図
３を参照しつつ、上記不揮発性記憶素子の製造方法につ
いて説明する。まず、ゲートの形成を行う。すなわち、
図２（ａ）に示すように、熱酸化により、Ｐ型シリコン
基板３０上に、膜厚１００Å程度をもってＳｉＯ₂ から
なるトンネル酸化膜３１を形成する。その後、図２
（ｂ）に示すように、例えばＬＰＣＶＤ(low pressure
chemical vapor deposition)法により、トンネル酸化膜
３１上にポリシリコン膜４０を堆積した後、導電性を付
与するため、ポリシリコン膜４０に対してリンをドープ
する。次に、図２（ｃ）に示すように、ポリシリコン膜
４０上に、例えばＳｉＯ₂ を６０Å程度、Ｓｉ₃ Ｎ₄ を
１１０Å程度、ＳｉＯ ₂ を６０Å程度順次積層してＯＮ
Ｏ膜３３を形成する。その後、図２（ｄ）に示すよう
に、例えばＬＰＣＶＤ法により、ＯＮＯ膜３３上にポリ
シリコン膜４１を堆積した後、導電性を付与するため、
ポリシリコン膜４１に対してリンをドープする。そし
て、図２（ｅ）に示すように、フォトリトグラフィー技
術により、必要な部分を残して、ポリシリコン膜４１、
ＯＮＯ膜３３、ポリシリコン膜４０およびトンネル酸化
膜３１を除去して、フローティングゲート３２およびコ
ントロールゲート３４（ＷＬ）を形成する。

【００２４】上記ゲート形成工程が終了すると、サイド
ウォールを形成する。すなわち、図３（ａ）に示すよう
に、ＣＶＤ(chemical vapor deposition) 法により、全
面にＳｉＯ₂ 等の誘電体膜を堆積する。つづいて、図３
（ｂ）のように、異方性エッチングにより、誘電体膜４
２の一部を除去して基板３０を露出するとともに、トン
ネル酸化膜３１、フローティングゲート３２、ＯＮＯ膜
３３およびコントロールゲート３４の両側方に一対のサ
イドウォール３９，４３を形成する。次に、図３（ｃ）
のように、一側方のサイドウォール３９（図において左
側）を覆うようレジスト４４を塗布した後、ドライエッ
チング等の異方性エッチングにより、他側方のサイドウ
ォール４３を除去し、基板３０の一部表面を露出させ
る。この工程で残存したサイドウォール３９は、後の工
程でオフセット領域を形成するのに用いられる。サイド
ウォール３９の幅は、誘電体膜４２、トンネル酸化膜３
１、フローティングゲート３２、ＯＮＯ膜３３およびコ
ントロールゲート３４の厚さで制御される。

【００２５】上記サイドウォール形成工程が終了する
と、ソース領域およびドレイン領域を形成する。すなわ
ち、図３（ｄ）に示すように、トンネル酸化膜３１、フ
ローティングゲート３２、ＯＮＯ膜３３およびコントロ
ールゲート３４、ならびにオフセット間隔を形成するた
めのサイドウォール３９をマスクとして、リンをイオン
注入し、Ｐ型シリコン基板３０の表面層にＮ⁺ 型ソース
領域３０ｂおよびＮ⁺ 型ドレイン領域３０ｃを自己整合
的に形成する。この工程において、フローティングゲー
ト３２とソース領域３０ｂとのオフセット間隔は、サイ
ドウォール３９の幅で制御され、当該間隔は０．２〜
０．３μｍ程度が好ましい。

【００２６】上記ソース領域およびドレイン領域の形成
工程が終了すると、層間絶縁膜の形成およびメタライゼ
ーションを行う。すなわち、図３（ｅ）に示すように、
例えばＣＶＤ法により、全面にＢＰＳＧを堆積して層間
絶縁膜３６を形成する。その後、層間絶縁膜３６のドレ
イン領域３０ｃと対応する部分にコンタクトホール３７
を形成する。そして、図３（ｆ）に示すように、例えば
ＰＶＤ(physical vapor deposition) 法により、層間絶
縁膜３６上にＡｌ−Ｓｉ等の導電性物質を堆積し、コン
タクトホール３７を介してビットライン３８（ＢＬ）を
ドレイン領域３０ｃに接触させる。その後は、図示して
いないが、全面をパッシベーション膜で覆う。

【００２７】上記サイドウォール形成工程（図３（ａ）
〜（ｃ）に示す工程）では、ＣＶＤ法により、トンネル
酸化膜３１、フローティングゲート３２、ＯＮＯ膜３３
およびコントロールゲート３４の周囲にＳｉＯ₂ 等の誘
電体膜４２を堆積して、トンネル酸化膜３１、フローテ
ィングゲート３２、ＯＮＯ膜３３およびコントロールゲ
ート３４の一側方にサイドウォール３９，４３を被着形
成しているので、サイドウォール３９の幅は、誘電体膜
４２、トンネル酸化膜３１、フローティングゲート３
２、ＯＮＯ膜３３およびコントロールゲート３４の厚み
によって制御されるから、サイドウォール３９の幅の制
御は容易となる。

【００２８】そして、拡散層形成工程（図３（ｄ）に示
す工程）では、サイドウォール３９、ならびにトンネル
酸化膜３１、フローティングゲート３２、ＯＮＯ膜３３
およびコントロールゲート３４をマスクとして、ソース
領域３０ｂおよびドレイン領域３０ｃを自己整合的に形
成しているので、オフセット領域の長さ、すなわちフロ
ーティングゲート３２とソース領域３０ｂの端部とオフ
セット間隔Ｄを精度よく０．２〜０．３μｍ程度に設定
することができる。

【００２９】なお、以下の説明において、上記不揮発性
記憶素子を「メモリトランジスタ」と称する。図４は不
揮発性記憶装置の電気的構成を示す等価回路図である。
図４を参照しつつ、不揮発性記憶装置の電気的構成につ
いて説明する。この不揮発性記憶装置は、図４に示すよ
うに、図１に示すオフセット配置したフローティングゲ
ートＦＧ、およびサイドウォールＳＷを有するメモリト
ランジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄのみからな
る、メモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄが、行
方向Ｘおよび列方向Ｙに沿ってマトリクス状に配列され
ている。

【００３０】行方向Ｘに沿って配列されているメモリセ
ル２１Ａ，２１Ｂ内のメモリトランジスタ２０Ａ，２０
Ｂのコントロールゲートに、ワードラインＷＬ１が接続
されている。行方向Ｘに沿ってに配列されているメモリ
セル２１Ｃ，２１Ｄ内のメモリトランジスタ２０Ｃ，２
０Ｄのコントロールゲートに、ワードラインＷＬ２がそ
れぞれ接続されている。

【００３１】列方向Ｙに沿って配列されているメモリセ
ル２１Ａ，２１Ｃ内のメモリトランジスタ２０Ａ，２０
Ｃのドレインに、ビットラインＢＬ１が接続されてい
る。列方向Ｙに沿って配列されているメモリセル２１
Ｂ，２１Ｄ内のメモリトランジスタ２０Ｂ，２０Ｄのド
レインに、ビットラインＢＬ２が接続されている。ま
た、各メモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ内の
メモリトランジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの
ソースには、ソースラインＳが、基板には基板ラインＳ
ＵＢがそれぞれ共通接続されている。

【００３２】ワードラインＷＬ１，ＷＬ２には、ロウデ
コーダＬＤが接続されている。ロウデコーダＬＤは、情
報の書き込み、消去および読み出しに際し、ワードライ
ンＷＬ１，ＷＬ２に所定の電圧を印加するものである。
このロウデコーダＬＤには、情報の読み出し時にビット
ラインの電位の変化を検出するセンスアンプＳＡが接続
されている。なお、図中Ｒ１，Ｒ２は抵抗である。

【００３３】ビットラインＢＬ１，ＢＬ２には、コラム
デコーダＣＤが接続されている。コラムデコーダＣＤ
は、情報の書き込み、消去および読み出しに際し、ビッ
トラインＢＬ１，ＢＬ２に所定の電圧を印加するもので
ある。ソースラインＳには、ソースコントロール回路Ｓ
Ｃが接続されている。ソースコントロール回路ＳＣは、
情報の書き込み、消去および読み出しに際し、ソースラ
インＳに所定の電圧を印加するものである。

【００３４】基板ラインＳＵＢには、基板コントロール
回路ＳＵＢＣが接続されている。基板コントロール回路
ＳＵＢＣは、情報の書き込み、消去および読み出しに際
し、基板ラインＳＵＢに所定の電圧を印加するものであ
る。なお、ロウデコーダＬＤ、コラムデコーダＣＤ、ソ
ースコントロール回路ＳＣおよび基板コントロール回路
ＳＵＢＣの各所定電圧の印加動作については後述する。

【００３５】表１および図５ないし図７を参照しつつ、
上記不揮発性記憶装置における情報の書き込み、読み出
しおよび消去の各動作について説明する。

【００３６】

【表１】

【００３７】＜書き込み＞図５は書き込み時の不揮発性
記憶装置の等価回路図である。例えば、メモリセル２１
Ａに対して情報の書き込みを行うとする。まず、ソース
コントロール回路ＳＣ（図４参照）によりソースライン
Ｓに対して０Ｖを印加あるいは開放状態とするととも
に、基板コントロール回路ＳＵＢＣにより基板ラインＳ
ＵＢに対して０Ｖを印加しておく。ロウデコーダＬＤ
（図４参照）により、選択メモリセル２１Ａが接続され
ているワードラインＷＬ１に対して１０Ｖを印加し、メ
モリ素子２０Ａを選択するため、コラムデコーダＣＤ
（図４参照）により、選択メモリセル２１Ａが接続され
ているビットラインＢＬ１に対して０Ｖを印加する。ま
た、ロウデコーダＬＤにより、非選択メモリセル２１
Ｃ，２１Ｄが接続されているワードラインＷＬ２に対し
て０Ｖを印加し、コラムデコーダＣＤにより、非選択メ
モリセル２１Ｂ，２１Ｄが接続されているビットライン
ＢＬ２に対して７Ｖを印加する。

【００３８】そうすると、選択メモリセル２１Ａにあっ
ては、そのメモリトランジスタ２０Ａの基板−コントロ
ールゲート（以下、単に「ゲート」という）間にＦＮト
ンネル電流が生じ、このＦＮトンネル電流によりエレク
トロンがフローティングゲートＦＧに注入される。その
結果、選択メモリセル２１Ａは情報の書込状態となる。
一方、非選択メモリセル２１Ｂ，２１Ｃ，２１Ｄにあっ
ては、そのメモリトランジスタ２０Ｂ，２０Ｃ，２０Ｄ
の基板−ゲート間にＦＮトンネル電流が発生せず、エレ
クトロンがフローティングゲートＦＧに注入されない。
その結果、非選択メモリセル２１Ｂ，２１Ｃ，２１Ｄに
は情報の書き込みは行われない。

【００３９】フローティングゲートにエレクトロンが蓄
積されている状態と、蓄積されていない状態とでは、ソ
ース−ドレイン間を導通させるために必要なゲート電圧
が異なる。すなわち、ソース−ドレイン間を導通させる
ためのしきい値電圧Ｖ_THは、フローティングゲートにエ
レクトロンを注入した状態では高いしきい値Ｖ１（例え
ば７Ｖ）をとり、エレクトロンが未注入の状態で低いし
きい値Ｖ２（例えば１Ｖ）をとる。このように、しきい
値電圧Ｖ_THを２種類に設定することで「１」または
「０」の二値データをメモリセルに記憶させることがで
きる。 ＜消去＞図６は消去時の不揮発性メモリの等価回路図で
ある。情報の消去は一括して行われる。まず、コラムデ
コーダおよびソースコントロール回路により、全てのビ
ットラインＢＬ１，ＢＬ２およびソースラインＳを開放
状態としておき、基板コントロール回路により基板ライ
ンＳＵＢに対して１０Ｖを印加し、ロウデコーダにより
全てのワードラインＷＬ１，ＷＬ２に対して０Ｖを印加
する。

【００４０】そうすると、全てのメモリセル２１Ａ，２
１Ｂ，２１Ｃ，２１Ｄ内のメモリトランシスタ２０Ａ，
２０Ｂ，２０Ｃ，２０Ｄの基板−ゲート間に、情報の書
き込み時とは逆のバイアスがかかり、フローティングゲ
ートＦＧに蓄積されているエレクトロンがＦＮトンネル
電流により基板側に逃げる。その結果、全てのメモリセ
ル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに記憶されている情
報が一括消去される。

【００４１】また、情報の消去は、ワードライン毎に分
割して行ってもよい。つまり、全てのビットラインＢＬ
１，ＢＬ２およびソースラインＳを開放状態とするとと
もに、基板ラインＳＵＢに対して１０Ｖを印加してお
き、情報の消去を行うメモリセル２１Ａ，２１Ｂが接続
されているワードラインＷＬ１に対して０Ｖを印加し、
非選択メモリセル２１Ｃ，２１Ｄが接続されているワー
ドラインＷＬ２に対して１０Ｖを印加すれば、ワードラ
インＷＬ１に沿って配列されているメモリセル２１Ａ，
２１Ｂに記憶されている情報が消去される。 ＜読み出し＞図６は読み出し時の不揮発性メモリの等価
回路図である。情報の読み出しは、ワードライン毎に読
み出される。例えば、ワードラインＷＬ１に接続されて
いるメモリセル２１Ａ，２１Ｂに記憶されている情報を
読み出すとする。まず、ソースコントロール回路により
ソースラインＳに対して５Ｖを印加し、コラムデコーダ
および基板コントロール回路により、全てのビットライ
ンＢＬ１，ＢＬ２および基板ラインＳＵＢに対して０Ｖ
を印加しておく。ロウデコーダにより、読み出しを行う
メモリセル２１Ａ，２１Ｂが接続されているワードライ
ンＷＬ１に対してセンス電圧２Ｖを印加し、非選択メモ
リセル２１Ｃ，２１Ｄが接続されているワードラインＷ
Ｌ２に対して０Ｖを印加する。

【００４２】そうすると、選択メモリセル２１Ａ，２１
Ｂに情報が書き込まれておれば、そのメモリトランジス
タ２０Ａ，２０Ｂのソース−ドレイン間が導通せず、チ
ャネルが形成されない。つまり、選択メモリセル２１
Ａ，２１Ｂ内にセル電流が流れない。一方、選択メモリ
セル２１Ａ，２１Ｂが情報の消去状態であれば、そのメ
モリトランジスタ２０Ａ，２０Ｂのソース−ドレイン間
が導通し、チャネルが形成される。つまり、選択メモリ
セル２１Ａ，２１Ｂ内のセル電流が流れる。この状態を
外部に接続したデコーダＣＤ，ＬＤおよびセンスアンプ
ＳＡ（図３参照）によってセンシングすれば、選択メモ
リセル２１Ａ，２１Ｂに記憶されている情報を読み出す
ことができる。

【００４３】また、情報の読み出しは、一括して行って
もよい。つまり、ソースラインＳに対して５Ｖを印加
し、全てのビットラインＢＬ１，ＢＬ２および基板ライ
ンＳＵＢに対して０Ｖを印加しておくとともに、全ての
ワードラインＷＬ１，ＷＬ２に対してセンス電圧２Ｖを
印加すれば、全メモリセル２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄに記憶されている情報が一括読出される。

【００４４】ここで、センス電圧とは、上記しきい値電
圧Ｖ_THの２種類の値のＶ１，Ｖ２の中間的な電圧であ
る。したがって、このセンス電圧を印加すると、フロー
ティングゲートにエレクトロンが蓄積されているか否か
で、ソース−ドレイン間の導通／非導通が決定される。
このように、基板−ゲート間でＦＮトンネル電流を発生
させ、このＦＮトンネル電流により情報の書き換えを行
っているので、トンネル酸化膜の劣化を防止して書換可
能回数を増加させることができるとともに、瞬時に情報
の書き換えが可能となる。

【００４５】なお、以下の説明において、メモリトラン
ジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを総称するとき
は「メモリトランジスタ２０」という。図８は書き込み
時のメモリトランジスタの動作原理を示す図、図９は読
み出し時のメモリトランジスタの動作原理を示す図であ
る。図８および図９を参照しつつ、上記メモリトランジ
スタの動作原理について説明する。 ＜書き込み＞例えば、図５に示すようにメモリセル２１
Ａに情報を書き込むとする。このとき、図８（ａ）
（ｂ）（ｃ）に示すように、選択メモリル２１Ａ内のメ
モリトランジスタ２０Ａ、非選択メモリセル２１Ｃ内の
メモリトランジスタ２０Ｃおよび非選択メモリセル２１
Ｂ内のメモリトランジスタ２０Ｂの各フローティングゲ
ート３２は、ソース領域３０ｂと所定のオフセット間隔
をあけて配置されており、各メモリトランジスタ２０
Ａ，２０Ｂ，２０Ｃのソース領域３０ｂは０Ｖまたは開
放状態とされているので、サイドウォール３９直下のチ
ャネル領域は常にオフセット領域ＯＳとなる。

【００４６】このとき、選択メモリセル２１Ａにあって
は、図８（ａ）に示すように、メモリトランジスタ２０
Ａのコントロールゲート３４には１０Ｖが印加され、基
板３０には０Ｖが印加され、ドレイン領域３０ｃには０
Ｖが印加されているので、基板３０−ゲート３４間にＦ
Ｎトンネル電流が生じ、このＦＮトンネル電流によりエ
レクトロンがトンネル酸化膜３１をトンネルしてフロー
ティングゲート３２に注入される。

【００４７】また、選択メモリセル２１Ａとビットライ
ンＢＬ１を共有している非選択メモリセル２１Ｃにあっ
ては、図８（ｂ）に示すように、メモリトランジスタ２
０Ｃのコントロールゲート３４、ドレイン領域３０ｃお
よび基板３０には０Ｖが印加されているので、メモリト
ランジスタ２０Ｃは動作しない。よって、非選択メモリ
セル２１Ｃにはドレインディスターブが発生しない。す
なわち、メモリセル２１Ｃに情報が書き込まれている場
合、そのメモリトランジスタ２０Ｃのフローティングゲ
ート３２に蓄積されているエレクトロンがドレイン領域
３０ｃに引き抜かれることがなく、書き込まれている情
報が破壊されない。

【００４８】さらに、選択メモリセル２１Ａとワードラ
インＷＬ１を共有している非選択メモリセル２１Ｂにあ
っては、図８（ｃ）に示すように、そのメモリトランジ
スタ２０Ｂのコントロールゲート３４には１０Ｖが印加
され、基板３０には０Ｖが印加されているので、基板３
０−ゲート３４間に電位差が生じるものの、ドレイン領
域３０ｃには７Ｖが印加されているので、ドレイン領域
３０ｃのＰＮ接合部の空乏層(depletion layer) ５０が
オフセット領域ＯＳの境界まで拡がり、この空乏層５０
がＦＮトンネル電流を遮断する。そのため、ＦＮトンネ
ル電流によりエレクトロンがフローティングゲート３２
に注入されないから、ゲートディスターブは発生しな
い。 ＜読み出し＞情報の読み出し時には、図９（ａ）（ｂ）
に示すように、選択メモリセル内のメモリトランジスタ
２０のドレイン領域３０ｃおよび基板３０には０Ｖが印
加されており、ソース領域３０ｂには５Ｖが印加され、
コントロールゲート３４にはセンス電圧２Ｖが印加され
ているので、ソース領域３０ｂのＰＮ接合部の空乏層５
１がオフセット領域ＯＳの境界まで拡がる。

【００４９】このとき、図９（ａ）に示すように、フロ
ーティングゲート３２にエレクトロンが蓄積されている
情報の書込状態にあれば、コントロールゲート３４の正
電荷の影響がフローティングゲート３２に蓄積されてい
るエレクトロンによりブロックされ、フローティングゲ
ート３２直下の基板３０の表面に及ばない。そのため、
ソース領域３０ｂ−ドレイン領域３０ｃ間が導通せず、
チャネルが形成されない。つまり、メモリトランジスタ
２０に電流が流れない。

【００５０】一方、図９（ｂ）に示すように、フローテ
ィングゲート３２にエレクトロンが蓄積されていない情
報の消去状態にあれば、コントロールゲート３４の正電
荷の影響がフローティングゲート３２直下の基板３０の
表面に及び、フローティングゲート３２直下の基板３０
の表面が反転(inversion) する。これに伴って基板３０
の表面に反転層５３が生じ、この反転層５３がオフセッ
ト領域ＯＳの境界まで拡がっている空乏層５１と接続す
る。その結果、ソース領域３０ｂ−ドレイン領域３０ｃ
間が導通し、チャネルＣＨが形成される。つまり、メモ
リトランジスタ２０に電流が流れる。

【００５１】このように、上記実施例では、基板−ゲー
ト間にＦＮトンネル電流を発生させ情報を書き込むにあ
たり、選択メモリセルとビットラインを共有している非
選択メモリセル内のメモリトランジスタが動作すること
はない。また、選択メモリセルとビットラインを共有し
ている非選択メモリセル内においては、そのメモリトラ
ンジスタの基板−コントロールゲート間に電位差が生じ
るものの、ドレイン領域のＰＮ接合部の空乏層がオフセ
ット領域の境界まで拡がってＦＮトンネル電流を遮断す
るため、エレクトロンがフローティングゲートに注入さ
れることはない。よって、書き込み時における非選択メ
モリセルの書込ディスターブを防止できる。

【００５２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
ては、Ｐ型シリコン基板を使用した例について記載した
が、Ｎ型シリコン基板を使用してメモリトランジスタを
Ｎチャネル型としてもよい。

【００５３】

【発明の効果】以上の説明から明らかな通り、本発明請
求項１ないし３によると、書換可能回数を増加できると
ともに、瞬時に情報の書き換えが行え、しかも情報の書
き込み時における書込ディスターブを防止できる。ま
た、請求項４では、サイドウォールの幅の制御が容易と
なり、サイドウォール直下のオフセット領域の長さを精
度よく設定することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る不揮発性記憶素子の構
成を示す概略断面図である。

【図２】不揮発性記憶素子の製造方法を工程順に示す断
面図である。

【図３】図２のつづきの製造方法を工程順に示す断面図
である。

【図４】不揮発性記憶装置の電気的構成を示す等価回路
図である。

【図５】書き込み時の不揮発性記憶装置の等価回路図で
ある。

【図６】消去時の不揮発性記憶装置の等価回路図であ
る。

【図７】読み出し時の不揮発性記憶装置の等価回路図で
ある。

【図８】書き込み時の不揮発性記憶素子の動作原理を示
す図である。

【図９】読み出し時の不揮発性記憶素子の動作原理を示
す図である。

【図１０】従来の不揮発性記憶装置の電気的構成を示す
等価回路図である。

【図１１】従来の不揮発性記憶素子の構成を示す概略断
面図である。

【図１２】書き込み時のドレインディスターブを示す図
である。

【図１３】書き込み時のゲートディスターブを示す図で
ある。

【符号の説明】

２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ 不揮発性記憶
素子（メモリトランジスタ） ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ メモリセル ３０ａ チャネル領域 ３０ｂ ソース領域 ３０ｃ ドレイン領域 ３０ シリコン基板 ３１ トンネル酸化膜 ３２，ＦＧ フローティングゲート ３３ ＯＮＯ膜（キャシタ絶縁膜） ３４ コントロールゲート ３９，ＳＷ サイドウォール Ｄ オフセット間隔 ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２ ビットライン Ｓ ソースライン ＳＵＢ 基板ライン ＣＤ コラムデコーダ ＬＤ ロウデコーダ ＳＡ センスアンプ ＳＣ ソースコントロール回路 ＳＵＢＣ 基板コントロール回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｆ 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 小澤 孝典 京都市右京区西院溝崎町21 ローム株式会 社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】電荷を注入したり、取り出したりすること
   により情報の記憶を行うものであって、 予め定める第１の導電型式をした半導体基板と、 上記半導体基板の表面層に所定の間隔をあけて形成され
   たソース領域およびドレイン領域と、 上記ソース領域およびドレイン領域で挟まれるように生
   じるチャネル領域上に、所定のオフセット間隔をあけて
   形成され、チャネル領域で発生した電荷をトンネルさせ
   得るトンネル絶縁膜と、 上記トンネル絶縁膜上に形成され、トンネル絶縁膜をト
   ンネルしてきた電荷を蓄積するフローティングゲート
   と、 上記フローティングゲート上に形成され、フローティン
   グゲートに電荷を閉じ込めるキャシタ絶縁膜と、 上記キャシタ絶縁膜上に形成され、所定の制御電圧が印
   加されるコントロールゲートと、 上記チャネル領域の残りの領域上で、トンネル絶縁膜、
   フローティングゲート、キャシタ絶縁膜およびコントロ
   ールゲートのソース領域側に被着形成されたサイドウォ
   ールとを含むことを特徴とする不揮発性記憶素子。
2. 【請求項２】請求項１記載の不揮発性記憶素子が、半導
   体基板上に、行方向および列方向に沿ってマトリクス状
   に配列形成され、 行方向に沿って配列されている不揮発性記憶素子のコン
   トロールゲートには、ワードラインが接続され、 列方向に沿って配列されている不揮発性記憶素子のドレ
   イン領域には、ビットラインが接続され、 各不揮発性記憶素子のソース領域には、ソースラインが
   共通接続され、 半導体基板には、共通の基板ラインが設けられているこ
   とを特徴とする不揮発性記憶装置。
3. 【請求項３】請求項２記載の不揮発性記憶装置を駆動さ
   せるための方法であって、 情報の書き込み時に、ソースラインを接地電位あるいは
   開放状態とするとともに、基板ラインを接地電位として
   おき、書き込みを行う不揮発性記憶素子が接続されてい
   るワードラインに対して高電圧を印加し、書き込みを行
   う不揮発性記憶素子を選択するため、当該不揮発性記憶
   素子が接続されているビットラインに対して書込電圧を
   印加するとともに、非選択の不揮発性記憶素子が接続さ
   れているワードラインを接地電位とし、非選択の不揮発
   性記憶素子が接続されているビットラインに対して書込
   禁止電圧を印加して、選択された不揮発性記憶素子の基
   板−コントロールゲート間でＦＮトンネル電流を発生さ
   せ、このＦＮトンネル電流によりフローティングゲート
   に電荷を注入し、 情報の消去時に、全てのビットラインおよびソースライ
   ンを開放状態としておき、基板ラインに対して高電圧を
   印加し、情報の消去を行う不揮発性記憶素子が接続され
   ているワードラインを接地電位として、選択された不揮
   発性記憶素子の基板−コントロールゲート間で書き込み
   時とが逆向きのＦＮトンネル電流を発生させ、このＦＮ
   トンネル電流によりフローティングゲートに蓄積されて
   いる電荷を基板側に逃がし、 情報の読み出し時に、全てのビットラインおよび基板ラ
   インを接地電位としておき、ソースラインに対して不揮
   発性記憶素子のソース領域の空乏層が拡がり得る読出電
   圧を印加し、読み出しを行う不揮発性記憶素子が接続さ
   れているワードラインに対してセンス電圧を印加するこ
   とを特徴とする不揮発性記憶装置の駆動方法。
4. 【請求項４】請求項１記載の不揮発性記憶素子を製造す
   るための方法であって、 予め定める第１の導電型式をした半導体基板上に、トン
   ネル絶縁膜、フローティングゲート、キャパシタ絶縁膜
   およびコントロールゲートを順次形成する工程と、 全面に誘電体膜を堆積し、トンネル絶縁膜、フローティ
   ングゲート、キャパシタ絶縁膜およびコントロールゲー
   トの両側方に一対のサイドウォールを形成した後、一側
   方のサイドウォールを残して、他側方のサイドウォール
   を選択的に除去し、半導体基板の一部表面を露出させる
   工程と、 残存したサイドウォール、ならびにトンネル絶縁膜、フ
   ローティングゲート、キャパシタ絶縁膜およびコントロ
   ールゲートをマスクとして、半導体基板にイオン注入を
   行い、上記第１の導電型式とは反対のソース領域および
   ドレイン領域を自己整合的に形成する工程とを含むこと
   を特徴とする不揮発性記憶素子の製造方法。