JP3462526B2 - 不揮発性記憶装置及びその製造方法 - Google Patents
不揮発性記憶装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶装置及び
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】近年の半導体産業の発展に伴い、情報を
半永久的に記憶する不揮発性記憶装置の集積化が要望さ
れている。この要求に応じるためには、メモリセル回路
の集積度を向上させることが考えられている。そこで、
従来より、１トランジスタ／１セル構造を有する不揮発
性記憶装置が提案されている。図１０は、従来の不揮発
性記憶装置の等価回路図である。同図を参照して、この
不揮発性記憶装置は、フローティングゲートＦＧを有す
るメモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄのみから
なるメモリセル２Ａ，２Ｂ，２Ｃ，２Ｄが、行方向Ｘ及
び列方向Ｙに沿ってマトリクス状に配列されている。
半永久的に記憶する不揮発性記憶装置の集積化が要望さ
れている。この要求に応じるためには、メモリセル回路
の集積度を向上させることが考えられている。そこで、
従来より、１トランジスタ／１セル構造を有する不揮発
性記憶装置が提案されている。図１０は、従来の不揮発
性記憶装置の等価回路図である。同図を参照して、この
不揮発性記憶装置は、フローティングゲートＦＧを有す
るメモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄのみから
なるメモリセル２Ａ，２Ｂ，２Ｃ，２Ｄが、行方向Ｘ及
び列方向Ｙに沿ってマトリクス状に配列されている。
【０００３】行方向Ｘに沿って配列されているメモリセ
ル２Ａ，２Ｂ及び２Ｃ，２Ｄ内のメモリトランジスタ１
Ａ，１Ｂ及び１Ｃ，１Ｄのコントロールゲートには、ワ
ードラインＷＬ１，ＷＬ２が接続されており、列方向Ｙ
に沿って配列されているメモリセル２Ａ，２Ｃ及び２
Ｂ，２Ｄ内のメモリトランジスタ１Ａ，１Ｃ及び１Ｂ，
１Ｄのドレインには、ビットラインＢＬ１，ＢＬ２が接
続されている。さらにまた、各メモリセル２Ａ，２Ｂ，
２Ｃ，２Ｄ内のメモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１Ｄのソースには、ソースラインＳが共通接続されてお
り、基板には基板ラインＳＵＢが共通に設けられてい
る。
ル２Ａ，２Ｂ及び２Ｃ，２Ｄ内のメモリトランジスタ１
Ａ，１Ｂ及び１Ｃ，１Ｄのコントロールゲートには、ワ
ードラインＷＬ１，ＷＬ２が接続されており、列方向Ｙ
に沿って配列されているメモリセル２Ａ，２Ｃ及び２
Ｂ，２Ｄ内のメモリトランジスタ１Ａ，１Ｃ及び１Ｂ，
１Ｄのドレインには、ビットラインＢＬ１，ＢＬ２が接
続されている。さらにまた、各メモリセル２Ａ，２Ｂ，
２Ｃ，２Ｄ内のメモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１Ｄのソースには、ソースラインＳが共通接続されてお
り、基板には基板ラインＳＵＢが共通に設けられてい
る。
【０００４】図１０において、メモリセル２Ａに情報を
書込む際には、ソースラインＳ及び基板ラインＳＵＢに
０Ｖを印加しておき、メモリセル２Ａが接続されている
ワードラインＷＬ１に対して１０Ｖを印加し、メモリセ
ル２Ａを選択するため、メモリセル２Ａが接続されてい
るビットラインＢＬ１に対して６Ｖを印加すると共に、
非選択のメモリセル２Ｃ，２Ｄが接続されているワード
ラインＷＬ２に対して０Ｖを印加し、非選択のメモリセ
ル２Ｂ，２Ｄが接続されているビットラインＢＬ２を開
放(open)状態とする。
書込む際には、ソースラインＳ及び基板ラインＳＵＢに
０Ｖを印加しておき、メモリセル２Ａが接続されている
ワードラインＷＬ１に対して１０Ｖを印加し、メモリセ
ル２Ａを選択するため、メモリセル２Ａが接続されてい
るビットラインＢＬ１に対して６Ｖを印加すると共に、
非選択のメモリセル２Ｃ，２Ｄが接続されているワード
ラインＷＬ２に対して０Ｖを印加し、非選択のメモリセ
ル２Ｂ，２Ｄが接続されているビットラインＢＬ２を開
放(open)状態とする。
【０００５】そうすると、メモリセル２Ａでは、そのメ
モリトランジスタ１ＡのフローティングゲートＦＧに電
荷が注入される。その結果、メモリセル２Ａは情報の書
込状態となる。なお、以下の説明において、メモリトラ
ンジスタ１Ａ，１Ｂ，１Ｃ，１Ｄを総称するときは「メ
モリトランジスタ１」という。
モリトランジスタ１ＡのフローティングゲートＦＧに電
荷が注入される。その結果、メモリセル２Ａは情報の書
込状態となる。なお、以下の説明において、メモリトラ
ンジスタ１Ａ，１Ｂ，１Ｃ，１Ｄを総称するときは「メ
モリトランジスタ１」という。
【０００６】図１１は従来のメモリトランジスタの構成
を示す概略断面図である。同図を参照して、上記メモリ
トランジスタ１は、Ｐ型シリコン基板１０と、シリコン
基板１０の表面層に所定の間隔をあけて形成されたソー
ス領域１０ａ及びドレイン領域１０ｂと、ソース領域１
０ａ及びドレイン領域１０ｂで挟まれるように生じるチ
ャネル領域１０ｃ上に形成されたトンネル酸化膜１１
と、トンネル酸化膜１１上に形成されたフローティング
ゲート１２と、フローティングゲート１２上に形成され
たＯＮＯ (oxide-nitride-oxide)膜１３と、ＯＮＯ膜１
２上に形成されたコントロールゲート１４とを備えてお
り、フローティングゲート１２に電荷を注入したり、取
り出したりすることで情報の記憶を行う。それゆえ、こ
のメモリトランジスタ１は、スタックゲート型あるいは
フローティングゲート型と呼ばれている。
を示す概略断面図である。同図を参照して、上記メモリ
トランジスタ１は、Ｐ型シリコン基板１０と、シリコン
基板１０の表面層に所定の間隔をあけて形成されたソー
ス領域１０ａ及びドレイン領域１０ｂと、ソース領域１
０ａ及びドレイン領域１０ｂで挟まれるように生じるチ
ャネル領域１０ｃ上に形成されたトンネル酸化膜１１
と、トンネル酸化膜１１上に形成されたフローティング
ゲート１２と、フローティングゲート１２上に形成され
たＯＮＯ (oxide-nitride-oxide)膜１３と、ＯＮＯ膜１
２上に形成されたコントロールゲート１４とを備えてお
り、フローティングゲート１２に電荷を注入したり、取
り出したりすることで情報の記憶を行う。それゆえ、こ
のメモリトランジスタ１は、スタックゲート型あるいは
フローティングゲート型と呼ばれている。
【０００７】情報の書込時において、メモリトランジス
タ１のソース領域１０及び基板３０にそれぞれ０Ｖを印
加しておき、コントロールゲート１４に１０Ｖ、ドレイ
ン領域１０ｂに６Ｖをそれぞれ印加すると、ソース領域
１０ａ−ドレイン領域１０ｂ間に飽和チャネル電流が流
れる。ドレイン領域１０ｂの近傍のピンチオフ領域(pin
ch off region) では、高電界により加速されたエレク
トロンがイオン化(impact ionization) を起こし、高エ
ネルギーを持つエレクトロン、いわゆるホットエレクト
ロンが発生する。このホットエレクトロンは、トンネル
酸化膜１１をＦＮ(Fowller-Nordheim)トンネルしてフロ
ーティングゲート１２に注入される。これにより、情報
の書込が達成される。
タ１のソース領域１０及び基板３０にそれぞれ０Ｖを印
加しておき、コントロールゲート１４に１０Ｖ、ドレイ
ン領域１０ｂに６Ｖをそれぞれ印加すると、ソース領域
１０ａ−ドレイン領域１０ｂ間に飽和チャネル電流が流
れる。ドレイン領域１０ｂの近傍のピンチオフ領域(pin
ch off region) では、高電界により加速されたエレク
トロンがイオン化(impact ionization) を起こし、高エ
ネルギーを持つエレクトロン、いわゆるホットエレクト
ロンが発生する。このホットエレクトロンは、トンネル
酸化膜１１をＦＮ(Fowller-Nordheim)トンネルしてフロ
ーティングゲート１２に注入される。これにより、情報
の書込が達成される。
【０００８】
【発明が解決しようとする課題】上記不揮発性記憶装置
では、情報の書込に際し、メモリトランジスタのフロー
ティングゲートにエレクトロンを注入している。この
際、書込電流を大きくして加速されたエレクトロンをド
レイン領域近傍のシリコンに衝突させ、ホットエレクト
ロンを発生させ、このホットエレクトロンを局所的にフ
ローティングゲートに注入させている。そのため、局所
的にトンネル酸化膜が劣化し、書換（書込／消去）回数
の低下につながっていた。
では、情報の書込に際し、メモリトランジスタのフロー
ティングゲートにエレクトロンを注入している。この
際、書込電流を大きくして加速されたエレクトロンをド
レイン領域近傍のシリコンに衝突させ、ホットエレクト
ロンを発生させ、このホットエレクトロンを局所的にフ
ローティングゲートに注入させている。そのため、局所
的にトンネル酸化膜が劣化し、書換（書込／消去）回数
の低下につながっていた。
【０００９】また、局所的な書込であるため、エレクト
ロンがフローティングゲート全体に蓄積されるのに時間
を要し、瞬時に情報を書込むことができないでいた。さ
らに、書込時において、非選択のメモリセル内に書込デ
ィスターブが発生することがあった。例えば、図１０に
おいて、書込に際しメモリセル２Ａを選択した場合、ビ
ットラインＢＬ１を共有している非選択のメモリセル２
Ｃにあっては、図１２（ａ）に示すように、そのメモリ
トランジスタ１Ｃのコントロールゲート１４に０Ｖが、
ドレイン領域１０ｂに６Ｖがそれぞれ印加されることに
なり、いわゆるドレインディスターブ(drain disturb)
が発生する。すなわち、メモリトランジスタ１Ｃは、フ
ローティングゲート１２にエレクトロンが蓄積されてい
る書込状態にあると、フローティングゲート１２に蓄積
されているエレクトロンがドレイン領域１０ｃに引き抜
かれる。その結果、メモリセル２Ｃに書込まれた情報が
破壊される。
ロンがフローティングゲート全体に蓄積されるのに時間
を要し、瞬時に情報を書込むことができないでいた。さ
らに、書込時において、非選択のメモリセル内に書込デ
ィスターブが発生することがあった。例えば、図１０に
おいて、書込に際しメモリセル２Ａを選択した場合、ビ
ットラインＢＬ１を共有している非選択のメモリセル２
Ｃにあっては、図１２（ａ）に示すように、そのメモリ
トランジスタ１Ｃのコントロールゲート１４に０Ｖが、
ドレイン領域１０ｂに６Ｖがそれぞれ印加されることに
なり、いわゆるドレインディスターブ(drain disturb)
が発生する。すなわち、メモリトランジスタ１Ｃは、フ
ローティングゲート１２にエレクトロンが蓄積されてい
る書込状態にあると、フローティングゲート１２に蓄積
されているエレクトロンがドレイン領域１０ｃに引き抜
かれる。その結果、メモリセル２Ｃに書込まれた情報が
破壊される。
【００１０】一方、選択されたメモリセル２Ａとワード
ラインＷＬ１を共有している非選択のメモリセル２Ｂに
あっては、図１２（ｂ）に示すように、そのメモリトラ
ンジスタ１Ｂのコントロールゲート１４には１０Ｖが、
基板３０には０Ｖが印加されることになって、いわゆる
ゲートディスターブ(gate disturb)が発生する。すなわ
ち、メモリトランジスタ１Ｂは、フローティングゲート
１２にエレクトロンが蓄積されていない消去状態にある
と、基板３０−コントロールゲート１４間の電位差によ
り、ＦＮトンネル電流が発生し、このＦＮトンネル電流
によりエレクトロンがフローティングゲート１２に注入
される。その結果、メモリセル２Ｂに誤って情報が書込
まれる。
ラインＷＬ１を共有している非選択のメモリセル２Ｂに
あっては、図１２（ｂ）に示すように、そのメモリトラ
ンジスタ１Ｂのコントロールゲート１４には１０Ｖが、
基板３０には０Ｖが印加されることになって、いわゆる
ゲートディスターブ(gate disturb)が発生する。すなわ
ち、メモリトランジスタ１Ｂは、フローティングゲート
１２にエレクトロンが蓄積されていない消去状態にある
と、基板３０−コントロールゲート１４間の電位差によ
り、ＦＮトンネル電流が発生し、このＦＮトンネル電流
によりエレクトロンがフローティングゲート１２に注入
される。その結果、メモリセル２Ｂに誤って情報が書込
まれる。
【００１１】本発明は、上記に鑑み、
書換可能回数を増加できる。
瞬時に情報の書換が行える。
情報の書込時における書込ディスターブを防止でき
る。 といったことが可能な不揮発性記憶装置及びその製造方
法を提供することを目的とする。
る。 といったことが可能な不揮発性記憶装置及びその製造方
法を提供することを目的とする。
【００１２】
【００１３】
【課題を解決するための手段】
請求項１記載に不揮発性
記憶装置は、予め定める第１の導電型式をした半導体基
板に、電荷を注入したり、取り出したりすることで情報
の記憶を行う、複数の不揮発性記憶素子が、行方向及び
列方向に沿ってマトリクス状に配列形成されているもの
であって、上記各不揮発性記憶素子は、上記半導体基板
の表面層に所定の間隔をあけて形成され、上記第１の導
電型式とは反対の第２の導電型式をしたソース領域及び
ドレイン領域、上記ソース領域及びドレイン領域で挟ま
れるように生じるチャネル領域上に、ソース領域と所定
のオフセット間隔をあけて形成され、チャネル領域に発
生した電荷を通過させ得るトンネル絶縁膜、上記ソース
領域に接触すると共に、上記ソース領域と上記トンネル
絶縁膜との間のチャネル領域であるオフセット領域上に
延設されているオフセットゲート、上記トンネル絶縁膜
上に、オフセットゲートの一部領域を覆う状態で形成さ
れ、トンネル絶縁膜を通過してきた電荷を蓄積する電荷
蓄積層、上記電荷蓄積層上に形成された所定の制御電圧
が印加されるメモリゲート、並びに上記オフセットゲー
トと電荷蓄積層との間、及びオフセットゲートとチャネ
ル領域との間に介在された、トンネル絶縁膜よりも相対
的に厚い絶縁膜を含んでおり、行方向に沿って配列され
ている各不揮発性記憶素子のメモリゲートには、ワード
ラインが接続され、列方向に沿って配列されている各不
揮発性記憶素子のドレイン領域にはビットラインが接続
され、各不揮発性記憶素子のオフセットゲートには、ソ
ースラインが共通接続され、半導体基板には、共通の基
板ラインが設けられており、上記不揮発性記憶装置は、
さらに、情報の書込時に、ソースライン及び基板ライン
を接地電位としておき、情報の書込を行う不揮発性記憶
素子を選択するため、この選択された不揮発性記憶素子
が接続されているワードラインに対して、接地電位の半
導体基板と上記電荷蓄積層との間でＦＮトンネル電流を
生じさせ得る高電圧を印加するとともに、それ以外のワ
ードラインを接地電位とし、当該不揮発性記憶素子が接
続されているビットラインに対して書込電圧を印加する
とともにそれ以外のビットラインに対しては書込禁止電
圧を印加することにより、選択された不揮発性記憶素子
の基板−電荷蓄積層−ゲート間にＦＮ電流を発生させ、
このＦＮ電流により電荷蓄積層に電荷を注入すると共
に、非選択の不揮発性記憶素子の基板−電荷蓄積層間で
のＦＮ電流の発生を防止し、電荷蓄積層に電荷を注入さ
せない書込手段、情報の消去時に、全てのビットライン
及びソースラインを開放状態とすると共に、情報の消去
を行う不揮発性記憶素子が接続されているワードライン
を接地電位とし、基板ラインに対して半導体基板と電荷
蓄積層との間でＦＮトンネル電流を生じさせ得る高電圧
を印加して、選択された不揮発性記憶素子の基板−電荷
蓄積層間に書込時とは逆向きのＦＮ電流を発生させ、こ
のＦＮ電流により電荷蓄積層に蓄積されている電荷を基
板側に逃がす消去手段、並びに情報の読出時に、ソース
ラインに対して上記オフセット領域の基板表面が反転し
得る読出電圧を印加すると共に、基板ラインを接地電位
としておき、情報の読出を行う不揮発性記憶素子が接続
されているワードラインに対してセンス電圧を印加し、
ビットラインを接地電位として、選択された不揮発性記
憶素子のソース領域−ドレイン領域間に読出電流を流す
読出手段を備えているものである。
記憶装置は、予め定める第１の導電型式をした半導体基
板に、電荷を注入したり、取り出したりすることで情報
の記憶を行う、複数の不揮発性記憶素子が、行方向及び
列方向に沿ってマトリクス状に配列形成されているもの
であって、上記各不揮発性記憶素子は、上記半導体基板
の表面層に所定の間隔をあけて形成され、上記第１の導
電型式とは反対の第２の導電型式をしたソース領域及び
ドレイン領域、上記ソース領域及びドレイン領域で挟ま
れるように生じるチャネル領域上に、ソース領域と所定
のオフセット間隔をあけて形成され、チャネル領域に発
生した電荷を通過させ得るトンネル絶縁膜、上記ソース
領域に接触すると共に、上記ソース領域と上記トンネル
絶縁膜との間のチャネル領域であるオフセット領域上に
延設されているオフセットゲート、上記トンネル絶縁膜
上に、オフセットゲートの一部領域を覆う状態で形成さ
れ、トンネル絶縁膜を通過してきた電荷を蓄積する電荷
蓄積層、上記電荷蓄積層上に形成された所定の制御電圧
が印加されるメモリゲート、並びに上記オフセットゲー
トと電荷蓄積層との間、及びオフセットゲートとチャネ
ル領域との間に介在された、トンネル絶縁膜よりも相対
的に厚い絶縁膜を含んでおり、行方向に沿って配列され
ている各不揮発性記憶素子のメモリゲートには、ワード
ラインが接続され、列方向に沿って配列されている各不
揮発性記憶素子のドレイン領域にはビットラインが接続
され、各不揮発性記憶素子のオフセットゲートには、ソ
ースラインが共通接続され、半導体基板には、共通の基
板ラインが設けられており、上記不揮発性記憶装置は、
さらに、情報の書込時に、ソースライン及び基板ライン
を接地電位としておき、情報の書込を行う不揮発性記憶
素子を選択するため、この選択された不揮発性記憶素子
が接続されているワードラインに対して、接地電位の半
導体基板と上記電荷蓄積層との間でＦＮトンネル電流を
生じさせ得る高電圧を印加するとともに、それ以外のワ
ードラインを接地電位とし、当該不揮発性記憶素子が接
続されているビットラインに対して書込電圧を印加する
とともにそれ以外のビットラインに対しては書込禁止電
圧を印加することにより、選択された不揮発性記憶素子
の基板−電荷蓄積層−ゲート間にＦＮ電流を発生させ、
このＦＮ電流により電荷蓄積層に電荷を注入すると共
に、非選択の不揮発性記憶素子の基板−電荷蓄積層間で
のＦＮ電流の発生を防止し、電荷蓄積層に電荷を注入さ
せない書込手段、情報の消去時に、全てのビットライン
及びソースラインを開放状態とすると共に、情報の消去
を行う不揮発性記憶素子が接続されているワードライン
を接地電位とし、基板ラインに対して半導体基板と電荷
蓄積層との間でＦＮトンネル電流を生じさせ得る高電圧
を印加して、選択された不揮発性記憶素子の基板−電荷
蓄積層間に書込時とは逆向きのＦＮ電流を発生させ、こ
のＦＮ電流により電荷蓄積層に蓄積されている電荷を基
板側に逃がす消去手段、並びに情報の読出時に、ソース
ラインに対して上記オフセット領域の基板表面が反転し
得る読出電圧を印加すると共に、基板ラインを接地電位
としておき、情報の読出を行う不揮発性記憶素子が接続
されているワードラインに対してセンス電圧を印加し、
ビットラインを接地電位として、選択された不揮発性記
憶素子のソース領域−ドレイン領域間に読出電流を流す
読出手段を備えているものである。
【００１４】請求項２記載の不揮発性記憶装置の製造方
法は、予め定める第１の導電型式をした半導体基板に、
電荷を注入したり、取り出したりすることで情報の記憶
を行う、複数の不揮発性記憶素子が、行方向及び列方向
に沿ってマトリクス状に配列形成されている不揮発性記
憶装置を製造するための方法であって、上記各不揮発性
記憶素子は、上記半導体基板の表面層に所定の間隔をあ
けて形成され、上記第１の導電型式とは反対の第２の導
電型式をしたソース領域及びドレイン領域、上記ソース
領域及びドレイン領域で挟まれるように生じるチャネル
領域上に、ソース領域と所定のオフセット間隔をあけて
形成され、チャネル領域に発生した電荷を通過させ得る
トンネル絶縁膜、上記ソース領域に接触すると共に、上
記ソース領域と上記トンネル絶縁膜との間のチャネル領
域であるオフセット領域上に延設されているオフセット
ゲート、上記トンネル絶縁膜上に、オフセットゲートの
一部領域を覆う状態で形成され、トンネル絶縁膜を通過
してきた電荷を蓄積する電荷蓄積層、上記電荷蓄積層上
に形成された所定の制御電圧が印加されるメモリゲー
ト、並びに上記オフセットゲートと電荷蓄積層との間、
及びオフセットゲートとチャネル領域との間に介在され
た、トンネル絶縁膜よりも相対的に厚い絶縁膜を含んで
おり、上記方法は、(a). 熱酸化により、予め定める第
１の導電型式をした半導体基板の全面にパッド酸化膜を
成長させた後、パッド酸化膜の予め定める領域上にレジ
ストを形成する工程、(b). (a) の工程で形成したレジ
ストをマスクとしてエッチングを行い、レジストからは
み出した部分のパッド酸化膜を除去して半導体基板を露
出させ、オフセットゲート形成用の開口を形成する工
程、(c). オフセットゲート形成用の開口を埋め込むよ
うに、全面にポリシリコン膜を堆積し、続いて上記第１
の導電型式とは反対の不純物イオンを上記ポリシリコン
膜に注入した後、このポリシリコン膜上に酸化膜を積層
し、さらに、この酸化膜の予め定める領域上にレジスト
を形成する工程、(d). (c) の工程で形成したレジスト
をマスクとしてエッチングを行い、レジストからはみ出
した部分の酸化膜及びポリシリコン膜を除去して半導体
基板を露出させ、オフセットゲートを形成した後、熱酸
化により、全面に酸化膜を成長させてトンネル絶縁膜を
形成すると同時にソース領域を形成する工程、(e). 全
面に所定の電荷蓄積膜及びポリシリコン膜を順次積層し
た後、電荷蓄積膜がオフセットゲートの一部領域を覆う
ように、ポリシリコン膜の予め定める領域上にレジスト
を形成する工程、並びに、(f). (e) の工程で形成した
レジストをマスクとしてエッチングを行い、レジストか
らはみ出した部分のポリシリコン膜及び電荷蓄積膜を除
去して、電荷蓄積層及びメモリゲートを形成した後、メ
モリゲート及び電荷蓄積層をマスクとして、上記第１の
導電型式とは反対の不純物イオンを注入し、自己整合的
にドレイン領域を形成する工程を含むものである。
法は、予め定める第１の導電型式をした半導体基板に、
電荷を注入したり、取り出したりすることで情報の記憶
を行う、複数の不揮発性記憶素子が、行方向及び列方向
に沿ってマトリクス状に配列形成されている不揮発性記
憶装置を製造するための方法であって、上記各不揮発性
記憶素子は、上記半導体基板の表面層に所定の間隔をあ
けて形成され、上記第１の導電型式とは反対の第２の導
電型式をしたソース領域及びドレイン領域、上記ソース
領域及びドレイン領域で挟まれるように生じるチャネル
領域上に、ソース領域と所定のオフセット間隔をあけて
形成され、チャネル領域に発生した電荷を通過させ得る
トンネル絶縁膜、上記ソース領域に接触すると共に、上
記ソース領域と上記トンネル絶縁膜との間のチャネル領
域であるオフセット領域上に延設されているオフセット
ゲート、上記トンネル絶縁膜上に、オフセットゲートの
一部領域を覆う状態で形成され、トンネル絶縁膜を通過
してきた電荷を蓄積する電荷蓄積層、上記電荷蓄積層上
に形成された所定の制御電圧が印加されるメモリゲー
ト、並びに上記オフセットゲートと電荷蓄積層との間、
及びオフセットゲートとチャネル領域との間に介在され
た、トンネル絶縁膜よりも相対的に厚い絶縁膜を含んで
おり、上記方法は、(a). 熱酸化により、予め定める第
１の導電型式をした半導体基板の全面にパッド酸化膜を
成長させた後、パッド酸化膜の予め定める領域上にレジ
ストを形成する工程、(b). (a) の工程で形成したレジ
ストをマスクとしてエッチングを行い、レジストからは
み出した部分のパッド酸化膜を除去して半導体基板を露
出させ、オフセットゲート形成用の開口を形成する工
程、(c). オフセットゲート形成用の開口を埋め込むよ
うに、全面にポリシリコン膜を堆積し、続いて上記第１
の導電型式とは反対の不純物イオンを上記ポリシリコン
膜に注入した後、このポリシリコン膜上に酸化膜を積層
し、さらに、この酸化膜の予め定める領域上にレジスト
を形成する工程、(d). (c) の工程で形成したレジスト
をマスクとしてエッチングを行い、レジストからはみ出
した部分の酸化膜及びポリシリコン膜を除去して半導体
基板を露出させ、オフセットゲートを形成した後、熱酸
化により、全面に酸化膜を成長させてトンネル絶縁膜を
形成すると同時にソース領域を形成する工程、(e). 全
面に所定の電荷蓄積膜及びポリシリコン膜を順次積層し
た後、電荷蓄積膜がオフセットゲートの一部領域を覆う
ように、ポリシリコン膜の予め定める領域上にレジスト
を形成する工程、並びに、(f). (e) の工程で形成した
レジストをマスクとしてエッチングを行い、レジストか
らはみ出した部分のポリシリコン膜及び電荷蓄積膜を除
去して、電荷蓄積層及びメモリゲートを形成した後、メ
モリゲート及び電荷蓄積層をマスクとして、上記第１の
導電型式とは反対の不純物イオンを注入し、自己整合的
にドレイン領域を形成する工程を含むものである。
【００１５】請求項３記載の不揮発性記憶装置の製造方
法は、請求項２記載の不揮発性記憶装置の製造方法にお
いて、上記(d) の工程と(e) の工程との間に、さらに (d1). ＣＶＤ法により、全面に窒化膜を成長させる工
程、 (d2). 異方性エッチングにより、(d1)の工程で成長さ
せた窒化膜をエッチバックして、オフセットゲートの両
側方に１対のサイドウォールを形成した後、サイドウォ
ールをマスクとしてフッ酸によるエッチングを行う工
程、および (d3). (d2)の工程で形成したサイドウォールを除去し
た後、熱酸化により、全面に酸化膜を成長させる工程を
含むものである。
法は、請求項２記載の不揮発性記憶装置の製造方法にお
いて、上記(d) の工程と(e) の工程との間に、さらに (d1). ＣＶＤ法により、全面に窒化膜を成長させる工
程、 (d2). 異方性エッチングにより、(d1)の工程で成長さ
せた窒化膜をエッチバックして、オフセットゲートの両
側方に１対のサイドウォールを形成した後、サイドウォ
ールをマスクとしてフッ酸によるエッチングを行う工
程、および (d3). (d2)の工程で形成したサイドウォールを除去し
た後、熱酸化により、全面に酸化膜を成長させる工程を
含むものである。
【００１６】
【作用】上記請求項１記載の不揮発性記憶装置におい
て、不揮発性記憶素子は、オフセットゲート周囲の絶縁
膜をトンネル絶縁膜の膜厚よりも相対的に厚くしている
ので、メモリゲートからの電圧がオフセットゲートにか
かりにくい。そのため、電荷蓄積層直下の基板表面にメ
モリゲートからの電圧を良好に伝達できる。その結果、
電荷蓄積層への電荷の注入効率が良くなる。
て、不揮発性記憶素子は、オフセットゲート周囲の絶縁
膜をトンネル絶縁膜の膜厚よりも相対的に厚くしている
ので、メモリゲートからの電圧がオフセットゲートにか
かりにくい。そのため、電荷蓄積層直下の基板表面にメ
モリゲートからの電圧を良好に伝達できる。その結果、
電荷蓄積層への電荷の注入効率が良くなる。
【００１７】また、情報の書換を行う際には、書込手段
及び消去手段により、選択された不揮発性記憶素子の電
荷蓄積層−基板間でＦＮトンネル電流を発生させ、この
ＦＮトンネル電流により、電荷蓄積層に電荷を注入した
り、取り出したりして情報の書換を行うことができるた
め、トンネル絶縁膜が劣化しない。その結果、書換回数
を増加することができると共に、瞬時に情報の書換が可
能となる。
及び消去手段により、選択された不揮発性記憶素子の電
荷蓄積層−基板間でＦＮトンネル電流を発生させ、この
ＦＮトンネル電流により、電荷蓄積層に電荷を注入した
り、取り出したりして情報の書換を行うことができるた
め、トンネル絶縁膜が劣化しない。その結果、書換回数
を増加することができると共に、瞬時に情報の書換が可
能となる。
【００１８】特に、情報を書込む際、書込手段によりソ
ースラインは接地電位とされているため、全ての不揮発
性記憶素子では、オフセットゲート直下のチャネル領域
は常にオフセット領域となる。また、選択された不揮発
性記憶素子が接続されているワードラインに対しては、
書込手段により高電圧が印加されているため、高電圧が
印加されるワードラインに接続されている不揮発性記憶
素子では、電荷蓄積層直下の基板表面に反転層が生じ
る。
ースラインは接地電位とされているため、全ての不揮発
性記憶素子では、オフセットゲート直下のチャネル領域
は常にオフセット領域となる。また、選択された不揮発
性記憶素子が接続されているワードラインに対しては、
書込手段により高電圧が印加されているため、高電圧が
印加されるワードラインに接続されている不揮発性記憶
素子では、電荷蓄積層直下の基板表面に反転層が生じ
る。
【００１９】このとき、選択された不揮発性記憶素子と
ビットラインを共有している非選択の不揮発性記憶素子
には、書込手段により各動作電圧が印加されていないの
で動作しない。よって、ドレインディスターブが発生し
ない。また、選択された不揮発性記憶素子とワードライ
ンを共有している非選択不揮発性記憶素子では、メモリ
ゲート−基板間に電圧差が生じるものの、ドレイン領域
には書込手段により書込禁止電圧が印加されているた
め、ドレイン領域の空乏層がオフセット領域と反転層と
の境界まで拡がり、ＦＮトンネル電流を遮断する。よっ
て、ＦＮトンネル電流により電荷蓄積層内にエレクトロ
ンが注入されないから、ゲートディスターブが発生しな
い。
ビットラインを共有している非選択の不揮発性記憶素子
には、書込手段により各動作電圧が印加されていないの
で動作しない。よって、ドレインディスターブが発生し
ない。また、選択された不揮発性記憶素子とワードライ
ンを共有している非選択不揮発性記憶素子では、メモリ
ゲート−基板間に電圧差が生じるものの、ドレイン領域
には書込手段により書込禁止電圧が印加されているた
め、ドレイン領域の空乏層がオフセット領域と反転層と
の境界まで拡がり、ＦＮトンネル電流を遮断する。よっ
て、ＦＮトンネル電流により電荷蓄積層内にエレクトロ
ンが注入されないから、ゲートディスターブが発生しな
い。
【００２０】情報を読出す際、ソースラインには読出手
段により読出電圧が印加されているため、オフセット領
域の基板表面が反転し、反転層が生じる。このとき、選
択された不揮発性記憶素子が書込状態にあれば、読出手
段によりメモリゲートゲートに印加されているセンス電
圧の影響が電荷蓄積層に蓄積されている電荷によりブロ
ックされ、電荷蓄積層直下の基板表面まで及ばない。そ
のため、ソース領域−ドレイン領域間が導通せず、チャ
ネルが形成されない。つまり、選択された不揮発性記憶
素子に電流が流れない。一方、選択された不揮発性記憶
素子が消去状態であれば、メモリゲートに印加されるセ
ンス電圧の影響が電荷蓄積層直下の基板の表面まで及
び、この電荷蓄積層直下の基板表面が反転する。これに
伴い、反転により基板表面に誘起された電荷と反転層と
が接続する結果、ソース領域−ドレイン領域間が導通
し、チャネルが形成される。つまり、選択された不揮発
性記憶素子に電流が流れる。このように、オフセット領
域の反転を利用して情報の読出を行える。
段により読出電圧が印加されているため、オフセット領
域の基板表面が反転し、反転層が生じる。このとき、選
択された不揮発性記憶素子が書込状態にあれば、読出手
段によりメモリゲートゲートに印加されているセンス電
圧の影響が電荷蓄積層に蓄積されている電荷によりブロ
ックされ、電荷蓄積層直下の基板表面まで及ばない。そ
のため、ソース領域−ドレイン領域間が導通せず、チャ
ネルが形成されない。つまり、選択された不揮発性記憶
素子に電流が流れない。一方、選択された不揮発性記憶
素子が消去状態であれば、メモリゲートに印加されるセ
ンス電圧の影響が電荷蓄積層直下の基板の表面まで及
び、この電荷蓄積層直下の基板表面が反転する。これに
伴い、反転により基板表面に誘起された電荷と反転層と
が接続する結果、ソース領域−ドレイン領域間が導通
し、チャネルが形成される。つまり、選択された不揮発
性記憶素子に電流が流れる。このように、オフセット領
域の反転を利用して情報の読出を行える。
【００２１】請求項２記載の不揮発性記憶装置の製造方
法では、先にオフセットゲート及びソース領域を形成し
てから、電荷蓄積層及びメモリゲートを形成し、その後
にドレイン領域を自己整合的に形成しているので、無理
な製造プロセスがなく、製造が容易となる。また、オフ
セットゲート形成用のポリシリコン膜を堆積し、不純物
イオンをドープし、基板の表面の不純物濃度をポリシリ
コン膜の不純物濃度よりも低くしてから、後の工程で熱
酸化してトンネル絶縁膜、及びオフセットゲート周囲の
絶縁膜を形成しているため、不純物濃度の違いにより、
ポリシリコン膜の方が基板の酸化速度よりも速くなる。
そのため、オフセットゲート周囲の絶縁膜の膜厚はトン
ネル絶縁膜の膜厚よりも厚くなる。
法では、先にオフセットゲート及びソース領域を形成し
てから、電荷蓄積層及びメモリゲートを形成し、その後
にドレイン領域を自己整合的に形成しているので、無理
な製造プロセスがなく、製造が容易となる。また、オフ
セットゲート形成用のポリシリコン膜を堆積し、不純物
イオンをドープし、基板の表面の不純物濃度をポリシリ
コン膜の不純物濃度よりも低くしてから、後の工程で熱
酸化してトンネル絶縁膜、及びオフセットゲート周囲の
絶縁膜を形成しているため、不純物濃度の違いにより、
ポリシリコン膜の方が基板の酸化速度よりも速くなる。
そのため、オフセットゲート周囲の絶縁膜の膜厚はトン
ネル絶縁膜の膜厚よりも厚くなる。
【００２２】請求項３記載の不揮発性記憶装置の製造方
法では、トンネル絶縁膜、オフセットゲート及びソース
領域を形成した時点で、オフセットゲートの両側方に窒
化膜からなる１対のサイドウォールを形成し、このサイ
ドウォールをマスクとしてフッ酸によるエッチングを行
う。そうすると、酸化膜と窒化膜とのエッチングレート
の違いにより、サイドウォールはフッ酸によりエッチン
グされないので、サイドウォールでマスクされている酸
化膜はエッチングされずに残る。一方、サイドウォール
からはみ出た部分の酸化膜が必要量除去される。その
後、サイドウォールを除去し、熱酸化により全面に酸化
膜を成長させているので、オフセットゲート周囲の絶縁
膜の膜厚は、トンネル絶縁膜の膜厚よりも相対的に厚く
なる。
法では、トンネル絶縁膜、オフセットゲート及びソース
領域を形成した時点で、オフセットゲートの両側方に窒
化膜からなる１対のサイドウォールを形成し、このサイ
ドウォールをマスクとしてフッ酸によるエッチングを行
う。そうすると、酸化膜と窒化膜とのエッチングレート
の違いにより、サイドウォールはフッ酸によりエッチン
グされないので、サイドウォールでマスクされている酸
化膜はエッチングされずに残る。一方、サイドウォール
からはみ出た部分の酸化膜が必要量除去される。その
後、サイドウォールを除去し、熱酸化により全面に酸化
膜を成長させているので、オフセットゲート周囲の絶縁
膜の膜厚は、トンネル絶縁膜の膜厚よりも相対的に厚く
なる。
【００２３】つまり、窒化膜と酸化膜とのエッチングレ
ートの違いを利用することによって、より確実にオフセ
ットゲート周囲の絶縁膜の膜厚をトンネル絶縁膜の膜厚
よりも相対的に厚く形成することが可能となる。
ートの違いを利用することによって、より確実にオフセ
ットゲート周囲の絶縁膜の膜厚をトンネル絶縁膜の膜厚
よりも相対的に厚く形成することが可能となる。
【００２４】
【実施例】以下、本発明の一実施例を図１ないし図９に
基づき詳述する。図１は、本発明の一実施例に係る不揮
発性記憶装置の構成を示しており、同図（ａ）はパッシ
ベーション膜を剥した状態を示す平面図、同図（ｂ）は
同図（ａ）のＩ−Ｉ線断面図、同図（ｃ）は同図（ａ）
のII−II線断面図である。図１を参照しつつ、本実施例
に係る不揮発性記憶装置の構成について説明する。
基づき詳述する。図１は、本発明の一実施例に係る不揮
発性記憶装置の構成を示しており、同図（ａ）はパッシ
ベーション膜を剥した状態を示す平面図、同図（ｂ）は
同図（ａ）のＩ−Ｉ線断面図、同図（ｃ）は同図（ａ）
のII−II線断面図である。図１を参照しつつ、本実施例
に係る不揮発性記憶装置の構成について説明する。
【００２５】本実施例の不揮発性記憶装置は、図１
（ａ）に示すように、Ｐ型シリコン基板２０上に、メモ
リトランジスタ３１Ａ，３１Ｂ，３１Ｃ，３１Ｄが行方
向Ｘ及び列方向Ｙに沿って配列形成されている。行方向
Ｘに沿って配列されているメモリトランジスタ３１Ｃ，
３１Ｄは、図１（ｃ）に示すように、フィールド酸化膜
２１によって互いに素子分離されている。このフィール
ド酸化膜は、ＳｉＯ2 からなり、シリコン基板２０の表
面層に例えば１００００Å程度に厚く形成されている。
また同様に、行方向Ｘに沿って配列されているメモリト
ランジスタ３１Ａ，３１Ｂもフィールド酸化膜によって
素子分離されている。
（ａ）に示すように、Ｐ型シリコン基板２０上に、メモ
リトランジスタ３１Ａ，３１Ｂ，３１Ｃ，３１Ｄが行方
向Ｘ及び列方向Ｙに沿って配列形成されている。行方向
Ｘに沿って配列されているメモリトランジスタ３１Ｃ，
３１Ｄは、図１（ｃ）に示すように、フィールド酸化膜
２１によって互いに素子分離されている。このフィール
ド酸化膜は、ＳｉＯ2 からなり、シリコン基板２０の表
面層に例えば１００００Å程度に厚く形成されている。
また同様に、行方向Ｘに沿って配列されているメモリト
ランジスタ３１Ａ，３１Ｂもフィールド酸化膜によって
素子分離されている。
【００２６】列方向Ｙに沿って配列されているメモリト
ランジスタ３１Ａ，３１Ｃは、図１（ｂ）に示すよう
に、列方向Ｙに隣接するメモリトランジスタ同士でＮ+
型ソース領域２０ａまたはＮ+ 型ドレイン領域２０ｂを
共有している。また同様に、列方向Ｙに沿って配列され
ているメモリトランジスタ３１Ｂ，３１Ｄも、列方向Ｙ
に隣接するメモリトランジスタ同士でソース領域または
ドレイン領域を共有している。このソース領域２０ａ及
びドレイン領域２０ｂは、シリコン基板２０の表面層に
所定の間隔をあけて形成されている。
ランジスタ３１Ａ，３１Ｃは、図１（ｂ）に示すよう
に、列方向Ｙに隣接するメモリトランジスタ同士でＮ+
型ソース領域２０ａまたはＮ+ 型ドレイン領域２０ｂを
共有している。また同様に、列方向Ｙに沿って配列され
ているメモリトランジスタ３１Ｂ，３１Ｄも、列方向Ｙ
に隣接するメモリトランジスタ同士でソース領域または
ドレイン領域を共有している。このソース領域２０ａ及
びドレイン領域２０ｂは、シリコン基板２０の表面層に
所定の間隔をあけて形成されている。
【００２７】ソース領域２０ａ及びドレイン領域２０ｂ
で挟まれるように生じるチャネル領域２０ｃ上には、ソ
ース領域２０ａと所定のオフセット間隔Ｄをあけてトン
ネル酸化膜２２が形成されている。このトンネル酸化膜
２２は、チャネル領域２０ｃで発生した電荷をトンネル
させるものである。それゆえ、トンネル酸化膜２２は、
ＳｉＯ2 からなり、その膜厚は、電荷をトンネルさせ得
るよう、例えば１００Å程度に極めて薄く設定されてい
る。
で挟まれるように生じるチャネル領域２０ｃ上には、ソ
ース領域２０ａと所定のオフセット間隔Ｄをあけてトン
ネル酸化膜２２が形成されている。このトンネル酸化膜
２２は、チャネル領域２０ｃで発生した電荷をトンネル
させるものである。それゆえ、トンネル酸化膜２２は、
ＳｉＯ2 からなり、その膜厚は、電荷をトンネルさせ得
るよう、例えば１００Å程度に極めて薄く設定されてい
る。
【００２８】ソース領域２０ａには、オフセットゲート
２３が接触している。つまり、オフセットゲート２３
（Ｓ）は、列方向Ｙに沿って配列されているメモリトラ
ンジスタ３１Ａ，３１Ｃ及び３１Ｂ，３１Ｄで共有され
ている。このオフセットゲート２３は、例えばＡｓ、Ｐ
等を高濃度にドープして低抵抗化したポリシリコンから
なり、その端部は、チャネル領域２０ｃの残りの領域
（オフセット領域：ソース領域２０ａとトンネル酸化膜
２２との間の領域）上まで延ばされている。また、オフ
セットゲート２３は、図１（ａ）に示すように、列方向
Ｙに沿って形成されており、図示しない予め定める箇所
で共通接続されている。
２３が接触している。つまり、オフセットゲート２３
（Ｓ）は、列方向Ｙに沿って配列されているメモリトラ
ンジスタ３１Ａ，３１Ｃ及び３１Ｂ，３１Ｄで共有され
ている。このオフセットゲート２３は、例えばＡｓ、Ｐ
等を高濃度にドープして低抵抗化したポリシリコンから
なり、その端部は、チャネル領域２０ｃの残りの領域
（オフセット領域：ソース領域２０ａとトンネル酸化膜
２２との間の領域）上まで延ばされている。また、オフ
セットゲート２３は、図１（ａ）に示すように、列方向
Ｙに沿って形成されており、図示しない予め定める箇所
で共通接続されている。
【００２９】トンネル酸化膜２２上には、図１（ａ）
（ｂ）（ｃ）に示すように、フローティングゲート２４
が島状に形成されている。このフローティングゲート２
４は、トンネル酸化膜２２をトンネルしてきた電荷を蓄
積するものであって、例えばＡｓ、Ｐ等を高濃度にドー
プして低抵抗化したポリシリコンからなる。フローティ
ングゲート２４のソース領域２０ａ側端部は、図１
（ｂ）に示すように、オフセットゲート２３の延設部を
覆うように延ばされ、オフセットゲート２３に対してオ
ーバラップしており、そのドレイン領域２０ｂ側端部
は、ドレイン領域２０ｂに達する位置まで延設されてい
る。
（ｂ）（ｃ）に示すように、フローティングゲート２４
が島状に形成されている。このフローティングゲート２
４は、トンネル酸化膜２２をトンネルしてきた電荷を蓄
積するものであって、例えばＡｓ、Ｐ等を高濃度にドー
プして低抵抗化したポリシリコンからなる。フローティ
ングゲート２４のソース領域２０ａ側端部は、図１
（ｂ）に示すように、オフセットゲート２３の延設部を
覆うように延ばされ、オフセットゲート２３に対してオ
ーバラップしており、そのドレイン領域２０ｂ側端部
は、ドレイン領域２０ｂに達する位置まで延設されてい
る。
【００３０】フローティングゲート２４上には、図１
（ｂ）（ｃ）に示すように、ＯＮＯ膜２５が形成されて
いる。このＯＮＯ膜は、電荷をフローティングゲート２
４内に長時間閉じ込めておくためのものであって、Ｓｉ
3 Ｎ4 膜を上下からＳｉＯ2 膜でサンドイッチした構造
を有している。ＯＮＯ膜２５上には、図１（ａ）（ｂ）
（ｃ）に示すようにコントロールゲート２６（ＷＬ１，
ＷＬ２）が行方向Ｘに沿って形成されている。このコン
トロールゲート２６は、情報の書込、消去及び読出時に
所定のコントロール電圧が印加されるものであって、例
えばＡｓ、Ｐ等を高濃度にドープて低抵抗化したポリシ
リコンからなる。
（ｂ）（ｃ）に示すように、ＯＮＯ膜２５が形成されて
いる。このＯＮＯ膜は、電荷をフローティングゲート２
４内に長時間閉じ込めておくためのものであって、Ｓｉ
3 Ｎ4 膜を上下からＳｉＯ2 膜でサンドイッチした構造
を有している。ＯＮＯ膜２５上には、図１（ａ）（ｂ）
（ｃ）に示すようにコントロールゲート２６（ＷＬ１，
ＷＬ２）が行方向Ｘに沿って形成されている。このコン
トロールゲート２６は、情報の書込、消去及び読出時に
所定のコントロール電圧が印加されるものであって、例
えばＡｓ、Ｐ等を高濃度にドープて低抵抗化したポリシ
リコンからなる。
【００３１】図２は、図１（ｂ）のＡ部拡大図であり、
メモリトランジスタ３１Ｃのみが現れている。同図を参
照して、オフセットゲート２３とチャネル領域２０ｃと
の間、及びオフセットゲート２３とフローティングゲー
ト２４との間には、ＳｉＯ2からなる酸化絶縁膜２７が
介在されている。この酸化絶縁膜２７の膜厚ｄ２，ｄ
３，ｄ４は、トンネル酸化膜２２の膜厚ｄ１（＝１００
Å程度）よりも相対的に厚く形成されている。具体的に
は、オフセットゲート２３とチャネル領域２０ｃとの間
の酸化絶縁膜２７の膜厚ｄ２は２００Å程度に、オフセ
ットゲート２３の延設部上面とフローティングゲート２
４のオーバラップ部下面との間の膜厚ｄ３、及びオフセ
ットゲート２３の延設部側面とフローティングゲート２
４の側面との間の膜厚ｄ４は４００〜５００Å程度にそ
れぞれ設定されている。
メモリトランジスタ３１Ｃのみが現れている。同図を参
照して、オフセットゲート２３とチャネル領域２０ｃと
の間、及びオフセットゲート２３とフローティングゲー
ト２４との間には、ＳｉＯ2からなる酸化絶縁膜２７が
介在されている。この酸化絶縁膜２７の膜厚ｄ２，ｄ
３，ｄ４は、トンネル酸化膜２２の膜厚ｄ１（＝１００
Å程度）よりも相対的に厚く形成されている。具体的に
は、オフセットゲート２３とチャネル領域２０ｃとの間
の酸化絶縁膜２７の膜厚ｄ２は２００Å程度に、オフセ
ットゲート２３の延設部上面とフローティングゲート２
４のオーバラップ部下面との間の膜厚ｄ３、及びオフセ
ットゲート２３の延設部側面とフローティングゲート２
４の側面との間の膜厚ｄ４は４００〜５００Å程度にそ
れぞれ設定されている。
【００３２】再び、図１（ｂ）を参照して、全面は層間
絶縁膜２８で覆われている。それゆえ、フローティング
ゲート２４は、絶縁膜で囲まれ、外部と接続がとられて
いない。この層間絶縁膜２８は、ＰドープのＳｉＯ2 で
あるＰＳＧ(phosphosilicate-glass) 中にＢを混入した
ＢＰＳＧ(boron-doped phosphosilicate-glass)等から
なる。層間絶縁膜２８のドレイン領域２０ｂと対応する
部分には、コンタクトホール２９が開口されており、こ
のコンタクトホール２９を通してビットライン３０（Ｂ
Ｌ１，ＢＬ２）が接触している。このビットライン３０
は、Ａｌ等の導電線物質からなり、行方向Ｙに沿って形
成されている。
絶縁膜２８で覆われている。それゆえ、フローティング
ゲート２４は、絶縁膜で囲まれ、外部と接続がとられて
いない。この層間絶縁膜２８は、ＰドープのＳｉＯ2 で
あるＰＳＧ(phosphosilicate-glass) 中にＢを混入した
ＢＰＳＧ(boron-doped phosphosilicate-glass)等から
なる。層間絶縁膜２８のドレイン領域２０ｂと対応する
部分には、コンタクトホール２９が開口されており、こ
のコンタクトホール２９を通してビットライン３０（Ｂ
Ｌ１，ＢＬ２）が接触している。このビットライン３０
は、Ａｌ等の導電線物質からなり、行方向Ｙに沿って形
成されている。
【００３３】上記不揮発性記憶装置においては、各メモ
リトランジスタのフローティングゲート２４を、オフセ
ットゲート２３の一部領域を覆うようにオーバラップさ
せて形成しているので、コントロールゲート２６のフロ
ーティングゲート２４に対して電界をかける長さｌ２
が、フローティングゲート２４の基板２０に対して電界
をかける長さｌ１よりも長くなるため、容量が大きくな
り、フローティングゲート２４−基板２０間に大きな電
界をかけることができる。つまり、フローティングゲー
ト２４とコントロールゲート２６とのカップリング比を
かせげるため、従来のスタックゲート型メモリトランジ
スタと比べて面積は同じでも、低電圧で動作させること
が可能となる。
リトランジスタのフローティングゲート２４を、オフセ
ットゲート２３の一部領域を覆うようにオーバラップさ
せて形成しているので、コントロールゲート２６のフロ
ーティングゲート２４に対して電界をかける長さｌ２
が、フローティングゲート２４の基板２０に対して電界
をかける長さｌ１よりも長くなるため、容量が大きくな
り、フローティングゲート２４−基板２０間に大きな電
界をかけることができる。つまり、フローティングゲー
ト２４とコントロールゲート２６とのカップリング比を
かせげるため、従来のスタックゲート型メモリトランジ
スタと比べて面積は同じでも、低電圧で動作させること
が可能となる。
【００３４】また、オフセットゲート２３とフローティ
ングゲート２４との間、及びオフセットゲート２３とチ
ャネル領域２０ｃとの間に介在している酸化絶縁膜２７
の膜厚ｄ２，ｄ３，ｄ４をトンネル酸化膜２２の膜厚ｄ
１よりも相対的に厚くしているので、コントロールゲー
ト２６からの電圧がオフセットゲート２３にかかりにく
くなっている。そのため、フローティングゲート２４直
下の基板２０の表面（チャネル領域２０ｃ）にコントロ
ールゲート２６からの電圧を良好に伝達できる。よっ
て、後述するＦＮトンネル電流によるフローティングゲ
ート２４への電荷の注入効率が良くなる。
ングゲート２４との間、及びオフセットゲート２３とチ
ャネル領域２０ｃとの間に介在している酸化絶縁膜２７
の膜厚ｄ２，ｄ３，ｄ４をトンネル酸化膜２２の膜厚ｄ
１よりも相対的に厚くしているので、コントロールゲー
ト２６からの電圧がオフセットゲート２３にかかりにく
くなっている。そのため、フローティングゲート２４直
下の基板２０の表面（チャネル領域２０ｃ）にコントロ
ールゲート２６からの電圧を良好に伝達できる。よっ
て、後述するＦＮトンネル電流によるフローティングゲ
ート２４への電荷の注入効率が良くなる。
【００３５】図３及び図４は、不揮発性記憶装置の製造
方法を工程順に示す概略断面図であって、説明の便宜
上、１つのメモリセルのみを示している。なお、図４
（ａ）′は図１（ａ）のＩＩ−ＩＩ線断面と対応してい
る。これらの図を参照して、上記不揮発性記憶装置の製
造方法について説明する。まず、素子分離を行う。Ｐ型
シリコン基板２０を７００〜１０００℃で熱酸化し、５
００Å程度のパッド酸化膜、次いでＣＶＤ(chemical va
por deposition)法によりＳｉ3 Ｎ4 膜を１５０Å程度
形成する。さらに、Ｓｉ3 Ｎ4 膜上にレジストパターン
を形成する。このレジストがこれからトランジスタを形
成する領域を規定するパターンとなる。そして、レジス
トをマスクとして、レジストからはみ出した部分のＳｉ
3 Ｎ4 膜をエッチングする。この時点でマスクに用いた
レジストパターンは用済みとなるので、例えばＯ2 プラ
ズマ処理によってレジストを取り除く。その後、シリコ
ン基板２０を約１０００℃の水蒸気（Ｈ2 Ｏ）雰囲気で
約６〜７時間酸化し、Ｓｉ3 Ｎ4 膜で覆われていない部
分のシリコン基板２０の表面に約１００００Å程度のＳ
ｉＯ2 膜を成長させて、フィールド酸化膜２１（図４
（ａ）′参照）を形成する。この素子分離後の状態を示
しているのが図３（ａ）であり、この図においてはパッ
ド酸化膜４０のみが現れている。
方法を工程順に示す概略断面図であって、説明の便宜
上、１つのメモリセルのみを示している。なお、図４
（ａ）′は図１（ａ）のＩＩ−ＩＩ線断面と対応してい
る。これらの図を参照して、上記不揮発性記憶装置の製
造方法について説明する。まず、素子分離を行う。Ｐ型
シリコン基板２０を７００〜１０００℃で熱酸化し、５
００Å程度のパッド酸化膜、次いでＣＶＤ(chemical va
por deposition)法によりＳｉ3 Ｎ4 膜を１５０Å程度
形成する。さらに、Ｓｉ3 Ｎ4 膜上にレジストパターン
を形成する。このレジストがこれからトランジスタを形
成する領域を規定するパターンとなる。そして、レジス
トをマスクとして、レジストからはみ出した部分のＳｉ
3 Ｎ4 膜をエッチングする。この時点でマスクに用いた
レジストパターンは用済みとなるので、例えばＯ2 プラ
ズマ処理によってレジストを取り除く。その後、シリコ
ン基板２０を約１０００℃の水蒸気（Ｈ2 Ｏ）雰囲気で
約６〜７時間酸化し、Ｓｉ3 Ｎ4 膜で覆われていない部
分のシリコン基板２０の表面に約１００００Å程度のＳ
ｉＯ2 膜を成長させて、フィールド酸化膜２１（図４
（ａ）′参照）を形成する。この素子分離後の状態を示
しているのが図３（ａ）であり、この図においてはパッ
ド酸化膜４０のみが現れている。
【００３６】上記素子分離工程が終了すると、ソース領
域、トンネル酸化膜及びオフセットゲートを形成する。
すなわち、図３（ａ）に示すように、パッド酸化膜４０
上に、レジスト４１を行方向に沿ってストライプ状にパ
ターン形成する。このレジスト４１をマスクとして、レ
ジスト４１からはみ出た部分のパッド酸化膜４０をエッ
チングし、図３（ｂ）に示すように、オフセットゲート
形成用の開口４２を形成する。この時点で用済みとなっ
たレジスト４１を取り除く。次に、ＬＰＣＶＤ(low pre
ssure chemical vapor deposition)法により、オフセッ
トゲート形成用の開口４２を埋め込むように、全面にポ
リシリコン膜４３を堆積をする。続けて、例えばインプ
ラ(implant) 等によりＡｓをイオン注入する。その後、
図３（ｃ）に示すように、シリコン基板２０を９２０℃
で熱酸化し、全面にＳｉＯ2 膜４４を成長させる。そし
て、ＳｉＯ2 膜４４上の上記開口４２と対応する領域
に、レジスト４５を行方向に沿って形成する。このレジ
スト４５をマスクとして、レジスト４５からはみ出した
部分のＳｉＯ2 膜４４、ポリシリコン膜４３及びパッド
酸化膜４０をエッチングし、シリコン基板２０を露出さ
せる。この時点で用済みとなったレジスト４５を取り除
いた後、シリコン基板２０を９００℃で熱酸化し、全面
にＳｉＯ2 膜を成長させる。これにより、図３（ｄ）に
示すように、シリコン基板２０上に、トンネル酸化膜２
２（１００Å程度）及び酸化絶縁膜２７が形成される。
このとき同時に、図３（ｃ）の工程でシリコン基板２０
の表面に打ち込まれたＡｓイオンが拡散し、ソース領域
２０ａが形成される。
域、トンネル酸化膜及びオフセットゲートを形成する。
すなわち、図３（ａ）に示すように、パッド酸化膜４０
上に、レジスト４１を行方向に沿ってストライプ状にパ
ターン形成する。このレジスト４１をマスクとして、レ
ジスト４１からはみ出た部分のパッド酸化膜４０をエッ
チングし、図３（ｂ）に示すように、オフセットゲート
形成用の開口４２を形成する。この時点で用済みとなっ
たレジスト４１を取り除く。次に、ＬＰＣＶＤ(low pre
ssure chemical vapor deposition)法により、オフセッ
トゲート形成用の開口４２を埋め込むように、全面にポ
リシリコン膜４３を堆積をする。続けて、例えばインプ
ラ(implant) 等によりＡｓをイオン注入する。その後、
図３（ｃ）に示すように、シリコン基板２０を９２０℃
で熱酸化し、全面にＳｉＯ2 膜４４を成長させる。そし
て、ＳｉＯ2 膜４４上の上記開口４２と対応する領域
に、レジスト４５を行方向に沿って形成する。このレジ
スト４５をマスクとして、レジスト４５からはみ出した
部分のＳｉＯ2 膜４４、ポリシリコン膜４３及びパッド
酸化膜４０をエッチングし、シリコン基板２０を露出さ
せる。この時点で用済みとなったレジスト４５を取り除
いた後、シリコン基板２０を９００℃で熱酸化し、全面
にＳｉＯ2 膜を成長させる。これにより、図３（ｄ）に
示すように、シリコン基板２０上に、トンネル酸化膜２
２（１００Å程度）及び酸化絶縁膜２７が形成される。
このとき同時に、図３（ｃ）の工程でシリコン基板２０
の表面に打ち込まれたＡｓイオンが拡散し、ソース領域
２０ａが形成される。
【００３７】上記ソース領域、トンネル酸化膜及びオフ
セットゲートの形成工程が終了すると、フローティング
ゲート、ＯＮＯ膜及びコントロールゲートを形成する。
すなわち、図４（ａ）及び図４（ａ）′に示すように、
ＬＰＣＶＤ法により全面にポリシリコン膜４６を堆積す
る。そして、ポリシリコン膜４６がオフセットゲート２
３をオーバラップしている部分が残るように、ポリシリ
コン膜４６上に、レジスト４７を島状に形成する。この
レジスト４７をマスクとして、レジスト４７からはみ出
た部分のポリシリコン膜４６をエッチングする。次に、
レジスト４７を除去し、図４（ｂ）に示すように、全面
にＯＮＯ膜２５及び第２層目のポリシリコン膜４８を順
次積層する。その後、第２層目のポリシリコン膜４８、
ＯＮＯ膜２５及び第１層目のポリシリコン膜４６がオフ
セットゲート２３をオーバラップするように、第２層目
のポリシリコン膜４８上に、レジスト４９を行方向に沿
ってストライプ状に形成する。このレジスト４９をマス
クとして、レジスト４９からはみ出した部分の第２層目
のポリシリコン膜４８、ＯＮＯ膜２５及び第１層目のポ
リシリコン膜４６をエッチングする。これにより、図４
（ｃ）に示すように、フローティングゲート２４及びコ
ントロールゲート２６（ＷＬ）が形成される。
セットゲートの形成工程が終了すると、フローティング
ゲート、ＯＮＯ膜及びコントロールゲートを形成する。
すなわち、図４（ａ）及び図４（ａ）′に示すように、
ＬＰＣＶＤ法により全面にポリシリコン膜４６を堆積す
る。そして、ポリシリコン膜４６がオフセットゲート２
３をオーバラップしている部分が残るように、ポリシリ
コン膜４６上に、レジスト４７を島状に形成する。この
レジスト４７をマスクとして、レジスト４７からはみ出
た部分のポリシリコン膜４６をエッチングする。次に、
レジスト４７を除去し、図４（ｂ）に示すように、全面
にＯＮＯ膜２５及び第２層目のポリシリコン膜４８を順
次積層する。その後、第２層目のポリシリコン膜４８、
ＯＮＯ膜２５及び第１層目のポリシリコン膜４６がオフ
セットゲート２３をオーバラップするように、第２層目
のポリシリコン膜４８上に、レジスト４９を行方向に沿
ってストライプ状に形成する。このレジスト４９をマス
クとして、レジスト４９からはみ出した部分の第２層目
のポリシリコン膜４８、ＯＮＯ膜２５及び第１層目のポ
リシリコン膜４６をエッチングする。これにより、図４
（ｃ）に示すように、フローティングゲート２４及びコ
ントロールゲート２６（ＷＬ）が形成される。
【００３８】上記ゲート形成工程が終了すると、ドレイ
ン領域を形成する。すなわち、コントロールゲート２
６、ＯＮＯ膜２５及びフローティングゲート２２をマス
クとして、例えばインプラ等にＡｓをイオン注入する。
そうすると、図４（ｃ）に示すように、ドレイン領域２
０ｂが自己整合的に形成される。上記ドレイン領域形成
工程が終了すると、層間絶縁膜の形成及びメタライゼー
ションを行う。すなわち、図４（ｃ）に示すように、Ｃ
ＶＤ法により、全面にＢＰＳＧを堆積して、層間絶縁膜
２８を形成する。そして、層間絶縁膜２８の全面にレジ
ストを形成し、このレジストに配線取出用の孔を開け
る。次に、レジストをマスクとして層間絶縁膜２８をエ
ッチングし、ドレイン領域２０ｂ上にコンタクトホール
２９を形成する。この時点でマスクとして用いたレジス
トは用済みであるので、取り除く。そして、スパッタリ
ング等によりＡｌ等を堆積した後、マスク合わせ及びＲ
ＩＥを用いてビットライン３０（ＢＬ）を列方向に沿っ
てストライプ状にパターン形成する。
ン領域を形成する。すなわち、コントロールゲート２
６、ＯＮＯ膜２５及びフローティングゲート２２をマス
クとして、例えばインプラ等にＡｓをイオン注入する。
そうすると、図４（ｃ）に示すように、ドレイン領域２
０ｂが自己整合的に形成される。上記ドレイン領域形成
工程が終了すると、層間絶縁膜の形成及びメタライゼー
ションを行う。すなわち、図４（ｃ）に示すように、Ｃ
ＶＤ法により、全面にＢＰＳＧを堆積して、層間絶縁膜
２８を形成する。そして、層間絶縁膜２８の全面にレジ
ストを形成し、このレジストに配線取出用の孔を開け
る。次に、レジストをマスクとして層間絶縁膜２８をエ
ッチングし、ドレイン領域２０ｂ上にコンタクトホール
２９を形成する。この時点でマスクとして用いたレジス
トは用済みであるので、取り除く。そして、スパッタリ
ング等によりＡｌ等を堆積した後、マスク合わせ及びＲ
ＩＥを用いてビットライン３０（ＢＬ）を列方向に沿っ
てストライプ状にパターン形成する。
【００３９】上記層間絶縁膜形成工程及びメタライゼー
ションが終了すると、パッシベーション膜を形成する。
すなわち、図４（ｃ）に示すように、ＣＶＤ法により、
全面にＳｉ3 Ｎ4 等の絶縁物質を堆積して、パッシベー
ション膜５０を形成する。このように、上記製造方法で
は、先にオフセットゲート２３及びソース領域２０ａを
形成してから、フローティングゲート２４、ＯＮＯ膜２
５及びコントロールゲート２６を形成し、その後にドレ
イン領域２０ｂを自己整合的に形成しているので、無理
な製造プロセスがなく、製造が容易となる。
ションが終了すると、パッシベーション膜を形成する。
すなわち、図４（ｃ）に示すように、ＣＶＤ法により、
全面にＳｉ3 Ｎ4 等の絶縁物質を堆積して、パッシベー
ション膜５０を形成する。このように、上記製造方法で
は、先にオフセットゲート２３及びソース領域２０ａを
形成してから、フローティングゲート２４、ＯＮＯ膜２
５及びコントロールゲート２６を形成し、その後にドレ
イン領域２０ｂを自己整合的に形成しているので、無理
な製造プロセスがなく、製造が容易となる。
【００４０】また、図３（ｂ）に示す工程で、オフセッ
トゲート形成用のポリシリコン膜４３を堆積し、不純物
イオン（Ａｓ）をドープして、基板２０の表面の不純物
濃度をポリシリコン膜４３の不純物濃度よりも低くして
から、図３（ｄ）の工程で熱酸化してトンネル酸化膜２
２及び酸化絶縁膜２７を形成しているため、不純物濃度
の違いにより、ポリシリコン膜４３の酸化速度の方が基
板２０の酸化速度よりも速くなる。そのため、オフセッ
トゲート２３の周囲の酸化絶縁膜２７の膜厚はトンネル
酸化膜２２の膜厚よりも厚くなる。
トゲート形成用のポリシリコン膜４３を堆積し、不純物
イオン（Ａｓ）をドープして、基板２０の表面の不純物
濃度をポリシリコン膜４３の不純物濃度よりも低くして
から、図３（ｄ）の工程で熱酸化してトンネル酸化膜２
２及び酸化絶縁膜２７を形成しているため、不純物濃度
の違いにより、ポリシリコン膜４３の酸化速度の方が基
板２０の酸化速度よりも速くなる。そのため、オフセッ
トゲート２３の周囲の酸化絶縁膜２７の膜厚はトンネル
酸化膜２２の膜厚よりも厚くなる。
【００４１】また、上記製造方法において、図３（ｄ）
の工程が終了した時点で、Ｓｉ3 Ｎ 4 膜を積み、Ｓｉ3
Ｎ4 膜とＳｉＯ2 膜とのエッチングレートの違いを利用
して、酸化絶縁膜２７の膜厚をトンネル酸化膜２２より
も厚く形成してもよい。すなわち、図３（ｄ）の工程が
終了した時点で、図５（ａ）に示すように、ＣＶＤ法に
より全面にＳｉ3 Ｎ4 膜５１を成長させる。次に、図５
（ｂ）に示すように、異方性エッチングにより、酸化絶
縁膜２７が露出するまでＳｉ3 Ｎ4 膜をエッチバック
し、オフセットゲート２３の両側方に１対のサイドウォ
ール５１ａ，５１ｂを形成する。そして、このサイドウ
ォール５１ａ，５１ｂをマスクとしてＨＦによるエッチ
ングを行う。そうすると、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜と
のエッチングレートの違いにより、Ｓｉ3 Ｎ4 膜からな
るサイドウォール５１ａ，５１ｂはＨＦによりエッチン
グ（浸食）されないので、サイドウォール５１ａ，５１
ｂでマスクされているＳｉＯ2 膜はエッチングされずに
残る。一方、サイドウォール５１ａ，５１ｂからはみ出
た部分のＳｉＯ2 膜が必要量除去される。その後、図５
（ｃ）に示すように、サイドウォール５１ａ，５１ｂを
除去し、熱酸化により全面にＳｉＯ2 膜を成長させる。
その結果、酸化絶縁膜２７の膜厚は、トンネル酸化膜２
２の膜厚よりも相対的に厚くなる。
の工程が終了した時点で、Ｓｉ3 Ｎ 4 膜を積み、Ｓｉ3
Ｎ4 膜とＳｉＯ2 膜とのエッチングレートの違いを利用
して、酸化絶縁膜２７の膜厚をトンネル酸化膜２２より
も厚く形成してもよい。すなわち、図３（ｄ）の工程が
終了した時点で、図５（ａ）に示すように、ＣＶＤ法に
より全面にＳｉ3 Ｎ4 膜５１を成長させる。次に、図５
（ｂ）に示すように、異方性エッチングにより、酸化絶
縁膜２７が露出するまでＳｉ3 Ｎ4 膜をエッチバック
し、オフセットゲート２３の両側方に１対のサイドウォ
ール５１ａ，５１ｂを形成する。そして、このサイドウ
ォール５１ａ，５１ｂをマスクとしてＨＦによるエッチ
ングを行う。そうすると、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜と
のエッチングレートの違いにより、Ｓｉ3 Ｎ4 膜からな
るサイドウォール５１ａ，５１ｂはＨＦによりエッチン
グ（浸食）されないので、サイドウォール５１ａ，５１
ｂでマスクされているＳｉＯ2 膜はエッチングされずに
残る。一方、サイドウォール５１ａ，５１ｂからはみ出
た部分のＳｉＯ2 膜が必要量除去される。その後、図５
（ｃ）に示すように、サイドウォール５１ａ，５１ｂを
除去し、熱酸化により全面にＳｉＯ2 膜を成長させる。
その結果、酸化絶縁膜２７の膜厚は、トンネル酸化膜２
２の膜厚よりも相対的に厚くなる。
【００４２】このように、Ｓｉ3 Ｎ4 膜とＳｉＯ2 膜と
のエッチングレートの違いを利用することによって、よ
り確実に酸化絶縁膜２７の膜厚をトンネル酸化膜２２の
膜厚よりも相対的に厚く形成することが可能となる。図
６は、不揮発性記憶装置の電気的構成を示す等価回路図
である。同図を参照して、上記不揮発性記憶装置の電気
的構成について説明する。
のエッチングレートの違いを利用することによって、よ
り確実に酸化絶縁膜２７の膜厚をトンネル酸化膜２２の
膜厚よりも相対的に厚く形成することが可能となる。図
６は、不揮発性記憶装置の電気的構成を示す等価回路図
である。同図を参照して、上記不揮発性記憶装置の電気
的構成について説明する。
【００４３】上記不揮発性記憶装置は、図６に示すよう
に、図１に示したフローティングゲートＦＧ及びオフセ
ットゲートＯＧを有するメモリトランジスタ３１Ａ，３
１Ｂ，３１Ｃ，３１Ｄからなる、メモリセル３２Ａ，３
２Ｂ，３２Ｃ，３２Ｄが、行方向Ｘ及び列方向Ｙに沿っ
てマトリクス状に配列されている。行方向Ｘに沿って配
列されているメモリセル３２Ａ，３２Ｂ内のメモリトラ
ンジスタ３１Ａ，３１Ｂのコントロールゲートには、ワ
ードラインＷＬ１が接続されている。同様に、行方向Ｘ
に沿って配列されているメモリセル３２Ｃ，３２Ｄ内の
メモリトランジスタ３１Ｃ，３１Ｄのコントロールゲー
トには、ワードラインＷＬ２が接続されている。
に、図１に示したフローティングゲートＦＧ及びオフセ
ットゲートＯＧを有するメモリトランジスタ３１Ａ，３
１Ｂ，３１Ｃ，３１Ｄからなる、メモリセル３２Ａ，３
２Ｂ，３２Ｃ，３２Ｄが、行方向Ｘ及び列方向Ｙに沿っ
てマトリクス状に配列されている。行方向Ｘに沿って配
列されているメモリセル３２Ａ，３２Ｂ内のメモリトラ
ンジスタ３１Ａ，３１Ｂのコントロールゲートには、ワ
ードラインＷＬ１が接続されている。同様に、行方向Ｘ
に沿って配列されているメモリセル３２Ｃ，３２Ｄ内の
メモリトランジスタ３１Ｃ，３１Ｄのコントロールゲー
トには、ワードラインＷＬ２が接続されている。
【００４４】列方向Ｙに沿って隣接しているメモリセル
にあっては、その隣接するメモリトランジスタのドレイ
ン同士が接続されており、この接続中間点にビットライ
ンＢＬ１，ＢＬ２がそれぞれ接続されている。また、列
方向Ｙに沿って隣接しているメモリセル３２Ａ，３２Ｃ
にあっては、その隣接するメモリトランジスタ３１Ａ，
３１ＣのオフセットゲートＯＧ同士が接続されている。
同様に、列方向Ｙに沿って隣接しているメモリセル３２
Ｂ，３２Ｄにあっては、その隣接するメモリトランジス
タ３１Ｂ，３１ＤのオフセットゲートＯＧ同士が接続さ
れている。そして、メモリトランジスタ３１Ａ，３１Ｃ
の接続中間点及びメモリトランジスタ３１Ｂ，３１Ｄの
接続中間点には、ソースラインＳが共通接続されてい
る。基板には、共通の基板ラインＳＵＢが設けられてい
る。
にあっては、その隣接するメモリトランジスタのドレイ
ン同士が接続されており、この接続中間点にビットライ
ンＢＬ１，ＢＬ２がそれぞれ接続されている。また、列
方向Ｙに沿って隣接しているメモリセル３２Ａ，３２Ｃ
にあっては、その隣接するメモリトランジスタ３１Ａ，
３１ＣのオフセットゲートＯＧ同士が接続されている。
同様に、列方向Ｙに沿って隣接しているメモリセル３２
Ｂ，３２Ｄにあっては、その隣接するメモリトランジス
タ３１Ｂ，３１ＤのオフセットゲートＯＧ同士が接続さ
れている。そして、メモリトランジスタ３１Ａ，３１Ｃ
の接続中間点及びメモリトランジスタ３１Ｂ，３１Ｄの
接続中間点には、ソースラインＳが共通接続されてい
る。基板には、共通の基板ラインＳＵＢが設けられてい
る。
【００４５】ワードラインＷＬ１，ＷＬ２には、Ｘデコ
ーダＸＤが接続されている。このＸデコーダＸＤは、情
報の書込、消去及び読出の際に、ワードラインＷＬ１，
ＷＬ２に所定の電圧を印加するものである。Ｘデコーダ
ＸＤには、センスアンプＳＡが接続されている。図中、
Ｒ１，Ｒ２は抵抗である。ビットラインＢＬ１，ＢＬ２
には、ＹデコーダＹＤが接続されている。このＹデコー
ダＹＤは、情報の書込、消去及び読出の際に、ビットラ
インＢＬ１，ＢＬ２に対して所定の電圧を印加するもの
である。
ーダＸＤが接続されている。このＸデコーダＸＤは、情
報の書込、消去及び読出の際に、ワードラインＷＬ１，
ＷＬ２に所定の電圧を印加するものである。Ｘデコーダ
ＸＤには、センスアンプＳＡが接続されている。図中、
Ｒ１，Ｒ２は抵抗である。ビットラインＢＬ１，ＢＬ２
には、ＹデコーダＹＤが接続されている。このＹデコー
ダＹＤは、情報の書込、消去及び読出の際に、ビットラ
インＢＬ１，ＢＬ２に対して所定の電圧を印加するもの
である。
【００４６】ソースラインＳには、ソースコントロール
回路ＳＣが接続されている。このソースコントロール回
路ＳＣは、ソースラインＳに対して情報の書込、消去及
び読出の際に、ソースラインＳに対して所定の電圧を印
加するものである。基板ラインＳＵＢには、基板コント
ロール回路ＳＵＢＣが接続されている。この基板コント
ロール回路ＳＵＢＣは、情報の書込、消去及び読出に際
し、基板ラインＳに対して所定の電圧を印加するもので
ある。
回路ＳＣが接続されている。このソースコントロール回
路ＳＣは、ソースラインＳに対して情報の書込、消去及
び読出の際に、ソースラインＳに対して所定の電圧を印
加するものである。基板ラインＳＵＢには、基板コント
ロール回路ＳＵＢＣが接続されている。この基板コント
ロール回路ＳＵＢＣは、情報の書込、消去及び読出に際
し、基板ラインＳに対して所定の電圧を印加するもので
ある。
【００４７】なお、ＸデコーダＸＤ、ＹデコーダＹＤ、
ソースコントロール回路ＳＣ及び基板コントロール回路
ＳＵＢＣの書込、消去及び読出時の各動作については後
述する。ここで、図６及び表１を参照しつつ、上記不揮
発性記憶装置における情報の書込、消去及び読出の各動
作について説明する。
ソースコントロール回路ＳＣ及び基板コントロール回路
ＳＵＢＣの書込、消去及び読出時の各動作については後
述する。ここで、図６及び表１を参照しつつ、上記不揮
発性記憶装置における情報の書込、消去及び読出の各動
作について説明する。
【００４８】
【表１】
【００４９】＜書込（ＷＲＩＴＥ）＞図６において、例
えば、メモリセル３２Ａに情報の書込を行うとする。ま
ず、ソースコントロール回路ＳＣ及び基板コントロール
回路ＳＵＢＣにより、ソースラインＳ及び基板ラインＳ
ＵＢに対して０Ｖを印加しておく。ＸデコーダＸＤによ
り、メモリセル３２Ａが接続されているワードラインＷ
Ｌ１に対して１６Ｖを印加し、メモリセル３２Ａを選択
するため、ＹデコーダＹＤにより、メモリセル３２Ａが
接続されているビットラインＢＬ１に対して０Ｖを印加
する。また、ＸデコーダＸＤにより、非選択のメモリセ
ル３２Ｃ，３２Ｄが接続されているワードラインＷＬ２
に対して０Ｖを印加し、非選択のメモリセル３２Ｂ，３
２Ｄが接続されているビットラインＢＬ２に対して７Ｖ
を印加する。
えば、メモリセル３２Ａに情報の書込を行うとする。ま
ず、ソースコントロール回路ＳＣ及び基板コントロール
回路ＳＵＢＣにより、ソースラインＳ及び基板ラインＳ
ＵＢに対して０Ｖを印加しておく。ＸデコーダＸＤによ
り、メモリセル３２Ａが接続されているワードラインＷ
Ｌ１に対して１６Ｖを印加し、メモリセル３２Ａを選択
するため、ＹデコーダＹＤにより、メモリセル３２Ａが
接続されているビットラインＢＬ１に対して０Ｖを印加
する。また、ＸデコーダＸＤにより、非選択のメモリセ
ル３２Ｃ，３２Ｄが接続されているワードラインＷＬ２
に対して０Ｖを印加し、非選択のメモリセル３２Ｂ，３
２Ｄが接続されているビットラインＢＬ２に対して７Ｖ
を印加する。
【００５０】そうすると、選択されたメモリセル３２Ａ
では、そのメモリトランジスタ３１Ａのフローティング
ゲート−基板間にＦＮトンネル電流が発生し、このＦＮ
トンネル電流により、フローティングゲートＦＧにエレ
クトロンが注入される。その結果、選択メモリセル３２
Ａは情報の書込状態となる。一方、非選択のメモリセル
３２Ｂ，３２Ｃ，３２Ｄでは、そのメモリトランジスタ
３１Ｂ，３１Ｃ，３１Ｄのフローティングゲート−基板
間にＦＮトンネル電流が発生せず、フローティングゲー
トＦＧにエレクトロンが注入されない。その結果、非選
択メモリセル３２Ｂ，３２Ｃ，３２Ｄには情報の書込が
行われない。
では、そのメモリトランジスタ３１Ａのフローティング
ゲート−基板間にＦＮトンネル電流が発生し、このＦＮ
トンネル電流により、フローティングゲートＦＧにエレ
クトロンが注入される。その結果、選択メモリセル３２
Ａは情報の書込状態となる。一方、非選択のメモリセル
３２Ｂ，３２Ｃ，３２Ｄでは、そのメモリトランジスタ
３１Ｂ，３１Ｃ，３１Ｄのフローティングゲート−基板
間にＦＮトンネル電流が発生せず、フローティングゲー
トＦＧにエレクトロンが注入されない。その結果、非選
択メモリセル３２Ｂ，３２Ｃ，３２Ｄには情報の書込が
行われない。
【００５１】フローティングゲートにエレクトロンが蓄
積されている状態と、蓄積されていない状態とでは、ソ
ース−ドレイン間を導通させるために必要なゲート電圧
が異なる。すなわち、ソース−ドレイン間を導通させる
ためのしきい値電圧ＶTHは、フローティングゲートのエ
レクトロンを注入した状態で高いしきい値Ｖ１（例えば
７Ｖ）をとり、エレクトロンが未注入の状態で低いしき
い値Ｖ２（例えば１．５Ｖ）をとる。このように、しき
い値電圧ＶTHを２種類に設定することで「１」または
「０」の２値データをメモリセルに記憶させることがで
きる。 ＜消去（ＥＲＡＳＥ）＞情報の消去は、一括して行われ
る。まず、ＹデコーダＹＤ及びソースコントロール回路
ＳＣにより、全てのビットラインＢＬ１，ＢＬ２及びソ
ースラインＳを開放状態としておく。基板コントロール
回路ＳＵＢＣにより基板ラインＳＵＢに対して１０Ｖを
印加し、ＸデコーダＸＤにより全てのワードラインＷＬ
１，ＷＬ２に対して０Ｖを印加する。
積されている状態と、蓄積されていない状態とでは、ソ
ース−ドレイン間を導通させるために必要なゲート電圧
が異なる。すなわち、ソース−ドレイン間を導通させる
ためのしきい値電圧ＶTHは、フローティングゲートのエ
レクトロンを注入した状態で高いしきい値Ｖ１（例えば
７Ｖ）をとり、エレクトロンが未注入の状態で低いしき
い値Ｖ２（例えば１．５Ｖ）をとる。このように、しき
い値電圧ＶTHを２種類に設定することで「１」または
「０」の２値データをメモリセルに記憶させることがで
きる。 ＜消去（ＥＲＡＳＥ）＞情報の消去は、一括して行われ
る。まず、ＹデコーダＹＤ及びソースコントロール回路
ＳＣにより、全てのビットラインＢＬ１，ＢＬ２及びソ
ースラインＳを開放状態としておく。基板コントロール
回路ＳＵＢＣにより基板ラインＳＵＢに対して１０Ｖを
印加し、ＸデコーダＸＤにより全てのワードラインＷＬ
１，ＷＬ２に対して０Ｖを印加する。
【００５２】そうすると、全てのメモリセル３２Ａ，３
２Ｂ，３２Ｃ，３２Ｄ内では、そのメモリトランジスタ
３１Ａ，３１Ｂ，３１Ｃ，３１Ｄのコントロールゲート
−基板間に、書込時とは逆のバイアスがかかり、フロー
ティングゲートＦＧに蓄積されているエレクトロンがＦ
Ｎトンネル電流により基板側に逃げる。その結果、全て
のメモリセル３２Ａ，３２Ｂ，３２Ｃ，３２Ｄに記憶さ
れている情報が一括消去される。
２Ｂ，３２Ｃ，３２Ｄ内では、そのメモリトランジスタ
３１Ａ，３１Ｂ，３１Ｃ，３１Ｄのコントロールゲート
−基板間に、書込時とは逆のバイアスがかかり、フロー
ティングゲートＦＧに蓄積されているエレクトロンがＦ
Ｎトンネル電流により基板側に逃げる。その結果、全て
のメモリセル３２Ａ，３２Ｂ，３２Ｃ，３２Ｄに記憶さ
れている情報が一括消去される。
【００５３】また、情報の消去は、ワードライン毎に分
割して行ってもよい。つまり、全てのビットラインＢＬ
１，ＢＬ２及びソースラインＳを開放状態とすると共
に、基板ラインＳＵＢに対して１０Ｖを印加しておき、
情報の消去を行うメモリセル３２Ａ，３２Ｂが接続され
ているワードラインＷＬ１に対して０Ｖを印加し、非選
択のメモリセル３２Ｃ，３２Ｄが接続されているワード
ラインＷＬ２に対して１０Ｖを印加すれば、ワードライ
ンＷＬ１に沿って配列されているメモリセル３２Ａ，３
２Ｂに記憶されている情報が消去される。 ＜読出（ＲＥＡＤ）＞図６において、例えばメモリセル
３２Ａに記憶されている情報を読出すとする。まず、ソ
ースコントロール回路ＳＣによりソースラインＳに対し
て５Ｖを印加すると共に、基板コントロール回路ＳＵＢ
Ｃにより基板ラインＳＵＢに対して０Ｖを印加する。メ
モリセル３２Ａが接続されているワードラインＷＬ１に
対してセンス電圧５Ｖを印加し、メモリセル３２Ａを選
択するため、メモリセル３２Ａが接続されているビット
ラインＢＬ１に０Ｖを印加する。また、非選択のメモリ
セル３２Ｃ，３２Ｄが接続されているワードラインＷＬ
２に対して０Ｖを印加し、非選択のメモリセル３２Ｂ，
３２Ｄが接続されているビットラインＢＬ２を開放状態
とする。
割して行ってもよい。つまり、全てのビットラインＢＬ
１，ＢＬ２及びソースラインＳを開放状態とすると共
に、基板ラインＳＵＢに対して１０Ｖを印加しておき、
情報の消去を行うメモリセル３２Ａ，３２Ｂが接続され
ているワードラインＷＬ１に対して０Ｖを印加し、非選
択のメモリセル３２Ｃ，３２Ｄが接続されているワード
ラインＷＬ２に対して１０Ｖを印加すれば、ワードライ
ンＷＬ１に沿って配列されているメモリセル３２Ａ，３
２Ｂに記憶されている情報が消去される。 ＜読出（ＲＥＡＤ）＞図６において、例えばメモリセル
３２Ａに記憶されている情報を読出すとする。まず、ソ
ースコントロール回路ＳＣによりソースラインＳに対し
て５Ｖを印加すると共に、基板コントロール回路ＳＵＢ
Ｃにより基板ラインＳＵＢに対して０Ｖを印加する。メ
モリセル３２Ａが接続されているワードラインＷＬ１に
対してセンス電圧５Ｖを印加し、メモリセル３２Ａを選
択するため、メモリセル３２Ａが接続されているビット
ラインＢＬ１に０Ｖを印加する。また、非選択のメモリ
セル３２Ｃ，３２Ｄが接続されているワードラインＷＬ
２に対して０Ｖを印加し、非選択のメモリセル３２Ｂ，
３２Ｄが接続されているビットラインＢＬ２を開放状態
とする。
【００５４】そうすると、選択されたメモリセル３２Ａ
に情報が書込まれておれば、そのメモリトランジスタ３
１Ａのソース−ドレイン間が導通せず、チャネルが形成
されない。つまり、選択メモリセル３２Ａ内にセル電流
が流れない。一方、選択されたメモリセル３２Ａが消去
状態であれば、そのメモリトランジスタ３１Ａのソース
−ドレイン間が導通し、チャネルが形成される。つま
り、選択メモリセル３２Ａ内にセル電流が流れる。この
状態を外部に接続したデコーダＸＤ，ＹＤ及びセンスア
ンプＳＡでセンシングすれば、選択メモリセル３２Ａに
記憶されている情報が読出される。
に情報が書込まれておれば、そのメモリトランジスタ３
１Ａのソース−ドレイン間が導通せず、チャネルが形成
されない。つまり、選択メモリセル３２Ａ内にセル電流
が流れない。一方、選択されたメモリセル３２Ａが消去
状態であれば、そのメモリトランジスタ３１Ａのソース
−ドレイン間が導通し、チャネルが形成される。つま
り、選択メモリセル３２Ａ内にセル電流が流れる。この
状態を外部に接続したデコーダＸＤ，ＹＤ及びセンスア
ンプＳＡでセンシングすれば、選択メモリセル３２Ａに
記憶されている情報が読出される。
【００５５】また、情報の読出は、ワードライン毎に読
出してもよい。つまり、ソースラインＳに対して５Ｖを
印加すると共に、全てのビットラインＢＬ１，ＢＬ２及
び基板ラインＳＵＢに対して０Ｖを印加しておき、情報
の読出を行うメモリセル３２Ａ，３２Ｂが接続されてい
るワードラインＷＬ１にセンス電圧５Ｖを印加し、非選
択のメモリセル３２Ｃ，３２Ｄが接続されているワード
ラインＷＬ２に０Ｖを印加すれば、ワードラインＷＬ１
に沿って配列されているメモリセル３２Ａ，３２Ｂに記
憶されている情報が読出される。
出してもよい。つまり、ソースラインＳに対して５Ｖを
印加すると共に、全てのビットラインＢＬ１，ＢＬ２及
び基板ラインＳＵＢに対して０Ｖを印加しておき、情報
の読出を行うメモリセル３２Ａ，３２Ｂが接続されてい
るワードラインＷＬ１にセンス電圧５Ｖを印加し、非選
択のメモリセル３２Ｃ，３２Ｄが接続されているワード
ラインＷＬ２に０Ｖを印加すれば、ワードラインＷＬ１
に沿って配列されているメモリセル３２Ａ，３２Ｂに記
憶されている情報が読出される。
【００５６】あるいはまた、情報の読出を一括して行っ
てもよい。つまり、ソースラインＳに対して５Ｖを印加
すると共に、全てのビットラインＢＬ１，ＢＬ２及び基
板ラインＳＵＢに対して０Ｖを印加しておき、全てのワ
ードラインＷＬ２にセンス電圧５Ｖを印加すれば、全て
のメモリセル３２Ａ，３２Ｂ，３２Ｃ，３２Ｄに記憶さ
れている情報が一括して読出される。
てもよい。つまり、ソースラインＳに対して５Ｖを印加
すると共に、全てのビットラインＢＬ１，ＢＬ２及び基
板ラインＳＵＢに対して０Ｖを印加しておき、全てのワ
ードラインＷＬ２にセンス電圧５Ｖを印加すれば、全て
のメモリセル３２Ａ，３２Ｂ，３２Ｃ，３２Ｄに記憶さ
れている情報が一括して読出される。
【００５７】ここで、センス電圧とは、上記しきい値電
圧ＶTHの２種類のＶ１，Ｖ２の中間的な電圧である。し
たがって、このセンス電圧を印加すると、フローティン
グゲートにエレクトロンが蓄積されているか否かで、ソ
ース−ドレイン間の導通／非導通が決定される。このよ
うに、フローティングゲート−基板間でＦＮトンネル電
流を発生させ、このＦＮトンネル電流により情報の書換
を行っているので、トンネル酸化膜の劣化を防止して書
換回数を増加することができると共に、瞬時に情報の書
換が可能となる。
圧ＶTHの２種類のＶ１，Ｖ２の中間的な電圧である。し
たがって、このセンス電圧を印加すると、フローティン
グゲートにエレクトロンが蓄積されているか否かで、ソ
ース−ドレイン間の導通／非導通が決定される。このよ
うに、フローティングゲート−基板間でＦＮトンネル電
流を発生させ、このＦＮトンネル電流により情報の書換
を行っているので、トンネル酸化膜の劣化を防止して書
換回数を増加することができると共に、瞬時に情報の書
換が可能となる。
【００５８】図７は、書込時のメモリトランジスタの動
作原理を示す図、図８は、消去時のメモリトランジスタ
の動作原理を示す図、図９は、読出時のメモリトランジ
スタの動作原理を示す図である。図７ないし図９を参照
しつつ、上記メモリトランジスタの動作原理について説
明する。＜書込＞図６に示すメモリセル３２Ａに情報を
書込むとする。このとき、図７（ａ）（ｂ）に示すよう
に選択メモリセル３２Ａ内のメモリトランジスタ３１
Ａ、及び非選択メモリセル３２Ｂ，３２Ｃ，３２Ｄ内の
メモリトランジスタ３１Ｂ，３１Ｃ，３１Ｄの各フロー
ティングゲート２４は、ソース領域２０ａと所定のオフ
セット間隔をあけて配置されており、各メモリトランジ
スタ３１Ａ，３１Ｂ，３１Ｃ，３１Ｄのオフセットゲー
ト２３（Ｓ）には０Ｖが印加されている。そのため、オ
フセットゲート２３直下のチャネル領域は常にオフセッ
ト領域ＯＳとなる。また、ワードラインＷＬ１を共有し
ているメモリセル３２Ａ，３２Ｂ内のメモリトランジス
タ３１Ａ，３１Ｂのコントロールゲート２６（ＷＬ１）
には１６Ｖが印加されている。そのため、コントロール
ゲート２６の正電荷の影響がフローティングゲート２４
直下の基板２０の表面まで到達する。その結果、フロー
ティングゲート２４直下の基板２０の表面には、基板３
０のホール濃度と等しい濃度のエレクトロンが誘起さ
れ、反転層(inversion layer) ６０が生じる。
作原理を示す図、図８は、消去時のメモリトランジスタ
の動作原理を示す図、図９は、読出時のメモリトランジ
スタの動作原理を示す図である。図７ないし図９を参照
しつつ、上記メモリトランジスタの動作原理について説
明する。＜書込＞図６に示すメモリセル３２Ａに情報を
書込むとする。このとき、図７（ａ）（ｂ）に示すよう
に選択メモリセル３２Ａ内のメモリトランジスタ３１
Ａ、及び非選択メモリセル３２Ｂ，３２Ｃ，３２Ｄ内の
メモリトランジスタ３１Ｂ，３１Ｃ，３１Ｄの各フロー
ティングゲート２４は、ソース領域２０ａと所定のオフ
セット間隔をあけて配置されており、各メモリトランジ
スタ３１Ａ，３１Ｂ，３１Ｃ，３１Ｄのオフセットゲー
ト２３（Ｓ）には０Ｖが印加されている。そのため、オ
フセットゲート２３直下のチャネル領域は常にオフセッ
ト領域ＯＳとなる。また、ワードラインＷＬ１を共有し
ているメモリセル３２Ａ，３２Ｂ内のメモリトランジス
タ３１Ａ，３１Ｂのコントロールゲート２６（ＷＬ１）
には１６Ｖが印加されている。そのため、コントロール
ゲート２６の正電荷の影響がフローティングゲート２４
直下の基板２０の表面まで到達する。その結果、フロー
ティングゲート２４直下の基板２０の表面には、基板３
０のホール濃度と等しい濃度のエレクトロンが誘起さ
れ、反転層(inversion layer) ６０が生じる。
【００５９】このとき、選択メモリセル３２Ａでは、図
７（ａ）に示すように、メモリトランジスタ３１Ａのフ
ローティングゲート２４−基板２０間にＦＮトンネル電
流が発生し、このＦＮトンネル電流によりフローティン
グゲート２４内にエレクトロンがトンネル酸化膜２２を
トンネルして注入される。また、選択メモリセル３２Ａ
とビットラインＢＬ１を共有している非選択メモリセル
３２Ｃでは、図７（ａ）に示すように、メモリトランジ
スタ３１Ｃは、各動作電圧が印加されていないので動作
しない。よって、非選択メモリセル３２Ｃにはドレイン
ディスターブが発生しない。すなわち、メモリセル３２
Ｃに情報が書込まれている場合、そのメモリトランジス
タ３１Ｃのフローティングゲート２４に蓄積されている
エレクトロンがドレイン領域２０ｂに引き抜かれること
がなく、書込まれている情報が破壊されない。
７（ａ）に示すように、メモリトランジスタ３１Ａのフ
ローティングゲート２４−基板２０間にＦＮトンネル電
流が発生し、このＦＮトンネル電流によりフローティン
グゲート２４内にエレクトロンがトンネル酸化膜２２を
トンネルして注入される。また、選択メモリセル３２Ａ
とビットラインＢＬ１を共有している非選択メモリセル
３２Ｃでは、図７（ａ）に示すように、メモリトランジ
スタ３１Ｃは、各動作電圧が印加されていないので動作
しない。よって、非選択メモリセル３２Ｃにはドレイン
ディスターブが発生しない。すなわち、メモリセル３２
Ｃに情報が書込まれている場合、そのメモリトランジス
タ３１Ｃのフローティングゲート２４に蓄積されている
エレクトロンがドレイン領域２０ｂに引き抜かれること
がなく、書込まれている情報が破壊されない。
【００６０】さらに、選択メモリセル３２Ａとワードラ
インＷＬ１を共有している非選択メモリセル３２Ｂで
は、図７（ｂ）に示すように、メモリトランジスタ３１
Ｂのコントロールゲート２６−基板２０間に電圧差が生
じるものの、ドレイン領域２０ｂ（ＢＬ2 ）には７Ｖが
印加されている。そのため、ドレイン領域３０ｂのＰＮ
接合部の空乏層(depletion layer)６１がオフセット領
域ＯＳと反転層６０との境界まで拡がる結果、ＦＮトン
ネル電流が遮断される。よって、ＦＮトンネル電流によ
りフローティングゲート２４内にエレクトロンが注入さ
れないから、ゲートディスターブが発生しない。 ＜消去＞ 図８（ａ）に示すように、各メモリトランジスタ３１
Ａ，３１Ｂ，３１Ｃ，３１Ｄのフローティングゲート２
４−基板２０間には、書込時とは逆のバイアスがかかっ
ているため、コントロールゲート２６−基板２０間に書
込時とは逆向きのＦＮトンネル電流が発生する。その結
果、フローティングゲート２４内に蓄積されているエレ
クトロンが基板２０側に逃げ、図８（ｂ）に示すように
情報が消去される。 ＜読出＞ 図６に示すメモリセル３２Ａに記憶されている情報を読
出すとする。このとき、図９（ａ）（ｂ）に示すよう
に、選択メモリセル３２Ａのメモリトランジスタ３１
Ａ、及び選択メモリセル３２ＡとソースラインＳを共有
している非選択メモリセル３２Ｃ内のメモリトランジス
タ３１Ｃのオフセットゲート２３（Ｓ）には、５Ｖが印
加されている。そのため、オフセット領域ＯＳの基板２
０の表面が反転し、反転層６２が生じる。
インＷＬ１を共有している非選択メモリセル３２Ｂで
は、図７（ｂ）に示すように、メモリトランジスタ３１
Ｂのコントロールゲート２６−基板２０間に電圧差が生
じるものの、ドレイン領域２０ｂ（ＢＬ2 ）には７Ｖが
印加されている。そのため、ドレイン領域３０ｂのＰＮ
接合部の空乏層(depletion layer)６１がオフセット領
域ＯＳと反転層６０との境界まで拡がる結果、ＦＮトン
ネル電流が遮断される。よって、ＦＮトンネル電流によ
りフローティングゲート２４内にエレクトロンが注入さ
れないから、ゲートディスターブが発生しない。 ＜消去＞ 図８（ａ）に示すように、各メモリトランジスタ３１
Ａ，３１Ｂ，３１Ｃ，３１Ｄのフローティングゲート２
４−基板２０間には、書込時とは逆のバイアスがかかっ
ているため、コントロールゲート２６−基板２０間に書
込時とは逆向きのＦＮトンネル電流が発生する。その結
果、フローティングゲート２４内に蓄積されているエレ
クトロンが基板２０側に逃げ、図８（ｂ）に示すように
情報が消去される。 ＜読出＞ 図６に示すメモリセル３２Ａに記憶されている情報を読
出すとする。このとき、図９（ａ）（ｂ）に示すよう
に、選択メモリセル３２Ａのメモリトランジスタ３１
Ａ、及び選択メモリセル３２ＡとソースラインＳを共有
している非選択メモリセル３２Ｃ内のメモリトランジス
タ３１Ｃのオフセットゲート２３（Ｓ）には、５Ｖが印
加されている。そのため、オフセット領域ＯＳの基板２
０の表面が反転し、反転層６２が生じる。
【００６１】このとき、選択メモリセル３２Ａにおい
て、図９（ａ）に示すように、メモリトランジスタ３１
Ａのフローティングゲート２４にエレクトロンが蓄積さ
れている書込状態にあれば、コントロールゲート２６に
印加されているセンス電圧の影響がフローティングゲー
ト２４に蓄積されているエレクトロンによりブロックさ
れ、フローティングゲート２４直下の基板２０の表面ま
で及ばない。そのため、ソース領域２０ａ−ドレイン領
域２０ｂ間が導通せず、チャネルが形成されない。つま
り、メモリトランジスタ３１Ａに電流が流れない。
て、図９（ａ）に示すように、メモリトランジスタ３１
Ａのフローティングゲート２４にエレクトロンが蓄積さ
れている書込状態にあれば、コントロールゲート２６に
印加されているセンス電圧の影響がフローティングゲー
ト２４に蓄積されているエレクトロンによりブロックさ
れ、フローティングゲート２４直下の基板２０の表面ま
で及ばない。そのため、ソース領域２０ａ−ドレイン領
域２０ｂ間が導通せず、チャネルが形成されない。つま
り、メモリトランジスタ３１Ａに電流が流れない。
【００６２】一方、図９（ｂ）に示すように、メモリト
ランジスタ３１Ａのフローティングゲート２４にエレク
トロンが蓄積されていない消去状態であれば、コントロ
ールゲートに印加されるセンス電圧の影響がフローティ
ングゲート２４直下の基板２０の表面まで及び、このフ
ローティングゲート２４直下の基板２０の表面が反転
し、基板２０の表面にエレクトロンが誘起される。これ
に伴い、誘起されたエレクトロンと反転層６２とが接続
する。その結果、ソース領域２０ａ−ドレイン領域２０
ｂ間が導通し、チャネルＣＨが形成される。つまり、メ
モリトランジスタ３１Ａに電流が流れる。
ランジスタ３１Ａのフローティングゲート２４にエレク
トロンが蓄積されていない消去状態であれば、コントロ
ールゲートに印加されるセンス電圧の影響がフローティ
ングゲート２４直下の基板２０の表面まで及び、このフ
ローティングゲート２４直下の基板２０の表面が反転
し、基板２０の表面にエレクトロンが誘起される。これ
に伴い、誘起されたエレクトロンと反転層６２とが接続
する。その結果、ソース領域２０ａ−ドレイン領域２０
ｂ間が導通し、チャネルＣＨが形成される。つまり、メ
モリトランジスタ３１Ａに電流が流れる。
【００６３】以上のことから、本実施例の不揮発性記憶
装置によれば、書換可能回数を増加できると共に、瞬時
に情報の書換が行え、しかも情報の書込時における書込
ディスターブを防止できる。なお、本発明は上記実施例
に限定されるものではなく、本発明の範囲内で多くの修
正及び変更を加え得ることは勿論である。
装置によれば、書換可能回数を増加できると共に、瞬時
に情報の書換が行え、しかも情報の書込時における書込
ディスターブを防止できる。なお、本発明は上記実施例
に限定されるものではなく、本発明の範囲内で多くの修
正及び変更を加え得ることは勿論である。
【００６４】例えば、上記実施例においては、フローテ
ィングゲートに電荷を蓄えるメモリトランジスタを利用
した例について記載したが、フローティングゲートを排
除して、電荷を蓄積し得るＯＮＯ膜あるいはＮＯ膜をオ
フセットゲートにオーバラップさせたＭＯＮＯＳ構造あ
るいはＭＮＯＳ構造のメモリトランジスタを利用して
も、同様な効果を得る。
ィングゲートに電荷を蓄えるメモリトランジスタを利用
した例について記載したが、フローティングゲートを排
除して、電荷を蓄積し得るＯＮＯ膜あるいはＮＯ膜をオ
フセットゲートにオーバラップさせたＭＯＮＯＳ構造あ
るいはＭＮＯＳ構造のメモリトランジスタを利用して
も、同様な効果を得る。
【００６５】また、列方向に隣接するメモリトランジス
タでソース領域及びドレイン領域を共有しているが、各
メモリトランジスタが独立してソース領域及びドレイン
領域を有する構成としてもよい。
タでソース領域及びドレイン領域を共有しているが、各
メモリトランジスタが独立してソース領域及びドレイン
領域を有する構成としてもよい。
【００６６】
【発明の効果】以上の説明から明らかな通り、本発明に
よると、書換可能回数を増加できると共に、瞬時に情報
の書換が行え、しかも情報の書込時における書込ディス
ターブを防止できるといった優れた効果がある。
よると、書換可能回数を増加できると共に、瞬時に情報
の書換が行え、しかも情報の書込時における書込ディス
ターブを防止できるといった優れた効果がある。
【図１】本発明の一実施例に係る不揮発性記憶装置の構
成を示しており、同図（ａ）はパッシベーション膜を剥
した状態を示す平面図、同図（ｂ）は同図（ａ）のＩ−
Ｉ線断面図、同図（ｃ）は同図（ａ）のII−II線断面図
である。
成を示しており、同図（ａ）はパッシベーション膜を剥
した状態を示す平面図、同図（ｂ）は同図（ａ）のＩ−
Ｉ線断面図、同図（ｃ）は同図（ａ）のII−II線断面図
である。
【図２】図１（ｂ）のＡ部拡大図である。
【図３】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。
略断面図である。
【図４】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。
略断面図である。
【図５】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。
略断面図である。
【図６】不揮発性記憶装置の電気的構成を示す等価回路
図である。
図である。
【図７】書込時のメモリトランジスタの動作原理を示す
図である。
図である。
【図８】消去時のメモリトランジスタの動作原理を示す
図である。
図である。
【図９】読出時のメモリトランジスタの動作原理を示す
図である。
図である。
【図１０】従来の不揮発性記憶装置の電気的構成を示す
等価回路図である。
等価回路図である。
【図１１】従来のメモリトランジスタの構成を示す概略
断面図である。
断面図である。
【図１２】書込ディスターブを示す図である。
３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ メモリトランジスタ
３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ メモリセル
２０ シリコン基板
２０ａ ソース領域
２０ｂ ドレイン領域
２０ｃ チャネル領域
２２ トンネル酸化膜
２３ オフセットゲート
２４ フローティングゲート
２５ ＯＮＯ膜
２６ コントロールゲート
２７ 酸化絶縁膜
４０ パッド酸化膜
４１，４５，４７，４９ レジスト
４２ オフセットゲート形成用の開口
４３，４６，４８ ポリシリコン膜
５１ Ｓｉ3 Ｎ4 膜
ＷＬ１，ＷＬ２ ワードライン
ＢＬ１，ＢＬ２ ビットライン
Ｓ ソースライン
ＳＵＢ 基板ライン
ＸＤ Ｘデコーダ
ＹＤ Ｙデコーダ
ＳＣ ソースコントロール回路
ＳＵＢＣ 基板コントロール回路
ＳＡ センスアンプ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/788
H01L 21/8247
H01L 29/792
H01L 27/115
G11C 16/04
Claims (3)
- 【請求項１】予め定める第１の導電型式をした半導体基
板に、電荷を注入したり、取り出したりすることで情報
の記憶を行う、複数の不揮発性記憶素子が、行方向及び
列方向に沿ってマトリクス状に配列形成されているもの
であって、 上記各不揮発性記憶素子は、 上記半導体基板の表面層に所定の間隔をあけて形成さ
れ、上記第１の導電型式とは反対の第２の導電型式をし
たソース領域及びドレイン領域、 上記ソース領域及びドレイン領域で挟まれるように生じ
るチャネル領域上に、ソース領域と所定のオフセット間
隔をあけて形成され、チャネル領域に発生した電荷を通
過させ得るトンネル絶縁膜、 上記ソース領域に接触すると共に、上記ソース領域と上
記トンネル絶縁膜との間のチャネル領域であるオフセッ
ト領域上に延設されているオフセットゲート、 上記トンネル絶縁膜上に、オフセットゲートの一部領域
を覆う状態で形成され、トンネル絶縁膜を通過してきた
電荷を蓄積する電荷蓄積層、 上記電荷蓄積層上に形成された所定の制御電圧が印加さ
れるメモリゲート、並びに 上記オフセットゲートと電荷蓄積層との間、及びオフセ
ットゲートとチャネル領域との間に介在された、トンネ
ル絶縁膜よりも相対的に厚い絶縁膜を含んでおり、 行方向に沿って配列されている各不揮発性記憶素子のメ
モリゲートには、ワードラインが接続され、 列方向に沿って配列されている各不揮発性記憶素子のド
レイン領域にはビットラインが接続され、 各不揮発性記憶素子のオフセットゲートには、ソースラ
インが共通接続され、 半導体基板には、共通の基板ラインが設けられており、 上記不揮発性記憶装置は、さらに、 情報の書込時に、ソースライン及び基板ラインを接地電
位としておき、情報の書込を行う不揮発性記憶素子を選
択するため、この選択された不揮発性記憶素子が接続さ
れているワードラインに対して、接地電位の半導体基板
と上記電荷蓄積層との間でＦＮトンネル電流を生じさせ
得る高電圧を印加するとともに、それ以外のワードライ
ンを接地電位とし、当該不揮発性記憶素子が接続されて
いるビットラインに対して書込電圧を印加するとともに
それ以外のビットラインに対しては書込禁止電圧を印加
することにより、選択された不揮発性記憶素子の基板−
電荷蓄積層−ゲート間にＦＮ電流を発生させ、このＦＮ
電流により電荷蓄積層に電荷を注入すると共に、非選択
の不揮発性記憶素子の基板−電荷蓄積層間でのＦＮ電流
の発生を防止し、電荷蓄積層に電荷を注入させない書込
手段、 情報の消去時に、全てのビットライン及びソースライン
を開放状態とすると共に、情報の消去を行う不揮発性記
憶素子が接続されているワードラインを接地電位とし、
基板ラインに対して半導体基板と電荷蓄積層との間でＦ
Ｎトンネル電流を生じさせ得る高電圧を印加して、選択
された不揮発性記憶素子の基板−電荷蓄積層間に書込時
とは逆向きのＦＮ電流を発生させ、このＦＮ電流により
電荷蓄積層に蓄積されている電荷を基板側に逃がす消去
手段、並びに 情報の読出時に、ソースラインに対して上記オフセット
領域の基板表面が反転し得る読出電圧を印加すると共
に、基板ラインを接地電位としておき、情報の読出を行
う不揮発性記憶素子が接続されているワードラインに対
してセンス電圧を印加し、ビットラインを接地電位とし
て、選択された不揮発性記憶素子のソース領域−ドレイ
ン領域間に読出電流を流す読出手段を備えていることを
特徴とする不揮発性記憶装置。 - 【請求項２】予め定める第１の導電型式をした半導体基
板に、電荷を注入したり、取り出したりすることで情報
の記憶を行う、複数の不揮発性記憶素子が、行方向及び
列方向に沿ってマトリクス状に配列形成されている不揮
発性記憶装置を製造するための方法であって、 上記各不揮発性記憶素子は、 上記半導体基板の表面層に所定の間隔をあけて形成さ
れ、上記第１の導電型式とは反対の第２の導電型式をし
たソース領域及びドレイン領域、 上記ソース領域及びドレイン領域で挟まれるように生じ
るチャネル領域上に、ソース領域と所定のオフセット間
隔をあけて形成され、チャネル領域に発生した電荷を通
過させ得るトンネル絶縁膜、 上記ソース領域に接触すると共に、上記ソース領域と上
記トンネル絶縁膜との間のチャネル領域であるオフセッ
ト領域上に延設されているオフセットゲート、 上記トンネル絶縁膜上に、オフセットゲートの一部領域
を覆う状態で形成され、トンネル絶縁膜を通過してきた
電荷を蓄積する電荷蓄積層、 上記電荷蓄積層上に形成された所定の制御電圧が印加さ
れるメモリゲート、並びに 上記オフセットゲートと電荷蓄積層との間、及びオフセ
ットゲートとチャネル領域との間に介在された、トンネ
ル絶縁膜よりも相対的に厚い絶縁膜を含んでおり、 上記方法は、 (a). 熱酸化により、予め定める第１の導電型式をした
半導体基板の全面にパッド酸化膜を成長させた後、パッ
ド酸化膜の予め定める領域上にレジストを形成する工
程、 (b). (a) の工程で形成したレジストをマスクとしてエ
ッチングを行い、レジストからはみ出した部分のパッド
酸化膜を除去して半導体基板を露出させ、オフセットゲ
ート形成用の開口を形成する工程、 (c). オフセットゲート形成用の開口を埋め込むよう
に、全面にポリシリコン膜を堆積し、続いて上記第１の
導電型式とは反対の不純物イオンを上記ポリシリコン膜
に注入した後、このポリシリコン膜上に酸化膜を積層
し、さらに、この酸化膜の予め定める領域上にレジスト
を形成する工程、 (d). (c) の工程で形成したレジストをマスクとしてエ
ッチングを行い、レジストからはみ出した部分の酸化膜
及びポリシリコン膜を除去して半導体基板を露出させ、
オフセットゲートを形成した後、熱酸化により、全面に
酸化膜を成長させてトンネル絶縁膜を形成すると同時に
ソース領域を形成する工程、 (e). 全面に所定の電荷蓄積膜及びポリシリコン膜を順
次積層した後、電荷蓄積膜がオフセットゲートの一部領
域を覆うように、ポリシリコン膜の予め定める領域上に
レジストを形成する工程、並びに、 (f). (e) の工程で形成したレジストをマスクとしてエ
ッチングを行い、レジストからはみ出した部分のポリシ
リコン膜及び電荷蓄積膜を除去して、電荷蓄積層及びメ
モリゲートを形成した後、メモリゲート及び電荷蓄積層
をマスクとして、上記第１の導電型式とは反対の不純物
イオンを注入し、自己整合的にドレイン領域を形成する
工程を含むことを特徴とする不揮発性記憶装置の製造方
法。 - 【請求項３】請求項２記載の不揮発性記憶装置の製造方
法において、 上記(d) の工程と(e) の工程との間に、さらに (d1). ＣＶＤ法により、全面に窒化膜を成長させる工
程、 (d2). 異方性エッチングにより、(d1)の工程で成長さ
せた窒化膜をエッチバックして、オフセットゲートの両
側方に１対のサイドウォールを形成した後、サイドウォ
ールをマスクとしてフッ酸によるエッチングを行う工
程、および (d3). (d2)の工程で形成したサイドウォールを除去し
た後、熱酸化により、全面に酸化膜を成長させる工程を
含むことを特徴とする不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11059593A JP3462526B2 (ja) | 1993-05-12 | 1993-05-12 | 不揮発性記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11059593A JP3462526B2 (ja) | 1993-05-12 | 1993-05-12 | 不揮発性記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326325A JPH06326325A (ja) | 1994-11-25 |
| JP3462526B2 true JP3462526B2 (ja) | 2003-11-05 |
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ID=14539844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11059593A Expired - Fee Related JP3462526B2 (ja) | 1993-05-12 | 1993-05-12 | 不揮発性記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3462526B2 (ja) |
-
1993
- 1993-05-12 JP JP11059593A patent/JP3462526B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06326325A (ja) | 1994-11-25 |
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