JP2571837B2

JP2571837B2 - 電気的に消去可能なプログラマブル・メモリ・セル

Info

Publication number: JP2571837B2
Application number: JP63302117A
Authority: JP
Inventors: ティーミッチェルアレン; アールリーメンシュナイダーバート
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1987-11-30
Filing date: 1988-11-29
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: JPH021987A; US4853895A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は一般に半導体装置に関し、更に詳細には、フ
ローティング・ゲート・アバランシュ・インジェクショ
ンMOS（FAMOS）プログラミング機構を利用した電気的に
消去可能なプログラマブル読出し専用メモリ（EEPROM）
装置に関する。

〔従来の技術〕従来のEEPROM装置においては、メモリ・セル・トラン
ジスタの活性領域またはチャネル領域の付近に消去窓が
配置されている。この消去窓は一般に「トンネル」酸化
物または「易漏洩」絶縁層として作られている。EEPROM
は、消去窓を横切って十分に高い電圧を印加して熱い電
子が消去窓をトンネルして通るようにすることにより、
迅速に、プログラムされ、またはプログラム解除され
る。

〔発明が解決しようとする課題〕

EEPROM装置は、消去窓を横切って比較的低い電圧を加
えることにより、ゆっくりと、プログラムされ、または
プログラム解除される。従って、メモリ・セル・トラン
ジスタの活性領域内に消去窓を配置すると、EEPROM読出
し中に生ずる通常の動作条件によって比較的低い電圧が
消去窓を横切って加えられるので、信頼上の問題が生ず
る。即ち、長期にわたると、EEPROM装置の通常動作が、
このEEPROM装置に記憶されているプログラムを変化させ
る可能性がある。

従来、この問題に対する解決法が米国特許第4,561,00
4号に示されている。この解決法によれば、消去窓をメ
モリ・セル・トランジスタの活性領域から遠く離して配
置する。このようにすれば、読出し動作が消去窓を横切
って電圧を加えることがないので、長期にわたって通常
の読出し動作を行なっても、EEPROM装置に記憶されてい
るプログラムは変化しないでいる。しかし、この解決法
においては、半導体基体上の大きな区域をこの消去窓機
能のために専用とすることになる。そのために、EEPROM
が不所望に低い密度となる。このような事情から、業界
では、半導体基体の面積を前記の機能に専用とすること
になしにメモリ・セル・トランジスタの活性領域から消
去窓を移動させるというEEPROM構造が強く要望されてい
る。

従って、本発明の目的は、消去窓をメモリ・セル・ト
ランジスタの活性領域の外側に配置したEEPROMセル構造
を提供することにある。

本発明の他の目的は、消去窓機能を得るために半導体
基体の面積を専用とする必要のない高密度のメモリ・ア
レイを提供することにある。

〔課題を解決するための手段〕

本発明の一つの態様においては、メモリ・セルは半導
体基体の面の上に構成される。前記基体は第１の導電形
を示しており、そして第２の導電形の埋設列線を有して
いる。第１の絶縁層が前記基体の面の上に存在し、フロ
ーティング・ゲート層が前記第１の絶縁層の上に横たわ
っている。第２の絶縁層が前記フローティング・ゲート
層の上に存在し、制御ゲート層が前記第２の絶縁層の上
に横たわっている。第３の絶縁層が前記制御ゲート層の
上に存在し、プログラミング電極が前記第３の絶縁層の
上に横たわっている。また、穴または通路が前記第３の
絶縁層、制御ゲート層及び第２の絶縁層を通っている。
この通路は、前記列線において半導体基体と垂直に交差
する軸に沿って配置されている。また、トンネリングを
助長するように構成された絶縁体が前記通路内のフロー
ティング・ゲート上に存在している。このように、前記
プログラミング電極は前記通路内に追加的に存在して前
記絶縁体と接触している。

本発明の他の態様においては、メモリ・セルを製造す
る方法が提供される。即ち、一つの導電形を示す列線を
反対導電形を示す半導体基体内に打ち込む。第１の絶縁
層を前記列線の上に成長させ、第１の多結晶シリコン
（ポリ）層を前記第１の絶縁層の上に堆積させる。第２
の絶縁層を前記第１のポリ層の上に横たわらせて形成
し、第２のポリ層を前記第２の絶縁層の上に堆積させ
る。また、第３の絶縁層を前記第２のポリ層の上に横た
わらせて堆積させ、前記第３の絶縁層、第２のポリ層及
び第２の絶縁層を通して通路をエッチングする。この通
路を、前記列線において半導体基体と垂直に交差する軸
に沿って位置させる。更に、前記エッチングされた通路
内の第１のポリ層の上に第４の絶縁層を形成し、第３の
ポリ層を前記第３及び第４の絶縁層の上に横たわらせて
堆積させる。

本発明をよりよく理解できるように、以下、本発明を
その実施例について図面を参照して詳細に説明する。図
面においては、同様参照番号を用いて同様部材を示す。

〔実施例〕

第１図ないし第４図に本発明にかかる電気的に消去可
能なプログラマブル読出し専用メモリ（EEPROM）の一実
施例を示す。第１図ないし第４図はメモリ・アレイ10の
４つのセルだけを示してある。しかし、メモリ・アレイ
10は、米国特許第4,184,207号に開示されているメモリ
・アレイに類似して編成されたクロスポイント・メモリ
・アレイを表すものであり、この米国特許の内容につい
ては本明細書に参照として記載する。かかるアレイは、
一般に、メモリ・アレイの全長にわたって延びる複数の
平行なビット線または列線を有す。更に、かかるアレイ
は、一般に、メモリ・アレイの全幅にわたって延びる複
数のワード線または行線を有す。列線及び行線は互いに
ほぼ垂直に延びており、列線と行線との各交点に対して
単一のメモリ・セルが形成される。単一メモリ・セルを
形成するトランジスタは、列線及び行線の各該当のもの
に適当な電圧を印加することによってプログラムまたは
読出しがなされる。当業者は解るように、現在の技術に
よれば、単一の半導体装置内に100万またはそれ以上の
メモリ・セルを作ることができる。一般に、全てのセル
は互いに同じ処理段階で作られ、従って、全てのセルは
構造が類似している。それで、第１図ないし第４図に示
す４つだけのセルを参照して全アレイのメモリ・セルを
説明する。

第１図ないし第４図はメモリ・アレイ10の平面図及び
種々の断面図を示すものである。当業者は解るように、
第１図ないし第４図における種々の部分は、説明を解り
易くするために、他の部分に比べて拡大して示してあ
る。メモリ・アレイ10は半導体基体16の面14上に形成さ
れる。基体16は第１の導電形を有し、これは、本実施例
においてはＰ形である。基体16及び基体面14を第２図及
び第４図に詳細に示す。

第１及び第２の列線12a及び12bは面14において基体16
内に打ち込まれる。列線12（列線12a及び12bをまとめて
番号12で示す）は、第２の導電形、または基体16の導電
形と反対の導電形となるように、強くドープされてい
る。本実施例においては、列線12はＮ＋形である。従っ
て、列線12は、メモリ・アレイ10内に含まれるメモリ・
セルの形成において用いられるトランジスタのソース及
びドレインとして働く。列線12の各々は一つのメモリ・
セルのソースまたは隣接のセルのドレインとして働く。
また、第１図に示すように、列線12は平行な線となって
おり、その各々は距離D4に等しい幅を有し、そして、距
離D2と距離D1との和に等しい所定の距離だけ互いに離隔
されている。本実施例においては、距離D4は約3.5ミク
ロンであり、距離D1及びD2は各々が1.5ミクロンに形成
されている。従って、列線12a及び12bは３ミクロン離隔
している。

第２図について説明すると、領域15及び15bを含むチ
ャネルまたは活性領域15が列線12aと12bとの間に存在し
ている。活性領域15はフローティング・ゲート・トラン
ジスタ領域15a及びセレクション・トランジスタ領域15b
を含んでいる。本実施例においては、領域15a及び15bは
列線12相互間のほぼ中点において互いに当接する。ま
た、別々の部分18a、18b、18c及び18dを含む第１の絶縁
層18が基体16の面14上に存在している。絶縁層18は、セ
ル全体を通じて200オングストロームよりも大きい厚さ
を有する酸化物である。絶縁層部分18aは、活性領域15a
の上に横たわっている絶縁層18の比較的薄い区域であ
る。第１の絶縁層18の比較的熱い部分18bは列線12の上
に横たわっている。また、比較的薄い部分18cは活性領
域15bの上に横たわっている。第１の絶縁層部分18bは部
分18aよりも厚い。即ち、絶縁層部分18a及び18bを形成
する酸化物を成長させるのに用いられる処理段階におい
て、打込み部の上に横たわっている領域における成長速
度が速くなるからである。また、比較的薄い部分18c
は、後述する後の段階において成長させられるので、部
分18a及び18bとは異なる。

部分20a、20b、20c及び20dを含む多結晶シリコン（ポ
リ）層20が第１の絶縁層18の上に横たわっている。ポリ
層20は、ポリ端部19と21との間に横に延び、従って、第
１の絶縁層部分18aの全部及び部分18bの大半部の上に横
たわっている。ポリ端部19は列線12aと12bとの間のほぼ
中央に位置している。第１図は、ポリ層20が個別のフロ
ーティング・ゲート20a、20b、20c及び20dに形成されて
いることを示すものである。フローティング・ゲート20
a及び20bは、本実施例においては約2.0ミクロンである
距離D5の幅を各々が有し、互いに平行になっており、本
実施例においては約1.5ミクロンである距離D6だけ互い
に離隔している。同様に、フローティング・ゲート20c
及び20dは、互いに平行であり、各々が距離D5の幅を有
し、距離D6だけ互いに離隔している。部分20a及び20cは
同一に直線上にあり、部分20b及び20dは同一直線上にあ
る。

第２図及び第３図に示すように、第２の絶縁層22がポ
リ層20の上に横たわっている。部分24a及び24bを含む多
結晶シリコン（ポリ）層24が、第２の絶縁層22、及び第
１の絶縁層18の部分18cの上に横たわっている。また、
ポリ層24は、第１及び第２の制御ゲート24a及び24b（第
１図）を形成するようにパターン付け及びエッチングさ
れている。制御ゲート24aは、制御ゲート24bと平行にな
っており、そして制御ゲート24bから距離D6だけ離隔し
ている。また、制御ゲート24は、アレイ10の互いに反対
の辺（図示せず）へ延びる行線またはワード線となって
いる。制御ゲート24は列線12とほぼ垂直に走っている。

次に第２図ないし第４図について説明すると、第３の
絶縁層26がポリ層24の上に横たわり、部分34a及び34bを
含む第３の多結晶シリコン（ポリ）層34が第３の絶縁層
26の上に横たわっている。第１図に示すように、ポリ層
34は、プログラミング電極34a及び34bを表す別々の互い
に離間した平行なストリップを形成するようにパターン
付け及びエッチングされている。プログラミング電極34
は、各々が距離D3に等しい幅を有し、互いに及び列線12
に対してほぼ平行に走っている。プログラミング電極34
はメモリ・アレイ10の両端部（図示せず）へ延びてい
る。本実施例においては、距離D3は約2.0ミクロンにな
っている。

また、通路または穴28が、第３の絶縁層26、ポリ層24
及び第２の絶縁層22を通って、ポリ端部21の近くでポリ
層20まで延びている。通路28のうちの各一つがメモリ・
アレイ10内の各セルに対して存在している。即ち、第１
図及び第３図に示すように、通路28a、28b、28c及び28d
は軸Ａ、Ｂ、Ｃ及びＤをそれぞれ中心として存在する。
軸Ａ、Ｂ、Ｃ及びＤは、破線で示すように、基体16の面
14から垂直に延びている。また、軸Ａ、Ｂ、Ｃ及びＤ
は、列線12において基体16と交差し、フローティング・
ゲート層20のフローティング・ゲート20a、20b、20c及
び20dをそれぞれ通って延びている。通路28は横断面ほ
ぼ正方形であり（第１図）、この正方形の各辺は幅がほ
ぼ距離D7である。本実施例においては、距離D7は約1.0
ミクロンになっている。即ち、第１図に示すように、通
路28は制御ゲート24とフローティング・ゲート24との交
差部内の中心に位置している。

側壁絶縁体30が通路28内に境界部31に存在している。
境界部31は通路28と層26、24及び22との間の境界となっ
ている。トンネル酸化物絶縁層32が通路28の各々内に存
在し、フローティング・ゲート20の上に横たわり、測壁
絶縁体30によって定められた限界内で横に延びている、
また、ポリ層34は通路29内に延びて絶縁体30及び32と接
触している。従って、絶縁体32は、本発明においては、
消去窓となっている。

また、絶縁体32はトンネリングを助長する。例えば、
絶縁体32は、200オングストローム未満の、好ましくは
約100オングストロームの厚さを有し、このように薄い
のでトンネリングを助長する。或いはまた、絶縁体32
は、表面梨地状に作られた多結晶シリコンの上に形成さ
れた厚さ約500オングストロームというような比較的厚
い絶縁体から成るものであってもよい。梨地、または面
の粗さは、梨地の点における電界強化によってトンネリ
ングを助長する。換言すれば、12〜17ボルトというよう
な比較的低い電圧が絶縁体32の両側にある層に印加され
ると、熱い電子が絶縁体32をトンネルして通過し易い。

本発明のメモリ・セルの製造方法においては、ホトレ
ジスト・マスク（図示せず）を基体16の面14に被着す
る。このマスクに、ホトレジスト・マスク内のギャップ
（図示せず）を通じて列線12のイオン打込みができるよ
うにパターン付けする。次に、このマスクを通じて半導
体基体16内に列線12を打ち込み、そして通例の方法でマ
スクを除去する。次に、この基体を、例えば900℃の窒
素環境内でアニールし、これにより、前の打ち込み段階
で基体16に生じた損傷を改善し、且つ列線12を基体16内
に拡散させる。

アニール段階の後、基体16の面14上に酸化物層を成長
させる。この酸化物層は、第２図に示すように、第１の
絶縁層部分18a及び第１の絶縁層部分18bを形成する。こ
の酸化物は、第１の絶縁層部分18aが面14と垂直に350オ
ングストロームの厚さとなるまで、約820〜850℃の水蒸
気雰囲気内で成長させるのが有利である。この酸化物は
より迅速に成長し、列線12の上に横たわる。従って、第
１の絶縁層部分18bは、約350オングストロームの厚さを
得るために部分18aに対して必要である時間と同じ長さ
の時間内に約3500〜4000オングストロームの厚さとな
る。酸化成長サイクルの終わりに、酸化物の品質を改善
するために、水蒸気の代わりに乾燥したO₂とHClとの混
合物を用いてもよい。

処理過程のこの時点において、第１の絶縁層部分18a
及び18bを形成する酸化物層が面14の全表面積の上に横
たわる。次に、LPCVD法を用いてポリ層20を被着させ
る。ポリ層20は約3000オングストロームの厚さとなる。
また、ポリ層20の堆積は、低い温度で、好ましくは625
℃よりも低い温度で行なわれる、これは、ポリ層20をア
モルファス状態に保持し易い。ポリ層20の形成の後、約
80KeVのエネルギー・レベル及び約1E16原子/cm²の密度
で燐をポリ層20にドーピングする。次に、ポリ層20を第
２の絶縁層22で被覆する。

第２の絶縁層22はサンドイッチ状の中間レベル二酸化
けい素／中間レベル窒化けい素（ILO/ILN）層となり、
当業者には周知の仕方で厚さ約350オングストロームと
なるように形成される。絶縁層22のためのILO/ILN構造
は、二酸化けい素だけで一般に得られるキャパシタンス
に対して、フローティング・ゲート20と制御ゲート24と
の間のキャパシタンスを改善する。しかし、本発明の方
法は、第２の絶縁層22の被着が完了するまでポリ層20を
アモルファス状態に保つのに十分な低い温度にポリ層20
を保持する。

第２の絶縁層22の被着の後は、第１の絶縁層18、ポリ
層20及び第２の絶縁層22が基体16の全表面積上に存在す
る。その次に行なわれるパターン及びエッチの段階によ
り、第２の絶縁層22、ポリ層20、並びに第１の絶縁層部
分18a及び18bを形成する酸化物の一部が除去される。こ
こに用いるエッチング処理は異方性エッチングであり、
第２の絶縁層22、ポリ層20並びに第１の絶縁層部分18a
及び18bの残部に対してほぼ垂直な壁（面14に対して垂
直）を形成する。この垂直な壁は第２図に示すポリ端部
19及び21を形成する。このパターン及びエッチの段階に
より、第１図に示すように、列線12とほぼ平行に存在し
ている材料のストリップが除去される。この除去された
材料は、一般に、第２図に示すように、基体16の活性領
域15bの上に横たわる。即ち、第１図に示すポリ層20は
４辺がエッチングされてフローティング・ゲート部分20
a〜20dを形成しているが、前記のパターン及びエッチの
段階はフローティング・ゲート20の相対向する２つの辺
のみから材料を除去する。また、このパターン及びエッ
チの段階は、第２図に示す活性領域15bの上で基体16の
面14を露出させ易い。

次に、基体16の面14の露出部分の上に酸化物を成長さ
せる。この酸化物は、第２図ないし第４図に示す第１の
絶縁層部分18cを形成する。その前に行なわれたパター
ン及びエッチの段階はポリ端部19及び21を露出させた。
従って、今回の酸化処理は、第２図に示すように、ポリ
層20のポリ端部19及び21上に酸化物を追加的に形成す
る。本実施例においては、第１の絶縁部分18cが約500オ
ングストロームの厚さに熱的に助長させられる。

第１の絶縁層部分18cの形成の後、通例のCVD堆積法を
用いて、基体16の全面の上に横たわる第２のポリ層24を
被着させる。これにより、第２図に示すように、ポリ層
24の一部は第２の絶縁層22の上に在り、ポリ層24の他の
部分は第１の絶縁層部分18cの上に在ることになる。ポ
リ層20とは異なり、ポリ層24は結晶状態で被着される。
本発明の実施例においては、約4500オングストロームの
厚さとなるまでポリ層24を被着させる。次いで、ポリ層
24に燐のようなドーピング剤を打ち込む。

ポリ層24の形成及びドーピングの直後には、ポリ層24
は基体16全体の上に横たわっている。それで、本発明の
方法においては、次に、ポリ層24をパターン付け及びエ
ッチングし、第１図に示す制御ゲート24a及び24bのよう
な制御ゲートを形成する材料のストリップを作る。ま
た、このパターン及びエッチの段階によってポリ層20か
ら材料を除去し、これにより、フローティング・ゲート
20aないし20dの各々に対して残りの２つの辺を形成す
る。

このエッチング段階により、一般に、第１図に示すよ
うに、例えばフローティング・ゲート20aと20bとの間、
または例えばフローティング・ゲート20cと20dとの間の
区域内の２つのポリ層が除去される。他方、このエッチ
ング段階により、制御ゲート24aと24bとの間の活性領域
15bの上に横たわる区域内の１つのポリ層だけが除去さ
れる。その結果、唯１つのポリ層しか除去されない場所
に若干の過大エッチングが生ずる。しかし、過大エッチ
ングは、基体16のこの区域においては害を起こさない。

このエッチング段階の後には、ポリ層20及び24はフロ
ーティング・ゲート20a〜20b並びに制御ゲート24a及び2
4bに形成されている。次の段階において、標準のCVD法
を用いてテトラエチルオルソシリケート酸化物（TEOS）
を約1000オングストロームの厚さに堆積させる。このTE
OS酸化物は、第２図ないし第４図に示すように、第３の
絶縁層26を形成する。

次に、通例の方法を用いてパターン及び異方性エッチ
ングの処理を行なって通路28を形成する。第２図及び第
３図に示すように、このエッチング処理により、第３図
の絶縁層26、ポリ層24及び第２の絶縁層22の一部が除去
され、ポリ層20の一部が露出させられる。

通路28のエッチングの後に側壁絶縁体30を形成する。
側壁絶縁体30は、上述のTEOS酸化物層に類似の酸化物層
を先ず堆積させることにより、約1000オングストローム
の深さに形成される。次いで、この酸化物層を、ポリ層
20の面が再び露出させられるまで、異方性エッチングで
除去する。

上述したように、ポリ層20は無定形状態で堆積させら
れた。従って、通路28内のポリ層20の露出面は、結晶状
態での多結晶シリコンの形成から得られたポリ層と比較
すると、滑らかなほぼ平坦な面を呈する。この滑らかさ
があるので、次に形成される薄い100オングストローム
のトンネル酸化物の製造上の反復性が改善される。

本実施例においては、トンネル酸化物は薄い高品質の
二酸化けい素層で形成される。この二酸化けい素層は、
200オングストローム未満、好ましくは100オングストロ
ームまたはそれ以下の厚さから得られるまで、または同
様の厚さに堆積させられるまで、乾燥したO₂とHClとの
混合物雰囲気内において約800〜850℃の温度で成長させ
られる。このトンネル酸化物は、第２図及び第３図に示
すように、第４の絶縁層32となる。第４の絶縁層32は薄
い酸化物であるから、この第４の絶縁層32を横切って電
圧（後で説明する）を印加すると、絶縁層32を通る熱い
電子のトンネリングを助長する。ポリ層20の滑らかさは
薄いトンネル酸化物の製造上の反復性を改善する。即
ち、さの滑らかさは、100オングストロームの平均厚さ
からの変動が、第４の絶縁層32によるポリ面20上の被覆
の不足を生じさせるほど大きくはならないということを
保証し易いからである。

次に第３のポリ層34を基体16の全面上に堆積させる。
約4500オングストロームの平均厚さを得ることのできる
通例の結晶性CVD法を用いて、ポリ層34を十分に形成す
ることができる。この堆積により、ポリ層34は、通路28
内に残っている空隙に入ってこれに充満する。即ち、ポ
リ層34は通路28内で第４の絶縁層32及び側壁絶縁体30と
接触する。本発明実施例の方法においては、次に、ポリ
層34をパターン付け及びエッチングし、第１図に示すス
トリップ即ち電極34a及び34bのようなプログラミング電
極ストリップにする。

最後に、仕上げ段階において、金属性の「ビット・ス
トラッピング」層を加え、そして、窒素保護膜付きの約
4000オングストロームのガラスを被着する等して工程が
完了する。

本発明にかかるEEPROMは、種々の手法を用いてプログ
ラムすることができる。一つのプログラミング法におい
ては、列線12bのようなメモリ・セルのトランジスタの
ソースをゼロ・ボルトの電位に保持し、一方、列線12a
のようなメモリ・セルのトランジスタのドレイン、及び
制御ゲート24aのようなメモリ・セルのトランジスタの
制御ゲートを12.5ボルトのような比較的高い正電圧とな
す。これにより、フローティング・ゲート20aのような
フローティング・ゲートへの熱い電子のアバランシェ注
人が生ずる。或いはまた、列線12a及び12bのメモリ・セ
ルのドレイン及びソースを、制御ゲート24aのようなメ
モリ・セルの制御ゲートとともにゼロ・ボルトの電位に
保持する。次いで、プログラミング電極34aのようなプ
ログラミング電極を−15ボルトのような比較的大きな負
電位におくと、第４の絶縁層32を通ってフローティング
・ゲート20aへ流れる電子のトンネリングが生ずること
により、メモリ・セルがプログラムされる。

メモリ・セルは、メモリ・セルのソース、ドレイン及
び制御ゲートのノードをゼロ・ボルトにおき、一方プロ
グラム電極を15〜17ボルトのような比較的高い正電圧に
おくことより、消去またはプログラム解除することがで
きる。この方法により、熱い電子が第４の絶縁層32を通
ってプログラミング電極43へ「トンネル」することがで
きる。

本発明におけるメモリ・セルは、列線12aのようなト
ランジスタのソースをゼロ・ボルトにおき、一方列線12
bのようなドレインを１〜５ボルトのような比較的低い
正電圧におくことにより、読み出すことができる。プロ
グラミング電極は読出し動作中に電気的に浮動してい
る。次いで、制御ゲート５をボルトのような比較的低い
正電圧におき、そして列線12に流れる電流を感知するこ
とにより、トランジスタのプログラミングを試験するこ
とができる。

〔発明の効果〕

本発明において、消去窓がメモリ・セルのトランジス
タの活性領域から遠く離れて存在しているので、信頼性
のあるメモリ・セルの構造及びアレイが提供される。消
去窓は、トランジスタの活性領域の近くにないので、通
常の読出し動作中に電圧を受けない。また、消去窓を半
導体基体16の区域の上に横たわらせて配置することがで
きるので、高密度のメモリ・アレイが得られ、この基体
の区域はまた、メモリ・セルのトランジスタのためのソ
ース、ドレイン及び制御ゲートのような他の機能の役に
立つ。前述の実施例においては、単一のメモリ・セルに
必要な面積は基体区域の約22.75平方ミクロンである。

以上においては本発明をその実施例について説明し
た。しかし、当業者には解るように、本発明の範囲を逸
脱することなしに種々の変更及び変形う行なうことが可
能である。例えば、種々の列線、行線及びプログラミン
グ電極線に適切な電圧を印加することにより、単一の個
々のメモリ・セルのプログラミング及び消去を行なうこ
とができる。しかし、当業者には解るように、ポリ層34
のエッチングを差し控え、ポリ層34が基体16の上に横た
わる単一連続のシートを形成するようにすることによ
り、全体的ブロック消去機能が簡単且つ容易になる。ま
た、当業者には解るように、列線12のストラッピングを
許すために、プログラミング電極34及び制御ゲート24を
曲げ、またはその他経路変更することもできる。更にま
た、当業者には解るように、処理技術が改善されるにつ
れ、前述した距離及び面積が減少するものであり、かか
る処理技術の改善の結果も本発明の範囲内に含まれるべ
きである。以上のように、本発明の範囲内で上記及び他
の種々な変形及び変更が可能である。

以上の記載に関連して、以下の各項を開示する。

1. 第１の導電形を示し且つ活性領域に隣接する第２の
導電形の列線を有する半導体面区域を有している基体上
に形成された電気的に消去可能なプログラマブル・メモ
リ・セルにおいて、前記基体の面区域の上に横たわる第１の絶縁層と、前記第１の絶縁層の上に横たわっており、一部が前記
活性層の上に延びているフローティング・ゲート層と、前記基体内の活性層から遠く離れた場所において前記
フローティング・ゲート層の第１の部分の上に横たわる
消去窓と、前記フローティング・ゲート層の第２の部分の上に横
たわる第２の絶縁層と、前記第２の絶縁層の上に横たわる制御ゲート層と、前記制御ゲート層の上に横たわる第３の絶縁層と、前記第３の絶縁層の上に横たわり、前記第３の絶縁層
及び前記制御ゲート層を通って延びるプログラミング電
極とを備えて成り、前記プログラミング電極は、メモリ
・セルの読出し動作が前記消去窓に電圧を加えないよう
に、前記消去窓を介して前記フローティング・ゲートに
結合するようになっていることを特徴とするメモリ・セ
ル。

2. プログラミング電極と制御ゲート層との間の短絡を
防止するため、前記プログラミング電極と前記制御ゲー
ト層との間に存在する側壁絶縁体を更に備えて成る第１
項記載のメモリ・セル。

3. 側壁絶縁体はプログラミング電極と第３の絶縁層と
の間に更に存在している第２項記載のメモリ・セル。

4. 消去窓は、フローティング・ゲート層の上に存在す
る絶縁体を具備し、前記絶縁体はトンネリングを助長す
るように構成されている第１項記載のメモリ・セル。

5.絶縁体とフローティング・ゲートとの間の境界は、薄
い酸化物トンネル絶縁体を提供するためにほぼ平面状で
ある第４項記載のメモリ・セル。

6. 絶縁体は二酸化けい素を具備している第４項記載の
メモリ・セル。

7. 絶縁体は、半導体区域とほぼ垂直な方向の厚さが約
200オングストローム未満である第６項記載のメモリ・
セル。

8. 絶縁体は、第１、第２及び第３の絶縁層の各々より
も薄い第４項記載のメモリ・セル。

9. 半導体面区域を有する基体上に形成され、前記基体
の面には第１及び第２のほぼ平行な列線がある電気的に
消去可能なプログラマブル・メモリ・アレイにおいて、前記半導体面区域の上に横たわる第１の絶縁層と、前記第１の絶縁層の部分の上に横たわるフローティン
グ・ゲート層とを備え、前記フローティング・ゲート層
は第１及び第２のほぼ平行なストリップに形成され、前
記フローティング・ゲート層ストリップの各々は、前記
第１及び第２の列線の間の領域の上に横たわる第１の端
部領域から、前記第１の列線の上に横たわる第２の端部
領域まで延びており、更に、前記フローティング・ゲート層の上に横たわる第２の
絶縁層を備え、前記第２の絶縁層は、前記第２の絶縁層
を通って形成された第１及び第２の通路を有し、前記第
１及び第２の通路は前記ストリップの前記第２の端部領
域の上に横たわっており、更に、前記第２の絶縁層通路内に前記フローティング・ゲー
ト層上に存在する第３の絶縁層を備え、前記第３の絶縁
層はトンネリングを助長するように構成されており、更
に、前記第２の絶縁層の上に横たわる制御ゲート層を備
え、前記制御ゲート層は前記制御ゲート層を通る第１及
び第２の通路を有し、前記通路は前記第１及び第２のフ
ローティング・ゲート層通路とそれぞれ整合しており、
更に、前記制御ゲート層の上に横たわる第４の絶縁層を備
え、前記第４の絶縁層は前記第４の絶縁層を通る第１及
び第２の通路を有し、前記通路は前記第１及び第２のフ
ローティング・ゲート層通路とそれぞれ整合しており、
更に、前記第３の絶縁層の上に横たわり、前記第４の絶縁層
及び前記制御ゲート層を通る第１及び第２の通路内に存
在するプログラミング電極層を備えて成り、前記プログ
ラミング電極層は前記第２の絶縁層の第１及び第２の通
路の各々内で前記第３の絶縁層と接触していることを特
徴とするメモリ・アレイ。

10. プログラミング電極層は第１及び第２の離隔スト
リップを形成しており、前記ストリップは互いにほぼ平
行であって且つ第１及び第２の列線とほぼ平行である第
９項記載のメモリ・アレイ。

11. 第３の絶縁層とフローティング・ゲート層との間
の境界は、前記第３の絶縁層に対して薄い絶縁体を提供
するため、ほぼ平面状である第９項記載のメモリ・アレ
イ。

12. 第３の絶縁層は二酸化けい素を具備し、前記二酸
化けい素は半導体面とほぼ垂直な方向の厚さが200オン
グストローム未満である第11項記載のメモリ・アレイ。

13. プログラミング電極層と制御ゲート層との間の第
１及び第２の通路内に存在する側壁絶縁体を更に備えて
成る第９項記載のメモリ・アレイ。

14. 第１及び第２のフローティング・ゲート層ストリ
ップの第１の端部領域は、第１及び第２の列線の間のほ
ぼ中心にある点の上に横たわっている第９項記載のメモ
リ・アレイ。

15. 半導体面区域を有する基体上に形成されており、
前記基体は第１の導電形を示し、且つ前記基体の面にお
ける活性領域に隣接する第２の導電形の埋設列線を有し
ている電気的に消去可能なプログラマブル・メモリ・セ
ルにおいて、前記基体面の上に横たわる第１の絶縁層と、前記第１の絶縁層の上に横たわり、且つ一部が前記活
性領域の上に延びているフローティング・ゲート層と、前記基体内の前記活性領域から遠く離れた場所におい
て前記フローティング・ゲート層の第１の部分の上に横
たわる二酸化けい素トンネル酸化物とを備え、前記トン
ネル酸化物と前記フローティング・ゲート層との間の境
界はほぼ平面状であり、更に、前記フローティング・ゲート層の第２の部分の上に横
たわる第２の絶縁層と、前記第２の絶縁層の上に横たわる制御ゲート層と、前記制御ゲート層の上に横たわる第３の絶縁層とを備
え、前記第３、第２及び第１の絶縁層は各々が前記トン
ネル酸化物よりも厚く、更に、前記第３の絶縁層の上に横たわり、且つ前記第３の絶
縁層及び前記制御ゲート層を通って延びるプログラミン
グ電極を備え、前記プログラミング電極は、メモリ・セ
ルの読出し動作が前記トンネル酸化物に電圧を加えない
ように、前記トンネル酸化物を介して前記フローティン
グ・ゲートに結合するようになっており、更に、前記プログラミング電極と前記制御ゲート層との間の
短絡を防止するため、前記プログラミング電極と前記制
御ゲート層との間に存在する側壁絶縁体とを備えて成る
メモリ・セル。

16. 第１の導電形の半導体面区域に形成された電気的
に消去可能なプログラマブル・メモリ・セルを製造する
方法において、前記面区域に第２の導電形の列線を形成する段階を有
し、列線を形成する前記段階は前記列線に隣接する活性
領域を追加形成し、更に、前記列線及び活性領域の上に横たわる第１の絶縁層を
形成する段階と、前記第１の絶縁層の上に横たわり、且つ一部が前記活
性領域の上に延びる第２の導電層を形成する段階と、前記第１の導電層の上に横たわる第２の絶縁層を形成
する段階と、前記第２の絶縁層の上に横たわる第２の導電層を形成
する段階と、前記第２の導電層の上に横たわる第３の絶縁層を形成
する段階と、前記第３の絶縁層、第２の導電層及び第２の絶縁層を
通る通路を形成する段階とを有し、前記通路は前記列線
に隣接し且つ前記活性領域から遠く離れて形成され、更
に、通路を形成する前記段階の前記通路内の第１の導電層
の上に第４の絶縁層を形成する段階と、前記通路内にプログラミング電極を形成する段階とを
有し、前記電極は、前記活性領域から遠く離れるように
前記第４の絶縁層の上に横たわることを特徴とするメモ
リ・セル製造方法。

17. 第４の絶縁層を形成する段階の前に、通路を形成
する段階の通路内に側壁絶縁体を形成する段階を更に有
する第16項記載のメモリ・セル製造方法。

18. 第１の導電層を形成する段階は、多結晶シリコン
を堆積させる段階を含む第16項記載のメモリ・セル製造
方法。

19. 多結晶シリコンを堆積させる段階は、前記多結晶
シリコンをアモルファス状態に保持する段階を含む第18
項記載のメモリ・セル製造方法。

20. 多結晶シリコンをアモルファス状態に保持する段
階中に、且つ第２の絶縁層を形成する段階の前に、前記
多結晶シリコン内にドープ剤を打ち込む段階を更に有す
る第19項記載のメモリ・セル製造方法。

21. 制御ゲート層（24）及び列線（12）の上に直接横
たわる消去窓を有する電気的に消去可能なプログラミン
グ読出し専用メモリ（EEPROM）において、前記列線（1
2）は半導体基体（16）内に打ち込まれて第１の絶縁層
（18）で被覆され、フローティング・ゲート層（20）が
前記第１の絶縁層（18）の上に横たわって第２の絶縁層
（22）で被覆され、前記制御ゲート層（24）は前記第２
の絶縁層（22）の上に横たわって第３の絶縁層（26）で
被覆され、通路（28）が、前記第３の絶縁層（26）、制
御ゲート層（24）及び第２の絶縁層（22）を通って延
び、且つその壁上に側壁絶縁体（30）を含み、トンネル
酸化物（32）が前記通路（28）内に存在してプログラミ
ング電極層に34）によって接触され、前記電極層は、更
に、前記第３の絶縁層（26）の上に横たわって前記通路
（28）を満たしている読出し専用メモリ。

【図面の簡単な説明】

第１図は本発明のEEPROMアレイの一部の平面図、第２図
は第１図の２−２線に沿う第１図の主要部の断面図、第
３図は第１図の３−３線に沿う第１図の主要断面図、第
４図は第１図の４−４線に沿う第１図の主要部の断面図
である。 12、12a、12b……列線 16……半導体基体 18a、18b、18c……第１の絶縁層 20a、20b、20c、20d……フローティング・ゲート層 22……第２の絶縁層 24a、24b……制御ゲート層 26……第３の絶縁層 28、28a、28b、28c、28d……通路 30……側壁絶縁体 32……トンネル酸化物 34a、34b……プログラミング電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

(57)【特許請求の範囲】

【請求項１】第１の導電形を示し且つ活性領域に隣接す
る第２の導電形の列線を有する半導体面区域を有してい
る基体上に形成された電気的に消去可能なプログラマブ
ル・メモリ・セルにおいて、前記基体の面区域の上に横たわる第１の絶縁層と、前記第１の絶縁層の上に横たわっており、一部が前記活
性層の上に延びているフローティング・ゲート層と、前記基体内の活性層から遠く離れた場所において前記フ
ローティング・ゲート層の第１の部分の上に横たわる消
去窓と、前記フローティング・ゲート層の第２の部分の上に横た
わる第２の絶縁層と、前記第２の絶縁層の上に横たわる制御ゲート層と、前記制御ゲート層の上に横たわる第３の絶縁層と、前記第３の絶縁層の上に横たわり、前記第３の絶縁層及
び前記制御ゲート層を通って延びるプログラミング電極
とを備えて成り、前記プログラミング電極は、メモリ・
セルの読出し動作が前記消去窓に電圧を加えないよう
に、前記消去窓を介して前記フローティング・ゲートに
結合するようになっていることを特徴とするメモリ・セ
ル。