KR20020047228A - 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법 - Google Patents
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- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5612—Multilevel memory cell with more than one floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
Abstract
Description
Claims (482)
- 기판의 제1 평면이나 그 위에 형성된 제1 입력/출력 도전체와,제2 입력/출력 도전체와,상기 제1 입력/출력 도전체 및 상기 제2 입력/출력 도전체 사이의 그들의 돌출부(projection)의 교차점에 위치한 반도체 영역과,전하 저장 매체(charge storage medium)를 포함하고,상기 전하 저장 매체에 저장된 전하가 상기 제1 입력/출력 도전체와 상기 제2 입력/출력 도전체 사이에 흐르는 전류의 양에 영향을 미치는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,상기 전하 저장 매체는 상기 제1 입력/출력 도전체는 상기 제1 입력/출력 도전체와 상기 제2 입력/출력 도전체의 교차점 사이에 형성된 것을 특징으로 하는 메모리 장치.
- 제2항에 있어서,상기 전하 저장 매체는 상기 반도체 영역 상에 직접 형성된 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,상기 전하 저장 매체는 상기 반도체 영역에 인접하여 형성된 것을 특징으로 하는 메모리 장치.
- 제4항에 있어서,상기 전하 저장 매체에 인접하여 형성된 제어 게이트(control gate)를 더 포함하는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,전류는 상기 기판의 평면에 수직한 방향으로 상기 반도체 영역을 통하여 흐르는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,상기 반도체 영역은 도핑된 실리콘을 포함하는 것을 특징으로 하는 메모리 장치.
- 기판의 제1 평면이나 그 위에 형성된 제1 입력/출력 도전체와,상기 제1 입력/출력 도전체 위에 형성되고, 상기 제1 입력/출력 도전체와 돌출된 교차점을 갖는 제2 입력/출력 도전체와,상기 제1 입력/출력 도전체와 상기 제2 입력/출력 도전체 사이에 위치하고,상기 제1 및 제2 입력/출력 도전체의 교차점과 직접 정렬되는 실리콘 보디(silicon body)와,전하 저장 매체를 포함하고,판독 전류(read current)는 상기 제1 입력/출력 도전체와 상기 제2 입력/출력 도전체 사이의 상기 실리콘 보디를 통하여 상기 기판의 평면에 수직한 방향으로 흐르고, 상기 전하 저장 매체에 저장된 전하는 상기 제1 입력/출력 도전체와 상기 제2 입력/출력 도전체 사이에 인가된 전압에 대하여 상기 제1 입력/출력 도전체와 상기 제2 입력/출력 도전체 사이에 흐르는 판독 전류의 양에 영향을 미치는 것을 특징으로 하는 메모리 장치.
- 제8항에 있어서,상기 전하 저장 매체는 상기 실리콘 보디 상에, 상기 제1 및 제2 입력/출력 도전체의 상기 교차점과 직접 정렬하게 형성된 것을 특징으로 하는 메모리 장치.
- 제8항에 있어서,상기 전하 저장 매체는 상기 실리콘 보디에 인접하여 형성된 것을 특징으로 하는 메모리 장치.
- 제8항에 있어서,상기 전하 저장 매체에 인접하여 형성된 제어 게이트를 더 포함하는 것을 특징으로 하는 메모리 장치.
- 기판의 제1 평면이나 그 위에 형성된 제1 입력/출력 도전체와,상기 제1 입력/출력 도전체 위에 형성된 제2 입력/출력 도전체와,상기 제2 입력/출력 도전체 위에 형성된 제3 입력/출력 도전체와,상기 제1 입력/출력 도전체와 상기 제2 입력/출력 도전체의 돌출부의 교차점에 위치한 제1 반도체 영역과,상기 제2 입력/출력 도전체와 상기 제3 입력/출력 도전체의 돌출부의 교차점에 위치한 제2 반도체 영역과,상기 제1 입력/출력 도전체와 상기 제2 입력/출력 도전체 사이에 흐르는 전류의 양에 영향을 미치는 제1 전하 저장 매체를 포함하는 것을 특징으로 하는 메모리 장치.
- 제1 영역과 제2 영역을 갖는 다이오드와,전하 저장 영역과,상기 전하 저장 영역에 인접하여 배치된 절연 영역과,상기 제1 영역에 대한 제1 콘택과,제2 콘택을 포함하고,상기 제1 및 제2 콘택 사이의 전위가 상기 다이오드, 상기 절연 영역, 상기 전하 저장 영역을 통하여 전류를 흐르게 하는 것을 특징으로 하는 메모리 셀.
- 제13항에 있어서,상기 제1 절연 영역에 대향하여 상기 제2 콘택과 상기 전하 저장 영역에 인접하여 배치된 제2 절연 영역을 더 포함하는 것을 특징으로 하는 메모리 셀.
- 제13항에 있어서,상기 절연 영역은 산화물 영역인 것을 특징으로 하는 메모리 셀.
- 제13항에 있어서,상기 전하 저장 영역은 질소 화합물을 포함하는 것을 특징으로 하는 메모리 셀.
- 제16항에 있어서,상기 화합물은 산소를 포함하는 것을 특징으로 하는 메모리 셀.
- 제16항에 있어서,상기 화합물은 실리콘을 포함하는 것을 특징으로 하는 메모리 셀.
- 제16항에 있어서,상기 전하 저장 영역은 알루미나를 포함하는 것을 특징으로 하는 메모리 셀.
- 제13항에 있어서,상기 다이오드는 도핑된 기판 영역을 포함하는 것을 특징으로 하는 메모리 셀.
- 제14항 또는 제15항에 있어서,상기 다이오드는 기판 위에 배치된 층을 포함하는 것을 특징으로 하는 메모리 셀.
- 제15항에 있어서,상기 산화물 영역은 대략 1 ~ 5 nm 두께인 것을 특징으로 하는 메모리 셀.
- 제22항에 있어서,상기 산화물 영역은 대략 2 ~ 3 nm 두께인 것을 특징으로 하는 메모리 셀.
- N 도핑 영역과,P 도핑 영역과,상기 N 도핑 영역과 상기 P 도핑 영역 사이에 배치된 저장 소자와,상기 N 도핑 영역과, 상기 P 도핑 영역과, 상기 저장 소자을 통하여 전류를 통과시키는 도전체를 포함하는 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제24항에 있어서,상기 저장 소자는 제1 산화물 영역을 포함하는 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제25항에 있어서,상기 저장 소자는 제2 산화물 영역을 포함하는 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제25항에 있어서,상기 저장 소자는 질소를 함유하는 영역을 포함하는 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제27항에 있어서,상기 저장 소자는 제2 산화물 영역을 포함하는 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제24항에 있어서,상기 저장 소자는 상기 도핑 영역 중 적어도 하나와 전기적으로 직접 콘택하는 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제24항에 있어서,상기 저장 소자는 실리콘을 포함하는 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제25항에 있어서,상기 저장 소자는 알루미나를 포함하는 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제24항에 있어서,상기 도핑 영역 중 적어도 하나는 기판 내에 배치된 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 제24항에 있어서,상기 도핑 영역 중 적어도 하나는 기판 위에 배치된 것을 특징으로 하는 비휘발성 판독-기록 메모리 셀.
- 셀을 프로그램하기 위한 영역에 전하를 포획(trapping)하는 단계와,상기 셀로부터 데이터를 판독할 때 상기 영역으로 전류를 통과시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 구동 방법.
- 제34항에 있어서,상기 전류 통과 단계는 상기 셀을 프로그램 및 판독하기 위하여 제1 방향으로 전류를 흐르게 하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 구동 방법.
- 제34항에 있어서,상기 전류 통과 단계는 상기 셀을 소거하기 위하여 제2 방향으로 전류를 흐르게 하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 구동 방법.
- 제34항에 있어서,상기 포획 단계는 제1 방향으로 저장 소자를 통하여 전류를 통과시키는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 구동 방법.
- 제34항에 있어서,상기 소거 단계는 제2 방향으로 저장 소자를 통하여 전류를 흐르게 하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 구동 방법.
- 다이오드와, 상기 다이오드를 순방향 바이어스 전압을 걸을 때 음-저항 특성(negative-resistance characteristic)을 나타내는 산화물 영역을 갖는 구조물에 있어서,상기 산화물 영역에 인접하여 배치된 전하를 포획하기 위한 저장 영역 - 전류는 상기 다이오드와, 상기 산화물 영역과, 상기 저장 영역을 통하여 흐르게 됨 - 을 포함하는 것을 특징으로 하는 구조물.
- 제39항에 있어서,상기 저장 영역은 질소를 함유하는 화합물을 포함하는 것을 특징으로 하는 구조물.
- 제40항에 있어서,상기 화합물은 산소를 포함하는 것을 특징으로 하는 구조물.
- 제41항에 있어서,상기 화합물은 실리콘을 포함하는 것을 특징으로 하는 구조물.
- 제39항에 있어서,상기 저장 영역은 알루미나를 포함하는 것을 특징으로 하는 구조물.
- 적어도 하나의 반도체 영역과 전하를 포획하기 위한 저장 영역을 갖는 복수의 셀과,상기 반도체 영역과 상기 저장 영역을 통하는 전류 흐름을 제어하기 위한 제어 수단을 포함하는 것을 특징으로 하는 메모리 셀 어레이.
- 제44항에 있어서,상기 제어 수단은 상기 셀 내에 배치된 것을 특징으로 하는 메모리 셀 어레이.
- 제44항에 있어서,상기 적어도 하나의 반도체 영역은 n 형인 것을 특징으로 하는 메모리 셀 어레이.
- 제46항에 있어서,상기 제어 수단은 p 형 반도체 영역을 포함하고, 상기 n 형 반도체 영역에 인접하여 배치된 것을 특징으로 하는 메모리 셀 어레이.
- 제47항에 있어서,상기 저장 수단은 산화물 영역을 포함하는 것을 특징으로 하는 메모리 셀 어레이.
- 제48항에 있어서,상기 저장 수단은 질소 화합물인 것을 특징으로 하는 메모리 셀 어레이.
- 제44항에 있어서,상기 저장 수단은 상기 셀 외부에 배치된 것을 특징으로 하는 메모리 셀 어레이.
- 제44항에 있어서,상기 셀의 반도체 영역은 기판 내에 배치된 것을 특징으로 하는 메모리 셀 어레이.
- 제44항에 있어서,상기 셀의 반도체 영역은 폴리실리콘으로 형성된 것을 특징으로 하는 메모리 셀 어레이.
- 제47항에 있어서,상기 제어 수단은 n 형 영역을 포함하는 n 채널 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 메모리 셀 어레이.
- 기판 위에 제작된 N 레벨(여기서, N은 2 이상임)을 갖는 메모리 어레이에 있어서,각 레벨은상기 기판에 평행한 제1 평면 내의 제1 이격 도전체와,상기 제1 평면 위에, 상기 기판에 평행한 제2 평면 내의 제2 이격 도전체와,상기 제1 및 제2 도전체 사이에 각각 배치된 복수의 셀을 포함하고,상기 셀의 각각은일 방향으로 더 용이하게 전류를 흐르게 하는 조종 소자(steering element)와,제1 및 제2 산화물 영역과 상기 산화물 영역 사이의 저장 영역을 포함하는 저장 스택을 포함하고,상기 조종 소자와 상기 저장 스택은 상기 제1 및 제2 도전체 사이에 배치되어, 일 도전체로부터의 전류가 상기 조종 소자와, 제1 산화물 영역과, 상기 저장 영역과, 상기 제2 산화물 영역을 통과하여 상기 제2 도전체에 도달하는 것을 특징으로 하는 메모리 어레이.
- 제54항에 있어서,레벨 N-1의 상기 제2 도전체는 상기 제2 도전체의 위와 아래의 셀과 공유되는 것을 특징으로 하는 메모리 어레이.
- 제54항에 있어서,상기 조종 소자는 p 형 도핑 영역 및 n 형 도핑 영역과, 적어도 상기 n 형도핑 영역과 콘택하는 저장 스택을 포함하는 것을 특징으로 하는 메모리 어레이.
- 기판 위에 배치되고 각각 비선형 소자(nonlinear element)를 갖는 복수의 레벨을 갖는 3차원 메모리 어레이에 있어서,산화물 영역 사이에 배치된 전하를 포획하기 위한 저장 영역을 포함하는 비선형 소자의 각각과 연관된 저장 스택 - 상기 비선형 소자를 통과하여 흐르는 전류는 상기 산화물 영역과, 상기 저장 영역 중 하나와, 상기 다른 산화물 영역 중 하나를 통과하게 됨 - 을 포함하는 것을 특징으로 하는 3차원 메모리 어레이.
- 제57항에 있어서,제1 소정 밀도의 전류를 제1 방향으로 통과시킴으로써 상기 저장 영역에 전하를 포획하는 것을 특징으로 하는 3차원 메모리 어레이.
- 제58항에 있어서,제2 소정 밀도 - 상기 제2 소정 밀도는 상기 제1 소정 밀도 보다 밀도가 낮음 - 보다 낮은 밀도의 전류를 상기 제1 방향으로 통과시킴으로써 상기 저장 영역에 포획된 전하를 감지하는 것을 특징으로 하는 3차원 메모리 어레이.
- 제59항에 있어서,상기 제1 방향과 반대된 제2 방향으로 상기 저장 영역을 통과하는 전류에 의해 포획된 전하를 중성화하는 것을 특징으로 하는 3차원 메모리 어레이.
- 제60항에 있어서,상기 전류가 제1 방향으로 통과할 때, 다이오드가 순방향 바이어스되는 것을 특징으로 하는 3차원 메모리 어레이.
- 제61항에 있어서,상기 저장 영역은 질소 화합물을 포함하는 것을 특징으로 하는 3차원 메모리 어레이.
- 제62항에 있어서,상기 다이오드는 상기 산화물 영역 중 하나에 인접한 n 형 반도체 영역을 포함하는 것을 특징으로 하는 3차원 메모리 어레이.
- 평면을 갖는 단결정 기판과,상기 기판의 상기 평면이나 그 위의 제1 콘택과,상기 제2 콘택 상의 보디와,상기 제2 콘택이 상기 제1 콘택 위에 실질상 수직하게 정렬된 상기 보디 상의 제2 콘택과,판독 전류가 상기 제1 콘택과 상기 제2 콘택 사이에 상기 기판의 상기 평면에 수직한 방향으로 흐르는, 상기 보디에 인접한 전하 저장 매체와,상기 전하 저장 매체에 인접한 제어 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제64항에 있어서,상기 보디는 실리콘을 포함하는 것을 특징으로 하는 메모리.
- 제64항에 있어서,상기 보디는 실리콘 막에 의해 포위된 유전체 막을 포함하는 것을 특징으로 하는 메모리.
- 제64항에 있어서,상기 전하 저장 매체는 유전체 스택을 포함하는 것을 특징으로 하는 메모리.
- 제64항에 있어서,상기 전하 저장 매체는 유전체에 의해 상기 보디로부터 이격된 실리콘 플로팅 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제64항에 있어서,상기 전하 저항 매체는 도전성 나노 결정으로 형성되고 유전체에 의해 상기보디로부터 분리된 플로팅 게이트를 포함하는 것을 특징으로 하는 메모리.
- 평면을 갖는 실리콘 결정 기판과,제1 도전형을 가지며 상기 기판 위에 형성된 상기 제1 도전형의 제1 농도의 도펀트를 가지는 제1 실리콘 막과,제2 도전형을 가지며 상기 제2 도전형의 제2 농도 - 상기 제1 농도는 상기 제2 농도 보다 큼 - 의 도펀트를 가지는 제2 실리콘 막과,상기 제1 도전형을 가지며 상기 제1 도전형의 제3 농도의 도펀트를 가지는 제3 실리콘 막 - 상기 제1 실리콘 막과 상기 제3 실리콘 막은 거의 수직으로 정렬됨 - 과,상기 제2 실리콘 막에 인접한 전하 저장 매체와,상기 전하 저장 매체에 인접한 제어 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제70항에 있어서,상기 전하 저장 매체는 ONO 막을 포함하는 것을 특징으로 하는 메모리.
- 제70항에 있어서,상기 전하 저장 매체는 상기 제2 실리콘 막에 인접한 제1 유전체 층과, 상기 제1 유전체 층에 인접한 플로팅 게이트와, 상기 플로팅 게이트와 상기 제어 게이트사이의 제2 유전체 층을 포함하는 것을 특징으로 하는 메모리.
- 제72항에 있어서,상기 플로팅 게이트는 나노 결정을 포함하는 것을 특징으로 하는 메모리.
- 제72항에 있어서,상기 플로팅 게이트는 연속 실리콘 막을 포함하는 것을 특징으로 하는 메모리.
- 제70항에 있어서,상기 제1 도전형은 N 형이고 상기 제2 도전형은 P 형인 것을 특징으로 하는 메모리.
- 기판 위에 형성된 제1 금속 콘택,상기 제1 금속 콘택에 형성된 제1 도전형을 갖고 상기 제1 금속 콘택과 쇼트키 접합(Schottky junction)을 형성하는 실리곤 막,상기 실리콘 막에 형성되고 상기 실리콘 막과 제2 쇼트키 접합을 형성하는 제2 금속 콘택,상기 실리콘 막에 인접한 전하 저장 매체 및상기 전하 저장 매체에 인접한 컨트롤 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제76항에 있어서,상기 전하 저장 매체는 ONO 막을 포함하는 것을 특징으로 하는 메모리.
- 제76항에 있어서,상기 전하 저장 매체는 상기 실리콘 막에 인접한 제1 유전체, 상기 제1 유전체에 인접한 플로팅 게이트 및 상기 플로팅 게이트와 상기 컨트롤 게이트 사이의 제2 유전체를 포함하는 것을 특징으로 하는 메모리.
- 제78항에 있어서,상기 플로팅 게이트는 나노 결정을 포함하는 것을 특징으로 하는 메모리.
- 제78항에 있어서,상기 플로팅 게이트는 실리콘 플로팅 게이트인 것을 특징으로 하는 메모리.
- 제78항에 있어서,상기 제1 도전형은 P 형인 것을 특징으로 하는 메모리.
- 기판 위에 형성된 제1 도전형을 갖는 제1 실리콘 막,상기 제1 실리콘 막 위에 형성된 제1 유전체 층,유전체 층 위에 형성된 상기 제1 도전형의 제2 실리콘 막,상기 제1 실리콘 막, 상기 제1 유전체 층 및 상기 제2 실리콘 막의 부근 및 콘택한 제3 실리콘 막 - 상기 제3 실리콘 막은 상기 제1 도전형과 정반대인 제2 도전형을 가짐 -,상기 제3 실리콘 막에 인접한 전하 저장 매체 및상기 전하 저장 매체에 인접한 컨트롤 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제82항에 있어서,상기 전하 저장 매체는 ONO 막인 것을 특징으로 하는 메모리.
- 제82항에 있어서,상기 전하 저장 매체는 상기 제3 실리콘 막에 인접한 제3 유전체, 상기 제2 유전체에 인접한 플로팅 게이트 및 상기 플로팅 게이트와 상기 컨트롤 게이트 사이의 제3 유전체를 포함하는 것을 특징으로 하는 메모리.
- 제84항에 있어서,상기 플로팅 게이트는 나노 결정으로부터 형성되는 것을 특징으로 하는 메모리.
- 제84항에 있어서,상기 플로팅 게이트는 실리콘으로부터 형성되는 것을 특징으로 하는 메모리.
- 제82항에 있어서,상기 제1 도전형은 N 형이고 상기 제2 도전형은 P 형인 것을 특징으로 하는 메모리.
- 기판,제1 도전형 및 상기 기판 위에 상기 제1 도전형의 제1 농축을 갖는 제1 실리콘 막,상기 제1 실리콘 막 위에 상기 제1 도전형의 제2 농축 - 상기 제2 농축은 상기 제1 농축보다 작음 - 을 갖는 제2 실리콘 막,상기 제2 실리콘 막 위에 형성된 제2 도전형을 갖는 제3 실리콘 막,상기 제2 실리콘 막에 인접한 전하 저장 매체 및상기 전하 저장 매체에 인접한 컨트롤 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제88항에 있어서,상기 전하 저장 매체는 ONO 막인 것을 특징으로 하는 메모리.
- 제88항에 있어서,상기 전하 저장 장치는 상기 제2 실리콘 막에 인접한 제1 유전체, 상기 제1 유전체에 인접한 플로팅 게이트 및 상기 플로팅 게이트와 상기 컨트롤 게이트 사이의 제2 유전체를 포함하는 것을 특징으로 하는 메모리.
- 제90항에 있어서,상기 플로팅 게이트는 나노 결정으로부터 형성되는 것을 특징으로 하는 메모리.
- 제90항에 있어서,상기 플로팅 게이트는 실리콘으로부터 형성되는 것을 특징으로 하는 메모리.
- 제88항에 있어서,상기 제1 도전형은 P 형이고 상기 제2 도전형은 N 형인 것을 특징으로 하는 메모리.
- 평면을 갖는 단결정 실리콘 기판,상기 단결정 실리콘 기판의 상기 평면 위에 형성된 유전체,상기 유전체 위에 형성된 제1 콘택,상기 제1 콘택 위에 형성된 바디(body),상기 바디 위에 형성된 제2 콘택,상기 바디에 인접한 전하 저장 매체 - 판독 전류가 상기 기판의 상기 평면에 수직한 방향으로 상기 제1 콘택과 상기 제2 콘택 사이로 흐름 -,상기 전하 저장 매체에 인접한 컨트롤 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제1 콘택, 상기 제1 콘택 위에 바디 및 상기 바디 위에 제2 콘택을 포함하는 제1 필러,상기 제1 필러 위에 형성된 제2 필러 - 상기 제2 필러는 제3 콘택, 상기 제3 콘택 위에 형성된 제2 바디 및 상기 제2 바디 위에 형성된 제4 콘택을 포함함 -,상기 제1 필러에 인접한 제1 전하 저장 매체,상기 제2 필러에 인접한 제2 전하 저장 매체 및상기 제1 전하 저장 매체 및 상기 제2 전하 저장 매체에 인접하여 형성된 연속 막 컨트롤 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제95항에 있어서,상기 제1 전하 저장 매체는 나노 결정을 포함하는 막을 포함하는 것을 특징으로 하는 메모리.
- 제1 콘택, 상기 제1 콘택 위에 바디 및 상기 바디 위에 제2 콘택을 포함하는 제1 필러,상기 제1 필러 위에 형성된 제2 필러 - 상기 제2 필러는 제3 콘택, 상기 제3 콘택 위에 형성된 제2 바디 및 상기 바디 위에 형성된 제4 콘택을 포함함 -,상기 제1 필러 및 상기 제2 필러의 상기 측벽 위에 형성된 제1 유전체,상기 제1 및 제2 필러에 인접한 상기 제1 유전체 위 및 부근에 형성된 나노 결정 막,상기 나노 결정에 인접하여 형성된 제2 유전체,상기 제1 필러에 인접한 상기 제2 유전체에 인접하여 형성된 제1 컨트롤 게이트 및상기 제2 필러에 인접한 상기 제2 유전체에 인접하여 형성된 제2 컨트롤 게이트를 포함하는 것을 특징으로 하는 메모리.
- 제97항에 있어서,상기 제1 컨트롤 게이트 및 상기 제2 컨트롤 게이트는 연속 막으로부터 형성되는 것을 특징으로 하는 메모리.
- 단결정 반도체 기판 위에 비정질 또는 다결정 반도체 층으로 형성된 전하 저장 장치의 모놀리식 3차원 어레이 및상기 어레이 아래, 상기 어레이 내에 또는 상기 어레이 위에 적어도 일부분은 상기 기판에 형성된 구동 회로(driver circuitry)를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제99항에 있어서,상기 구동 회로는 상기 기판의 상기 어레이 아래에 형성된 센스 앰프 및 전하 펌프 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제99항에 있어서,두 개의 연속적인 디바이스 레벨 사이의 적어도 하나의 표면은 화학적 기계 연마에 의해 평탄화되는 것을 특징으로 하는 반도체 디바이스.
- 제101항에 있어서,상기 어레이는 4개 이상의 디바이스 레벨을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제102항에 있어서,각각의 전하 저장 장치는 필러 TFT EEPROM, 전하 저장 영역을 가진 필러 다이오드, 자기 정렬된 TFT EEPROM 및 레일 스택 TFT EEPROM으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 반도체 디바이스.
- 제103항에 있어서,각각의 어레이 레벨은 연마된 평탄한 층간 절연 층에 의해 상기 어레이의 또 다른 레벨로부터 분리되는 것을 특징으로 하는 반도체 디바이스.
- 제104항에 있어서,각각의 디바이스 레벨은 상기 인접 디바이스 레벨에 대하여 평탄한 것을 특징으로 하는 반도체 디바이스.
- 복수의 디바이스 레벨을 포함하는 3차원 반도체 디바이스에 있어서,각각의 레벨은액티브 반도체 영역,전하 저장 영역,제1 전극,제2 전극을 포함하고,상기 액티브 반도체 영역의 제1 평면은 상기 제1 및 상기 제2 전극 중 하나의 제1 평면에 정렬되는 것을 특징으로 하는 3차원 반도체 디바이스.
- 제106항에 있어서,상기 액티브 반도체 영역의 제2 평면은 상기 제1 및 상기 제2 전극 중 나머지의 제2 평면에 정렬되는 것을 특징으로 하는 3차원 반도체 디바이스.
- 제107항에 있어서,상기 액티브 반도체 영역은 채널, 소스 및 드레인 영역을 포함하는 수직 필러를 포함하고,상기 제1 및 제2 전극은 상기 소스 및 상기 드레인 영역 중 하나를 콘택시키며,상기 디바이스는 게이트 전극을 더 포함하는 것을 특징으로 하는 3차원 반도체 디바이스.
- 제107항에 있어서,상기 액티브 반도체 영역은 수직 P-N 접합 필러를 포함하고,상기 제1 및 제2 전극은 상기 P-N 접합의 상기 P 및 상기 N 영역 중 하나를 콘택시키는 것을 특징으로 하는 반도체 디바이스.
- 복수의 디바이스 레벨을 포함하는 3차원 반도체 디바이스의 제조 방법에 있어서,각각의 디바이스 레벨을 제조하는 상기 방법은액티브 반도체 영역을 형성하는 단계,전하 저장 영역을 형성하는 단계,제1 전극을 형성하는 단계,제2 전극을 형성하는 단계 및동일한 포토리쏘그래피 단계 동안 상기 액티브 반도체 영역 및 제1 전극 중 적어도 두 면을 패턴화하는 단계를 포함하는 것을 특징으로 하는 3차원 반도체 디바이스의 제조 방법.
- 제110항에 있어서,상기 액티브 반도체 영역 및 제1 전극은 제1 마스크를 사용하여 에칭되는 것을 특징으로 하는 3차원 반도체 디바이스의 제조 방법.
- 제111항에 있어서,상기 제2 전극 및 상기 액티브 반도체 영역을 제2 마스크를 사용하여 에칭하는 단계를 더 포함하는 것을 특징으로 하는 3차원 반도체 디바이스의 제조 방법.
- 제111항에 있어서,상기 액티브 반도체 영역은 채널, 소스 및 드레인 영역을 포함하는 수직 필러를 포함하고,상기 제1 및 상기 제2 전극은 상기 소스 및 상기 드레인 영역 중 하나를 콘택시키며,게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 반도체 디바이스의 제조 방법.
- 제111항에 있어서,상기 액티브 반도체 영역은 수직 P-N 접합 필러를 포함하고,상기 제1 및 상기 제2 전극은 상기 P-N 접합의 상기 P 영역 및 상기 N 영역 중 하나를 콘택시키는 것을 특징으로 하는 3차원 반도체 디바이스의 제조 방법.
- 채널, 소스 및 드레인 영역을 포함하는 액티브 반도체 영역,게이트 절연 층,소스 전극,드레인 전극 및게이트 전극을 포함하고,상기 액티브 반도체 영역의 제1 평면은 상기 액티브 반도체 영역의 상기 채널부에서만 상기 게이트 전극의 한 면에 정렬되는 것을 특징으로 하는 반도체 디바이스.
- 제115항에 있어서,상기 게이트 절연 층은 전하 저장 영역의 한 부분을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제116항에 있어서,상기 디바이스는 디바이스의 모놀리식 3차원 어레이(monolithic three dimensional array)에 결합된 자기 정렬 TFT를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 채널, 소스 및 드레인 영역을 포함하는 액티브 반도체 영역을 형성하는 단계,게이트 절연 층을 형성하는 단계,소스 전극을 형성하는 단계,드레인 전극을 형성하는 단계,게이트 층을 형성하는 단계 및동일한 포토리쏘그래피 단계 동안 상기 액티브 반도체 층의 상기 채널 영역이 아닌 상기 게이트 층과 상기 소스 및 드레인 영역을 패턴화하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제118항에 있어서,상기 액티브 반도체 영역 및 게이트 층은 제1 마스크를 사용하여 에칭되고.상기 게이트 절연 층은 전하 저장 영역의 한 부분을 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제119항에 있어서,상기 패턴화된 액티브 반도체 층을 포함하는 전하 저장 장치의 모놀리식 3차원 어레이를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 전계 효과 트랜지스터(field effect transistor)에 있어서,소스,드레인,채널,게이트,상기 게이트와 상기 채널 사이의 적어도 하나의 절연 층,소스-채널-드레인 방향에 실질적으로 평행하게 뻗어 있고 상기 게이트에 콘택하고 상기 게이트에 자기 정렬되는 게이트 라인을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제121항에 있어서,상기 소스, 상기 드레인 및 상기 채널은 층간 절연 층 위에 위치하는 폴리실리콘 액티브 층에 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제122항에 있어서,상기 트랜지스터는 EEPROM을 포함하고,상기 게이트는 제어 게이트를 포함하며,상기 적어도 하나의 절연 층은 상기 제어 게이트 및 상기 채널 사이의 전하 저장 영역에 위치하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제123항에 있어서,상기 전하 저장 영역은 ONO 유전체 막 또는 도전성 나노 결정을 포함하는 절연 층을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제123항에 있어서,상기 전하 저장 영역은상기 채널 위에 터널 유전체,상기 터널 유전체 위에 플로팅 게이트 및상기 플로팅 게이트 위에 제어 게이트 유전체를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제123항에 있어서,게이트 측벽 부근에 위치하고 상기 게이트와 거의 동일한 높이를 갖는 측벽 스페이서 및상기 측벽 스페이서 부근 및 상기 소스 및 드레인 영역 위에 위치하고 상기 측벽 스페이서와 거의 동일한 높이를 갖는 게이트간 절연 층을 더 포함하는 것을특징으로 하는 전계 효과 트랜지스터.
- 제126항에 있어서,상기 게이트 라인은 상기 측벽 스페이서 및 상기 게이트간 절연 층 위에 위치하고,상기 게이트 라인은 상기 측벽 스페이서 사이의 개구(opening)를 통하여 상기 게이트를 콘택시키는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제127항에 있어서,상기 소스 영역을 콘택시키는 제1 비트 라인 및상기 드레인 영역을 콘택시키는 제2 비트 라인을 더 포함하고,상기 제1 및 상기 제2 비트 라인은 상기 게이트간 절연 층 아래에 위치하고, 상기 소스-채널-드레인 방향에 실질적으로 수직한 방향으로 확장하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제124항에 있어서,상기 게이트는상기 전하 저장 영역을 콘택시키는 제1 부분 및상기 제1 부분 위에 제2 부분을 포함하고,상기 제1 및 상기 제2 게이트 부분은 분리하여 증착된 층을 포함하는 것을특징으로 하는 전계 효과 트랜지스터.
- 제126항에 있어서,상기 게이트 라인은 두 개의 폴리실리콘 층 사이의 실리사이드 층을 포함하는 워드 라인을 포함하고,상기 게이트 라인은 상기 게이트간 절연 층 및 상기 측벽 스페이서의 상부에 바로 위치하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제123항에 있어서,상기 게이트 라인은 상기 채널 및 상기 전하 저장 영역에 자기 정렬되는 워드 라인을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 3차원 비휘발성 디바이스 어레이에 있어서,복수의 수직으로 분리된 디바이스 레벨 - 각 레벨은 채널, 소스 및 드레인 영역을 포함하는 TFT EEPROM의 어레이 및 상기 채널 영역에 인접한 전하 저장 영역을 포함함 -,각각의 디바이스 레벨의 복수의 비트 라인 컬럼 - 각각의 비트 라인은 상기 TFT EEPROM의 상기 소스 또는 상기 드레인 영역을 콘택시킴 -,각각의 디바이스 레벨의 복수의 워드 라인 로우 및상기 디바이스 레벨 사이에 위치한 적어도 하나의 층간 절연 층을 포함하는것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제132항에 있어서,적어도 하나의 디바이스 레벨에 있어서, 상기 비트 라인 컬럼은 상기 워드 라인 로우로부터 TFT EEPROM 채널의 정반대 면에 배치되고,각각의 TFT EEPROM의 상기 채널은 비정질 실리콘 또는 폴리실리콘을 포함하고,비트 라인의 상기 컬럼은 상기 TFT EEPROM의 소스-채널-드레인 방향에 실질적으로 수직하게 뻗어 있고,각각의 워드 라인은 상기 TFT EEPROM의 상기 제어 게이트를 콘택시키거나 상기 TFT EEPROM의 제어 게이트로서 행동하고, 워드 라인의 상기 로우는 상기 TFT EEPROM의 상기 소스-채널-드레인에 실질적으로 평행하게 확장하며,워드 라인은 TFT EEPROM의 상기 어레이의 상기 제어 게이트에 자기 정렬되고 상기 각각의 워드 라인의 아래에 위치한 상기 TFT EEPROM의 상기 전하 저장 영역 및 상기 채널에 자기 정렬되는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제133항에 있어서,각각의 전하 저장 영역은 ONO 유전체 막 또는 도전성 나노 결정을 포함하는 절연 층을 포함하는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제133항에 있어서,각각의 전하 저장 영역은상기 채널 위에 터널 유전체,상기 터널 유전체 위에 플로팅 게이트 및상기 플로팅 게이트 위에 제어 게이트 유전체를 포함하는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제133항에 있어서,상기 TFT EEPROM의 상기 제어 게이트의 측벽 부근에 위치한 측벽 스페이서 - 상기 측벽 스페이서는 상기 제어 게이트와 거의 동일한 높이를 가짐 -,각각의 디바이스 층의 상기 TFT EEPROM의 상기 소스 및 드레인 영역 위의 상기 측벽 스페이서 사이에 위치한 게이트간 절연 층 - 상기 게이트간 절연 층은 상기 측벽 스페이서와 거의 동일한 높이를 가짐 - 을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제136항에 있어서,상기 워드 라인은 각각의 디바이스 레벨의 상기 측벽 스페이서 및 상기 게이트간 절연 층 위에 위치하고,상기 워드 라인은 상기 측벽 스페이서 사이의 개구를 통하여 상기 각각의TFT EEPROM 제어 게이트를 콘택시키는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제137항에 있어서,각각의 디바이스 레벨의 상기 비트 라인은 상기 게이트간 절연 층 아래로 확장하는 레일(rail)을 포함하는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제138항에 있어서,상기 레일은 도핑된 반도체 영역 위에 실리사이드 층을 포함하고,상기 도핑된 반도체 영역은 상기 도핑된 반도체 영역이 상기 TFT EEPROM 채널 부근에 위치하는 영역의 상기 TFT EEPROM 소스 및 드레인 영역을 포함하는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제132항에 있어서,각각의 제어 게이트는상기 전하 저장 영역을 콘택시키는 제1 부분 및상기 제1 부분 위에 제2 부분을 포함하고,상기 제1 및 상기 제2 게이트 부분은 분리하여 증착된 층을 포함하는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제132항에 있어서,상기 워드 라인 및 상기 비트 라인을 상기 어레이의 상기 제1 디바이스 레벨 아래의 반도체 기판에 위치한 주변 회로에 접속시키는 워드 라인 콘택 및 비트 라인 콘택을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제141항에 있어서,상기 워드 라인 및 상기 비트 라인 콘택은 복수의 디바이스 층 사이에 확장하는 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 제132항에 있어서,각각의 메모리 셀은 TFT EEPROM를 포함하고,비트당 각각의 메모리 셀의 크기는 약 (2F2)/N이고, 여기서 F는 최소 특성 크기이고 N은 3차원의 디바이스 층의 수이며 N>1인 것을 특징으로 하는 3차원 비휘발성 디바이스 어레이.
- 채널,소스,드레인,상기 채널 위에 위치한 터널 유전체,상기 터널 유전체 위에 위치한 플로팅 게이트,상기 플로팅 게이트 측벽 부근에 위치한 측벽 스페이서,상기 플로팅 게이트 위에 위치한 워드 라인 및상기 제어 게이트 및 상기 플로팅 게이트 사이에 위치한 제어 게이트 유전체를 포함하고,상기 제어 게이트 유전체는 상기 측벽 스페이서 위에 위치하는 것을 특징으로 하는 EEPROM.
- 제144항에 있어서,상기 측벽 스페이서는 상기 플로팅 게이트의 상부까지 뻗어 있고,상기 제어 게이트 유전체는 상기 플로팅 게이트 및 상기 측벽 스페이서의 상면에 위치하는 것을 특징으로 하는 EEPROM.
- 제144항에 있어서,상기 플로팅 게이트는 상기 측벽 스페이서 위에 수직으로 확장하는 것을 특징으로 하는 EEPROM.
- 제146항에 있어서,상기 플로팅 게이트는 상기 측벽 스페이서 위에 측면으로 확장하여 상기 플로팅 게이트가 "T" 형태를 갖는 것을 특징으로 하는 EEPROM.
- 제147항에 있어서,상기 제어 게이트 유전체는 상기 측벽 스페이서 위로 확장하는 상기 플로팅 게이트의 상면 및 측면 위에 위치하고,상기 워드 라인은 상기 제어 게이트 유전체 위에 위치하여 상기 워드 라인이 상기 EEPROM의 제어 게이트로서 행동하는 것을 특징으로 하는 EEPROM.
- 제146항에 있어서,상기 플로팅 게이트의 상면을 조면화(roughening) 또는 텍스처화(texturing)하는 것을 특징으로 하는 EEPROM.
- 제144항에 있어서,상기 소스, 상기 드레인 및 상기 채널은, 층간 절연 층 위에 위치하여 상기 EEPROM이 TFT를 포함하도록 하는 폴리실리콘 액티브 층에서 형성되는 것을 특징으로 하는 EEPROM.
- 복수의 수직으로 분리된 디바이스 레벨 - 각각의 레벨은 청구항 150의 TFT EEPROM의 어레이를 포함함 -,각각의 디바이스 레벨의 복수의 비트 라인 컬럼 - 각각의 비트 라인은 상기TFT EEPROM의 상기 소스 또는 상기 드레인 영역을 콘택시키고, 비트 라인의 상기 컬럼은 상기 TFT EEPROM의 소스-채널-드레인 방향에 실질적으로 수직하게 확장함 -,각각의 디바이스 레벨의 복수의 워드 라인 로우 - 워드 라인의 상기 로우는 상기 TFT EEPROM의 상기 소스-채널-드레인 방향에 실질적으로 평행하게 확장함 - 및상기 디바이스 레벨 사이에 위치한 적어도 하나의 층간 절연 층을 포함하는 것을 특징으로 하는 3차원 메모리 어레이.
- 제151항에 있어서,상기 워드 라인은 상기 TFT EEPROM의 상기 채널 및 상기 플로팅 게이트에 자기 정렬되고,각각의 디바이스 레벨의 상기 비트 라인은 상기 워드 라인 아래로 확장하는 레일을 포함하는 것을 특징으로 하는 3차원 메모리 어레이.
- 비휘발성 메모리 셀의 어레이에 있어서,각각의 메모리 셀은 반도체 디바이스를 포함하고 비트 당 각각의 메모리 셀의 크기는 약 (2f2)/N이고, 여기서 f는 최소 특성 크기이고 N은 3차원의 디바이스 층의 수이고, N≥1인 것을 특징으로 하는 비휘발성 메모리 셀의 어레이.
- 제153항에 있어서,상기 어레이는 N>1인 경우, 복수의 수직으로 분리된 디바이스 레벨을 포함하는 모놀리식 3차원 메모리 어레이를 포함하고,상기 반도체 디바이스는, 채널, 소스 및 드레인 영역 및 전하 저장 영역을 포함하는 TFT EEPROM을 포함하는 것을 특징으로 비휘발성 메모리 셀의 어레이.
- 제154항에 있어서,각각의 디바이스 레벨의 복수의 비트 라인 컬럼 - 각각의 비트 라인은 상기 TFT EEPROM의 상기 소스 또는 상기 드레인 영역을 콘택시키고, 상기 비트 라인의 상기 컬럼은 상기 TFT EEPROM의 소스-채널-드레인 방향에 실질적으로 수직하게 확장함 -,각각의 디바이스 레벨의 복수의 워드 라인 로우 - 상기 워드 라인의 상기 로우는 상기 TFT EEPROM의 상기 소스-채널-드레인 방향에 실질적으로 평행하게 확장함 - 및상기 디바이스 레벨 사이에 위치한 적어도 하나의 층간 절연 층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이.
- 제155항에 있어서,상기 TFT EEPROM은 제어 게이트를 더 포함하고,상기 복수의 워드 라인은, 상기 각각의 TFT EEPROM의 상기 제어 게이트, 상기 각각의 TFT EEPROM의 상기 채널 영역 및 상기 각각의 워드 라인 아래에 위치한 상기 각각의 TFT EEPROM의 상기 전하 저장 영역에 자기 정렬되는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이.
- 제156항에 있어서,상기 TFT EEPROM은상기 TFT EEPROM의 상기 게이트의 측벽 부근에 위치한 측벽 스페이서 - 상기 측벽 스페이서는 상기 게이트와 거의 동일한 높이를 가짐 - 및상기 측벽 스페이서 사이 및 각각의 디바이스 층의 상기 TFT EEPROM의 상기 소스 및 상기 드레인 영역 위에 위치하는 게이트간 절연 층 - 상기 게이트간 절연 층은 상기 측벽 스페이서와 거의 동일한 높이를 가짐 - 을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이.
- 제157항에 있어서,상기 워드 라인은 각각의 디바이스 레벨의 상기 게이트간 절연 층 및 상기 측벽 스페이서 위에 위치하고,상기 워드 라인은 상기 측벽 스페이서 사이의 개구를 통하여 상기 각각의 TFT EEPROM 제어 게이트를 콘택시키는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이.
- 제155항에 있어서,상기 TFT EEPROM은상기 전하 저장 영역에 위치한 플로팅 게이트,상기 TFT EEPROM의 상기 플로팅 게이트의 측벽 부근에 위치한 측벽 스페이서,각각의 디바이스 층의 상기 TFT EEPROM의 상기 소스 및 상기 드레인 영역 위 및 상기 측벽 스페이서 사이에 위치하는 게이트간 절연 층 - 상기 게이트간 절연 층은 상기 측벽 스페이서와 거의 동일한 높이를 가짐 - 및상기 측벽 스페이서 및 상기 게이트간 절연 층 위와 상기 워드 라인의 아래에 위치한 제어 게이트 유전체를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이.
- 제159항에 있어서,상기 플로팅 게이트는 상기 측벽 스페이서 위로 수직 및 측면으로 확장하여, 상기 플로팅 게이트가 "T" 형태를 갖도록 하는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이.
- 제155항에 있어서,상기 워드 라인 및 상기 비트 라인을 상기 어레이의 상기 제1 디바이스 레벨 아래의 반도체 기판에 위치한 주변 회로와 접속시키는 워드 라인 콘택 및 비트 라인 콘택을 더 포함하고,상기 비트 라인 콘택은 복수의 디바이스 층 사이로 확장하는 것을 특징으로 하는 비휘발성 메모리 셀의 어레이.
- 반도체 액티브 영역을 제공하는 단계,상기 액티브 영역 위에 전하 저장 영역을 형성하는 단계,상기 전하 저장 영역 위에 도전성 게이트 층을 형성하는 단계,상기 게이트 층을 패턴화하여 상기 전하 저장 영역 위에 가로놓인 제어 게이트를 형성하는 단계,마스크로서 상기 제어 게이트를 사용하여 상기 액티브 영역을 도핑하여 상기 액티브 영역에 소스 및 드레인 영역을 형성하는 단계,상기 제어 게이트 위 및 부근에 제1 절연 층을 형성하는 단계,포토리쏘그래피 마스킹 없이 상기 제어 게이트의 상부를 노출시키는 단계,상기 제어 게이트의 상기 노출된 상부를 콘택시키는 워드 라인을 형성하여, 상기 워드 라인이 상기 제어 게이트에 자기 정렬되도록 하는 단계를 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제162항에 있어서,상기 게이트 층 위에 차단 층을 형성하는 단계,상기 게이트 층을 패턴화하는 상기 단계 동안 상기 차단 층을 패턴화하는 단계,상기 제어 게이트 및 상기 차단 층 측벽 부근에 측벽 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제163항에 있어서,상기 차단 층은 상기 측벽 스페이서의 소재 및 상기 제어 게이트의 소재와 다른 소재를 포함하고,상기 제어 게이트의 상기 상부를 노출시키는 상기 단계는 상기 제1 절연 층을 평탄화하여 상기 차단 층을 노출시키고, 상기 측벽 스페이서 사이로부터 상기 차단 층을 선택적으로 제거하여 게이트 콘택 비어를 형성하는 단계를 포함하고,워드 라인을 형성하는 상기 단계는 상기 워드 라인을 상기 제1 절연 층 위 및 상기 게이트 콘택 비어에 증착시켜서, 상기 게이트 콘택 비어의 상기 워드 라인의 상기 부분이 상기 제어 게이트의 상부를 형성하도록 하는 단계를 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제162항에 있어서,상기 워드 라인은 제1 절연 층 위에 형성되어 상기 워드 라인은 실질적으로 평탄한 상면을 갖도록 하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제162항에 있어서,상기 제어 게이트의 상기 상부를 노출시키는 상기 단계는 상기 제1 절연 층을 평탄화하여 상기 제어 게이트를 노출시키는 단계를 포함하고,워드 라인을 형성하는 상기 단계는 상기 워드 라인을 상기 제1 절연 층 위에 증착시켜서, 상기 노출된 제어 게이트를 콘택시키도록 하는 단계를 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제162항에 있어서,상기 액티브 영역을 제공하는 상기 단계는 폴리실리콘 액티브 층을 층간 절연 층 위에 형성하는 단계를 포함하고,상기 전하 저장 영역을 형성하는 상기 단계는 ONO 유전체 막 또는 도전성 나노 결정을 포함하는 절연 층을 형성하는 단계를 포함하며,상기 워드 라인을 형성하는 상기 단계는 적어도 하나의 도전 층을 상기 제1 절연 층 및 상기 노출된 제어 게이트 위에 증착하고, 제1 포토리지스트 마스크(photoresist mask)를 상기 적어도 하나의 도전 층에 형성하고, 상기 적어도 하나의 도전 층을 에칭하여 상기 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제167항에 있어서,마스크로서 상기 워드 라인을 사용하여 상기 액티브 영역 및 상기 전하 저장 영역을 에칭하여, 상기 워드 라인이 EEPROM 채널 및 상기 전하 저장 영역에 자기정렬되도록 하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제168항에 있어서,상기 제어 게이트 측벽 부근에 측벽 스페이서를 형성하는 단계,금속 층을 상기 제어 게이트, 상기 측벽 스페이서 및 상기 도핑된 소스 및 드레인 영역 위에 형성하는 단계,상기 금속 층을 열처리하여 상기 소스 및 드레인 영역 위에 금속 실리사이드 영역을 형성하는 단계 및상기 측벽 스페이서로부터 상기 금속 층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제169항에 있어서,상기 도핑된 소스 및 드레인 영역 및 상기 실리사이드 영역은 소스-채널-드레인 방향에 실질적으로 수직하게 확장하는 비트 라인을 포함하고,상기 워드 라인은 상기 소스-채널-드레인 방향에 실질적으로 평행하게 확장하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제170항에 있어서,폴리실리콘 액티브 층을 형성하는 상기 단계는비정질 실리콘 층 또는 폴리실리콘 층을 형성하는 단계,상기 금속 층을 형성한 후에 상기 EEPROM를 열처리하여 상기 비정질 실리콘 층 또는 상기 폴리실리콘 층을 촉매로서 상기 금속 층을 사용하여 재결정화 하는 단계를 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제162항에 있어서,상기 EEPROM은 두 개의 포토리쏘그래피 마스킹 단계를 사용하여 형성되는 것을 특징으로 하는 EEPROM 제조 방법.
- 반도체 액티브 영역을 제공하는 단계,상기 액티브 영역 위에 터널 유전체 층을 형성하는 단계,상기 터널 유전체 층 위에 도전성 게이트 층을 형성하는 단계,상기 게이트 층을 패턴화하여 상기 터널 유전체 층 위에 가로놓인 플로팅 게이트를 형성하는 단계,마스크로서 상기 플로팅 게이트를 사용하여 상기 액티브 영역을 도핑하여 상기 액티브 영역에 소스 및 드레인 영역을 형성하는 단계,상기 플로팅 게이트 측벽 부근에 측벽 스페이서를 형성하는 단계,상기 측벽 스페이서의 위 및 부근에, 상기 소스 및 드레인 영역의 위에 제1 절연 층을 형성하는 단계,상기 플로팅 게이트 위에 제어 게이트 유전체 층을 형성하는 단계 및상기 제어 게이트 유전체 위 및 상기 제1 절연 층 위에 워드 라인을 형성하는 단계를 포함하는 EEPROM 제조 방법.
- 제173항에 있어서,상기 게이트 층 위에 차단 층 - 상기 차단 층은 상기 측벽 스페이서의 소재 및 상기 게이트 층의 소재와 다른 소재를 포함함 - 을 형성하는 단계,상기 게이트 층을 패턴화하는 단계 동안 상기 차단 층을 패턴화하는 단계,상기 플로팅 게이트 측벽 부근에 형성되는 것 외에 상기 차단 층 측벽 부근에 위치하도록 상기 측벽 스페이서를 형성하는 단계,제1 절연 층을 평탄화하여 상기 차단 층을 노출시키는 단계,상기 측벽 스페이서 사이로부터 상기 차단 층을 선택적으로 제거하여 게이트 콘택 비어를 형성하는 단계,상기 게이트 콘택 비어에 상기 제어 게이트 유전체를 형성하는 단계 및상기 게이트 콘택 비어의 제어 게이트를 상기 워드 라인의 한 부분을 상기 게이트 콘택 비어에 증착함으로써 상기 제어 게이트 유전체 위에 형성하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제173항에 있어서,상기 제1 절연 층을 평탄화하여 상기 플로팅 게이트의 상부를 노출시키는 단계,상기 제어 게이트 유전체를 상기 제1 절연 층 위, 상기 측벽 스페이서 위 및상기 플로팅 게이트 위에 형성하는 단계 및상기 워드 라인을 상기 제어 게이트 유전체 위에 형성하여 상기 워드 라인이 상기 EEPROM의 제어 게이트로서 행동하도록 하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제175항에 있어서,상기 측벽 스페이서 위에 수직 및 측면으로 확장하는 상기 플로팅 게이트의 상부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제176항에 있어서,상기 플로팅 게이트의 상부에 반구형 그레인 실리콘(hemispherical grain silicon)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제177항에 있어서,상기 플로팅 게이트의 상기 상부의 상면을 조면화 하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제173항에 있어서,금속 층을 상기 플로팅 게이트, 상기 측벽 스페이서 및 상기 도핑된 소스 및 드레인 영역 위에 형성하는 단계,상기 금속 층을 열처리하여 상기 소스 및 드레인 영역 위에 금속 실리사이드를 형성하는 단계 및상기 측벽 스페이서로부터 상기 금속 층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 제조 방법.
- 제179항에 있어서,상기 도핑된 소스 및 드레인 영역 및 상기 실리사이드 영역은 소스-채널-드레인 방향에 실질적으로 수직하게 확장하는 비트 라인을 포함하고,상기 워드 라인은 상기 소스-채널-드레인 방향에 실질적으로 평행하게 확장하는 것을 특징으로 하는 EEPROM 제조 방법.
- 반도체 액티브 층을 형성하는 단계,상기 액티브 층 위에 제1 절연 층을 형성하는 단계,상기 제1 절연 층 위에 복수의 게이트 전극을 형성하는 단계,마스크로서 상기 게이트 전극을 사용하여 상기 액티브 층을 도핑하여 상기 액티브 층에 복수의 소스 및 드레인 영역 및 소스-드레인 방향에 실질적으로 수직하게 확장하는 복수의 비트 라인을 형성하는 단계,상기 게이트 전극 위 및 부근에, 상기 소스 영역, 드레인 영역 및 상기 비트 라인 위에 제2 절연 층을 형성하는 단계,상기 제2 절연 층을 평탄화하는 단계 및상기 소스-드레인 방향에 실질적으로 평행하게 확장하는 상기 제2 절연 층 위에 복수의 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제181항에 있어서,게이트 전극, 소스, 드레인, 채널, 워드 라인의 한 부분, 두 개의 비트 라인 부분을 포함하는 상기 메모리 디바이스의 각각의 셀은 단지 두 포토리쏘그래피 마스킹 단계만을 사용하여 형성되는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제182항에 있어서,상기 게이트 전극 측벽 부근에 측벽 스페이서를 형성하는 단계,상기 게이트 전극, 상기 측벽 스페이서, 상기 도핑된 소스 및 드레인 영역 및 상기 비트 라인 위에 금속 층을 형성하는 단계,상기 금속 층을 열처리하여 상기 소스 및 드레인 영역 및 상기 비트 라인 위에 금속 실리사이드 영역을 형성하는 단계, 및상기 측벽 스페이서로부터 상기 금속 층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제181항에 있어서,상기 게이트 전극은 EEPROM 제어 게이트를 포함하고 상기 절연 층은 EEPROM 전하 저장 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제184항에 있어서,상기 워드 라인은 상기 제어 게이트에 자기 정렬되는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제181항에 있어서,상기 게이트 전극은 EEPROM 플로팅 게이트를 포함하고 상기 절연 층은 터널 유전체 층을 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제181항에 있어서,상기 워드 라인을 형성하는 상기 단계는 상기 제2 절연 층 위에 적어도 하나의 도전 층을 증착하는 단계, 상기 적어도 하나의 도전 층 위에 제1 포토리지스트 마스크를 형성하는 단계 및 상기 적어도 하나의 도전 층을 에칭하여 상기 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제187항에 있어서,마스크로서 상기 워드 라인을 사용하여 상기 액티브 층 및 상기 제1 절연 층을 에칭하여 상기 워드 라인이 상기 소스 및 드레인 영역 사이의 상기 액티브 층에 위치한 복수의 EEPROM 채널에 자기 정렬되도록 하는 단계를 더 포함하는 비휘발성 메모리 어레이 형성 방법.
- 제181항에 있어서,상기 워드 라인 위에 층간 절연 층을 형성하는 단계 및 상기 층간 절연 층 위에 상기 어레이의 적어도 하나의 추가적인 디바이스 레벨을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제189항에 있어서,제1 워드 또는 비트 라인에 확장하는 상기 제2 절연 층에 제1 비어를 형성하는 단계,적어도 하나의 도전 층을 형성하는 단계 및상기 도전 층을 패턴화하여 복수의 워드 라인 또는 워드 라인 콘택 층 및 적어도 하나의 비트 라인 콘택 층 - 상기 비트 라인 콘택 층은 상기 제1 비어를 통하여 상기 복수의 상기 워드 또는 비트 라인 중 적어도 하나를 콘택시킴 - 을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제190항에 있어서,상기 제1 비어는 상기 제2 절연 층을 통하여 확장하는 것 이외에도 상기 층간 절연 층을 통하여 뻗어 있고,상기 적어도 하나의 도전 층을 패턴화하는 단계는 상기 어레이의 N+1번째 레벨에 복수의 워드 라인 콘택 층을 형성하는 단계 및 상기 어레이의 N번째 레벨에 적어도 하나의 워드 또는 비트 라인 콘택 층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제189항에 있어서,동일 어닐링 단계 동안 상기 어레이의 복수의 디바이스 레벨의 상기 도핑된 소스 및 드레인 영역을 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제189항에 있어서,동일 어닐링 단계 동안 상기 어레이의 복수의 디바이스 레벨의 상기 액티브 층을 재결정화 하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 제193항에 있어서,상기 재결정 단계와 동일한 어닐링 단계 동안 상기 어레이의 상기 복수의 디바이스 레벨의 상기 도핑된 소스 및 드레인 영역을 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이 형성 방법.
- 반도체 액티브 영역을 제공하는 단계,상기 액티브 영역 위에 복수의 더미 블록(dummy block)을 형성하는 단계,마스크로서 상기 더미 블록을 사용하여 상기 액티브 영역을 도핑하여 상기 액티브 영역에 소스 및 드레인 영역을 형성하는 단계,상기 더미 블록 위 및 사이에 게이트간 절연 층을 형성하는 단계,상기 게이트간 절연 층을 평탄화하여 상기 더미 블록의 상부를 노출시키는 단계,상기 평탄화 된 게이트간 절연 층의 부분들 사이로부터 상기 더미 블록을 선택적으로 제거하여 상기 게이트간 절연 층의 상기 부분들 사이에 복수의 비어를 형성하는 단계,상기 복수의 비어의 상기 액티브 영역 위에 전하 저장 영역을 형성하는 단계,상기 전하 저장 영역 위에 도전성 게이트 층을 형성하는 단계 및상기 도전성 게이트 층을 패턴화하여 상기 전하 저장 영역 위에 가로놓인 제어 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제195항에 있어서,상기 전하 저장 영역은 ONO 유전체 막 또는 도전성 나노 결정을 포함하는 절연 층을 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제195항에 있어서,상기 전하 저장 영역은 터널 유전체와 제어 게이트 유전체 사이에 플로팅 게이트를 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제195항에 있어서,상기 더미 블록은 PECVD 실리콘 질화막을 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제195항에 있어서,상기 더미 블록은 희생 도전성 게이트 및 보호 절연 층을 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제199항에 있어서,상기 더미 블록의 측벽 위에 측벽 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제195항에 있어서,상기 액티브 영역은 층간 절연 층 위에 형성된 비정질 실리콘 또는 폴리실리콘 층을 포함하고,상기 더미 블록 소재는 600℃ 이하의 온도에서 증착되는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제201항에 있어서,상기 액티브 영역의 노출된 소스 및 드레인 영역 위 및 상기 더미 블록 위에 금속 층을 형성하는 단계,상기 금속 층을 어닐링하여 상기 소스 및 드레인 영역 위에 실리사이드 영역을 형성하는 단계 및상기 더미 블록 위에 남아 있는 상기 금속 층의 미반응 부분을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제202항에 있어서,촉매로서 상기 실리사이드 영역을 사용하여 상기 액티브 영역을 재결정화 하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제202항에 있어서,상기 실리사이드 영역은 소스에서 드레인 방향에 실질적으로 수직한 방향으로 확장하는 매립된 비트 라인을 포함하는 것을 특징으로 하는 EEPROM 어레이 제조방법.
- 제204항에 있어서,상기 도전성 게이트 층을 패턴화하는 상기 단계는 상기 비어의 복수의 제어 게이트를 상기 전하 저장 영역 위에 형성하는 단계 및 복수의 워드 라인을 상기 게이트간 절연 층 위에 형성하는 단계를 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제195항에 있어서,각각의 전하 저장 영역은 상기 비어의 상기 액티브 영역 위의 제1 수평부, 상기 게이트간 절연 층 측벽에 인접한 상기 비어의 수직부 및 상기 게이트간 절연 층 위의 제2 수평부를 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 제195항에 있어서,상기 EEPROM 어레이 위에 층간 절연 층을 형성하는 단계 및 상기 층간 절연 층 위에 적어도 하나 이상의 EEPROM 어레이를 형성하는 단계를 더 포함하는 것을 특징으로 하는 EEPROM 어레이 제조 방법.
- 비정질 실리콘 또는 폴리실리콘 액티브 층, 전하 저장 영역 및 제어 게이트를 포함하는 TFT EEPROM를 형성하는 단계,상기 액티브 층과 콘택하는 결정화 촉매를 제공하는 단계 및상기 촉매를 제공하는 상기 단계 이후 상기 액티브 층을 열처리하여 상기 촉매를 사용하여 상기 액티브 층을 재결정화 하는 단계를 포함하는 것을 특징으로 하는 TFT EEPROM 형성 방법.
- 제208항에 있어서,상기 액티브 층 위에 복수의 결정화 윈도우를 형성하는 단계 및상기 결정화 윈도우에 상기 결정화 촉매를 제공하는 단계를 더 포함하는 것을 특징으로 하는 TFT EEPROM 형성 방법.
- 제209항에 있어서,상기 복수의 결정화 윈도우를 형성하는 상기 단계는상기 TFT EEPROM 위에 절연 층을 형성하는 단계 및상기 절연 층을 패턴화하여 결정화 윈도우 경계 및 측벽 스페이서를 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 TFT EEPROM 형성 방법.
- 제210항에 있어서,상기 측벽 스페이서는 희생 게이트에 형성되는 것을 특징으로 하는 TFT EEPROM 형성 방법.
- 제211항에 있어서,상기 희생 게이트를 제거하는 단계 및상기 희생 게이트를 제거한 후 및 열처리하는 상기 단계 후 상기 전하 저장 영역 및 상기 제어 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT EEPROM 형성 방법.
- 제208항에 있어서,상기 촉매는 Ni, Ge, Mo, Co, Pt, Pd 또는 이들의 실리사이드를 포함하는 것을 특징으로 하는 TFT EEPROM 형성 방법.
- 제208항에 있어서,상기 액티브 층에 소스 및 드레인 영역을 형성하는 단계,상기 소스 및 드레인 영역과 콘택하는 금속 실리사이드 결정화 촉매를 형성하는 단계 및상기 결정화 촉매로서 상기 금속 실리사이드를 사용하여 상기 액티브 층을 재결정화 하는 단계를 더 포함하는 것을 특징으로 하는 TFT EEPROM 형성 방법.
- 제208항에 기재된 TFT EEPROM의 3차원 어레이의 형성 방법에 있어서,상기 TFT EEPROM 위에 적어도 하나의 층간 절연 층을 형성하는 단계 및상기 적어도 하나의 층간 절연 층 위에 복수의 제2 TFT EEPROM을 형성하는단계를 포함하는 것을 특징으로 하는 TFT EEPROM의 3차원 어레이의 형성 방법.
- 제215항에 있어서,동일 어닐링 단계 동안 상기 어레이의 복수의 디바이스 레벨의 상기 TFT의 액티브 층을 재결정화 하는 단계를 더 포함하는 것을 특징으로 하는 TFT EEPROM의 3차원 어레이의 형성 방법.
- 제216항에 있어서,상기 재결정 단계와 동일한 어닐링 단계 동안 상기 어레이의 상기 복수의 디바이스 레벨의 TFT 도핑된 소스 및 드레인 영역을 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 TFT EEPROM의 3차원 어레이의 형성 방법.
- 기판 위에 배치된 반도체 디바이스의 어레이에 있어서,상기 어레이는제1 방향으로 상기 기판 위에 제1 높이로 배치된 제1 복수의 분리된 도전체 및상기 제1 방향과 다른 제2 방향으로 제2 높이로 배치된 제2 복수의 분리된 레일 스택을 포함하고,각각의 레일 스택은반도체 막 - 상기 반도체 막의 제1 표면이 상기 제1 복수의 분리된 도전체와콘택함 -,도체 막 및상기 반도체 막의 제2 표면과 상기 도전 막 사이에 배치된 국소 전하 저장 막을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제218항에 있어서,상기 제2 복수의 분리된 레일 스택은 상기 제1 복수의 분리된 도전체에 배치되는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제218항에 있어서,상기 분리된 도전체 사이의 공간은 평탄화 된 증착 산화물을 포함하는 것을 특징으로 반도체 디바이스의 어레이.
- 제218항에 있어서,상기 반도체 막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제221항에 있어서,상기 폴리실리콘은 P-형으로 도핑되는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제222항에 있어서,상기 P-형으로 도핑된 폴리실리콘은 상기 분리된 도전체와 상기 분리된 레일 스택 사이의 콘택 교점에 N+ 아웃디퓨전 영역을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제218항에 있어서,상기 국소 전하 저장 막은 전하 포획 매체를 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제224항에 있어서,상기 전하 포획 매체는 유전성 절연 플로팅 게이트를 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제224항에 있어서,상기 전하 포획 매체는 전기적으로 절연된 나노 결정을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제224항에 있어서,상기 전하 포획 매체는 유전성 스택의 전하 포획 층을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제227항에 있어서,상기 유전성 스택은 O-N-O 유전성 스택을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제224항에 있어서,상기 도전 막은 도전성 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제229항에 있어서,상기 도전 막은 도전성 금속을 포함하는 막을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제218항에 있어서,상기 분리된 도전체는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제231항에 있어서,상기 분리된 도전체는 도전성 금속을 포함하는 막을 포함하는 것을 특징으로하는 반도체 디바이스의 어레이.
- 제231항에 있어서,상기 분리된 도전체의 상기 폴리실리콘은 제2 도전형의 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제233항에 있어서,상기 제2 도전형의 상기 폴리실리콘은 N+ 도핑되는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제218항에 있어서,상기 반도체 막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제235항에 있어서,상기 제1 도전형은 P-형으로 도핑되는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제236항에 있어서,상기 P-형으로 도핑된 반도체 막은 상기 제1 복수의 분리된 도전체와 상기제2 복수의 분리된 레일 스택 사이의 콘택 교점에 N+ 아웃디퓨전 영역을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제218항에 있어서,상기 제1 복수의 분리된 도전체는 금속 또는 금속 실리사이드를 포함하는 인접 층 및 제1 도전형의 도핑된 폴리실리콘을 포함하고,상기 도전 막은 금속 또는 금속 실리사이드를 포함하는 인접 층 및 상기 제1 도전형의 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 기판 위에 배치된 반도체 디바이스의 어레이에 있어서,상기 어레이는제1 방향으로 상기 기판 위에 제1 높이로 배치된 제1 복수의 분리된 도전체,상기 제1 방향과 다른 제2 방향으로 제2 높이로 배치된 제2 복수의 분리된 레일 스택 - 각각의 레일 스택은 반도체 막 - 상기 반도체 막의 제1 표면이 상기 제1 복수의 분리된 도전체와 콘택함 -, 도전 막 및 상기 반도체 막의 제2 표면과 상기 도전 막 사이에 배치된 국소 전하 저장 막을 포함함 -,절연 막,상기 제1 방향으로 상기 절연 막 위에 제3 높이로 배치된 제3 복수의 분리된 도전체,상기 제1 방향과 다른 제2 방향으로 상기 절연 막 위에 제4 높이로 배치된 제4 복수의 분리된 레일 스택 - 각각의 레일 스택은 반도체 막 - 상기 반도체 막의 제1 표면은 상기 제3 복수의 분리된 도전체와 콘택함 -, 도전 막 및 상기 반도체 막의 제2 표면과 상기 도전 막 사이에 배치된 국소 전하 저장 막을 포함함 - 을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제239항에 있어서,상기 제2 복수의 분리된 레일 스택은 제1 복수의 분리된 도전체 위에 배치되고,상기 절연막은 제2 복수의 분리된 레일 스택 위에 배치되고,상기 제3 복수의 분리된 도전체는 상기 절연막 위에 배치되고,상기 제4 복수의 분리된 레일 스택은 상기 제3 복수의 분리된 도전체 위에 배치되는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제239항에 있어서,상기 분리된 도전체 사이의 공간은 평탄화 된 증착 산화물을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제239항에 있어서,상기 반도체 막은 P-형으로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제242항에 있어서,상기 P-형으로 도핑된 폴리실리콘은 상기 분리된 도전체와 상기 분리된 레일 스택 사이의 콘택 교점에 N+ 아웃디퓨전 영역을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제239항에 있어서,상기 국소 전하 저장 막은 전하 포획 매체를 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제244항에 있어서,상기 전하 포획 매체는 유전성 절연 플로팅 게이트를 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제244항에 있어서,상기 전하 포획 매체는 전기적으로 절연된 나노 결정을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제244항에 있어서,상기 전하 포획 매체는 유전성 스택의 전하 포획 층을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제247항에 있어서,상기 유전성 스택은 O-N-O 유전성 스택을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제244항에 있어서,상기 도전 막은 도전성 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제249항에 있어서,상기 도전 막은 도전성 금속을 포함하는 막을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제239항에 있어서,상기 분리된 도전체는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제251항에 있어서,상기 분리된 도전체는 도전성 금속을 포함하는 막을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제251항에 있어서,상기 분리된 도전체의 상기 폴리실리콘은 제2 도전형의 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제253항에 있어서,상기 제2 도전형의 상기 폴리실리콘은 N+ 도핑되는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제239항에 있어서,상기 반도체 막은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제255항에 있어서,상기 반도체 막 폴리실리콘은 P-형으로 도핑되는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제256항에 있어서,상기 P-형으로 도핑된 반도체 막은 상기 제1 복수의 분리된 반도체와 상기 제2 복수의 분리된 레일 스택 사이의 콘택 교점에 N+ 아웃디퓨전 영역을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 제239항에 있어서,상기 제1 및 상기 제3 복수의 분리된 도전체는 금속 또는 금속 실리사이드를 포함하는 인접 층 및 제1 도전형의 도핑된 폴리실리콘을 포함하고,상기 도전 막은 금속 또는 금속 실리사이드를 포함하는 인접 층 및 상기 제1 도전형의 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스의 어레이.
- 기판 위에 배치된 메모리 어레이에 있어서,상기 어레이는제1 방향으로 상기 기판 위에 제1 높이로 배치된 제1 복수의 제1 분리된 레일 스택 - 각각의 제1 레일 스택은 도전 막, 상기 도전 막 위에 배치된 국소 전하 저장 막 및 상기 국소 전하 저장 막 위에 배치된 반도체 막을 구비함 -,상기 제1 방향과 다른 제2 방향으로 상기 제1 높이 위에 제2 높이로 배치된 제2 복수의 분리된 도전체 및상기 제1 방향으로 상기 제2 높이 위에 제3 높이로 배치된 제3 복수의 제2 분리된 레일 스택 - 각각의 제2 레일 스택은 반도체 막, 상기 반도체 막 위에 배치된 국소 전하 저장 막 및 상기 국소 전하 저장 막 위에 배치된 도전 막을 구비함 - 을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제259항에 있어서,상기 제2 복수의 분리된 도전체는 상기 제1 및 상기 제3 레일 스택의 상기 반도체 막을 콘택시키는 것을 특징으로 하는 메모리 어레이.
- 제260항에 있어서,상기 제2 복수의 분리된 도전체는 상기 제1 및 제3 레일 스택의 상기 반도체 막의 도핑된 소스 또는 드레인 영역을 콘택시키는 것을 특징으로 하는 메모리 어레이.
- 기판 위에 배치된 메모리 어레이에 있어서,상기 어레이는제1 방향으로 상기 기판 위에 제1 높이로 배치된 제1 복수의 분리된 레일 스택 - 각각의 레일 스택은 도전 막, 상기 도전 막 위에 배치된 국소 전하 저장 막 및 상기 국소 전하 저장 막 위에 배치된 반도체 막을 구비함 - 및상기 제1 방향과 다른 제2 방향으로 상기 제1 높이 위에 제2 높이로 배치된 제1 복수의 분리된 도전체 - 상기 분리된 도전체는 불순물을 포함하는 상기 반도체 막의 영역 위에 가로놓이고, 상기 영역은 상기 분리된 도전체 및 상기 국소 전하저장 막 사이의 전기적 접속을 형성함 - 를 포함하는 것을 특징으로 하는 메모리 어레이.
- 제262항에 있어서,상기 제1 방향으로 상기 제2 높이 위에 제3 높이로 배치된 제3 복수의 분리된 레일 스택 - 각각의 레일 스택은 도전 막, 상기 도전 막 위에 배치된 국소 전하 저장 막 및 상기 국소 전하 저장 막 위에 배치된 제2 반도체 막 - 및상기 제2 방향으로 상기 제3 높이 위에 제4 높이로 배치된 제4 복수의 분리된 도전체 - 상기 분리된 도전체는 불순물을 포함하는 상기 제2 반도체 막의 영역 위에 가로놓이고, 상기 영역은 상기 분리된 도전체 및 상기 국소 전하 저장 막 사이의 전기적 접속을 형성함 - 를 더 포함하는 것을 특징으로 하는 메모리 어레이.
- 제262항에 있어서,상기 분리된 도전체 사이의 공간은 평탄화 된 산화물을 포함하는 것을 특징으로 하는 메모리 어레이.
- 기판 위에 배치된 메모리 어레이에 있어서,상기 어레이는제1 방향으로 상기 기판 위에 제1 높이로 배치된 제1 복수의 분리된 레일 스택 - 각각의 레일 스택은 도전 막 및 상기 도전 막 위에 배치된 국소 전하 저장 막을 포함함 -,상기 제1 방향과 다른 제2 방향으로 상기 제1 높이 위에 제2 높이로 배치된 제1 복수의 분리된 도전체 - 상기 분리된 도전체는 상기 레일 스택과 콘택 교점을 형성하여 상기 분리된 도전체가 상기 콘택 교점에서 상기 국소 전하 저장 막을 직접 콘택시킬 수 있음 - 및상기 분리된 도전체 사이 및 상기 콘택 교점 주위 영역의 상기 국소 전하 저장 막 위에 배치된 반도체 막을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제265항에 있어서,상기 분리된 도전체 사이의 공간은 평탄화 된 산화물을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제265항에 있어서,상기 반도체 막은 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제267항에 있어서,상기 폴리실리콘 반도체 막은 P-형으로 도핑되는 것을 특징으로 하는 메모리 어레이.
- 제268항에 있어서,상기 P-형으로 도핑된 폴리실리콘은 상기 분리된 도전체 부근에 N+ 아웃디퓨전 영역을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제265항에 있어서,상기 국소 전하 저장 막은 전하 포획 매체를 포함하는 것을 특징으로 하는 메모리 어레이.
- 제270항에 있어서,상기 전하 포획 매체는 유전성 절연 플로팅 게이트를 포함하는 것을 특징으로 하는 메모리 어레이.
- 제270항에 있어서,상기 전하 포획 매체는 전기적으로 절연된 나노 결정을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제270항에 있어서,상기 전하 포획 매체는 유전성 스택의 전하 포획 층을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제273항에 있어서,상기 유전성 스택은 O-N-O 유전성 스택을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제270항에 있어서,상기 도전 막은 도전성 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제275항에 있어서,상기 도전 막은 도전성 금속을 포함하는 막을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제265항에 있어서,상기 분리된 도전체는 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제277항에 있어서,상기 분리된 도전체는 도전성 금속을 포함하는 막을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제277항에 있어서,상기 분리된 도전체의 상기 폴리실리콘은 제2 도전형의 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제277항에 있어서,상기 제2 도전형의 상기 폴리실리콘은 N+ 도핑되는 것을 특징으로 하는 메모리 어레이.
- 제265항에 있어서,상기 반도체 막은 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제281항에 있어서,상기 반도체 막 폴리실리콘은 P-형으로 도핑되는 것을 특징으로 하는 메모리 어레이.
- 제282항에 있어서,상기 P-형으로 도핑된 반도체 막은 상기 제1 복수의 분리된 도전체와 상기 제2 복수의 분리된 레일 스택 사이의 콘택 교점에 N+ 아웃디퓨전 영역을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제265항에 있어서,상기 제1 복수의 분리된 도전체는 금속 또는 금속 실리사이드를 포함하는 인접 층 및 제1 도전형의 도핑된 폴리실리콘을 포함하고,상기 도전 막은 금속 또는 금속 실리사이드를 포함하는 인접 층 및 상기 제1 도전형의 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제265항에 있어서,상기 어레이는 모놀리식 3차원 어레이를 포함하는 것을 특징으로 하는 메모리 어레이.
- 2 비트 정보를 가진 NMOS 메모리 셀의 3차원 어레이의 메모리 셀을 프로그래밍하는 방법에 있어서,메모리 셀의 상기 어레이는 기판 위에 배치되고 메모리 레벨의 제1 복수 Z를 포함하고, 상기 z번째 메모리 레벨은 비트 라인 도전체의 제2 복수 X 및 워드 라인 도전체의 제3 복수 Y를 포함하고, 상기 메모리 셀은 국소 전하 저장 매체를 구비하고,상기 방법은제1 전위, 제2 전위 및 제3 전위를 제공하는 단계 - 상기 제1 전위는 상기 제2 전위보다 작고 상기 제2 전위는 상기 제3 전위보다 작음 -,워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x와 x+1 사이에 배치되는 위치에서 메모리 셀을 프로그램밍하기 위해 선택하는 단계,상기 2 비트 중 제1 비트를 프로그래밍하는 단계 - 상기 단계는 상기 제1 전위를 상기 z 번째 레벨의 x 이하의 모든 비트 라인에 인가하고, 상기 제2 전위를 상기 z번째 레벨의 x보다 큰 모든 비트 라인에 인가하고, 상기 제3 전위를 상기 z번째 레벨의 워드 라인 y로 인가하며, 상기 제1 전위를 상기 z번째 레벨의 y 이외의 모든 워드 라인 및 상기 z번째 레벨 이외의 레벨의 모든 워드 라인 및 비트 라인에 인가하여 이루어짐 - 및상기 2 비트 중 제2 비트를 프로그래밍하는 단계 - 상기 단계는 상기 제1 전위를 상기 z번째 레벨의 x보다 큰 모든 비트 라인에 인가하고, 상기 제2 전위를 상기 z번째 레벨의 x이하의 모든 비트 라인에 인가하고, 상기 제3 전위를 상기 z번째 레벨의 워드 라인 y에 인가하며, 상기 제1 전위를 상기 z번째 레벨의 y 이외의 모든 워드 라인 및 상기 z번째 레벨 이외의 레벨의 모든 워드 라인 및 비트 라인에 인가하여 이루어짐 - 를 포함하는 것을 특징으로 하는 3차원 어레이의 메모리 셀을 프로그래밍하는 방법.
- 제286항에 있어서,상기 제2 전위는 상기 제1 전위보다 큰 약 3 V 내지 약 8 V의 범위에 있는 것을 특징으로 하는 3차원 어레이의 메모리 셀을 프로그래밍하는 방법.
- 제287항에 있어서,상기 제3 전위는 상기 제1 전위보다 큰 약 9 V 내지 약 13 V의 범위에 있는 것을 특징으로 하는 3차원 어레이의 메모리 셀을 프로그래밍하는 방법.
- 2 비트 정보를 가진 PMOS 메모리 셀의 3차원 어레이의 메모리 셀을 프로그래밍하는 방법에 있어서,메모리 셀의 상기 어레이는 기판 위에 배치되고 메모리 레벨의 제1 복수 Z를 포함하고, 상기 z번째 메모리 레벨은 비트 라인 도전체의 제2 복수 X 및 워드 라인 도전체의 제3 복수 Y를 포함하고, 상기 메모리 셀은 국소 전하 저장 매체를 구비하고,상기 방법은제1 전위, 제2 전위 및 제3 전위를 제공하는 단계 - 상기 제1 전위는 상기 제2 전위보다 크고 상기 제2 전위는 상기 제3 전위보다 큼 -,워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x와 x+1 사이에 배치되는 위치에서 메모리 셀을 프로그램밍하기 위해 선택하는 단계,상기 2 비트 중 제1 비트를 프로그래밍하는 단계 - 상기 단계는 상기 제1 전위를 상기 z 번째 레벨의 x 이하의 모든 비트 라인에 인가하고, 상기 제2 전위를 상기 z번째 레벨의 x보다 큰 모든 비트 라인에 인가하고, 상기 제3 전위를 상기 z번째 레벨의 워드 라인 y로 인가하며, 상기 제1 전위를 상기 z번째 레벨의 y 이외의 모든 워드 라인 및 상기 z번째 레벨 이외의 레벨의 모든 워드 라인 및 비트 라인에 인가하여 이루어짐 - 및상기 2 비트 중 제2 비트를 프로그래밍하는 단계 - 상기 단계는 상기 제1 전위를 상기 z번째 레벨의 x보다 큰 모든 비트 라인에 인가하고, 상기 제2 전위를 상기 z번째 레벨의 x이하의 모든 비트 라인에 인가하고, 상기 제3 전위를 상기 z번째 레벨의 워드 라인 y에 인가하며, 상기 제1 전위를 상기 z번째 레벨의 y 이외의 모든 워드 라인 및 상기 z번째 레벨 이외의 레벨의 모든 워드 라인 및 비트 라인에 인가하여 이루어짐 - 를 포함하는 것을 특징으로 하는 3차원 어레이의 메모리 셀을 프로그래밍하는 방법.
- 제289항에 있어서,상기 제2 전위는 상기 제1 전위보다 작은 약 3 V 내지 약 8 V의 범위에 있는 것을 특징으로 하는 3차원 어레이의 메모리 셀을 프로그래밍하는 방법.
- 제290항에 있어서,상기 제3 전위는 상기 제1 전위보다 작은 약 9 V 내지 약 13 V의 범위에 있는 것을 특징으로 하는 3차원 어레이의 메모리 셀을 프로그래밍하는 방법.
- 2 비트 정보를 가진 NMOS 메모리 셀 - 상기 메모리 셀에 2 비트 정보가 저장됨 - 의 3차원 어레이의 메모리 셀의 내용을 판독하는 방법에 있어서,메모리 셀의 상기 어레이는 기판 위에 배치되고 메모리 레벨의 제1 복수 Z를포함하고, 상기 z번째 메모리 레벨은 비트 라인 도전체의 제2 복수 X 및 워드 라인 도전체의 제3 복수 Y를 포함하며, 상기 메모리 셀은 국소 전하 저장 매체를 구비하고,상기 방법은제1 전위, 제2 전위 및 제3 전위를 제공하는 단계 - 상기 제1 전위는 상기 제2 전위보다 작고 상기 제2 전위는 상기 제3 전위보다 작음 -,워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x와 x+1 사이에 배치되는 위치에서 메모리 셀을 판독하기 위해 선택하는 단계,상기 제2 전위를 상기 z번째 레벨의 x이하의 모든 비트 라인에 인가하는 단계,상기 제1 전위를 상기 z번째 레벨의 x보다 큰 모든 비트 라인에 인가하는 단계,상기 제3 전위를 상기 z번째 레벨의 워드 라인 y에 인가하는 단계,상기 제1 전위를 상기 z번째 레벨의 y 이외의 모든 워드 라인 및 상기 z번째 레벨 이외의 레벨의 모든 워드 라인 및 비트 라인에 인가하는 단계,상기 제2 전위를 상기 z번째 레벨의 x보다 큰 모든 비트 라인에 인가하는 단계,상기 제1 전위를 상기 z번째 레벨의 x이하의 모든 비트 라인에 인가하는 단계,상기 제3 전위를 상기 z번째 레벨의 워드 라인 y에 인가하는 단계,상기 제1 전위를 상기 z번째 레벨의 y 이외의 모든 워드 라인 및 상기 z번째 레벨 이외의 레벨의 모든 워드 라인 및 비트 라인에 인가하는 단계를 포함하는 것을 특징으로 하는 3차원 어레이의 메모리 셀의 내용을 판독하는 방법.
- 제292항에 있어서,상기 제2 전위는 상기 제1 전위보다 큰 약 50 mV 내지 약 3 V의 범위에 있는 것을 특징으로 하는 3차원 어레이의 메모리 셀의 내용을 판독하는 방법.
- 제293항에 있어서,상기 제3 전위는 상기 제1 전위보다 큰 약 1 V 내지 약 5 V의 범위에 있는 것을 특징으로 하는 3차원 어레이의 메모리 셀의 내용을 판독하는 방법.
- 2 비트 정보를 가진 PMOS 메모리 셀 - 상기 메모리 셀에 2 비트 정보가 저장됨 - 의 3차원 어레이의 메모리 셀의 내용을 판독하는 방법에 있어서,메모리 셀의 상기 어레이는 기판 위에 배치되고 메모리 레벨의 제1 복수 Z를 포함하고, 상기 z번째 메모리 레벨은 비트 라인 도전체의 제2 복수 X 및 워드 라인 도전체의 제3 복수 Y를 포함하며, 상기 메모리 셀은 국소 전하 저장 매체를 구비하고,상기 방법은제1 전위, 제2 전위 및 제3 전위를 제공하는 단계 - 상기 제1 전위는 상기제2 전위보다 크고 상기 제2 전위는 상기 제3 전위보다 큼 -,워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x와 x+1 사이에 배치되는 위치에서 메모리 셀을 판독하기 위해 선택하는 단계,상기 제2 전위를 상기 z번째 레벨의 x이하의 모든 비트 라인에 인가하는 단계,상기 제1 전위를 상기 z번째 레벨의 x보다 큰 모든 비트 라인에 인가하는 단계,상기 제3 전위를 상기 z번째 레벨의 워드 라인 y에 인가하는 단계,상기 제1 전위를 상기 z번째 레벨의 y 이외의 모든 워드 라인 및 상기 z번째 레벨 이외의 레벨의 모든 워드 라인 및 비트 라인에 인가하는 단계,상기 제2 전위를 상기 z번째 레벨의 x보다 큰 모든 비트 라인에 인가하는 단계,상기 제1 전위를 상기 z번째 레벨의 x이하의 모든 비트 라인에 인가하는 단계,상기 제3 전위를 상기 z번째 레벨의 워드 라인 y에 인가하는 단계,상기 제1 전위를 상기 z번째 레벨의 y 이외의 모든 워드 라인 및 상기 z번째 레벨 이외의 레벨의 모든 워드 라인 및 비트 라인에 인가하는 단계를 포함하는 것을 특징으로 하는 3차원 어레이의 메모리 셀의 내용을 판독하는 방법.
- 제295항에 있어서,상기 제2 전위는 상기 제1 전위보다 작은 약 50 mV 내지 약 3 V의 범위에 있는 것을 특징으로 하는 3차원 어레이의 메모리 셀의 내용을 판독하는 방법.
- 제296항에 있어서,상기 제3 전위는 상기 제1 전위보다 작은 약 1 V 내지 약 5 V의 범위에 있는 것을 특징으로 하는 3차원 어레이의 메모리 셀의 내용을 판독하는 방법.
- 메모리 셀 당 저장된 2 비트 정보를 가진 NMOS 메모리 셀의 3차원 어레이에 속한 모든 메모리 셀의 내용을 소거하는 방법에 있어서,메모리 셀의 상기 어레이는 기판 위에 배치되고 메모리 레벨의 제1 복수 Z를 포함하고, 상기 z번째 메모리 레벨은 비트 라인 도전체의 제2 복수 X 및 워드 라인 도전체의 제3 복수 Y를 포함하며, 상기 메모리 셀은 국소 전하 저장 매체를 구비하고,상기 방법은제1 전위 및 제2 전위를 제공하는 단계 - 상기 제1 전위는 상기 제2 전위보다 작음 -,상기 제2 전위를 모든 비트 라인에 인가하는 단계 및상기 제1 전위를 모든 워드 라인에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 내용을 소거하는 방법.
- 제298항에 있어서,상기 제2 전위는 상기 제1 전위보다 큰 약 5 V 내지 약 15 V의 범위에 있는 것을 특징으로 하는 메모리 셀의 내용을 소거하는 방법.
- 메모리 셀 당 저장된 2 비트 정보를 가진 PMOS 메모리 셀의 3차원 어레이에 속한 모든 메모리 셀의 내용을 소거하는 방법에 있어서,메모리 셀의 상기 어레이는 기판 위에 배치되고 메모리 레벨의 제1 복수 Z를 포함하고, 상기 z번째 메모리 레벨은 비트 라인 도전체의 제2 복수 X 및 워드 라인 도전체의 제3 복수 Y를 포함하며, 상기 메모리 셀은 국소 전하 저장 매체를 구비하고,상기 방법은제1 전위 및 제2 전위를 제공하는 단계 - 상기 제1 전위는 상기 제2 전위보다 큼 -,상기 제2 전위를 모든 비트 라인에 인가하는 단계 및상기 제1 전위를 모든 워드 라인에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 내용을 소거하는 방법.
- 제300항에 있어서,상기 제2 전위는 상기 제1 전위보다 작은 약 5 V 내지 약 15 V의 범위에 있는 것을 특징으로 하는 메모리 셀의 내용을 소거하는 방법.
- 2 비트 정보를 가진 NMOS 메모리 셀의 3차원 어레이의 메모리 셀의 단일 비트를 소거하는 방법에 있어서,메모리 셀의 상기 어레이는 기판 위에 배치되고 메모리 레벨의 제1 복수 Z를 포함하고, 상기 z번째 메모리 레벨은 비트 라인 도전체의 제2 복수 X 및 워드 라인 도전체의 제3 복수 Y를 포함하며, 상기 메모리 셀은 국소 전하 저장 매체를 구비하고,상기 방법은제1 전위, 제2 전위 및 제3 전위를 제공하는 단계 - 상기 제1 전위는 상기 제2 전위 이하이고 상기 제2 전위는 상기 제3 전위보다 작음 -,워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x와 x+1 사이에 배치된 위치에서 메모리 셀의 메모리 저장 위치 - 상기 저장 위치는 비트 라인 x+1에 인접함 - 를 소거하기 위해 선택하는 단계,워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x+1과 x+2 사이에 배치된 위치에서 메모리 셀의 메모리 저장 위치 - 상기 저장 위치는 비트 라인 x+1에 인접함 - 의 내용을 판독하는 단계,상기 내용을 메모리 저장소(store)에 저장하는 단계,상기 제1 전위를 워드 라인 y에 인가하는 단계,상기 제2 전위를 비트 라인 x+1 이외의 모든 비트 라인에 인가하는 단계,상기 제3 전위를 비트 라인 x+1에 인가하는 단계,워드 라인 y 이외의 모든 워드 라인을 플로팅하는 단계,상기 제1 전위를 인가하거나 또는 상기 z번째 레벨 이외의 레벨의 워드 라인 및 모든 비트 라인을 플로팅하는 단계,상기 내용을 상기 메모리 저장소로부터 회수하는 단계 및상기 내용을 워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x+1과 x+2 사이에 배치된 상기 위치에서 상기 메모리 셀의 상기 메모리 저장 위치 - 상기 저장 위치는 비트 라인 x+1에 인접함 - 로 기록하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 단일 비트를 소거하는 방법.
- 제302항에 있어서,상기 제2 전위는 상기 제1 전위보다 큰 약 0 V 내지 약 5 V의 범위에 있는 것을 특징으로 하는 메모리 셀의 단일 비트를 소거하는 방법.
- 제303항에 있어서,상기 제3 전위는 상기 제1 전위보다 큰 약 5 V 내지 약 15 V의 범위에 있는 것을 특징으로 하는 메모리 셀의 단일 비트를 소거하는 방법.
- 2 비트 정보를 가진 PMOS 메모리 셀의 3차원 어레이의 메모리 셀의 단일 비트를 소거하는 방법에 있어서,메모리 셀의 상기 어레이는 기판 위에 배치되고 메모리 레벨의 제1 복수 Z를포함하고, 상기 z번째 메모리 레벨은 비트 라인 도전체의 제2 복수 X 및 워드 라인 도전체의 제3 복수 Y를 포함하며, 상기 메모리 셀은 국소 전하 저장 매체를 구비하고,상기 방법은제1 전위, 제2 전위 및 제3 전위를 제공하는 단계 - 상기 제1 전위는 상기 제2 전위 이상이고 상기 제2 전위는 상기 제3 전위보다 큼 -,워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x와 x+1 사이에 배치된 위치에서 메모리 셀의 메모리 저장 위치 - 상기 저장 위치는 비트 라인 x+1에 인접함 - 를 소거하기 위해 선택하는 단계,워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x+1과 x+2 사이에 배치된 위치에서 메모리 셀의 메모리 저장 위치 - 상기 저장 위치는 비트 라인 x+1에 인접함 - 의 내용을 판독하는 단계,상기 내용을 메모리 저장소에 저장하는 단계,상기 제1 전위를 워드 라인 y에 인가하는 단계,상기 제2 전위를 인가하거나 또는 비트 라인 x+1 이외의 모든 비트 라인을 플로팅하는 단계,상기 제3 전위를 비트 라인 x+1에 인가하는 단계,워드 라인 y 이외의 모든 워드 라인을 플로팅하는 단계,상기 제1 전위를 상기 z번째 레벨 이외의 레벨의 워드 라인 및 모든 비트 라인에 인가하는 단계,상기 내용을 상기 메모리 저장소로부터 회수하는 단계 및상기 내용을 워드 라인 y, 레벨 z에 의해 정의되고 비트 라인 x+1과 x+2 사이에 배치된 상기 위치에서 상기 메모리 셀의 상기 메모리 저장 위치 - 상기 저장 위치는 비트 라인 x+1에 인접함 - 로 기록하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 단일 비트를 소거하는 방법.
- 제305항에 있어서,상기 제2 전위는 상기 제1 전위보다 작은 약 0 V 내지 약 5 V의 범위에 있는 것을 특징으로 하는 메모리 셀의 단일 비트를 소거하는 방법.
- 제306항에 있어서,상기 제3 전위는 상기 제1 전위보다 작은 약 5 V 내지 약 15 V의 범위에 있는 것을 특징으로 하는 메모리 셀의 단일 비트를 소거하는 방법.
- TFT 메모리 셀의 3차원 어레이 제조 방법에 있어서,상기 방법은⒜ 기판 위에 절연 층을 배치하는 단계,⒝ 상기 절연 층 위에 제1 방향으로 제1 복수의 분리된 도전체를 배치하는 단계,⒞ 상기 제1 복수의 분리된 도전체 위에 절연 층을 배치하여 상기 분리된 도전체 사이의 공간을 상기 절연재로 채우는 단계,⒟ 상기 절연 층을 평탄화하여 상기 제1 복수의 분리된 도전체를 노출시키는 단계,⒠ 상기 제1 복수의 분리된 도전체 위 및 콘택하게 제2 방향으로 제2 복수의 레일 스택을 배치하는 단계 - 상기 레일 스택은 제1 도전형의 반도체 물질의 제1 층을 포함하고, 제2 층은 국소 전하 저장 막 및 제3 도전 층을 포함함 - 를 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- 제308항에 있어서,⒡ ⒜, ⒝, ⒞, ⒟ 및 ⒠를 소망하는 횟수로 반복하여 TFT 메모리 셀의 소망하는 수의 레벨을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- 제308항에 있어서,평탄화하는 상기 단계는 CMP를 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- 제310항에 있어서,상기 절연 층을 CMP 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- 제308항에 있어서,⒢ 상기 제1 복수의 분리된 제2 도전형 도핑된 폴리실리콘 도전체로부터 반도체 물질의 상기 제1 층으로 소스 및 드레인 도펀트(dopant)가 아웃디퓨전하도록 하는 단계를 더 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- 제312항에 있어서,⒜, ⒝, ⒞, ⒟, ⒠, ⒡ 및 ⒢를 소망하는 횟수로 반복하여 TFT 메모리 셀의 소망하는 수의 레벨을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- TFT 메모리 셀의 3차원 어레이 제조 방법에 있어서,상기 방법은⒜ 기판 위에 절연 층을 배치하는 단계,⒝ 상기 절연 층 위에 제1 방향으로 제1 복수의 분리된 도전체를 배치하는 단계,⒞ 상기 제1 복수의 분리된 도전체 위 및 콘택하게 상기 제1 방향으로 국소 전하 저장 막의 레일을 배치하는 단계,⒟ 상기 국소 전하 저장 막 위 및 콘택하게 제2 방향으로 제2 복수의 분리된도전체를 배치하는 단계 - 상기 도전체는 제1 도전형의 폴리실리콘 물질로 형성됨 -,⒠ 상기 제2 복수의 분리된 도전체 사이에 제2 도전형의 반도체 막을 배치하는 단계,⒡ 상기 반도체 막 및 상기 제2 복수의 분리된 도전체 위에 절연 층을 배치하여 상기 제2 분리된 도전체 사이의 공간을 상기 절연재로 채우는 단계,⒢ 상기 절연 층을 평탄화하는 단계를 포함하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- 제314항에 있어서,⒣ ⒜, ⒝, ⒞, ⒟, ⒠, ⒡ 및 ⒢를 소망하는 횟수로 반복하여 TFT 메모리 셀의 소망하는 수의 레벨을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- TFT 메모리 셀의 3차원 어레이 제조 방법에 있어서,상기 방법은⒜ 기판 위에 절연 층을 배치하는 단계,⒝ 상기 절연 층 위에 제1 방향으로 제1 복수의 분리된 도전체를 배치하는 단계,⒞ 상기 제1 복수의 분리된 도전체 위에 제1 국소 전하 저장 막을 배치하는단계,⒟ 상기 국소 전하 저장 막 위에 제1 도전형의 반도체 물질의 제1 층을 배치하는 단계,⒠ 반도체 물질의 상기 제1 층 위에 제2 방향으로 제2 도전형의 도핑된 반도체 물질로 형성된 제2 복수의 분리된 도전체를 배치하는 단계,⒡ 상기 제2 복수의 분리된 도전체 위에 절연 층을 배치하여 상기 제2 분리된 도전체 사이의 공간을 상기 절연재로 채우는 단계,⒢ 상기 제2 분리된 도전체를 노출시키기 위해 평탄화하는 단계,⒣ 상기 제2 분리된 도전체 위에 제1 도전형의 반도체 물질의 제2 층을 배치하는 단계,⒤ 반도체 물질의 상기 제2 층 위에 제2 국소 전하 저장 막을 배치하는 단계,⒥ 상기 제2 국소 전하 저장 막 위에 상기 제1 방향으로 제1 복수의 분리된 도전체를 배치하는 단계 및⒦ 상기 층과 상기 분리된 도전체 사이의 교점에서 상기 제1 도전형의 반도체 물질의 상기 제1 및 제2 층에 아웃디퓨전 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- 제316항에 있어서,⒧ ⒞, ⒟, ⒠, ⒡, ⒢, ⒣, ⒤, ⒥ 및 ⒦를 소망하는 횟수로 반복하여 TFT메모리 셀의 소망하는 수의 레벨을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT 메모리 셀의 3차원 어레이 제조 방법.
- TFT 메모리 셀의 어레이 제조 방법에 있어서,상기 방법은기판 위에 절연 층을 배치하는 단계,상기 절연 층 위에 제1 방향으로 제1 복수의 레일 스택을 배치하는 단계 - 상기 레일 스택은 도전 막 층을 포함하고, 국소 전하 저장 막 층은 상기 도전 막 층 위에 형성되며, 제1 도전형의 반도체 막 층은 상기 국소 전하 저장 막 층 위에 배치됨 -,상기 레일 스택 위에 산화물 층을 배치하는 단계,상기 산화물 층을 마스킹하는 단계,상기 산화물 층을 에칭하는 단계,상기 마스크를 제거하는 단계,상기 산화물 층에 에칭된 틈(aperture)을 통하여 및 상기 반도체 막 층으로 상기 제2 도전형의 불순물을 주입하는 단계,상기 틈으로 도전 막을 증착하는 단계 및상기 도전 층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 TFT 메모리 셀의 어레이 제조 방법.
- 기판 위에 절연 층을 배치하고,상기 절연 층 위에 제1 도전형의 비결정질 실리콘을 배치하고,상기 비결정질 실리콘 층 위에 실리콘 질화막 CMP 정지층을 배치하고,상기 실리콘 비결정질 층을 마스크하고,상기 절연 층 내에 마스크하는 것에 의해 정의되는 구멍들을 에칭하고,상기 구멍들 위 및 내부에 제2 도전형의 반도체 물질의 도전 층을 어레이하고,상기 CMP 정지층에 상기 도전 층을 평탄화하고,상기 CMP 정지층 위에 국소 전하 저장 막을 어레이하는 것을 포함하는 것을 특징으로 하는 TFT 메모리의 어레이 제조 방법.
- 절연 층,제1 방향내에서 절연 층 내에 배치되는 제1 복수의 분리된 도전체들,상기 분리된 도전체들의 인접한 영역와 콘택하거나 사이에 배치된 제1 도전형의 반도체 영역 및상기 제1 복수의 분리된 도전체들과 콘택하고 위에 제2 방향에 어레이된 제2 복수의 분리된 레일 스택 - 각 레일 스택은 국소 전하 저장 막과 국소 전하 저장 막 위에 배치된 도전 막을 포함함 - 을 포함하는 것을 특징으로 하는 기판 위에 배치된 메모리 어레이.
- 제320항에 있어서,상기 반도체 막은 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제321항에 있어서,상기 폴리실리콘은 P-형 도핑인 것을 특징으로 하는 메모리 어레이.
- 제322항에 있어서,상기 P-형 도핑된 폴리실리콘이 상기 분리된 도전체 및 상기 반도체 영역사이에서 콘택하는 n+형 아웃디퓨전 영역을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제320항에 있어서,상기 국소 전하 저장 막은 전하 포획 매체를 포함하는 것을 특징으로 하는 메모리 어레이.
- 제324항에 있어서,상기 전하 포획 매체는 유전성 절연 플로팅 게이트를 포함하는 것을 특징으로 하는 메모리 어레이.
- 제324항에 있어서,상기 전하 포획 매체는 전기 절연된 나노 결정체체을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제324항에 있어서,상기 전하 포획 매체는 유전성 스택의 전하 포획 층을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제327항에 있어서,상기 유전성 스택은 O-N-O 유전성 스택을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제324항에 있어서,상기 도전 막은 도전 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제329항에 있어서,상기 도전 막은 도전 금속을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제320항에 있어서,상기 분리된 도전체들은 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제331항에 있어서,상기 분리된 도전체들은 도전 금속을 포함하는 막을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제331항에 있어서,상기 분리된 도전체들의 상기 폴리실리콘은 제2 도전형의 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제333항에 있어서,상기 제2 도전형의 상기 폴리실리콘은 n+형로 도핑된 것을 특징으로 하는 메모리 어레이.
- 제320항에 있어서,성기 반도체 막은 폴리실리콘을 포함하는 것을 특징으로 하는 메모리 어레이.
- 제335항에 있어서,상기 제1 도전형은 P-형인 것을 특징으로 하는 메모리 어레이.
- 제320항에 있어서,상기 제2 복수의 분리된 레일 스택 위에 배치된 절연 막,상기 제1 방향으로 절연 막 안의 제3 복수의 분리된 도전체들,상기 분리된 도전체들과 인접하여 콘택하고 그 사이에 배치된 제1 도전형의 복수의 반도체 영역 및상기 제3 복수의 분리된 도전체들과 콘택하고 그 위에 제2 방향으로 제4 복수의 분리된 레일 스택 - 각 레일 스택은 국소 전하 저장 막과 그 국소 전하 저장 막 위에 배치된 도전 막을 포함함 - 을 더 포함하는 것을 특징으로 하는 메모리 어레이.
- 게이트 전극,상기 게이트 전극의 제1 측면에 인접한 제1 절연 층,상기 게이트 전극에 반대되는 제1 절연 층의 측면에 배치된 제1 도전형을 갖는 제1 반도체 층,상기 제1 반도체 층 내에 제2 도전형의 제1 소스 및 드레인 영역,상기 제1 소스 및 드레인 영역에 콘택하고 상기 제1 절연 층에 반대되는 제1 반도체 층의 측면에 배치된 제1 소스 및 드레인 전극,상기 게이트 전극의 제2 측면에 인접한 제2 절연 층,상기 게이트 전극에 반대되는 제2 절연 층의 측면 위에 배치된 제2 도전형을 갖는 제2 반도체 층,상기 제2 반도체 층 내에 배치된 제1 도전형의 제2 소스 및 드레인 영역 및상기 제2 절연 층에 반대되는 제2 반도체 층의 측면 위에 배치된 제2 소스 및 드레인 영역과 콘택하는 제2 소스 및 드레인 전극을 포함하는 것을 특징으로 하는 TFT CMOS.
- 제338항에 있어서,반도체 기판,상기 기판과 상기 TFT CMOS사이의 층간 절연 층,상기 제1 소스와 드레인 전극 사이에 배치된 제1 평탄 절연 충전 층상기 제2 소스와 드레인 전극 사이에 배치된 제1 평탄 절연 충전 층을 더 포함하는 것을 특징으로 하는 TFT CMOS.
- 제339항에 있어서,제1 평면 내의 층간 절연 층 위에 연장되는 제2 도전형 폴리실리콘 레일을 포함하는 제1 소스 및 드레인 전극,제2 평면 내의 상기 제1 소스 및 드레인 전극 위에 연장되는 폴리실리콘 층을 포함하는 제1 반도체 층,제2 도전형의 제1 폴리실리콘 층 및 실리사이드 층 위에 제1 도전형의 제2폴리실리콘 층과 제1 폴리실리콘 층 위의 규소화합물 층을 포함하는 게이트 전극 - 상기 게이트 전극은 제3 평면 내의 제1 절연 층 위에 연장됨 -,제4 평면 내의 게이트 전극 위에 연장되는 폴리실리콘 층을 포함하는 제2 반도체 층,제5 평면 내의 제2 반도체 층 위에 연장되는 제1 도전형의 폴리실리콘 레일을 포함하는 제2 소스와 드레인 전극 및제1 평면 내지 제5 평면은 겹치지 않는 것을 특징으로 하는 TFT CMOS.
- 제340항에 있어서,상기 게이트 전극, 상기 제1 절연 층, 상기 제1 반도체 층, 상기 제2 절연 층 및 상기 제2 반도체 층은 기판에 평행한 평면 내에 제1 소스와 제2 소스 및 제2 드레인 전극에 수직으로 연장되는 레일 스택을 포함하고,상기 게이트 전극, 상기 제1 절연 층, 상기 제1 반도체 층, 상기 제2 절연 층 및 상기 제2 반도체 층은 소스 및 드레인 방향으로 평행하고 기판에 수직인 평면 내에 정렬되는 것을 특징으로 하는 상기 TFT CMOS.
- 제340항에 있어서,제1 절연 층을 포함하는 제1 전하 저장 영역 및제2 절연 층을 포함하는 제2 전하 저장 영역을 더 포함하는 것을 특징으로 하는 TFT CMOS.
- 제342항에 있어서,제1 전하 저장 영역은 제1 절연 층과 제어 게이트 유전체 사이에 O-N-O 스택, 절연된 나노 결정체들 또는 플로팅 게이트를 포함하고,제2 전하 저장 영역은 제1 절연 층과 제어 게이트 유전체 사이에 O-N-O 스택, 절연된 나노 결정체들 또는 플로팅 게이트를 포함하는 것을 특징으로 하는 TFT CMOS.
- 제340항에 있어서,상기 제1 절연 층은 상기 제2 절연 층이 전하 저장 영역을 포함하지 않는 동안 전하 저장 영역을 포함하는 것을 특징으로 하는 TFT CMOS.
- 하나 또는 그 이상의 층간 절연 층에 의해 수직으로 분리되는 복수의 디바이스 레벨 - 상기 각 디바이스 레벨은 제344항의 복수의 TFT CMOS를 포함함 - 을 포함하는 것을 특징으로 하는 모놀리식 3차원 어레이.
- 제1 방향으로 기판 위에 제1 높이로 배치된 제1 복수의 분리된 도전체들,제1 방향과 달리 제2 방향으로 제1 높이 위에 제2 높이로 배치된 제2 복수의 분리된 레일 스택들 및- 각 레일 스택은상기 제1 복수의 분리된 도전체들과 콘택하는 제2 도전형의 복수의 소스 및 드레인 영역을 포함하는 제1 도전형의 제1 반도체 막,상기 제1 반도체 막 위에 배치된 제1 국소 전하 저장 막,상기 제1 국소 전하 저장 막 위에 배치된 게이트 라인,상기 게이트 라인 위에 배치된 제2 국소 전하 저장 막 및제1 도전형의 복수의 소스 및 드레인 영역을 포함하는 제2 도전형의 제2 반도체 막을 포함함 -제1 도전형의 소스 및 드레인 영역과 콘택하는 제3 분리된 도전체들 - 상기 제3 복수의 분리된 도전체들은 제2 복수의 분리된 레일 스택 위에 제3 높이로 배치됨 - 을 포함하는 것을 특징으로 하는 기판 위에 배치된 반도체 디바이스의 어레이.
- 제346항에 있어서,상기 분리된 도전체들 사이의 공간은 평탄 증착 절연 층을 포함하는 것을 특징으로 하는 어레이.
- 제347항에 있어서,상기 제1 및 제2 반도체 막은 폴리실리콘 층을 포함하는 것을 특징으로 하는 어레이.
- 제348항에 있어서,상기 제1 및 제2 전하 저장 막은 전하 포획 매체를 포함하는 것을 특징으로 하는 어레이.
- 제349항에 있어서,상기 전하 포획 매체는 유전성 절연 플로팅 게이트, 전기 절연된 나노 결정체 또는 O-N-O 유전성 스택을 포함하는 것을 특징으로 하는 어레이.
- 제350항에 있어서,상기 게이트 라인은 제1 전하 저장 막에 인접한 제2 도전형의 제1 폴리실리콘 층, 제2 전하 저장 막에 인접한 실리사이드 층 위의 제1 도전형의 상기 제1 폴리실리콘 층과 제2 폴리실리콘 층 위의 실리사이드 층을 포함하는 것을 특징으로 하는 어레이.
- 제351항에 있어서,상기 제1 복수의 분리된 도전체들은 제2 도전형의 폴리실리콘 층을 포함하고,상기 제3 복수의 분리된 도전체들은 제1 도전형의 폴리실리콘 층을 포함하는 것을 특징으로 하는 어레이.
- 제352항에 있어서,상기 제1 및 제3 복수의 분리된 도전체들은 금속 또는 실리사이드 층을 더 포함하는 것을 특징으로 하는 어레이.
- 제353항에 있어서,상기 제2 도전형의 상기 소스와 드레인 영역은 아웃디퓨전 영역을 포함하는 것을 특징으로 하는 어레이.
- 제346항에 있어서, TFT EEPROM CMOS 디바이스는 상기 제1 및 제3 분리된 도전체들과 상기 게이트 라인의 각 교차에서 형성되는 것을 특징으로 하는 어레이.
- 하나 또는 그 이상의 내부 절연 층에 의해 수직으로 분리된 복수의 디바이스 레벨 - 상기 각 디바이스 레벨은 제346항의 어레이를 포함함 - 을 포함하는 것을 특징으로 하는 모놀리식 3차원 어레이.
- 제356항에 있어서,상기 어레이는 셋 또는 그 이상의 디바이스 레벨을 포함하는 것을 특징으로 하는 어레이.
- 제357항에 있어서,어레이 밑의 기판 속에 배열된 드라이버 회로 및 적어도 일부에 어레이와 함께 수직의 정렬을 더 포함하는 것을 특징으로 하는 어레이.
- 제358항에 있어서,상기 전하 저장 막은 전하의 저장이 가능한 적어도 하나의 절연 층을 포함하고,상기 드라이버 회로는 상기 도전체와 게이트 라인 사이에 도전 링크를 형성하도록 같은 디바이스 레벨에서, 분리된 도전체와 게이트 라인 사이에 충분한 전압을 공급하기에 적합하도록 된 것을 특징으로 하는 어레이.
- 제359항에 있어서,적어도 하나의 도전 링크는 적어도 하나의 도전체와 적어도 하나의 게이트 라인 사이에 형성되는 것을 특징으로 하는 어레이.
- 제360항에 있어서,상기 어레이는 적어도 하나의 논리 회로를 포함하는 것을 특징으로 하는 어레이.
- 제361항에 있어서,상기 적어도 하나의 논리 회로는 인버터 또는 낸드 게이트(NAND gate)를 포함하는 것을 특징으로 하는 어레이.
- 제360항에 있어서, 상기 어레이는 정적 램(SRAM)을 포함하는 것을 특징으로 하는 어레이.
- 회로는 복수의 전하 저장 장치 및 복수의 안티퓨즈 디바이스를 포함하는 것을 특징으로 하는 회로.
- 제364항에 있어서,상기 복수의 전하 저장 장치 및 상기 복수의 안티퓨즈 디바이스는 제1 프로그래밍 전압이 디바이스에 적용될 때 전하 저장 장치로서 기능하고, 제2 프로그래밍 전압이 제1 전압보다 높을 때 전하 저장 영역을 통해 도전 링크를 형성하기에 충분한 디바이스에 적용되어 안티퓨즈로서 기능하는 디바이스의 동일한 세트를 포함하는 것을 특징으로 하는 회로.
- 제365항에 있어서,상기 안티퓨즈 디바이스는 도전 링크는 전하 저장 장치의 전하 저장 영역을 통해 형성된 디바이스를 포함하는 것을 특징으로 하는 회로.
- 제365항에 있어서,상기 전하 저장 장치는 전하 저장 영역을 포함하는 반도체 다이오드를 포함하는 것을 특징으로 하는 회로.
- 제367항에 있어서,상기 다이오드는 층간 절연 층에 의해 분리된 적어도 3개의 디바이스 레벨을 포함하는 3차원 모놀리식 어레이 속에 배열된 폴리실리콘 또는 비정질 실리콘 박막 트랜지스터 - 상기 어레이는 기판 위에 배치됨 - 를 포함하고,상기 전하 저장 영역은 다이오드의 P 도핑 영역 N 도핑 영역 사이 또는 다이오드의 P 도핑 영역 또는 N 도핑 영역과 인접한 영역에 위치한 절연 층의 스택을 포함하는 것을 특징으로 하는 회로.
- 제365항에 있어서,상기 전하 저장 장치는 EEPROM 트랜지스터를 포함하는 것을 특징으로 하는 회로.
- 제369항에 있어서,상기 트랜지스터는 층간 절연 층에 의해 분리된 적어도 3개의 디바이스 레벨을 포함하는 3차원 모놀리식 어레이 속에 배열된 폴리실리콘 또는 비정질 실리콘 박막 트랜지스터 - 상기 어레이는 기판 위에 배치됨 - 를 포함하고,상기 전하 저장 영역은 채널과 박막 트랜지스터의 제어 게이트 사이에 위치한 절연 층의 스택을 포함하는 것을 특징으로 하는 회로.
- 제370항에 있어서,상기 3차원 모놀리식 어레이의 적어도 하나의 디바이스 레벨은,제1 방향으로 기판 위에 제1 높이로 배치된 제1 복수의 분리된 도전체들 및제1 방향과 달리, 제2 방향으로 제2 높이에서 배치된 제2 복수의 분리된 레일 스택들 - 각 레일 스택은 상기 제1 복수의 분리된 도전체들, 상기 국소 전하 저장 막 위에 배치된 도전 막과 반도체 막 위에 배치된 국소 전하 저장 막을 포함함 - 을 포함하는 것을 특징으로 하는 회로.
- 제365항에 있어서,제1 세트의 전하 저장 장치의 임계 전압을 증가시키는 것에 의해 전하 저장 장치의 제1 세트를 오프시키는 전하 저장 장치의 제1 세트에 대한 제1 프로그래밍 전압 및 안티퓨즈 디바이스에 대한 전하 저장 장치의 제2 세트를 전환하는 전하 저장 장치의 제2 세트의 전하 저장 영역을 통해 도전성 링크를 형성하는 전하 저장 장치의 제2 세트에 대한 제2 프로그래밍 전압 을 공급하기에 적합하게 된 드리이버 회로를 더 포함하는 것을 특징으로 하는 회로.
- 제372항에 있어서,상기 회로는 필드 프로그램 가능한 게이트 어레이 또는 프로그램 가능한 논리 디바이스를 포함하는 것을 특징으로 하는 회로.
- 제373항에 있어서,상기 회로는 인버터, NAND 게이트 또는 정적 RAM으로 기능하도록 프로그램 된 회로인 것을 특징으로 하는 회로.
- 제373항에 있어서,회로에서 논리 게이트 별 영역은 4(F(x+1))2에서 5(F(x+1))2- 상기 F는 최소 배선 폭이고 x는 논리 게이트상의 입력 숫자임 - 인 것을 특징으로 하는 회로.
- 복수의 전하 저장 장치를 포함하는 회로를 제공하고,제1 세트의 전하 저장 장치의 임계 전압을 증가시키는 것에 의해 제1 세트의 전하 저장 장치를 오프시키기 위해 제1 세트의 전하 저장 장치에 제1 프로그래밍 전압을 지원하고,안티퓨즈 디바이스에 제2 세트의 전하 저장 장치를 전환하는 제2 세트의 전하 저장 장치의 제2 세트의 전하 저장 영역을 통해 도전성 링크를 형성하는 제2 세트의 전하 저장 장치에 프로그래밍 전압을 지원하는 것을 포함하는 것을 특징으로 하는 회로의 프로그래밍 방법.
- 제376항에 있어서,상기 제1 및 제2 세트의 전하 저장 장치는 동일한 전하 저장 장치를 포함하는 것을 특징으로 하는 방법.
- 제377항에 있어서,상기 전하 저장 장치는 전하 저장 영역을 포함하는 반도체 다이오드를 포함하는 것을 특징으로 하는 방법.
- 제378항에 있어서,상기 다이오드는 계층간 절연 층에 의해 분리된 적어도 세 개의 디바이스 레벨들을 포함하는 3차원의 모놀리식 어레이에 배열된 비정질 실리콘 다이오드 또는 폴리실리콘을 포함하고,상기 전하 저장 영역은 다이오드의 P 도핑 영역과 N 도핑 영역 사이 또는 다이오드의 P 도핑 영역과 N 도핑 영역에 인접하여 위치한 절연 층의 스택을 포함하는 것을 특징으로 하는 방법.
- 제379항에 있어서,상기 전하 저장 장치는 EEPROM 트랜지스터를 포함하는 것을 특징으로 하는 방법.
- 제380항에 있어서,상기 트랜지스터는 계층간 절연 층에 의해 분리되는 적어도 세 개의 디바이스 레벨들을 포함하는 3차원 모놀리식 어레이에 배열되는 비정질 박막 트랜지스터 또는 폴리실리콘을 포함하고,상기 전하 저장 영역은 박막 트랜지스터의 제어 게이트와 채널 사이에 위치하는 절연 층의 스택을 포함하는 것을 특징으로 하는 방법.
- 제376항에 있어서,상기 회로는 논리 게이트로 기능하도록 프로그램 되는 것을 특징으로 하는 방법.
- 제376항에 있어서,상기 회로는 정적 RAM으로 기능하도록 프로그램 되는 것을 특징으로 하는 방법.
- 반도체 액티브 영역,상기 반도체 액티브 영역에 인접한 전하 저장 영역,제1 전극 및제2 전극- 상기 전하는 제1 프로그래밍 전압이 제1 및 제2 전극에 지원될 때 전하 저장 영역에 저장되고, 도전성 링크는 제2 프로그래밍 전압이 제1 및 제2 전극에 지원되는 제1 프로그래밍 전압보다 높을 때 제1 및 제2 전극 사이에 도전성 경로를 형성하는 전하 저장 영역을 통해 형성됨 - 을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제384항에 있어서,상기 제1 프로그래밍 전압은 디바이스의 임계 전압을 증가시키는 것에 의해 디바이스를 오프시키는 것을 특징으로 하는 디바이스.
- 제384항에 있어서,상기 디바이스는 전하 저장 영역을 포함하는 반도체 다이오드를 포함하는 것을 특징으로 하는 디바이스.
- 제386항에 있어서,상기 다이오드는 계층간 절연 층에 의해 분리된 적어도 세 개의 디바이스 레벨들을 포함하는 3차원의 모놀리식 어레이에 배열된 비정질 실리콘 다이오드 또는 폴리실리콘을 포함하고 - 상기 어레이는 기판 위에 배치되어 있음 -,상기 전하 저장 영역은 다이오드의 반도체 액티브 영역의 P-형도핑 부분과 N-도핑 부분 사이 또는 다이오드의 반도체 액티브 영역의 P-형도핑 부분과 N-도핑 부분에 인접하여 위치한 절연 층의 스택을 포함하는 것을 특징으로 하는 디바이스.
- 제385항에 있어서,상기 디바이스는 EEPROM 트랜지스터를 포함하는 것을 특징으로 하는 디바이스.
- 제388항에 있어서,상기 트랜지스터의 상기 반도체 액티브 영역은 폴리실리콘 또는 절연 층 위에 배치된 비정질 실리콘 박막을 포함하고,상기 트랜지스터는 계층간 절연 층에 의해 분리된 적어도 세 개의 디바이스 레벨들을 포함하는 3차원의 모놀리식 어레이에 배열되고 - 상기 어레이는 기판 위에 배치되어 있음 -,상기 전하 저장 영역은 반도체 액티브 영역액티브 영역과 트랜지스터의 제어 게이트 사이에 위치한 절연 층의 스택을 포함하는 것을 특징으로 하는 디바이스.
- 제384항에 있어서,상기 디바이스는 프로그램 가능 게이트 어레이 또는 프로그램 가능 논리 디바이스 내에 배열되는 것을 특징으로 하는 디바이스.
- 제1 방향으로 기판 위에 제1 높이로 배치된 제1 복수의 분리된 도전체들을 형성하고,상기 제1 도전체들 사이 및 위에 제1 절연 층을 형성하고,상기 제1 도전체들을 드러내는 절연 층을 평탄화하고,상기 제1 복수의 분리된 도전체들에 콘택하는 제1 도전형의 제1 반도체 층, 상기 제1 반도체 층 위에 배치된 제1 국소 전하 저장 막, 상기 제1 국소 전하 저장 막 위에 배치된 게이트 라인, 상기 게이트 라인 위에 배치된 제2 국소 전하 저장 막 및 상기 제2 국소 전하 저장 막 위에 제2 도전형의 제2 반도체 층을 포함하는 층들의 스택을 형성하고,제1 방향과는 달리 제2 방향으로 제1 높이 위에 제2 높이에서 배치된 제2 복수의 분리된 레일 스택을 형성하는 층들의 스택을 패턴화하고,상기 레일 스택들 사이 및 위에 제2 절연 층을 형성하고,상기 제2 절연 층을 평탄화하고,상기 제2 절연 층에 복수의 홈을 형성하고,상기 제2 복수의 분리된 레일 스택들 위에 제3 높이로 배치된 제3 복수의 분리된 도전체들을 형성하는 도전 층을 평탄화하는 방법을 포함하는 것을 특징으로 하는 기판위에 배치된 반도체 디바이스들의 어레이를 만드는 방법.
- 제391항에 있어서, 상기 제1 및 제2 반도체 층은 폴리실리콘 층을 포함하는 것을 특징으로 하는 방법.
- 제392항에 있어서,상기 제1 및 제2 전하 저장 막은 전하 포획 매체를 포함하는 것을 특징으로 하는 방법.
- 제393항에 있어서,상기 전하 포획 매체는 유전성 절연 플로팅 게이트, 전기적으로 절연된 나노 결정체 또는 O-N-O 유전성 스택을 포함하는 것을 특징으로 하는 방법.
- 제393항에 있어서,상기 게이트 라인은 제이 전하 저장 막에 인접하는 제2 도전형의 제1 폴리실리콘 층 및 제2 전하 저장 막에 인접하는 실리사이드 층 위에 제1 도전형의 제1 폴리실리콘 층과 제2 폴리실리콘 층 위에 실리사이드 층을 포함하는 것을 특징으로 하는 방법.
- 제391항에 있어서, 소스 및 드레인 영역을 형성하는 제1 반도체 층에 제1 도전체들로부터 제2 도전형의 아웃디퓨징 불순믈을 더 포함하는 것을 특징으로 하는 방법.
- 제391항에 있어서, 상기 제2 반도체 층 내에 소스 및 드레인 영역을 형성하는 홈 내에 제1 도전형의 주입 이온을 더 포함하는 것을 특징으로 하는 방법.
- 제391항에 있어서, 상기 제2 절연 층을 형성하기에 앞서 레일 스택 측벽에 측벽 역전류기를 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제391항에 있어서, 상기 제2 복수의 레일 스택은 제1 및 제3 복수의 분리된 도전체들에 수직으로 배치된 것을 특징으로 하는 방법.
- 제391항에 있어서,적어도 3개의 디바이스 레벨을 갖는 3차원의 모놀리식 어레이를 형성하는 어레이의 복수의 부가적인 디바이스 레벨을 모놀리식하게 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 상기 어레이는,제1 방향으로 기판 위에 제1 높이로 배치된 제1 복수의 분리된 도전성 비트 라인 및상기 제1 방향과 달리 제2 방향으로 제2 높이에 배치된 제2 복수의 분리된 레일 스택 - 각 레일 스택은제1 표면이 상기 제1 복수의 분리된 도전성 비트 라인에 콘택하는 복수의 반도체 섬,도전성 워드 라인 및상기 반도체 섬과 워드 라인의 제2 표면 사이에 배치된 전하 저장 영역을 포함함 -을 포함하는 것을 특징으로 하는 기판 위에 배치된 플래시 메모리 어레이.
- 제401항에 있어서,상기 반도체 섬은 제1 도전형의 폴리실리콘을 포함하는 것을 특징으로 하는 어레이.
- 제402항에 있어서,상기 폴리실리콘 섬은 상기 분리된 도전성 비트 라인과 상기 분리된 레일 스택 사이 콘택하는 교차점에 제2 도전형의 아웃디퓨전 소스 및 드레인 영역을 포함하는 것을 특징으로 하는 어레이.
- 제403항에 있어서,상기 분리된 도전성 비트 라인은 상기 소스와 드레인 영역과 콘택하는 제2 도전형의 폴리실리콘을 포함하는 것을 특징으로 하는 어레이.
- 제404항에 있어서,상기 비트 라인과 콘택하는 금속 또는 금속 실리사이드 층을 더 포함하는 것을 특징으로 하는 어레이.
- 제401항에 있어서,상기 분리된 도전성 비트 라인은 평탄화 된 절연 매체를 포함하는 것을 특징으로 하는 어레이.
- 제406항에 있어서,상기 전하 저장 영역은 유전성 절연 플로팅 게이트, 전기적 절연 나노 결정체 또는 O-N-O 유전성 스택을 포함하는 것을 특징으로 하는 어레이.
- 제407항에 있어서,상기 전하 저장 영역은 터널 유전체와 제어 게이터 유전체 사이에 플로팅 게이트를 포함하고,상기 터널 유전체와 상기 플로팅 게이트의 측면은 상기 반도체 섬의 측면과 정렬되며,상기 제어 게이트 유전체는 상기 반도체 섬 사이에 연장되고 상기 반도체 섬 사이의 평탄화 된 절연재와 콘택하는 것을 특징으로 하는 어레이.
- 제407항에 있어서,상기 전하 저장 영역은 터널 유전체와 제어 게이트 유전체 사이에 텍스처화된 표면을 갖는 반구형 그레인 폴리실리콘으로부터 만들어진 플로팅 게이트를 포함하는 것을 특징으로 하는 어레이.
- 제401항에 있어서,상기 워드 라인은 제2 도전형의 폴리실리콘 층과 금속 또는 상기 폴리실리콘 층과 콘택하는 금속 실리사이드 층을 포함하는 것을 특징으로 하는 어레이.
- 제401항에 있어서,상기 레일 스택은 상기 비트 라인 위에 배치된 것을 특징으로 하는 어레이.
- 제401항에 있어서,상기 레일 스택은 상기 비트 라인 아래에 배치된 것을 특징으로 하는 레일 스택.
- 제401항에 있어서,상기 워드 라인 및 전하 저장 영역은 반도체 섬 내의 드레인 영역과 떨어져서 오프 셋인 것을 특징으로 하는 어레이.
- 제413항에 있어서,상기 절연 층은 상기 반도체 섬과 오프렛 영역내의 워드 라인 사이에 위치한 것을 특징으로 하는 어레이.
- 제401항에 있어서,상기 반도체 섬은 상기 레일 스택과 상기 비트 라인의 교차점에 위치하는 것을 특징으로 하는 어레이.
- 제415항에 있어서,상기 TFT EEPROM은 상기 레일 스택과 상기 비트 라인의 교차점에 형성되는 것을 특징으로 하는 어레이.
- 제416항에 있어서,상기 레일 스택과 비트 라인의 교차점에 위치하는 액세스 트랜지스터를 포함하는 것을 특징으로 하는 어레이.
- 제417항에 있어서,상기 반도체 섬은 액세스 트랜지스터의 인접한 채널 영역 및 공토 소스와 드레인 영역 사이의 EEPROM을 포함하고,상기 워드 라인은 EEPROM의 제어 게이트와 액세스 트랜지스터의 게이트 전극을 형성하고,제1 절연 층은 EEPROM의 공통 제어 게이트 유전체 및 액세스 트렌지스터의 게이트 절연 층을 형성하고,플로팅 게이트와 터널 유전체는 워드 라인과 EEPROM의 채널 영역 사이에 위치하는 것을 특징으로 하는 어레이.
- 제416항에 있어서,소스 비트 라인이 접지되고, 드레인 비트 라인이 플로팅 또는 접지되고, 높은 양의 전압 펄스가 선택된 EEPROM 셀의 워드 라인에 지원될 때,같은 디바이스 레벨의 다른 워드 라인이 접지되는 동안 약한 양 전압에 위치하거나 또는 같은 디바이스 레벨상의 다른 비트 라인이 플로팅으로 남는 동안 어레이 내의 EEPROM 셀이 프로그래밍 되는 것을 특징으로 하는 어레이.
- 제419항에 있어서,상기 복수의 EEPROM 셀은 동시에 프로그래밍 되는 것을 특징으로 하는 어레이.
- 제420항에 있어서,상기 프로그래밍 전압은 10에서 20볼트인 것을 특징으로 하는 어레이.
- 제419항에 있어서,어레이 내의 상기 EEPROM 셀은 소스와 드레인 비트 라인이 접지인 동안 워드 라인에 높은 음의 값으로 펄스화 하는 것에 의해 삭제되거나,어레이 내의 상기 EEPROM 셀은 워드 라인을 접지화하고 적어도 하나의 소스및 드레인을 높은 양의 값으로 펄스화 하는 것에 의해 삭제되는 것을 특징으로 하는 어레이.
- 제422항에 있어서,상기 어레이 내의 복수의 EEPROM 셀은 비트 라인이 접지된 동안, 복수의 워드 라인을 높은 음의 값으로 펄스화하는 것에 의해 삭제되거나,상기 어레이 내의 복수의 EEPROM 셀은 그들 소스 및 드레인 중 적어도 하나를 높은 양의 값으로 펄스화하고 그들의 워드 라인을 접지화 하는 것에 의해 동시에 삭제되는 것을 특징으로 하는 배열.
- 복수의 디바이스 레벨 - 상기 각 디바이스 레벨은 제415항의 어레이를 포함함 - 을 포함하는 것을 특징으로 하는 모놀리식 3차 어레이.
- 제424항에 있어서,어레이 내의 비트 당 각 셀 크기는 약 8F2/N 에서 약 11F2/N - F는 최소 배선 폭이고 N은 어레이 내의 디바이스 레벨의 수 임 - 인 것을 특징으로 하는 어레이.
- 제424항에 있어서,상기 제2 복수의 분리된 레일 스택 위에 층간 절연 층,제1 방향으로 기판 위에 제3 높이로 배치된 제3 복수의 분리된 도정성 비트 라인 및제1 방향과 달리 제2 방향으로 제4 높이로 배치된 제4 복수의 분리된 레일 스택 - 각 레일 스택은상기 제3 복수의 분리된 비트 라인에 제1 표면이 콘택하는 복수의 반도체 섬,도체 워드 라인 및상기 반도체 섬의 제2 표면과 상기 워드 라인 사이에 배치된 전하 저장 영역을 포함함 -을 포함하는 것을 특징으로 하는 어레이.
- 제426항에 있어서,제4 복수의 분리된 레일 스택 위에 층간 절연 층,상기 제1 방향으로 상기 층간 절연 층 위에 제1 높이로 배치된 제5 복수의 분리된 도전성 비트 라인 및제1 방향과 달리 제2 방향으로 제6 높이로 배치된 제6 복수의 분리된 레일 스택 - 각 레일 스택은상기 제5 복수의 분리된 비트 라인에 제1 표면이 콘택하는 복수의 반도체 섬,도전성 워드 라인 및상기 반도체 섬의 제2 표면과 상기 워드 라인 사이에 배치된 전하 저장 영역을 포함함 -을 더 포함하는 것을 특징으로 하는 어레이.
- 제424항에 있어서,상기 워드 라인, 상기 전하 저장 영역 및 상기 레일 스택의 상기 반도체 섬은 기판에 수직인 평면에 정렬되고 드레인 방향으로 소스에 평행한 것을 특징으로 하는 어레이.
- 제428항에 있어서,상기 워드 라인, 상기 전하 저장 영역 및 상기 레일 스택의 상기 반도체 섬은 기판에 수직인 두 평면에 정렬되고 드레인 방향으로 소스에 평행한 것을 특징으로 하는 어레이.
- 제1 방향으로 기판 위에 제1 높이로 배치된 제1 복수의 분리된 도전체들을 형성하고,상기 제1 도전체들 사이에 위치한 제1 절연 층을 형성하고,상기 제1 반도체 층과 전하 저장 막을 포함하는 층의 스택을 형성하고,적어도 하나의 정렬된 측면의 테두리를 갚는 전하 저장 영역 레일과 반도레 체릴을 포함하는 제1 복수의 제1 레일 스택을 형성하는 스택을 패턴화하고,상기 반도체 레일 내에 소스 및 드레인 영역을 형성하고,제2 도전 층을 형성하고,워드 라인, 전하 저장 영역 섬 및 반도체 섬 - 상기 제2 레일 스택은 기판에 수직이고 드레인 방향으로 소스에 평행한 평면에 정렬됨 - 을 포함하는 복수의 제2 레일 스택을 형성하는 제1 레일 스택가 제2 도전 층을 패턴화하는 것을 포함하는 기판 위에 배치된 플레시 메모리를 만드는 방법.
- 제430항에 있어서,제1 도전체들 사이에 위치한 제1 절연 층을 형성하는 단계는 제1 도전체들이 드러나도록 제1 절연 층을 평탄화하고 제1 도전체들 사이 위에 제1 절연 층을 형성하는 것들 포함하고,층의 스택을 형성하는 단계는 제1 절연 층을 평탄화하고 제1 도전체들을 드러내는 층의 스택을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
- 제431항에 있어서,상기 소스와 드레인 영역을 형성하는 단계는 제1 복수의 분리된 도전체들로부터 제1 도전형의 반도체 섬에 제2 도전형의 불순물의 아웃디퓨징을 포함하는 것을 특징으로 하는 방법.
- 제430항에 있어서,제1 절연 층을 형성하는 단계는 제2 레일 스택의 반도체 섬 위에 제1 절연 층을 형성하는 것을 포함하고,제1 도전체들을 형성하는 단계는 제2 도전 층을 평탄화하고 제1 절연 층 위의 홈 내에 제2 도전 층을 증착하는, 제1 절연 층에 홈을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
- 제430항에 있어서,상기 제1 도전체는 폴리실리콘 층 및 금속 또는 금속 실리사이드 층을 포함하고,상기 워드 라인은 폴리실리콘 층 및 금속 또는 금속 실리사이드 층을 포함하는 것을 특징으로 하는 방법.
- 제430항에 있어서,상기 전하 저장 영역 섬은 유전성 절연 플로팅 게이트, 전기적으로 절연된 나노 결정체 또는 O-N-O 유전성 스택을 퐈함하는 것을 특징으로 하는 방법.
- 제435항에 있어서,상기 스택을 형성하는 단계는 제1 반도체 층 위의 플로팅 게이트 층과 터널 유전체 층을 형성하는 것을 포함하고,상기 스택을 패턴화하는 단계는 제1 레일 스택, 터널 유전체 및 두 개의 정열된 측면 테두리를 갖는 제1 레일 스택을 포함하는 전하 저장 영역 레일과 반도체 레일을 포함하는 복수의 제1 레일 스택을 포함하는 스택을 에칭하고 플로팅 게이트 위에 포토리지스트를 형성하는 것을 포함하는 것을 특징으로 하는 방법.
- 제436항에 있어서,제1 레일 스택의 플로팅 게이트 위에 제어 게이트 유전체 층 - 상기 제어 게이트 유전체 층은 제1 레일 스택의 측면 테두리 뒤에 연장됨 - 을 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제437항에 있어서,제2 도전 층과 제1 레일 스택을 패턴화하는 단계는 상기 워드 라인과 상기 제1 절연 층 사이에 배치된 제어 게이트 유전체와 같은 제어 게이트 유전체 층을 패턴화 - 상기 제어 게이트 유전체는 상기 반도체 섬, 상기 터널 유전체, 상기 플로팅 게이트 및 상기 제어 게이트에 드레인 방향으로 소스에 평행하고 상기 기판에 수직인 평면에 정렬됨 - 를 포함하는 것을 특징으로 하는 방법.
- 제435항에 있어서,상기 스택을 형성하는 단계는 제1 반도체 층 위에 플로팅 게이트 층과 터널 유전체 층을 형성하는 것을 포함하고,상기 스택을 패턴화하는 단계는 터널 유전체와 제1 폭 보다 제2 폭을 더 작게 갖는 플로팅 게이트를 포함하는 전하 저장 영역 레일과 제1 폭을 갖는 반도체 레일을 포함하는 복수의 제1 레일 스택을 형성하는 스택을 에칭하는 것- 그러한 제1 레일 스택은 반도체 레일의 하나의 정렬된 측면 테두리, 터널 유전체 와 플로팅 게이트 및 상기 반도체 레일의 드러난 부분을 포함함 - 을 포함하는 것을 특징으로 하는 방법.
- 제439항에 있어서,상기 스택을 패턴화하는 단계는,스택 위에 제1 폭을 갚는 제1 포토리지스트 마스크를 형성하고,상기 제1 반도체 층, 상기 터널 유전체 층 및 상기 포토리지스트 마스크를 사용하는 상기 플로팅 게이트 층을 에칭하고,상기 플로팅 게이트 층 위에 제1 폭 보다 작은 제2 폭을 갖는 제2 포토리지스트 마스크를 형성하고,상기 제2 포토리지스트 마스크를 사용하는 제1 반도체 층이 아닌 터널 유전체 층과 플로팅 게이트 층을 에칭하는 것을 포함하는 것을 특징으로 하는 방법.
- 제439항에 있어서,상기 스택을 패턴화하는 단계는,상기 스택 위에 제1 폭을 갖는 제1 포토리지스트 마스크를 형성하고,상기 제1 반도체 층의 부분을 드러내기 위해 제1 포토리지스트 마스크를 이용하는 플로팅 게이트 층 및 터널 유전체 층을 에칭하고,상기 제1 반도체 층의 드러난 부분 위 및 상기 플로팅 게이트 층 위에 제1 폭 보다 큰 제2 폭을 갖는 제2 포토리지스트 마스크를 형성하고,상기 제2 포토리지스트 마스크를 이용하여 상기 제1 반도체 층을 에칭하는 것을 포함하는 것을 특징으로 하는 방법.
- 제439항에 있어서,상기 제1 레일 스택의 상기 반도체 레일의 드러난 부분 위 및 상기 플로팅 게이트 위에 제어 게이트 유전체 층 - 상기 제어 게이트 유전체 층은 상기 반도체 레일의 드러난 부분 위에 액세스 트랜지스터의 게이트 유전체로서 기능함 - 을 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제442항에 있어서,상기 제어 게이트 유전체 층은 상기 제1 레일 스택의 측면 테두리에 연장되는 것을 특징으로 하는 방법.
- 제443항에 있어서,제2 도전 층과 제1 레일 스택을 패턴화하는 단계는 워드 라인과 제1 절연 층 사이에 배치된 제어 게이트 유전체와 같은 제어 게이트 유전체 층을 패턴화 - 상기 제어 게이트 유전체는 기판에 수직이고 상기 반도체 섬, 상기 터널 유전체 및 상기제어 게이트에 드레인 방향으로 소스에 평행한 평면에 정렬됨 - 하는 것을 포함하는 것을 특징으로 하는 방법.
- 제439항에 있어서,오프셋 영역을 형성하기 위한 상기 워드 라인 및 상기 반도체 레일의 드러난 부분 사이에 제2 절연 층을 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제445항에 있어서,상기 반도체 레일을 절연화하기 위해 반도체 레일 사이에 제2 절연 층을 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제430항에 있어서, 적어도 3개의 디바이스 레벨을 갖는 3차원 모놀리식 어레이를 형성하는 복수의 부가적인 어레이의 디바이스 레벨을 모놀리식하게 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제447항에 있어서, 각 디바이스 레벨 사이에 층간 절연 층을 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 기판 위에 배치된 제1 층의 전이 금속 결정화 실리콘,상기 제1 층에 배치된 P-N 접합 및상기 제1 층에 인접하여 배치된 국소 전하 저장 막을 포함하는 것을 특징으로 하는 기판 위에 배치된 전하 저장 장치.
- 제449항의 디바이스를 포함하는 복수의 디바이스 레벨 - 상기 P-N접합은 소스 영역과 채널 또는 드레인 영역과 채널 사이에 접합을 포함함 - 을 포함하는 것을 특징으로 하는 모놀리식 3차원 어레이.
- 제1 방향으로 기판 위에 제1 높이로 배치된 제1 복수의 분리된 도전체 및상기 제1 방향과 달리 제2 방향으로 제2 높이로 배치된 제2 복수의 분리된 레일 스택 - 각 레일 스택은상기 제1 복수의 분리된 도전체에 콘택하는 제1 도전형의 반도체 막,상기 반도체 막에 인접하여 배치된 국소 전하 저장 막 및상기 국소 전하 저장 막에 인접하여 배치된 도전 막 - 각 반도체 막은 측면 결정화 프로세스로 유도된 전이 금속을 이용하여 적어도 부분적으로 결정화 됨 - 을 포함함 -을 포함하는 것을 특징으로 하는 기판 위에 배치된 메모리 어레이.
- 기판 위에 제1 비결정질 실리콘 또는 폴리실리콘 층을 제공하고,제1 층 위에 전이 금속 촉매를 제공하고,제1 층을 결정화하고,상기 제1 층에 P-N접합을 형성하고,상기 제1 층에 인접하여 배치된 국소 전하 저장 막을 형성하는 것을 포함하는 전하 저장 장치를 제조하는 방법.
- 제452항에 있어서,상기 결정화는 약 400℃에서 약 700℃의 범위에서 일어나고, 약 750℃에서 약 975℃의 범위에서 고온의 가열 냉각과 함께 상기 제1 층을 더 결정화하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제452항에 있어서,상기 국소 전하 저장 막에 인접하여 배치된 게이트를 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제454항에 있어서,전이 금속 결정화 실리콘 TFTs를 포함하는 복수의 디바이스 레벨을 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 복수의 디바이스 레벨을 포함하는 전하 저장 장치의 모놀리식 3차원 어레이 - 두 개의 연속되는 디바이스 레벨 사이의 적어도 하나의 표면은 화학 기계적 연마에 의해 평탄화 됨 - 를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제456항에 있어서,상기 어레이는 4개 또는 그 이상의 디바이스 레벨을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제457항에 있어서,상기 각 전하 저장 장치는 필러 TFT EEPROM을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제457항에 있어서,상기 각 전하 저장 장치는 전하 저장 영역은 전하 저장 영역을 갖는 필러 다이오드를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제457항에 있어서,각 전하 저장 장치는 자기 정렬 TFT EEPROM을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제457항에 있어서,상기 각 전하 저장 장치는 레일 스택 TFT EEPROM을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제457항에 있어서,각 디바이스 내의 절연 또는 도전 층의 표면은 화학 기계적 연마에 의해 평탄화 되는 것을 특징으로 하는 반도체 디바이스.
- 제457항에 있어서,두 레벨 사이에 위치한 층간 절연 층의 표면은 화학 기계적 연마에 의해 평탄화 되는 것을 특징으로 하는 반도체 디바이스.
- 제457항에 있어서,화학 기계적 연마에 의해 평탄화 되는 표면의 피크간 조도는 4000Å또는 그 이하인 것을 특징으로 하는 반도체 디바이스.
- 제457항에 있어서,어레이 아래, 어레이 안 또는 어레이 위에 적어도 부분적으로 기판에 형성되는 드라이버 회로를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제465항에 있어서,상기 드라이버 회로가 기판 내부의 어레이 아래에 형성되는 센스 앰프와 전하 펌프 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 복수의 디바이스 레벨을 형성하고,화학 기계적 연마에 의해 두 개의 연속적인 디바이스 레벨 사이의 적어도 하나의 표면을 평탄화하는 것을 포함하는 전하 저장 장치의 3차원 모놀리식 어레이를 만드는 방법.
- 제467항에 있어서,4개 또는 그 이상의 디바이스 레벨을 형성하고,화학 기계적 연마에 의해 적어도 3개의 연속하는 디바이스 레벨 사이의 적어도 하나의 표면을 평탄화하는 것을 더 포함하는 방법.
- 제468항에 있어서,각 전하 저장 장치는 필러 TFT EEPROM, 전하 저장 영역을 갖는 필러 다이오드, 자기 정렬 TFT EEPROM 및 레일 스택 TFT EEPROM으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
- 제468항에 있어서,각 디바이스 레벨 속의 절연 층의 표면은 화학 기계적 연마에 의해 평탄화 되는 것을 특징으로 하는 방법.
- 제468항에 있어서,각 디바이스 레벨 속의 도전 층의 표면은 화학 기계적 연마에 의해 평탄화 되는 것을 특징으로 하는 방법.
- 제468항에 있어서,두 레벨 사이에 위치한 층간 절연 층의 표면은 화학 기계적 연마에 의해 평탄화 되는 것을 특징으로 하는 방법.
- 제468항에 있어서,어레이 아래, 어레이 내부 또는 어레이 위의 부분으로서 적어도 기판 속에 드라이버 회로를 형성하는 것을 더 포함하는 것을 특징으로 하는 방법.
- 제473항에 있어서,상기 드라이버 회로는 기판 속의 어레이 밑에 형성된 전하 펌프 또는 센스 엠프 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
- 복수의 디바이스 레벨을 포함하는 전하 저장 장치의 모놀리식 3차 어레이 - 두 개의 연속적인 디바이스 레벨은 스태퍼 필드 내부에 4000Å 또는 그 이하의 피크간 조도를 가짐 - 를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제475항에 있어서,상기 어레이는 4개 또는 그 이상의 디바이스 레벨을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제476항에 있어서,각 전하 저장 장치는 필러 TFT EEPROM, 전하 저장 영역을 갖는 필러 다이오드, 자기 정렬 TFT EEPROM 및 레일 스택 TFT EEPROM을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제475항에 있어서,두 개의 연속적인 디바이스 레벨 사이의 적어도 하나의 표면은 스태퍼 필드 내에 500에서 1000Å의 피크간 조도를 갖는 것을 특징으로 하는 반도체 디바이스.
- 제478항에 있어서,상기 적어도 하나의 표면은 화학 기계적 연마에 의해 평탄화 되는 각 디바이스 레벨 속에 도전 층 또는 절연 층의 표면을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제478항에 있어서,상기 적어도 하나의 표면은 화학 기계적 연마에 의해 평탄화 되는 두 레벨사이에 위치하는 층간 절연 층의 표면을 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제475항에 있어서,상기 어레이 밑, 어레이 내부 또는 어레이 위에 적어도 부분적으로 기판 속에 형성된 드라이버 회로를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제481항에 있어서,상기 드라이버 회로는 기판 속의 어레이 밑에 형성된 센스 앰프와 전하 펌프 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 디바이스.
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