JP4538693B2 - メモリ素子およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、伝導領域から遷移された電荷を蓄積領域に蓄積することにより情報を保持するメモリ素子およびその製造方法、並びに、メモリ素子を集積化した集積回路および半導体装置の製造方法に係り、特に、蓄積領域が複数の微粒子（量子ドット）からなるメモリ素子およびその製造方法、並びに集積回路および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Electric Erasable-Programable Read Only Memory）に代表される不揮発性メモリにおいては、単結晶シリコン基板の表面に形成した伝導領域上に絶縁膜を介して蓄積領域が形成されており、この蓄積領域に伝導領域から絶縁膜をトンネルして遷移した電荷を蓄積することにより情報を保持するようになっている。従来、この蓄積領域は二次元的な広がりを有する連続半導体膜により形成されている。また、従来の不揮発性メモリでは、この蓄積領域に蓄積された電荷を長時間保持するために、伝導領域と蓄積領域との間の絶縁膜として、絶縁性に優れたシリコンの熱酸化膜を用いていた。この熱酸化膜は、酸素雰囲気中において、単結晶シリコン基板の温度を８００〜１０００°Ｃの高温に上げることにより形成される。なお、シリコン基板はこの程度の温度では変形や溶解することはない。また、単結晶シリコン基板上に形成した熱酸化膜の絶縁性は極めて優れているため、二次元的に連続した蓄積領域からは電荷がリークすることなく安定して保持される。
【０００３】
【発明が解決しようとする課題】
上述のように、従来のメモリ素子では、伝導領域と蓄積領域との間に熱酸化膜を用いる場合には、基板温度を８００〜１０００°Ｃの高温に上げざるを得なかった。しかしながら、基板が単結晶シリコンではなく、ガラスあるいはプラスチック（可塑性物質）製である場合には、このような高温の熱処理はできない。例えばガラス基板の変形温度は５００°Ｃであり、また、プラスチック基板の変形温度は、耐熱性のある材料によって形成された場合でも、せいぜい２００°Ｃである。従って、基板がガラスやプラスチックにより形成されている場合には、伝導領域と蓄積領域との間の絶縁膜は５００°Ｃ以下の低温の条件で形成せざるを得ない。
【０００４】
しかしながら、５００°Ｃ以下の低温で酸化膜を形成した場合には、この酸化膜中には欠陥すなわち多数の構造的な孔（ピンホール）が発生する。そのために、二次元的な広がりを有する蓄積領域に蓄積された電荷は、短時間のうちに伝導領域へリークしてしまい、情報を長時間保持することができないという問題があった。
【０００５】
また、例え、シリコン基板上のシリコン酸化膜（ＳｉＯ2 ）のように高温での耐熱性があっても、酸化膜上の伝導領域は多結晶シリコンであり、その表面には凹凸が存在する。この多結晶シリコンの凹凸により、その上の絶縁膜中に電界集中が生じ、二次元的に連続した蓄積領域中の電荷は、その場所からもリークしてしまうという問題があった。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、その目的は、プラスチック製の基板上に、低温で作製することができると共に、情報を長時間に渡って保持することができるメモリ素子およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるメモリ素子は、プラスチック基板と、伝導領域を間にして第１の不純物領域および第２の不純物領域を有する非単結晶半導体層と、分散された複数の微粒子よりなり、前記伝導領域から遷移された電荷を蓄積する蓄積領域と、この蓄積領域と前記伝導領域との間に設けられた電荷が遷移可能なトンネル絶縁膜と、前記蓄積領域の電荷量および前記伝導領域の伝導度をそれぞれ制御するための制御用電極と、この制御用電極と前記蓄積領域との間に設けられた電荷が遷移不可能な制御用絶縁膜とを備えると共に、前記絶縁基板の一面に、前記非単結晶半導体層または前記制御用電極のいずれかが設けられ、かつ、前記蓄積領域における微粒子の面密度が前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きい、あるいは前記蓄積領域における微粒子の数が５個以上であり、更に、前記伝導領域が、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成されると共に、前記蓄積領域の微粒子の数が前記伝導領域における結晶粒数よりも多いようにしたものである。
【００１１】
本発明による第１のメモリ素子の製造方法は、プラスチック基板上に非単結晶半導体層よりなる伝導領域を形成する工程と、前記伝導領域の上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上に分散された複数の微粒子よりなる蓄積領域を形成する工程と、前記蓄積領域の上に制御用絶縁膜を形成する工程と、前記制御用絶縁膜の上に制御用電極を形成する工程と、前記非単結晶半導体層に、前記伝導領域に隣接する第１の不純物領域および前記第１の不純物領域と離間し、前記伝導領域に隣接する第２の不純物領域をそれぞれ形成する工程とを含み、前記蓄積領域における微粒子の面密度を前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、あるいは前記蓄積領域における微粒子の数を５個以上とし、更に、前記伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成すると共に、前記蓄積領域の微粒子の数を前記伝導領域における結晶粒数よりも多くするものである。
【００１４】
本発明の第２のメモリ素子の製造方法は、プラスチック基板上に制御用電極を形成する工程と、前記制御用電極の上に制御用絶縁膜を形成する工程と、前記制御用絶縁膜の上に、分散された複数の微粒子よりなる蓄積領域を形成する工程と、前記蓄積領域の上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上に非単結晶半導体層よりなる伝導領域を形成する工程と、前記非単結晶半導体層に、前記伝導領域に隣接する第１の不純物領域および前記第１の不純物領域と離間し、前記伝導領域に隣接する第２の不純物領域をそれぞれ形成する工程とを含み、前記蓄積領域における微粒子の面密度を前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、あるいは前記蓄積領域における微粒子の数を５個以上とし、更に、前記伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成すると共に、前記蓄積領域の微粒子の数を前記伝導領域における結晶粒数よりも多くするものである。
【００１８】
本発明によるメモリ素子およびその製造方法では、蓄積領域における微粒子の面密度が、トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きい構成、あるいは、蓄積領域における微粒子の数が５個以上の構成、あるいは、伝導領域が、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成されると共に、蓄積領域の微粒子の数が伝導領域における結晶粒数よりも多い構成を有しているため、トンネル絶縁膜に存在するピンホール等の欠陥によって一部の微粒子に蓄積された電荷がリークしても、欠陥が存在しない領域に形成された微粒子に蓄積された電荷はリークすることがない。そのため、長時間に渡って情報が蓄積される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係るメモリ素子の基本的な構成を表すものである。なお、以下の説明では、例として電荷として電子を用いる場合について説明する。電荷として正孔を用いる場合には、電位の符号を逆にして考えればよい。
【００２２】
本実施の形態に係るメモリ素子は、例えば石英，ガラス，プラスチック等の非シリコン材料からなる基板１１の上に形成されたバッファ層１２の上に、伝導領域１３ｃと、この伝導領域１３ｃの両側にそれぞれ隣接して形成された第１の不純物領域１３ａおよび第２の不純物領域１３ｂとを備えた構成を有している。バッファ層１２はＳｉＯ2 あるいはＳｉ3 Ｎ4 等の絶縁膜により構成されている。
【００２３】
第１の不純物領域１３ａ、第２の不純物領域１３ｂおよび伝導領域１３ｃは、それぞれ、例えば膜厚数十ｎｍ程度の多結晶シリコン層１３により構成されている。第１の不純物領域１３ａおよび第２の不純物領域１３ｂは、それぞれ、多結晶シリコン層１３に、例えば、ｎ型不純物として燐（Ｐ）などのＶ族元素、あるいはｐ型不純物としてホウ素（Ｂ）などのＩＩＩ族元素を添加することにより構成されている。なお、これら第１の不純物領域１３ａ、第２の不純物領域１３ｂおよび伝導領域１３ｃは、単結晶半導体以外の半導体（非単結晶半導体）であればよく、例えば非晶質Ｓｉx Ｇｅ1-x （０≦ｘ≦１）または多結晶Ｓｉx Ｇｅ1-x （０≦ｘ≦１）により構成することができる。
【００２４】
伝導領域１３ｃの真上に対応する位置には、絶縁膜１４が設けられている。絶縁膜１４は、トンネル絶縁膜１４ａと、このトンネル絶縁膜１４ａの上に積層された制御用絶縁膜１４ｂとにより構成されている。これらトンネル絶縁膜１４ａおよび制御用絶縁膜１４ｂは、それぞれＳｉＯ2 ，Ｓｉ3 Ｎ4 またはＳｉＮk Ｏl （ｋ，ｌ≠０）などにより形成されている。トンネル絶縁膜１４ａと制御用絶縁膜１４ｂとの間には、電荷（ここでは電子）を保持するための蓄積領域１５が設けられている。トンネル絶縁膜１４ａの膜厚は、量子力学的トンネル効果により電子がトンネル絶縁膜１４ａ中を蓄積領域１５へ遷移できる大きさ（例えば５ｎｍ未満）となっている。
【００２５】
蓄積領域１５は、離散的に配置された複数の微粒子（量子ドット）１５ａにより構成されている。この微粒子１５ａは、Ｓｉy Ｇｅ1-y （０≦ｙ≦１）、ＳｉＦｅ2 ，ＩＩ−ＶＩ，ＩＩＩ−Ｖ族化合物などの半導体粒子、Ａｕ，Ｓｂ，Ｓｎなどの金属微粒子、またはＳｉＮz （ｚ≠０）などの絶縁体粒子により形成される。
【００２６】
本実施の形態の蓄積領域１５では、微粒子１５ａの数（面密度）は、製造過程においてトンネル絶縁膜１４ａに生じた構造的な孔（ピンホール）の面密度よりも大きくなっており、具体的には、５個以上である。なお、通常、多結晶シリコン層１３の表面には凹凸があるが、本実施の形態では、その粗さは０．１ｎｍ以上１００ｎｍ以下の範囲であり、かつ、蓄積領域１５における微粒子１５ａの数は、伝導領域１３ｃ中の結晶粒数に比べて多くなっていることが望ましい。
【００２７】
絶縁膜１４の上、すなわち、蓄積領域１５を中心として伝導領域１３ｃの反対側の位置には、制御用電極１６が形成されている。制御用電極１６は、例えばアルミニウム（Ａｌ）等の金属、または不純物がドープされた低抵抗の多結晶シリコン層により構成されている。この制御用電極１６により伝導領域１３ｃと蓄積領域１５との間に電場が印加され、伝導領域１３ｃの伝導度および蓄積領域１５内の電子の数が制御されるようになっている。制御用電極１６と蓄積領域１５との間の制御用絶縁膜１４ｂの膜厚は、量子力学的トンネル効果により電子が制御用絶縁膜１４ｂ中を電子が遷移できない程度の大きさ（例えば５０ｎｍ以上）となっている。
【００２８】
次に、このような構成を有するメモリ素子の作用、すなわち、情報（データ）の書き込み法および消去法、並びに情報の保持法および読み出し法についてそれぞれ説明する。なお、以下の説明において、第１の不純物領域１３ａは接地（電位＝０Ｖ）されているものとする。
【００２９】
このメモリ素子では、第１の不純物領域１３ａおよび第２の不純物領域１３ｂがｎ型の場合には、第２の不純物領域１３ｂを、第１の不純物領域１３ａと同電位（０Ｖ）とする、または第２の不純物領域１３ａよりも高い電位（例えば１０Ｖ）を印加すると共に、制御用電極１６に第１の不純物領域１３ａの電位よりも高い電位（例えば２０Ｖ）を印加することにより、伝導領域１３ｃの電荷（電子）が伝導領域−蓄積領域間のトンネル絶縁膜１４ａを量子力学的トンネル効果により遷移し、蓄積領域１５の分散された複数の微粒子１５ａに蓄積される。これにより情報が書き込まれる。
【００３０】
なお、第１の不純物領域１３ａおよび第２の不純物領域１３ｂがｐ型の場合には、第２の不純物領域１３ｂを、第１の不純物領域１３ａと同電位（０Ｖ）とする、または第１の不純物領域１３ａよりも低い（例えば−１０Ｖ）電位を印加する共に、制御用電極１６に第１の不純物領域１３ａの電位よりも低い電位（例えば−２０Ｖ）を印加することにより、伝導領域１３ｃの電荷（正孔）が伝導領域−蓄積領域間のトンネル絶縁膜１４ａを量子力学的トンネル効果により遷移し、蓄積領域１５の分散された複数の微粒子１５ａに蓄積される。これにより情報が書き込まれる。このように書き込まれた情報は、全ての電極の電位を同電位または浮遊状態とすることにより保持される。
【００３１】
このように、本実施の形態のメモリ素子では、蓄積領域１５が分散された５個以上の微粒子１５ａにより構成されているので、トンネル絶縁膜１４ａに存在する構造的な欠陥によって一部の微粒子１５ａに蓄積された電荷がリークしても、トンネル絶縁膜１４ａのうち欠陥が存在しない領域に形成された微粒子１５ａに蓄積された電荷はリークしない。従って、本実施の形態では、蓄積領域１５に蓄積された情報は長時間に渡って保持される。これは、多結晶シリコン層１３の表面の粗さが０．１ｎｍ以上１００ｎｍ以下の範囲であり、かつ、蓄積領域１５における微粒子１５ａの数が、伝導領域１３ｃ中の結晶粒数に比べて多くなっている場合も同様である。すなわち、多結晶シリコン層１３の凹凸部分に電界が集中しても、それ以外の領域にも微粒子１５ａが存在するため、電荷がリークすることなく、長時間、電荷を保持することができる。従って、本実施の形態では、低温プロセスによりトンネル絶縁膜を形成することができ、基板として、ガラスやプラスチックなどの安価な材質のものを使用することが可能になる。
【００３２】
また、書き込まれた情報は、第１の不純物領域１３ａおよび第２の不純物領域１３ｂがｎ型の場合には、第２の不純物領域１３ｂを第１の不純物領域１３ａと同電位とすると共に、制御用電極１６に第１の不純物領域１３ａの電位よりも低い電位（例えば−２０Ｖ）を印加することにより、蓄積領域１５に保持された電荷（電子）が伝導領域−蓄積領域間のトンネル絶縁膜１４ａを遷移して伝導領域１３ｃへ引き抜かれ、消去される。
【００３３】
なお、第１の不純物領域１３ａおよび第２の不純物領域１３ｂがｐ型半導体の場合には、第２の不純物領域１３ｂを第１の不純物領域１３ａと同電位とすると共に、制御用電極１６に第１の不純物領域１３ａの電位よりも高い電位（例えば２０Ｖ）を印加する。これにより、蓄積領域１５の微粒子１５ａに保持された電荷（正孔）が、伝導領域−蓄積領域間のトンネル絶縁膜１４ａを遷移して伝導領域１３ｃへ引き抜かれ、情報が消去される。
【００３４】
更に、書き込まれた情報は、制御用電極１６の電位に対する伝導領域１３ｃの伝導度または電流値を測定することにより、蓄積領域１５内の電荷量の変化が検出され、読み出される。
【００３５】
〔第２の実施の形態〕
図２は本発明の第２の実施の形態に係るメモリ素子の構成を表すものである。このメモリ素子２０は、例えば石英からなる基板２１の上に、ＳｉＯ2 あるいはＳｉ3 Ｎ4 等の絶縁膜からなるバッファ層２２を介して制御用電極２６を備えている。
【００３６】
バッファ層２２および制御用電極２６の上には絶縁膜２４が形成されている。絶縁膜２４は、制御用絶縁膜２４ｂと、この制御用絶縁膜２４ｂの上に積層されたトンネル絶縁膜２４ａとにより構成されている。トンネル絶縁膜２４ａと制御用絶縁膜２４ｂとの間には、複数の離散的に配置された微粒子２５ａからなる蓄積領域２５が設けられている。絶縁膜２４の上には、伝導領域２３ｃと、この伝導領域２３ａの両側にそれぞれ隣接して設けられた第１の不純物領域２３ａおよび第２の不純物領域２３ｂが設けられている。これら第１の不純物領域２３ａ、第２の不純物領域２３ｂおよび伝導領域２３ｃは多結晶シリコン層２３内に形成されている。
【００３７】
本実施の形態のメモリ素子は、第１の実施の形態のメモリ素子が所謂トップゲート型であるのに対してボトムゲート型であることを除き、その他の構成、および作用（情報の書き込み法および消去法、並びに情報の保持法および読み出し法）および効果は、実質的に第１の実施の形態と同様であるので、その説明は省略する。
【００３８】
図３および図４はそれぞれ上記メモリ素子の第１の集積化方法を説明するための回路構成図である。この第１の方法は、各メモリ素子のゲート電極をワード線と接続すると共に、ソース−ドレイン経路をそれぞれビット線とソース線との間に接続し、これらメモリ素子を複数並列に配列するものである。また、図５は、同じく上記メモリ素子を第２の方法により集積化した場合の回路構成を表すものである。第２の方法では、各メモリ素子のゲート電極をワード線と接続すると共に、ソース−ドレイン経路をそれぞれビット線とソース線との間に接続し、これらメモリ素子を複数直列に配列する。なお、これらの方法により集積化されたメモリ装置の作用についての説明は後述する。
【００３９】
〔第１の実施の形態に係る製造方法〕
次に、図６（Ａ），（Ｂ）乃至図１０（Ａ），（Ｂ）を参照して、上記第１の実施の形態のメモリ素子の第１の製造方法について説明する。ここで、各図において（Ｂ）は平面図を表し、（Ａ）は図（Ｂ）のα−α線に沿った断面図を表している。
【００４０】
（第１の方法）
まず、図６（Ａ），（Ｂ）に示したように、絶縁基板、例えば石英，ガラス，プラスチック等の基板１１上に、例えばＣＶＤ（Chemical Vapor Deposition:化学的気相成長 )法またはスパッタリング法により、例えば１００ｎｍ程度の厚さのＳｉ3 Ｎ4 層またはＳｉＯ2 層からなるバッファ層１２を形成する。その後、基板温度を６００〜７００℃とし、例えばＣＶＤ法またはスパッタリング法により、数１０ｎｍ程度の膜厚の多結晶シリコン層１３を形成した後、エッチングにより素子分離を行う。なお、このとき多結晶シリコン層１３には、通常、孔（ピンホール）１０からなる欠陥が発生する。
【００４１】
続いて、図７（Ａ），（Ｂ）に示したように、熱酸化法により、あるいは交流電磁場中に酸素を導入することによって生成した酸素電離気体に、基板表面を曝して酸化する方法によって、多結晶シリコン層１３（伝導領域Ｃｈ１）の表面を１０ｎｍ前後の厚さだけ酸化し、トンネル絶縁膜１４ａを形成する。このとき、図示しないが、トンネル絶縁膜１４ａには、多結晶シリコン層１３中の孔１０に起因して前述のように多数の孔（ピンホール）が発生する。
【００４２】
次に、図８（Ａ），（Ｂ）に示したように、シラン、ジシランなどシリコン原子を含むガスと、ゲルマンなどゲルマニウム原子を含むガスを原料とした化学気相成長法、あるいはシリコンまたはゲルマニウムまたは金属を原料としたスパッタリング法により、Ｓｉx Ｇｅ1-x （０≦ｘ≦１）をトンネル絶縁膜１４ａ上に成膜し、多数の微粒子１５ａからなる蓄積領域１５を形成する。このとき微粒子１５ａの数は、トンネル絶縁膜１４ａの表面の被覆率が１より小さくなるようにする。また、この微粒子の数は、トンネル絶縁膜１４ａに生じた欠陥よりも面密度が大きく、その数は、５以上とする。
【００４３】
次に、図９（Ａ），（Ｂ）に示したように、ＳｉＨ4 （シラン）、Ｓｉ2 Ｈ6 （ジシラン）などシリコン原子を含むガスおよびＮ2 Ｏ（亜酸化窒素）、Ｏ2 （酸素）など酸素原子を含むガスによる化学気相成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングにより、膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続いて、多結晶シリコンまたはＡｌ（アルミニウム），Ｃｕ（銅），Ｗ（タングステン）などの金属により、制御用絶縁膜１４ｂ上の伝導領域１３ｃ（多結晶シリコン層１３）に対向する位置に、制御用電極（ゲート電極）１６を形成する。その後、制御用電極１６をマスクにして、伝導領域（多結晶シリコン層１３）の表面までＣＦ4 （四フッ化炭素）およびＨ2 （水素）の混合ガスを用いたＲＩＥ（Reactive Ion Etching :反応性イオンエッチング) により制御用絶縁膜１４ｂの選択エッチングを行う。
【００４４】
次に、図１０（Ａ），（Ｂ）に示したように、制御用電極１６をマスクにしてイオン注入を行い、多結晶シリコン層１３に第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成する。イオン注入は、伝導電荷を電子にするならばＶ族原子、例えばリン（Ｐ）原子、伝導電荷を正孔にするならばＩＩＩ族、例えばホウ素（Ｂ）原子をイオン注入する。あるいは、伝導電荷を電子にするならばＶ族原子を含む電離気体、例えばＰＨ3 の電離気体、伝導電荷を正孔にするならばＩＩＩ族原子を含む電離気体、例えばＢ2 Ｈ6 の電離気体を制御用電極１６をマスクにして多結晶シリコン層１３に照射することにより第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成することもできる。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化させる。
【００４５】
その後、図示しないが、例えばＣＶＤ法またはスパッタリング法により、このようにして形成されたメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成する。
【００４６】
（第２の方法）
次に、図１１（Ａ），（Ｂ）乃至図１４（Ａ），（Ｂ）を参照して、上記第１の実施の形態のメモリ素子の第２の製造方法について説明する。ここで、各図において、（Ｂ）は平面図、（Ａ）は図（Ｂ）のβ−β線に沿った断面図をそれぞれ表している。
【００４７】
まず、図１１（Ａ），（Ｂ）に示したように、石英等の基板１１の上に、ＣＶＤまたはスパッタリング法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層またはＳｉＯ2 層からなるバッファ層１２を形成する。続いて、プラズマＣＶＤ（Plasma Enhanced Chemical Vapor Deposition;ＰＥＣＶＤ）法またはスパッタリング法により、膜厚数１０ｎｍ程度の非晶質シリコン層１３′を基板１１に変形が生じない程度の温度で形成した後、エッチングにより素子分離を行う。
【００４８】
次に、図１２（Ａ），（Ｂ）に示したように、プラズマ酸化法により非晶質シリコン層１３′の表面を酸化し、その上部にＰＥＣＶＤ法により膜厚数１０ｎｍのＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１４ａを形成し、その後、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射することにより、非晶質シリコン層１３′を結晶化し、多結晶シリコン層１３とする。このとき、ＳｉＯx 中の過剰なシリコンが析出し、多数の微粒子１５ａからなる蓄積領域１５が形成される。なお、ＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１４ａを形成する代わりに、第１の方法と同様に、シラン、ジシランなどシリコン原子を含むガスとゲルマンなどゲルマニウム原子を含むガスを原料とした化学気相成長法、あるいはシリコンまたはゲルマニウムまたは金属を原料としたスパッタリング法により、被覆率が１より少なくなるようにして蓄積領域１５を形成してもよい。
【００４９】
次に、図１３（Ａ），（Ｂ）に示したように、シラン、ジシランなどシリコン原子を含むガスおよびＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによる化学気相成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングにより、膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続いて、多結晶シリコンまたはＡｌ，Ｃｕ，Ｗなどの金属により、制御用絶縁膜１４ｂ上の多結晶シリコン層１３の伝導領域１３ｃに対向する位置に、制御用電極１６を形成する。その後、制御用電極１６をマスクにして、伝導領域（多結晶シリコン層１３）の表面までＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより制御用絶縁膜１４ｂの選択エッチングを行う。
【００５０】
次に、図１４（Ａ），（Ｂ）に示したように、制御用電極１６をマスクにしてイオン注入を行い、多結晶シリコン層１３に第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成する。イオン注入は、第１の方法と同様に、伝導電荷を電子にするならばＶ族原子、例えばリン（Ｐ）原子、伝導電荷を正孔にするならばＩＩＩ族、例えばホウ素（Ｂ）原子をイオン注入する。あるいは、伝導電荷を電子にするならばＶ族原子を含む電離気体、例えばＰＨ3 の電離気体、伝導電荷を正孔にするならばＩＩＩ族原子を含む電離気体、例えばＢ2 Ｈ6 の電離気体を制御用電極１６をマスクにして多結晶シリコン層１３に照射することにより第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成することもできる。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化させる。その後、図示しないが、例えばＣＶＤ法またはスパッタリング法により、このようにして形成されたメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成する。
【００５１】
図１５は、上記実施の形態により作製したメモリ素子の、ゲート電圧−ドレイン電流特性（メモリ効果）を示している。なお、ドレイン電圧は５Ｖである。このメモリ素子は、ＰＥＣＶＤ法によりＳｉＯ0.5 層を形成し、その後、エネルギー密度２６０ｍＪ／ｃｍ2 のＸｅＣｌエキシマレーザを照射することによりＳｉＯ0.5 層中にＳｉドットからなる蓄積領域を形成し、続いて、ＰＨ3 のプラズマ照射により、燐（Ｐ）のイオン注入を行い、第１の不純物領域および第２の不純物領域を形成し、更に、ＸｅＣｌエキシマレーザ（２１０ｍＪ／ｃｍ2 ）によるアニールを行い、注入した不純物の活性化を行ったものである。
【００５２】
（第３の方法）
次に、図１６（Ａ），（Ｂ）乃至図２０（Ａ），（Ｂ）を参照して、上記第１の実施の形態のメモリ素子の第３の製造方法について説明する。ここでも、各図において、（Ｂ）は平面図、（Ａ）は（Ｂ）のγ−γ線に沿った断面図をそれぞれ表している。
【００５３】
まず、図１６（Ａ），（Ｂ）に示したように、石英等の基板１１上に、ＣＶＤまたはスパッタリング法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層またはＳｉＯ2 層からなるバッファ層１２を形成する。続いて、ＰＥＣＶＤ法またはスパッタリング法により、ｎ型あるいはｐ型不純物がドーピングされた、膜厚数１０ｎｍ程度の非晶質シリコン層を、基板１１に変形が生じない程度の温度で形成した後、エッチングにより、この非晶質シリコン層を選択的に除去して第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成する。
【００５４】
次に、図１７（Ａ），（Ｂ）に示したように、ＰＥＣＶＤ法またはスパッタリング法により、基板１１の表面に不純物を含まない非晶質シリコン層１３′を形成した後、エッチングにより、伝導領域１３ｃとなる部分と、第１の不純物領域１３ａおよび第２の不純物領域１３ｂに対応する領域以外の領域を選択的に除去する。
【００５５】
次に、図１８（Ａ），（Ｂ）に示したように、非晶質シリコン層１３′にＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 の範囲で照射して結晶化し、多結晶シリコン層１３とする。
【００５６】
次に、図１９（Ａ），（Ｂ）に示したように、プラズマ酸化法により多結晶シリコン層１３の表面を酸化し、その上部にＰＥＣＶＤ法により膜厚数１０ｎｍのＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１４ａを形成し、その後、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射する。これによりＳｉＯx 中の過剰なシリコンが析出し、多数の微粒子１５ａからなる蓄積領域１５が形成される。なお、ＳｉＯx 層（ｘ＜２）を形成する代わりに、第１の方法と同様に、シラン、ジシランなどシリコン原子を含むガスとゲルマンなどゲルマニウム原子を含むガスを原料とした化学気相成長法、あるいはシリコンまたはゲルマニウムまたは金属を原料としたスパッタリング法により、被覆率が１より少ない蓄積領域１５を形成してもよい。
【００５７】
次に、図２０（Ａ），（Ｂ）に示したように、シラン、ジシランなどシリコン原子を含むガスおよびＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによる化学気相成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングにより、例えば膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続いて、多結晶シリコンまたはＡｌ，Ｃｕ，Ｗなどの金属により、制御用絶縁膜１４ｂ上の伝導領域１３ｃ（多結晶シリコン層１３）に対向する位置に、制御用電極１６を形成する。その後、制御用電極１６をマスクにして、伝導領域（多結晶シリコン層１３）の表面までＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより制御用絶縁膜１４ｂの選択エッチングを行う。
【００５８】
その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化させる。その後、図示しないが、例えばＣＶＤ法またはスパッタリング法により、上記のようにして形成されたメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成する。
【００５９】
〔第２の実施の形態に係る製造方法〕
次に、図２１（Ａ），（Ｂ）乃至図２５（Ａ），（Ｂ）を参照して、上記第２の実施の形態のメモリ素子の製造方法について説明する。ここで、各図において、（Ｂ）は平面図、（Ａ）は図（Ｂ）のξ−ξ線に沿った断面図をそれぞれ表している。
【００６０】
（第１の方法）
【００６１】
まず、図２１（Ａ），（Ｂ）に示したように、石英，ガラスあるいはプラスチックからなる基板２１上に、ＣＶＤまたはスパッタリング法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層またはＳｉＯ2 層あるいはＳｉＮk Ｏl （ｋ，ｌ≠０）層からなるバッファ層２２を形成する。続いて、例えば電子ビーム蒸着法により、Ｗ（タングステン），Ｔａ（タンタル），Ｍｏ（モリブデン）などからなる金属膜を形成して、パターニングすることにより制御用電極２６を形成する。
【００６２】
次に、図２２（Ａ），（Ｂ）に示したように、ＣＶＤ法またはスパッタリング法により、膜厚約１００ｎｍのＳｉＯ2 層からなる制御用絶縁膜２４ｂ、膜厚数１０ｎｍのＳｉＯx （ｘ＜２）層からなるトンネル用絶縁膜２４ａ、膜厚数１０ｎｍの不純物が添加されていない非晶質シリコン層２３′をこの順で形成する。
【００６３】
次に、図２３（Ａ），（Ｂ）に示したように、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射することにより、非晶質シリコン層２３′を結晶化し、多結晶シリコン層２３とする。このとき、ＳｉＯx 中の過剰なシリコンが析出し、トンネル用絶縁膜２４ａ中に多数の微粒子２５ａからなる蓄積領域２５が形成される。
【００６４】
次に、図２４（Ａ），（Ｂ）に示したように、例えばＲＩＥにより多結晶シリコン層２３およびトンネル用絶縁膜２４ａを選択的に除去して素子分離を行う。
【００６５】
次に、図２５（Ａ），（Ｂ）に示したように、多結晶シリコン層２３上の、制御用電極２６に対向する領域にフォトレジストまたはＳｉＯ2 からなるマスク２７を形成する。続いて、マスク２７を用いてイオン注入を行い、多結晶シリコン層２３に第１の不純物領域２３ａおよび第２の不純物領域２３ｂを形成する。イオン注入は、伝導電荷を電子にするならばＶ族原子、例えばリン（Ｐ）原子、伝導電荷を正孔にするならばＩＩＩ族、例えばホウ素（Ｂ）原子をイオン注入する。あるいは、伝導電荷を電子にするならばＶ族原子を含む電離気体、例えばＰＨ3 の電離気体、伝導電荷を正孔にするならばＩＩＩ族原子を含む電離気体、例えばＢ2 Ｈ6 の電離気体をマスク２７を用いて多結晶シリコン層２３に照射することにより第１の不純物領域２３ａおよび第２の不純物領域２３ｂを形成することもできる。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化させる。その後、図示しないが、例えばＣＶＤ法またはスパッタリング法により、このようにして形成されたメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成する。
【００６６】
〔第３の実施の形態〕
次に、図２６および図２７を参照して本発明の第３の実施の形態について説明する。本実施の形態は、第１または第２の実施の形態に示したトップゲート型のメモリ素子を集積化したメモリ装置の構成例を表すものである。図２６は、図３に示した回路図を実際のデバイスに適用した例の平面図、図２７は図２６のη−η線に沿った断面図をそれぞれ表している。
【００６７】
このメモリ装置において、ソース線Ｓ1 ，Ｓ2 、ビット線Ｂ1 ，Ｂ2 、ワード線Ｗ1 ，Ｗ2 は、それぞれ、Ａｌ，Ｃｕなどの金属または不純物が注入された多結晶シリコン層により形成されている。ここでは、２×２のメモリアレイしか示していないが、一般にはｎ×ｍ（ｎ，ｍ＞１）であることは言うまでもない。これは以下の実施の形態においても同様である。
【００６８】
（集積化方法）
次に、上記メモリ素子の集積化方法について説明する。
【００６９】
メモリ素子の集積化の第１の方法は、図３または図４に示したように、メモリ素子の制御用電極（Ｇ）をワード線Ｗ1 ，Ｗ2 …と接続し、ソース−ドレイン経路をそれぞれビット線とソース線の間に接続したメモリ素子を複数個並列に配列する方法である。各メモリ素子への情報の書き込み、消去、保持および読み出しは、前述のように各メモリ素子の第１の不純物領域、ゲート領域および第２の不純物領域にソース線、ビット線およびワード線の電位を加えればよい。
【００７０】
メモリ素子の集積化の第２の方法は、図５に示したように、メモリ素子の制御用電極をワード線と接続し、ソース−ドレイン経路をそれぞれビット線とソース線の間に接続したメモリ素子を複数直列に配線する方法である。各メモリ素子への情報の書き込み，消去，保持および読み出しは、前述のように各メモリ素子の第１の不純物領域、ゲート領域および第２の不純物領域にソース線、ビット線およびワード線に電位を加えればよい。
【００７１】
〔第４の実施の形態〕
図２８は、本発明の第４の実施の形態に係るボトムゲート型のメモリ素子を集積化したメモリ装置の構成例を表している。なお、平面構成は図２６と同様であり、図２８もこの図２６のη−η線に沿った断面構成を表している。それぞれの素子の作製法は前述の通りであり、集積化した場合も容易に転用できるので、その具体的な説明は省略する。
【００７２】
〔第５の実施の形態〕
図２９および図３０は、本発明の第５の実施の形態に係るトップゲート型のメモリ素子を用いたメモリ装置の構成例を表している。図２９は、図３に示した回路図を実際のデバイスに適用した例の平面図、図３０は図２９のκ−κ線に沿った断面図をそれぞれ示している。なお、ソース線Ｓ1 ，Ｓ2 、ビット線Ｂ1 ，Ｂ2 、ワード線Ｗ1 ，Ｗ2 は、Ａｌ，Ｃｕなどの金属または不純物が注入された多結晶シリコン層により形成されている。
【００７３】
なお、図３１は第２の実施の形態に係るボトムゲート型のメモリ素子を集積化した例を表している。
【００７４】
次に、本実施の形態に係るメモリ装置の複数のメモリ素子のうち、特定の素子、例えば図３のメモリ素子Ｃnmに対して、情報の書き込みおよび消去、並びに情報の保持および読み出しを行う場合についてそれぞれ具体的に説明する。なお、以下の説明において、メモリ素子としてはｎ型の伝導性を持つものと仮定している。メモリ素子としてｐ型の伝導性を持つものを用いる場合は、以下の説明において電位の符号を逆にすればよい。
【００７５】
まず、メモリ素子Ｃnmに対して情報を書き込む場合には、ソース線Ｓm 、およびワード線Ｗn を除くワード線Ｗ1 〜Ｗn-1 に０Ｖ、ワード線Ｗn に電位Ｖp （例えば１０Ｖ）、ビット線Ｂm に電位Ｖd （例えば５Ｖ）をそれぞれ印加する。このとき、誤って、メモリ素子Ｃnmの周囲の他のメモリ素子における情報を消去しないように、好ましくはソース線Ｓi およびビット線Ｂi （ｉ≠ｍ）にＶp ／２だけ電位を与えておく。
【００７６】
次に、このようにしてメモリ素子Ｃnmに書き込まれた情報を消去する場合には、ソース線Ｓm 、およびワード線Ｗn を除くワード線に０Ｖ、ワード線Ｗn に電位−Ｖp （例えば−１０Ｖ）、ビット線Ｂm に電位−Ｖd （例えば−５Ｖ）をそれぞれ印加する。このとき、メモリ素子Ｃnmの周囲の他のメモリ素子に誤って情報を書き込まないように、好ましくはソース線Ｓm およびビット線Ｂm を除くビット線に−Ｖp ／２だけ電位を与えておく。
【００７７】
また、メモリ素子Ｃnmに書き込まれた情報を保持する場合には、全ての電極の電位を同電位または浮遊状態とする。
【００７８】
次に、メモリ素子Ｃnmから情報を読み出す場合には、全てのソース線、およびビット線Ｂm を除くビット線に０Ｖ、ワード線Ｗn を除くワード線に０Ｖ、ワード線Ｗn に電位Ｖr （例えば５Ｖ）、ビット線Ｂm に電位Ｖd （例えば５Ｖ）をそれぞれ印加し、ビット線Ｂm を流れる電流の大小を測定する。これによりメモリ素子Ｃnmの書き込み状態の測定が行われ、情報の読み出しが行われる。
【００７９】
〔第６の実施の形態〕
図３２および図３３は、本発明の第６の実施の形態に係るトップゲート型のメモリ素子を用いたメモリ装置の構成例を表している。図３２は、図５に示した回路図を実際のデバイスに適用した例の平面図、図３３は図３２のｌ−ｌ線に沿った断面図をそれぞれ示している。本実施の形態においても、ソース線Ｓ1 、ビット線Ｂ1 、ワード線Ｗ1 ，Ｗ2 ，Ｗ3 ，Ｗ4 ，…，Ｗn はＡｌ，Ｃｕなどの金属、または不純物が注入された多結晶シリコン層により形成されている。
【００８０】
図３４は、第２の実施の形態に係るボトムゲート型のメモリ素子を集積化した例を表すものであり、図３３と同様に、図３２のｌ−ｌ線に沿った断面図を示している。
【００８１】
次に、本実施の形態におけるメモリ装置の特定のメモリ素子Ｍnm（図５参照）に対して、情報の書き込みおよび消去、並びに情報の保持および読み出しを行う場合の作用について説明する。なお、以下の説明においても、メモリ素子としてはｎ型の伝導性を持つものと仮定しており、ｐ型の伝導性を持つ場合については、その説明は省略する。
【００８２】
まず、メモリ素子Ｍnmに対して、情報を書き込む場合には、全てのソース線を０Ｖにすると共に、ワード線Ｗm に電位Ｖp （例えば１０Ｖ）、ワード線Ｗm 以外のワード線にＶp ／２（例えば５Ｖ）、ビット線Ｂn には０Ｖ、ビット線Ｂn 以外のワード線Ｗm をゲートに接続されているメモリ素子を含むメモリ素子列のビット線にＶp ／２（例えば５Ｖ）を与える。
【００８３】
メモリ素子Ｍnmに書き込まれた情報を消去する場合には、全てのソース線を０Ｖにし、ワード線Ｗm に電位−Ｖp （例えば−１０Ｖ）、ワード線Ｗm 以外のワード線にＶp ／２（例えば５Ｖ）、ビット線Ｂn には０Ｖ、ビット線Ｂn 以外のワード線Ｗm をゲートに接続されているメモリ素子を含むメモリ素子列のビット線に−Ｖp ／２（例えば−５Ｖ）を与える。
【００８４】
また、メモリ素子Ｍnmに書き込まれた情報を保持する場合には、全ての電極の電位を同電位または浮遊状態にする。
【００８５】
また、情報を読み出す場合には、全てのソース線およびビット線Ｂn を除くビット線に０Ｖ、ワード線Ｗm を除くワード線に０Ｖ、ワード線Ｗn に０Ｖ、ビット線Ｂm に電位Ｖd （例えば５Ｖ）を印加し、ビット線Ｂm を流れる電流の大小を測定する。これによりメモリ素子Ｍnmに書き込まれた情報が読み出される。
【００８６】
〔第７の実施の形態〕
次に、図３５乃至図３９を参照して、同一基板上に、第１の実施の形態（図１）によるメモリ素子と共に、例えば制御回路などの周辺回路を同時に作製する場合の方法について説明する。
【００８７】
まず、図３５に示したように、石英，ガラス，プラスチックなどの基板１１上にバッファ層１２として１００ｎｍ程度の厚さのＳｉ3 Ｎ4 およびＳｉＯ2 層をＣＶＤまたはスパッタリング法により形成した後、バッファ層１２の表面に数１０ｎｍ程度の非晶質シリコン層１３′をＰＥＣＶＤ法またはスパッタリング法により、基板変形の生じない温度で形成した後、エッチングにより素子分離を行う。
【００８８】
次に、図３６に示したように、プラズマ酸化法により非晶質シリコン層１３′の表面を酸化してトンネル絶縁膜１４ａを形成した後、ＰＥＣＶＤ法により、トンネル絶縁膜１４ａの上部に、膜厚数１０ｎｍのＳｉＯx （ｘ＜２）層を形成する。その後、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射する。これにより、図３６に示したように、非晶質シリコン層１３′が結晶化され多結晶シリコン層１３となると共に、ＳｉＯx 中の過剰なシリコンが析出し、多数の微粒子１５ａからなる蓄積領域１５が形成される。
【００８９】
次に、図３７に示したように、メモリ素子側（図の左半分）をフォトレジスト膜１７で覆い、周辺回路側（図の右半分）に形成された蓄積領域をＳＦ6 またはＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより選択的に除去する。その後、フォトレジスト膜１７を取り除く。
【００９０】
次に、図３８に示したように、シラン、ジシランなどシリコン原子を含むガスおよびＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによるＣＶＤ法により、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングにより、膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続いて、制御用絶縁膜１４ｂ上に制御用電極１６（Ｇm ，Ｇ）を、多結晶シリコン層またはＡｌ，Ｃｕ，Ｗなどの金属で形成した後、制御用電極１６（Ｇm ，Ｇ）をマスクにして多結晶シリコン層１３の表面までＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥによりエッチングを行う。
【００９１】
次に、図３９に示したように、制御用電極１６（Ｇm ，Ｇ）をマスクにして、伝導電荷を電子にするならば燐等のＶ族原子、伝導電荷を正孔にするならばホウ素等のＩＩＩ族原子のイオン注入を行い、第１の不純物領域１３ａ（Ｓm ，Ｓ）および第２の不純物領域１３ｂ（Ｄm ，Ｄ）を形成する。伝導電荷を電子にするならば、ＰＨ3 などのＶ族原子を含む電離気体、伝導電荷を正孔にするならば、例えばＢ2 Ｈ6 などのＩＩＩ族原子を含む電離気体を照射し、第１の不純物領域１３ａ（Ｓm ，Ｓ）および第２の不純物領域１３ｂ（Ｄm ，Ｄ）を形成する。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化する。その後、必要な配線を行い、基板の表面をＳｉ3 Ｎ4 またはＳｉＯ2 をＣＶＤ法またはスパッタリング法で覆い保護膜を形成する。
【００９２】
〔第８の実施の形態〕
次に、図４０乃至図４５を参照して、同一基板上に、第２の実施の形態（図２）によるメモリ素子と共に周辺回路を同時に作製する場合の方法について説明する。
【００９３】
まず、図４０に示したように、石英等の基板２１上に、ＣＶＤ法またはスパッタリング法により、例えばＳｉ3 Ｎ4 やＳｉＯ2 からなる膜厚１００ｎｍのバッファ層２２を形成した後、電子ビーム蒸着法またはスパッタリング法により、タングステン，タンタル，モリブデンなどの膜を形成しパターニングして制御用電極２６（Ｇm ，Ｇ）を形成する。
【００９４】
次に、図４１に示したように、ＣＶＤ法またはスパッタリング法を用いて、膜厚約１００ｎｍのＳｉＯ2 からなる制御用絶縁膜２４ｂを形成した後、膜厚数１０ｎｍのＳｉＯx （ｘ＜２）層２７を形成する。
【００９５】
次に、図４２に示したように、メモリ素子側（図において左側）をフォトレジスト膜２８で覆い、ＳＦ6 、またはＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより、周辺回路側（図において右側）に形成されたＳｉＯx 層２７を選択的に除去する。その後、フォトレジスト膜２８を除去する。
【００９６】
次に、図４３に示したように、ＳｉＯx 層２７の表面にプラズマ酸化法によりトンネル絶縁膜２４ａを形成する。その後、ＣＶＤ法またはスパッタリング法またはＰＥＣＶＤ法により、トンネル絶縁膜２４ａおよび制御用絶縁膜２４ｂ上に膜厚数１０ｎｍの非晶質シリコン層２３′を形成する。次に、図４４に示したように、１５０〜３００ｍＪ／ｃｍ2 のＸｅＣｌエキシマレーザを範囲で照射する。これにより、非晶質シリコン層２３′が結晶化して多結晶シリコン層２３に変換されると共に多数の微粒子２５ａからなる蓄積領域２５が形成される。次いで、素子分離のためのエッチングを行う。
【００９７】
続いて、図４５に示したように、多結晶シリコン層２３上の制御用電極２６（Ｇm ，Ｇ）に対応する領域にフォトレジスト膜またはＳｉＯ2 膜によりマスク２９を形成する。続いて、マスク２９を用いて、伝導電荷を電子にするならば、燐等のＶ族原子、伝導電荷を正孔にするならばホウ素等のＩＩＩ族のイオン注入を行い、第１の不純物領域２３ａ（Ｓm ，Ｓ）、および第２の不純物領域２３ｂ（Ｄm ，Ｄ）をそれぞれ形成する。あるいは、イオン注入の代わりに、伝導電荷を電子にするならば、ＰＨ3 等のＶ族原子を含む電離気体、伝導電荷を正孔にするならば、Ｂ2 Ｈ6 等のＩＩＩ族原子を含む電離気体を照射して、第１の不純物領域２３ａ（Ｓm ，Ｓ）および第２の不純物領域２３ｂ（Ｄm ，Ｄ）を形成してもよい。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化する。その後、必要な配線を形成した後、ＣＶＤ法またはスパッタリング法により、メモリ装置の表面にＳｉ3 Ｎ4 ，ＳｉＯ2 からなる保護膜（図示せず）を形成する。
【００９８】
〔第９の実施の形態〕
次に、図４６乃至図５１を参照して、半導体基板上に作製された周辺回路の上に第１の実施の形態のメモリ素子を積層した構造を有するメモリ装置の作製方法について説明する。
【００９９】
まず、図４６に示したように、洗浄されたシリコン単結晶基板３１の表面を、ＬＯＣＯＳ(Local Oxidation of Silicon)法により選択的に酸化し、素子分離のためのフィールド酸化膜３２を形成し、次いで熱酸化法によりゲート酸化膜３３を形成する。
【０１００】
次に、図４７に示したように、ＣＶＤ法またはスパッタリング法を用いて、多結晶シリコン層またはＡｌ，Ｗ，Ｃｕなどの金属からなる制御用電極３４を形成し、その制御用電極３４をマスクにしてイオン注入を行い、ｎ型のＬＤＤ(Lightly Doped Drain) 領域３５ａ，３５ｂを形成する。続いて、制御用電極３４の側壁に例えばＳｉＯ2 からなるゲート側壁（サイドウォール）３４ａを形成した後、このゲート側壁３４ａおよび制御用電極３４をマスクにしてイオン注入を行い、ｎ++型のソース領域３６ａおよびドレイン領域３６ｂを形成する。
【０１０１】
次に、図４８に示したように、ＣＶＤ法やスパッタリング法を用いて、ＳｉＯ2 やＳｉ（ＯＣ2 Ｈ5 ）4 （ＴＥＯＳ）などまたはＳＯＧ（Spin On Glass ）により層間絶縁膜３７を形成する。その後、ＣＭＰ（Chemical and Mechanical Polishing : 化学的機械研磨）法により層間絶縁膜３７の表面の平坦化を行う。
【０１０２】
その後、前述の方法と同様に、メモリ素子を形成する。すなわち、図４９に示したように、層間絶縁膜３７上にトンネル絶縁膜１４ａを形成し、その上に多数の微粒子１５ａからなる蓄積領域１５を形成する。次いで、図５０に示したように制御用絶縁膜１４ｂを形成し、この制御用絶縁膜１４ｂ上に制御用電極１６（Ｇm ）を形成する。その後、制御用電極１６（Ｇm ）をマスクにして制御用絶縁膜１４ｂおよびトンネル絶縁膜１４ａを多結晶シリコン層１３の表面までエッチングした後、イオン注入を行い、第１の不純物領域１３ａ（Ｓm ）および第２の不純物領域１３ｂ（Ｄm ）を形成する。その後、必要な配線を形成した後、ＣＶＤ法またはスパッタリング法により、メモリ装置の表面にＳｉ3 Ｎ4 ，ＳｉＯ2 からなる保護膜（図示せず）を形成する。
【０１０３】
続いて、メモリ素子と周辺回路の間で配線が必要な場合は、図５１に示したように、ＣＨ4 とＨ2 との混合ガスあるいはＣ2 Ｈ6 を用いたＲＩＥにより層間絶縁膜３７にコンタクト孔３８を形成し、Ａｌ，Ｃｕ，Ｗなどの金属により配線３９を形成する。その後、ＣＶＤ法またはスパッタリング法によって、表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜（図示せず）を形成する。
【０１０４】
図５２は、上記実施の形態のメモリ素子を積層構造（ここでは２層構造）にした場合の例を示している。すなわち、半導体基板４１上に、Ｓｉ3 Ｎ4 ，ＳｉＯ2 からなるバッファ層４２を形成した後、上記実施の形態によるメモリ素子を作製し、その後、ＣＶＤ法やスパッタリング法を用いて、ＳｉＯ2 やＳｉ（ＯＣ2 Ｈ5 ）4 （ＴＥＯＳ）など、またはＳＯＧ（Spin On Glass ）により層間絶縁膜４３を形成する。その後、ＣＭＰ法により層間絶縁膜４３の表面の平坦化を行った後、２層目のメモリ素子を作製すると共に、層間絶縁膜４３にコンタクト孔４４を形成し、Ａｌ，Ｃｕ，Ｗなどの金属膜を形成することにより配線４５を形成したものである。このような多層構造により、容量の大きなメモリ装置を作製することができる。
【０１０５】
〔実施例１〕
次に、本発明の具体的な実施例について説明する。
【０１０６】
まず、図５３（Ａ）に示したように、ガラス基板５１上にＰＥＣＶＤ法により膜厚２００ｎｍのＳｉＯ2 膜５２を形成した。なお、ＳｉＯ2 膜の代わりにＳｉ1-X ＮX （ｘ＝０〜４／３）膜を形成してもよい。また、基板としては、ガラスの他、例えばポリエーテルスルホン（ＰＥＳ；Polyether Sulfone ）やポリメチルメタクリレート（ＰＭＭＡ），ポリエチレンテレフタレート（ＰＥＴ）などのプラスチック基板、あるいはシリコンウェハ等でもよい。続いて、このＳｉＯ2 膜５２上にＰＥＣＶＤ法により膜厚３０ｎｍのＳｉ膜５３を形成した。このＳｉ膜５３は非晶質状態でもよく、微結晶状態であってもよい。
【０１０７】
次に、このＳｉ膜５３上に、流量２０SCCMのＳｉＨ4 ガスおよび流量２０SCCMのＮ2 Ｏガスを用いたＰＥＣＶＤ法によりＳｉ過剰の非化学量論的組成のＳｉＯX （ｘ＜２）（シリコン窒化）膜５４を形成した。
【０１０８】
次に、このＳｉＯX 膜５４が形成されたガラス基板５１の表面に、図５３（Ｂ）に示したように、パルス幅１０〜５０ｎｓｅｃ，２８０ｍＪ／ｃｍ2 のレーザビーム１５を照射した。レーザとしては、例えばＫｒＦ（共振波長２４８ｎｍ），ＡｒＦ（共振波長１９３ｎｍ），ＸｅＣｌ（共振波長３０８ｎｍ）などのエキシマレーザを用いることができるが、ここではＸｅＣｌエキシマレーザを用いた。
【０１０９】
このエネルギービームの照射によって、図５３（Ｃ）に示したように、ＳｉＯX 膜５４は化学量論組成のＳｉＯ2 とＳｉとに分解される。すなわち、ＳｉＯ2 膜５４ａ中にＳｉの微粒子５４ｂが形成された状態となる。この微粒子５４ｂの大きさは１ｎｍ〜１μｍの範囲である。
【０１１０】
図５４はエネルギービーム照射後のＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）写真の結果を表すものであり、黒い領域中に白く明るいドットが点在していることがわかる。更に、マイクロＡＥＳ（Auger Electron Spectroscopy;オージェ電子分光）法によって、ＳｉＯ2 と考えられる暗い領域と拡散したＳｉと考えられる明るい領域との相違を調べた結果、暗い領域よりも明るい領域にＳｉが集中していることが判明した。
【０１１１】
このようにガラス基板５１の上に形成したＳｉ膜５３上に、Ｓｉを過剰に含むＳｉＯX 膜５４を形成し、続いて、このＳｉＯX 膜５４に対してレーザビーム５５を照射して加熱処理を施すことにより多数の微粒子５４ｂからなる蓄積領域を形成することができた。
【０１１２】
〔実施例２〕
次に、図５５（Ａ）〜（Ｄ）および図５６（Ａ），（Ｂ）を参照して、具体的にメモリ素子を製造した例について説明する。
【０１１３】
まず、図５５（Ａ）に示したようにガラス基板６１上にＰＥＣＶＤ法により膜厚２００ｎｍのＳｉＯ2 膜６２を形成した。続いて、このＳｉＯ2 膜６２上に膜厚３０ｎｍのメモリのチャネル用のＳｉ膜６３を形成した。次に、このＳｉ膜６３上に、ＰＥＣＶＤ法により膜厚１ｎｍ〜１０ｎｍのＳｉＯ2 膜６４を形成し、このＳｉＯ2 膜６４上に、流量２０SCCMのＳｉＨ4 ガスおよび流量２０SCCMのＮ2 Ｏガスを用いたＰＥＣＶＤ法によりＳｉ過剰のＳｉＯX （ｘ＜２）膜６５を形成した。
【０１１４】
次に、このＳｉＯX 膜６５が形成されたガラス基板６１の表面に、図５５（Ｂ）に示したように、２８０ｍＪ／ｃｍ2 のエキシマレーザビーム６６を照射した。このレーザビーム２６の照射によって、ＳｉＯX 膜６５は、図５５（Ｃ）に示したように、ＳｉＯ2 膜６５ａとこのＳｉＯ2 膜６５ａ中に分散したＳｉの微粒子６５ｂとに分解される。この微粒子６５ｂが分散したＳｉＯ2 膜６５ａがフローティングゲートとなる。
【０１１５】
微粒子６５ｂを形成したのち、図５５（Ｄ）に示したように、ＳｉＯ2 膜６５ａ上に、ＰＥＣＶＤ法により膜厚１００ｎｍのＳｉＯ2 膜６７を形成した。続いて、このＳｉＯ2 膜６７上に膜厚１００ｎｍのＴａ（タンタル）からなる制御ゲート６８を形成した。すなわち、ＳｉＯ2 膜６７上に例えばスパッタリング法によりタンタル膜を成膜し、その後、このタンタル膜上にゲートパターンのフォトレジスト膜を形成し、このフォトレジスト膜をマスクとしてタンタル膜のエッチングを行い、フォトレジスト膜を剥がすことにより制御ゲート６８を形成した。
【０１１６】
次に、図５６（Ａ）に示したように、例えば（ＣＦ4 ＋Ｈ2 ）ガスを用いたプラズマエッチングによって、制御ゲート６８をマスクとし、ＳｉＯ2 膜６７，微粒子６５ｂを含むＳｉＯ2 膜６５ａおよびＳｉＯ2 膜６４を順次選択的に除去した。続いて、制御ゲート６８をマスクとして、９０℃の低温でＰＨ3 のプラズマを用いたプラズマドーピングによりｎ型不純物（燐（Ｐ））をＳｉ膜６３に導入した。これにより制御ゲート６８の下の伝導領域６３ａの両側に第１の不純物領域６３ｂおよび第２の不純物領域６３ｃが自己整合的に形成された。続いて、基板表面に向けてエキシマレーザビーム（波長３０８ｎｍ）を照射し、第１の不純物領域６３ｂおよび第２の不純物領域６３ｃ中の不純物を活性化させた。
【０１１７】
次いで、図５６（Ｂ）に示したように、基板表面に例えばＰＥＣＶＤ法により保護膜としてのＳｉ3 Ｎ4 膜６９を形成し、このＳｉ3 Ｎ4 膜６９にソース，ゲートおよびドレイン用のコンタクトホールを形成した後、例えばスパッタリング法によりアルミニウム（Ａｌ）を堆積し、そののちパターニングすることによりソース電極７０ａ，ゲート電極７０ｂおよびドレイン電極７０ｃをそれぞれ形成した。
【０１１８】
以上の方法によって、Ｓｉの微粒子が含まれるフローティングゲート（蓄積領域）を備えた不揮発性のメモリ素子を作製することができた。なお、このメモリ素子では、第１の不純物領域６３ｂと第２の不純物領域６３ｃとの間に電流が流れている状態で、ゲート電極７０ｂに、伝導領域６３ａに対して大きな正のバイアスをかけると、絶縁膜をトンネルした電子がＳｉドット６５ｂに蓄積され、その結果Ｉ−Ｖ特性が変わる。また、ゲート電極６０ｂに負のバイアスをかけると、Ｓｉドット６５ｂに蓄積された電子は絶縁膜をトンネルして伝導領域６３ａに放出され、その結果元のＩ−Ｖ特性に戻る。このようにゲート絶縁膜中にＳｉドット６５ｂを形成することにより、電荷の蓄積・放出を行ってメモリ効果を持たせることができる。この構造は、連続したＳｉフローティングゲートを持つ所謂フラッシュメモリと同じ作用を示すが、ドット状のフローティングゲートであるために、各ドットに蓄積された電荷は、リークして散逸する割合が少なく、保持力のよいメモリ装置となる。
【０１１９】
以上実施例を挙げて本発明を説明したが、本発明は上記実施例に限定されるものではない。例えば上記実施の形態では、本発明をシリコンドットメモリの製造に適用した例について説明したが、シリコンの微粒子（ドット）を用いるものであれば、その他の各種デバイスの製造にも適用することができる。例えば、基板としてシリコン基板を用いれば、フローティングゲートを持つフラッシュメモリに適用することも可能である。
【０１２０】
また、上記実施例では、Ｓｉドットを形成する例について説明したが、その他の半導体によるドットを形成するようにしてもよい。例えば、他のＩＶ族元素のＧｅ（ゲルマニウム）、ＩＶ族化合物半導体としてのＳｉＦｅ2 、ＳｉＧｅを用いても良く、更には、ＩＩ−ＶＩ族化合物半導体あるいはＩＩＩ−Ｖ族化合物半導体によるドット、あるいは金属（Ａｕ，Ｓｂ，Ｓｎ）などのドットを形成するようにしてもよい。
【０１２１】
ＩＩ−ＶＩ族化合物半導体によるドット形成例としては、Ｓｅを添加したＺｎＯ（あるいはＺｎＯ／ＺｎＳｅ／ＺｎＯの積層構造）にレーザを照射してＺｎＳｅドットを形成する例や、この例のＳｅの代わりにＴｅ（テルル）を用いてＺｎＴｅドットを形成する例が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体によるドット形成例は、Ｇａを添加したＳｉＮX （あるいはＳｉ3 Ｎ4 ／ＧａＮ／Ｓｉ3 Ｎ4 の積層構造）にレーザを照射してＳｉ3 Ｎ4 中にＧａＮドットを形成する例、更には、ＡｌＧａＡｓ／ＩｎＡｓ／ＡｌＧａＡｓの積層構造にレーザを照射してＡｌＧａＡｓ中にＩｎＡｓドットを形成する例が挙げられる。
【０１２２】
【発明の効果】
以上説明したように本発明に係るメモリ素子若しくはその製造方法によれば、蓄積領域を、分散された多数の微粒子（ドット）により構成すると共に、蓄積領域における微粒子の面密度をトンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、あるいは、蓄積領域における微粒子の数を５個以上とし、更に、伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成すると共に、蓄積領域の微粒子の数が伝導領域における結晶粒数よりも多くなるような構成としたので、プラスチック製の基板上に、低温でトンネル絶縁膜を製造することができる。また、トンネル絶縁膜にピンホール等の欠陥が発生し、一部の微粒子に蓄積された電荷がリークしても、欠陥が存在しない領域に形成された微粒子に蓄積された電荷はリークすることはない。従って、長時間に渡って情報を保持することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るメモリ素子の構成を表す断面図である。
【図２】本発明の第２の実施の形態に係るメモリ素子の構成を表す断面図である。
【図３】本発明のメモリ素子の第１の集積化方法の一例を説明するための回路図である。
【図４】本発明のメモリ素子の第１の集積化方法の他の例を説明するための回路図である。
【図５】本発明のメモリ素子の第２の集積化方法を説明するための回路図である。
【図６】第１の実施の形態に係るメモリ素子の第１の製造方法を説明するための断面図である。
【図７】図６に続く工程を説明するための断面図である。
【図８】図７に続く工程を説明するための断面図である。
【図９】図８に続く工程を説明するための断面図である。
【図１０】図９に続く工程を説明するための断面図である。
【図１１】本発明の第１の実施の形態に係るメモリ素子の第２の製造方法を説明するための断面図である。
【図１２】図１１に続く工程を説明するための断面図である。
【図１３】図１２に続く工程を説明するための断面図である。
【図１４】図１３に続く工程を説明するための断面図である。
【図１５】第１の実施の形態に係るメモリ素子のゲート電圧とドレイン電流との関係を表す特性図である。
【図１６】第１の実施の形態に係るメモリ素子の第３の製造方法を説明するための断面図である。
【図１７】図１６に続く工程を説明するための断面図である。
【図１８】図１７に続く工程を説明するための断面図である。
【図１９】図１８に続く工程を説明するための断面図である。
【図２０】図１９に続く工程を説明するための断面図である。
【図２１】本発明の第２の実施の形態に係るメモリ素子の製造工程を説明するための断面図である。
【図２２】図２１に続く工程を説明するための断面図である。
【図２３】図２２に続く工程を説明するための断面図である。
【図２４】図２３に続く工程を説明するための断面図である。
【図２５】図２４に続く工程を説明するための断面図である。
【図２６】本発明の第３の実施の形態に係るメモリ装置の構成を表す平面図である。
【図２７】図２６のη−η線に沿った断面図である。
【図２８】本発明の第４の実施の形態に係るメモリ装置の断面図である。
【図２９】本発明の第５の実施の形態に係るメモリ装置の構成を表す平面図である。
【図３０】図２９のκ−κ線に沿った断面図である。
【図３１】ボトムゲート構造の素子からなるメモリ装置の、図２９のκ−κ線に沿った断面図である。
【図３２】本発明の第６の実施の形態に係るメモリ装置の構成を表す平面図である。
【図３３】図３２のｌ−ｌ線に沿った断面図である。
【図３４】ボトムゲート構造の素子からなるメモリ装置の、図３２のｌ−ｌ線に沿った断面図である。
【図３５】本発明の第７の実施の形態に係るメモリ装置の製造工程を説明するための断面図である。
【図３６】図３５に続く工程を説明するための断面図である。
【図３７】図３６に続く工程を説明するための断面図である。
【図３８】図３７に続く工程を説明するための断面図である。
【図３９】図３８に続く工程を説明するための断面図である。
【図４０】本発明の第８の実施の形態に係るデータ処理装置の製造工程を説明するための断面図である。
【図４１】図４０に続く工程を説明するための断面図である。
【図４２】図４１に続く工程を説明するための断面図である。
【図４３】図４２に続く工程を説明するための断面図である。
【図４４】図４３に続く工程を説明するための断面図である。
【図４５】図４４に続く工程を説明するための断面図である。
【図４６】本発明の第９の実施の形態に係るデータ処理装置の製造工程を説明するための断面図である。
【図４７】図４６に続く工程を説明するための断面図である。
【図４８】図４７に続く工程を説明するための断面図である。
【図４９】図４８に続く工程を説明するための断面図である。
【図５０】図４９に続く工程を説明するための断面図である。
【図５１】図５０に続く工程を説明するための断面図である。
【図５２】図５１に続く工程を説明するための断面図である。
【図５３】本発明の実施例を説明するための工程毎の断面図である。
【図５４】シリコンドット（微粒子）の形成状態を説明するためのＳＥＭ写真である。
【図５５】シリコンドットメモリの製造プロセスを説明するための工程毎の断面図である。
【図５６】図５５に続く工程毎の断面図である。
【符号の説明】
１１，２１…基板、１２，２２…バッファ層、１３，２３…多結晶シリコン層、１３ａ，２３ａ…第１の不純物領域、１３ｂ，２３ｂ…第２の不純物領域、１３ｃ，２３ｃ…伝導領域、１４，２４…絶縁膜、１４ａ，２４ａ…トンネル絶縁膜、１４ｂ，２４ｂ…制御用絶縁膜、１５，２５…蓄積領域、１５ａ，２５ａ…微粒子、１６，２６…制御用電極
【発明の属する技術分野】
本発明は、伝導領域から遷移された電荷を蓄積領域に蓄積することにより情報を保持するメモリ素子およびその製造方法、並びに、メモリ素子を集積化した集積回路および半導体装置の製造方法に係り、特に、蓄積領域が複数の微粒子（量子ドット）からなるメモリ素子およびその製造方法、並びに集積回路および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Electric Erasable-Programable Read Only Memory）に代表される不揮発性メモリにおいては、単結晶シリコン基板の表面に形成した伝導領域上に絶縁膜を介して蓄積領域が形成されており、この蓄積領域に伝導領域から絶縁膜をトンネルして遷移した電荷を蓄積することにより情報を保持するようになっている。従来、この蓄積領域は二次元的な広がりを有する連続半導体膜により形成されている。また、従来の不揮発性メモリでは、この蓄積領域に蓄積された電荷を長時間保持するために、伝導領域と蓄積領域との間の絶縁膜として、絶縁性に優れたシリコンの熱酸化膜を用いていた。この熱酸化膜は、酸素雰囲気中において、単結晶シリコン基板の温度を８００〜１０００°Ｃの高温に上げることにより形成される。なお、シリコン基板はこの程度の温度では変形や溶解することはない。また、単結晶シリコン基板上に形成した熱酸化膜の絶縁性は極めて優れているため、二次元的に連続した蓄積領域からは電荷がリークすることなく安定して保持される。
【０００３】
【発明が解決しようとする課題】
上述のように、従来のメモリ素子では、伝導領域と蓄積領域との間に熱酸化膜を用いる場合には、基板温度を８００〜１０００°Ｃの高温に上げざるを得なかった。しかしながら、基板が単結晶シリコンではなく、ガラスあるいはプラスチック（可塑性物質）製である場合には、このような高温の熱処理はできない。例えばガラス基板の変形温度は５００°Ｃであり、また、プラスチック基板の変形温度は、耐熱性のある材料によって形成された場合でも、せいぜい２００°Ｃである。従って、基板がガラスやプラスチックにより形成されている場合には、伝導領域と蓄積領域との間の絶縁膜は５００°Ｃ以下の低温の条件で形成せざるを得ない。
【０００４】
しかしながら、５００°Ｃ以下の低温で酸化膜を形成した場合には、この酸化膜中には欠陥すなわち多数の構造的な孔（ピンホール）が発生する。そのために、二次元的な広がりを有する蓄積領域に蓄積された電荷は、短時間のうちに伝導領域へリークしてしまい、情報を長時間保持することができないという問題があった。
【０００５】
また、例え、シリコン基板上のシリコン酸化膜（ＳｉＯ2 ）のように高温での耐熱性があっても、酸化膜上の伝導領域は多結晶シリコンであり、その表面には凹凸が存在する。この多結晶シリコンの凹凸により、その上の絶縁膜中に電界集中が生じ、二次元的に連続した蓄積領域中の電荷は、その場所からもリークしてしまうという問題があった。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、その目的は、プラスチック製の基板上に、低温で作製することができると共に、情報を長時間に渡って保持することができるメモリ素子およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるメモリ素子は、プラスチック基板と、伝導領域を間にして第１の不純物領域および第２の不純物領域を有する非単結晶半導体層と、分散された複数の微粒子よりなり、前記伝導領域から遷移された電荷を蓄積する蓄積領域と、この蓄積領域と前記伝導領域との間に設けられた電荷が遷移可能なトンネル絶縁膜と、前記蓄積領域の電荷量および前記伝導領域の伝導度をそれぞれ制御するための制御用電極と、この制御用電極と前記蓄積領域との間に設けられた電荷が遷移不可能な制御用絶縁膜とを備えると共に、前記絶縁基板の一面に、前記非単結晶半導体層または前記制御用電極のいずれかが設けられ、かつ、前記蓄積領域における微粒子の面密度が前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きい、あるいは前記蓄積領域における微粒子の数が５個以上であり、更に、前記伝導領域が、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成されると共に、前記蓄積領域の微粒子の数が前記伝導領域における結晶粒数よりも多いようにしたものである。
【００１１】
本発明による第１のメモリ素子の製造方法は、プラスチック基板上に非単結晶半導体層よりなる伝導領域を形成する工程と、前記伝導領域の上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上に分散された複数の微粒子よりなる蓄積領域を形成する工程と、前記蓄積領域の上に制御用絶縁膜を形成する工程と、前記制御用絶縁膜の上に制御用電極を形成する工程と、前記非単結晶半導体層に、前記伝導領域に隣接する第１の不純物領域および前記第１の不純物領域と離間し、前記伝導領域に隣接する第２の不純物領域をそれぞれ形成する工程とを含み、前記蓄積領域における微粒子の面密度を前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、あるいは前記蓄積領域における微粒子の数を５個以上とし、更に、前記伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成すると共に、前記蓄積領域の微粒子の数を前記伝導領域における結晶粒数よりも多くするものである。
【００１４】
本発明の第２のメモリ素子の製造方法は、プラスチック基板上に制御用電極を形成する工程と、前記制御用電極の上に制御用絶縁膜を形成する工程と、前記制御用絶縁膜の上に、分散された複数の微粒子よりなる蓄積領域を形成する工程と、前記蓄積領域の上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上に非単結晶半導体層よりなる伝導領域を形成する工程と、前記非単結晶半導体層に、前記伝導領域に隣接する第１の不純物領域および前記第１の不純物領域と離間し、前記伝導領域に隣接する第２の不純物領域をそれぞれ形成する工程とを含み、前記蓄積領域における微粒子の面密度を前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、あるいは前記蓄積領域における微粒子の数を５個以上とし、更に、前記伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成すると共に、前記蓄積領域の微粒子の数を前記伝導領域における結晶粒数よりも多くするものである。
【００１８】
本発明によるメモリ素子およびその製造方法では、蓄積領域における微粒子の面密度が、トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きい構成、あるいは、蓄積領域における微粒子の数が５個以上の構成、あるいは、伝導領域が、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成されると共に、蓄積領域の微粒子の数が伝導領域における結晶粒数よりも多い構成を有しているため、トンネル絶縁膜に存在するピンホール等の欠陥によって一部の微粒子に蓄積された電荷がリークしても、欠陥が存在しない領域に形成された微粒子に蓄積された電荷はリークすることがない。そのため、長時間に渡って情報が蓄積される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係るメモリ素子の基本的な構成を表すものである。なお、以下の説明では、例として電荷として電子を用いる場合について説明する。電荷として正孔を用いる場合には、電位の符号を逆にして考えればよい。
【００２２】
本実施の形態に係るメモリ素子は、例えば石英，ガラス，プラスチック等の非シリコン材料からなる基板１１の上に形成されたバッファ層１２の上に、伝導領域１３ｃと、この伝導領域１３ｃの両側にそれぞれ隣接して形成された第１の不純物領域１３ａおよび第２の不純物領域１３ｂとを備えた構成を有している。バッファ層１２はＳｉＯ2 あるいはＳｉ3 Ｎ4 等の絶縁膜により構成されている。
【００２３】
第１の不純物領域１３ａ、第２の不純物領域１３ｂおよび伝導領域１３ｃは、それぞれ、例えば膜厚数十ｎｍ程度の多結晶シリコン層１３により構成されている。第１の不純物領域１３ａおよび第２の不純物領域１３ｂは、それぞれ、多結晶シリコン層１３に、例えば、ｎ型不純物として燐（Ｐ）などのＶ族元素、あるいはｐ型不純物としてホウ素（Ｂ）などのＩＩＩ族元素を添加することにより構成されている。なお、これら第１の不純物領域１３ａ、第２の不純物領域１３ｂおよび伝導領域１３ｃは、単結晶半導体以外の半導体（非単結晶半導体）であればよく、例えば非晶質Ｓｉx Ｇｅ1-x （０≦ｘ≦１）または多結晶Ｓｉx Ｇｅ1-x （０≦ｘ≦１）により構成することができる。
【００２４】
伝導領域１３ｃの真上に対応する位置には、絶縁膜１４が設けられている。絶縁膜１４は、トンネル絶縁膜１４ａと、このトンネル絶縁膜１４ａの上に積層された制御用絶縁膜１４ｂとにより構成されている。これらトンネル絶縁膜１４ａおよび制御用絶縁膜１４ｂは、それぞれＳｉＯ2 ，Ｓｉ3 Ｎ4 またはＳｉＮk Ｏl （ｋ，ｌ≠０）などにより形成されている。トンネル絶縁膜１４ａと制御用絶縁膜１４ｂとの間には、電荷（ここでは電子）を保持するための蓄積領域１５が設けられている。トンネル絶縁膜１４ａの膜厚は、量子力学的トンネル効果により電子がトンネル絶縁膜１４ａ中を蓄積領域１５へ遷移できる大きさ（例えば５ｎｍ未満）となっている。
【００２５】
蓄積領域１５は、離散的に配置された複数の微粒子（量子ドット）１５ａにより構成されている。この微粒子１５ａは、Ｓｉy Ｇｅ1-y （０≦ｙ≦１）、ＳｉＦｅ2 ，ＩＩ−ＶＩ，ＩＩＩ−Ｖ族化合物などの半導体粒子、Ａｕ，Ｓｂ，Ｓｎなどの金属微粒子、またはＳｉＮz （ｚ≠０）などの絶縁体粒子により形成される。
【００２６】
本実施の形態の蓄積領域１５では、微粒子１５ａの数（面密度）は、製造過程においてトンネル絶縁膜１４ａに生じた構造的な孔（ピンホール）の面密度よりも大きくなっており、具体的には、５個以上である。なお、通常、多結晶シリコン層１３の表面には凹凸があるが、本実施の形態では、その粗さは０．１ｎｍ以上１００ｎｍ以下の範囲であり、かつ、蓄積領域１５における微粒子１５ａの数は、伝導領域１３ｃ中の結晶粒数に比べて多くなっていることが望ましい。
【００２７】
絶縁膜１４の上、すなわち、蓄積領域１５を中心として伝導領域１３ｃの反対側の位置には、制御用電極１６が形成されている。制御用電極１６は、例えばアルミニウム（Ａｌ）等の金属、または不純物がドープされた低抵抗の多結晶シリコン層により構成されている。この制御用電極１６により伝導領域１３ｃと蓄積領域１５との間に電場が印加され、伝導領域１３ｃの伝導度および蓄積領域１５内の電子の数が制御されるようになっている。制御用電極１６と蓄積領域１５との間の制御用絶縁膜１４ｂの膜厚は、量子力学的トンネル効果により電子が制御用絶縁膜１４ｂ中を電子が遷移できない程度の大きさ（例えば５０ｎｍ以上）となっている。
【００２８】
次に、このような構成を有するメモリ素子の作用、すなわち、情報（データ）の書き込み法および消去法、並びに情報の保持法および読み出し法についてそれぞれ説明する。なお、以下の説明において、第１の不純物領域１３ａは接地（電位＝０Ｖ）されているものとする。
【００２９】
このメモリ素子では、第１の不純物領域１３ａおよび第２の不純物領域１３ｂがｎ型の場合には、第２の不純物領域１３ｂを、第１の不純物領域１３ａと同電位（０Ｖ）とする、または第２の不純物領域１３ａよりも高い電位（例えば１０Ｖ）を印加すると共に、制御用電極１６に第１の不純物領域１３ａの電位よりも高い電位（例えば２０Ｖ）を印加することにより、伝導領域１３ｃの電荷（電子）が伝導領域−蓄積領域間のトンネル絶縁膜１４ａを量子力学的トンネル効果により遷移し、蓄積領域１５の分散された複数の微粒子１５ａに蓄積される。これにより情報が書き込まれる。
【００３０】
なお、第１の不純物領域１３ａおよび第２の不純物領域１３ｂがｐ型の場合には、第２の不純物領域１３ｂを、第１の不純物領域１３ａと同電位（０Ｖ）とする、または第１の不純物領域１３ａよりも低い（例えば−１０Ｖ）電位を印加する共に、制御用電極１６に第１の不純物領域１３ａの電位よりも低い電位（例えば−２０Ｖ）を印加することにより、伝導領域１３ｃの電荷（正孔）が伝導領域−蓄積領域間のトンネル絶縁膜１４ａを量子力学的トンネル効果により遷移し、蓄積領域１５の分散された複数の微粒子１５ａに蓄積される。これにより情報が書き込まれる。このように書き込まれた情報は、全ての電極の電位を同電位または浮遊状態とすることにより保持される。
【００３１】
このように、本実施の形態のメモリ素子では、蓄積領域１５が分散された５個以上の微粒子１５ａにより構成されているので、トンネル絶縁膜１４ａに存在する構造的な欠陥によって一部の微粒子１５ａに蓄積された電荷がリークしても、トンネル絶縁膜１４ａのうち欠陥が存在しない領域に形成された微粒子１５ａに蓄積された電荷はリークしない。従って、本実施の形態では、蓄積領域１５に蓄積された情報は長時間に渡って保持される。これは、多結晶シリコン層１３の表面の粗さが０．１ｎｍ以上１００ｎｍ以下の範囲であり、かつ、蓄積領域１５における微粒子１５ａの数が、伝導領域１３ｃ中の結晶粒数に比べて多くなっている場合も同様である。すなわち、多結晶シリコン層１３の凹凸部分に電界が集中しても、それ以外の領域にも微粒子１５ａが存在するため、電荷がリークすることなく、長時間、電荷を保持することができる。従って、本実施の形態では、低温プロセスによりトンネル絶縁膜を形成することができ、基板として、ガラスやプラスチックなどの安価な材質のものを使用することが可能になる。
【００３２】
また、書き込まれた情報は、第１の不純物領域１３ａおよび第２の不純物領域１３ｂがｎ型の場合には、第２の不純物領域１３ｂを第１の不純物領域１３ａと同電位とすると共に、制御用電極１６に第１の不純物領域１３ａの電位よりも低い電位（例えば−２０Ｖ）を印加することにより、蓄積領域１５に保持された電荷（電子）が伝導領域−蓄積領域間のトンネル絶縁膜１４ａを遷移して伝導領域１３ｃへ引き抜かれ、消去される。
【００３３】
なお、第１の不純物領域１３ａおよび第２の不純物領域１３ｂがｐ型半導体の場合には、第２の不純物領域１３ｂを第１の不純物領域１３ａと同電位とすると共に、制御用電極１６に第１の不純物領域１３ａの電位よりも高い電位（例えば２０Ｖ）を印加する。これにより、蓄積領域１５の微粒子１５ａに保持された電荷（正孔）が、伝導領域−蓄積領域間のトンネル絶縁膜１４ａを遷移して伝導領域１３ｃへ引き抜かれ、情報が消去される。
【００３４】
更に、書き込まれた情報は、制御用電極１６の電位に対する伝導領域１３ｃの伝導度または電流値を測定することにより、蓄積領域１５内の電荷量の変化が検出され、読み出される。
【００３５】
〔第２の実施の形態〕
図２は本発明の第２の実施の形態に係るメモリ素子の構成を表すものである。このメモリ素子２０は、例えば石英からなる基板２１の上に、ＳｉＯ2 あるいはＳｉ3 Ｎ4 等の絶縁膜からなるバッファ層２２を介して制御用電極２６を備えている。
【００３６】
バッファ層２２および制御用電極２６の上には絶縁膜２４が形成されている。絶縁膜２４は、制御用絶縁膜２４ｂと、この制御用絶縁膜２４ｂの上に積層されたトンネル絶縁膜２４ａとにより構成されている。トンネル絶縁膜２４ａと制御用絶縁膜２４ｂとの間には、複数の離散的に配置された微粒子２５ａからなる蓄積領域２５が設けられている。絶縁膜２４の上には、伝導領域２３ｃと、この伝導領域２３ａの両側にそれぞれ隣接して設けられた第１の不純物領域２３ａおよび第２の不純物領域２３ｂが設けられている。これら第１の不純物領域２３ａ、第２の不純物領域２３ｂおよび伝導領域２３ｃは多結晶シリコン層２３内に形成されている。
【００３７】
本実施の形態のメモリ素子は、第１の実施の形態のメモリ素子が所謂トップゲート型であるのに対してボトムゲート型であることを除き、その他の構成、および作用（情報の書き込み法および消去法、並びに情報の保持法および読み出し法）および効果は、実質的に第１の実施の形態と同様であるので、その説明は省略する。
【００３８】
図３および図４はそれぞれ上記メモリ素子の第１の集積化方法を説明するための回路構成図である。この第１の方法は、各メモリ素子のゲート電極をワード線と接続すると共に、ソース−ドレイン経路をそれぞれビット線とソース線との間に接続し、これらメモリ素子を複数並列に配列するものである。また、図５は、同じく上記メモリ素子を第２の方法により集積化した場合の回路構成を表すものである。第２の方法では、各メモリ素子のゲート電極をワード線と接続すると共に、ソース−ドレイン経路をそれぞれビット線とソース線との間に接続し、これらメモリ素子を複数直列に配列する。なお、これらの方法により集積化されたメモリ装置の作用についての説明は後述する。
【００３９】
〔第１の実施の形態に係る製造方法〕
次に、図６（Ａ），（Ｂ）乃至図１０（Ａ），（Ｂ）を参照して、上記第１の実施の形態のメモリ素子の第１の製造方法について説明する。ここで、各図において（Ｂ）は平面図を表し、（Ａ）は図（Ｂ）のα−α線に沿った断面図を表している。
【００４０】
（第１の方法）
まず、図６（Ａ），（Ｂ）に示したように、絶縁基板、例えば石英，ガラス，プラスチック等の基板１１上に、例えばＣＶＤ（Chemical Vapor Deposition:化学的気相成長 )法またはスパッタリング法により、例えば１００ｎｍ程度の厚さのＳｉ3 Ｎ4 層またはＳｉＯ2 層からなるバッファ層１２を形成する。その後、基板温度を６００〜７００℃とし、例えばＣＶＤ法またはスパッタリング法により、数１０ｎｍ程度の膜厚の多結晶シリコン層１３を形成した後、エッチングにより素子分離を行う。なお、このとき多結晶シリコン層１３には、通常、孔（ピンホール）１０からなる欠陥が発生する。
【００４１】
続いて、図７（Ａ），（Ｂ）に示したように、熱酸化法により、あるいは交流電磁場中に酸素を導入することによって生成した酸素電離気体に、基板表面を曝して酸化する方法によって、多結晶シリコン層１３（伝導領域Ｃｈ１）の表面を１０ｎｍ前後の厚さだけ酸化し、トンネル絶縁膜１４ａを形成する。このとき、図示しないが、トンネル絶縁膜１４ａには、多結晶シリコン層１３中の孔１０に起因して前述のように多数の孔（ピンホール）が発生する。
【００４２】
次に、図８（Ａ），（Ｂ）に示したように、シラン、ジシランなどシリコン原子を含むガスと、ゲルマンなどゲルマニウム原子を含むガスを原料とした化学気相成長法、あるいはシリコンまたはゲルマニウムまたは金属を原料としたスパッタリング法により、Ｓｉx Ｇｅ1-x （０≦ｘ≦１）をトンネル絶縁膜１４ａ上に成膜し、多数の微粒子１５ａからなる蓄積領域１５を形成する。このとき微粒子１５ａの数は、トンネル絶縁膜１４ａの表面の被覆率が１より小さくなるようにする。また、この微粒子の数は、トンネル絶縁膜１４ａに生じた欠陥よりも面密度が大きく、その数は、５以上とする。
【００４３】
次に、図９（Ａ），（Ｂ）に示したように、ＳｉＨ4 （シラン）、Ｓｉ2 Ｈ6 （ジシラン）などシリコン原子を含むガスおよびＮ2 Ｏ（亜酸化窒素）、Ｏ2 （酸素）など酸素原子を含むガスによる化学気相成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングにより、膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続いて、多結晶シリコンまたはＡｌ（アルミニウム），Ｃｕ（銅），Ｗ（タングステン）などの金属により、制御用絶縁膜１４ｂ上の伝導領域１３ｃ（多結晶シリコン層１３）に対向する位置に、制御用電極（ゲート電極）１６を形成する。その後、制御用電極１６をマスクにして、伝導領域（多結晶シリコン層１３）の表面までＣＦ4 （四フッ化炭素）およびＨ2 （水素）の混合ガスを用いたＲＩＥ（Reactive Ion Etching :反応性イオンエッチング) により制御用絶縁膜１４ｂの選択エッチングを行う。
【００４４】
次に、図１０（Ａ），（Ｂ）に示したように、制御用電極１６をマスクにしてイオン注入を行い、多結晶シリコン層１３に第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成する。イオン注入は、伝導電荷を電子にするならばＶ族原子、例えばリン（Ｐ）原子、伝導電荷を正孔にするならばＩＩＩ族、例えばホウ素（Ｂ）原子をイオン注入する。あるいは、伝導電荷を電子にするならばＶ族原子を含む電離気体、例えばＰＨ3 の電離気体、伝導電荷を正孔にするならばＩＩＩ族原子を含む電離気体、例えばＢ2 Ｈ6 の電離気体を制御用電極１６をマスクにして多結晶シリコン層１３に照射することにより第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成することもできる。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化させる。
【００４５】
その後、図示しないが、例えばＣＶＤ法またはスパッタリング法により、このようにして形成されたメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成する。
【００４６】
（第２の方法）
次に、図１１（Ａ），（Ｂ）乃至図１４（Ａ），（Ｂ）を参照して、上記第１の実施の形態のメモリ素子の第２の製造方法について説明する。ここで、各図において、（Ｂ）は平面図、（Ａ）は図（Ｂ）のβ−β線に沿った断面図をそれぞれ表している。
【００４７】
まず、図１１（Ａ），（Ｂ）に示したように、石英等の基板１１の上に、ＣＶＤまたはスパッタリング法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層またはＳｉＯ2 層からなるバッファ層１２を形成する。続いて、プラズマＣＶＤ（Plasma Enhanced Chemical Vapor Deposition;ＰＥＣＶＤ）法またはスパッタリング法により、膜厚数１０ｎｍ程度の非晶質シリコン層１３′を基板１１に変形が生じない程度の温度で形成した後、エッチングにより素子分離を行う。
【００４８】
次に、図１２（Ａ），（Ｂ）に示したように、プラズマ酸化法により非晶質シリコン層１３′の表面を酸化し、その上部にＰＥＣＶＤ法により膜厚数１０ｎｍのＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１４ａを形成し、その後、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射することにより、非晶質シリコン層１３′を結晶化し、多結晶シリコン層１３とする。このとき、ＳｉＯx 中の過剰なシリコンが析出し、多数の微粒子１５ａからなる蓄積領域１５が形成される。なお、ＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１４ａを形成する代わりに、第１の方法と同様に、シラン、ジシランなどシリコン原子を含むガスとゲルマンなどゲルマニウム原子を含むガスを原料とした化学気相成長法、あるいはシリコンまたはゲルマニウムまたは金属を原料としたスパッタリング法により、被覆率が１より少なくなるようにして蓄積領域１５を形成してもよい。
【００４９】
次に、図１３（Ａ），（Ｂ）に示したように、シラン、ジシランなどシリコン原子を含むガスおよびＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによる化学気相成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングにより、膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続いて、多結晶シリコンまたはＡｌ，Ｃｕ，Ｗなどの金属により、制御用絶縁膜１４ｂ上の多結晶シリコン層１３の伝導領域１３ｃに対向する位置に、制御用電極１６を形成する。その後、制御用電極１６をマスクにして、伝導領域（多結晶シリコン層１３）の表面までＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより制御用絶縁膜１４ｂの選択エッチングを行う。
【００５０】
次に、図１４（Ａ），（Ｂ）に示したように、制御用電極１６をマスクにしてイオン注入を行い、多結晶シリコン層１３に第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成する。イオン注入は、第１の方法と同様に、伝導電荷を電子にするならばＶ族原子、例えばリン（Ｐ）原子、伝導電荷を正孔にするならばＩＩＩ族、例えばホウ素（Ｂ）原子をイオン注入する。あるいは、伝導電荷を電子にするならばＶ族原子を含む電離気体、例えばＰＨ3 の電離気体、伝導電荷を正孔にするならばＩＩＩ族原子を含む電離気体、例えばＢ2 Ｈ6 の電離気体を制御用電極１６をマスクにして多結晶シリコン層１３に照射することにより第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成することもできる。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化させる。その後、図示しないが、例えばＣＶＤ法またはスパッタリング法により、このようにして形成されたメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成する。
【００５１】
図１５は、上記実施の形態により作製したメモリ素子の、ゲート電圧−ドレイン電流特性（メモリ効果）を示している。なお、ドレイン電圧は５Ｖである。このメモリ素子は、ＰＥＣＶＤ法によりＳｉＯ0.5 層を形成し、その後、エネルギー密度２６０ｍＪ／ｃｍ2 のＸｅＣｌエキシマレーザを照射することによりＳｉＯ0.5 層中にＳｉドットからなる蓄積領域を形成し、続いて、ＰＨ3 のプラズマ照射により、燐（Ｐ）のイオン注入を行い、第１の不純物領域および第２の不純物領域を形成し、更に、ＸｅＣｌエキシマレーザ（２１０ｍＪ／ｃｍ2 ）によるアニールを行い、注入した不純物の活性化を行ったものである。
【００５２】
（第３の方法）
次に、図１６（Ａ），（Ｂ）乃至図２０（Ａ），（Ｂ）を参照して、上記第１の実施の形態のメモリ素子の第３の製造方法について説明する。ここでも、各図において、（Ｂ）は平面図、（Ａ）は（Ｂ）のγ−γ線に沿った断面図をそれぞれ表している。
【００５３】
まず、図１６（Ａ），（Ｂ）に示したように、石英等の基板１１上に、ＣＶＤまたはスパッタリング法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層またはＳｉＯ2 層からなるバッファ層１２を形成する。続いて、ＰＥＣＶＤ法またはスパッタリング法により、ｎ型あるいはｐ型不純物がドーピングされた、膜厚数１０ｎｍ程度の非晶質シリコン層を、基板１１に変形が生じない程度の温度で形成した後、エッチングにより、この非晶質シリコン層を選択的に除去して第１の不純物領域１３ａおよび第２の不純物領域１３ｂを形成する。
【００５４】
次に、図１７（Ａ），（Ｂ）に示したように、ＰＥＣＶＤ法またはスパッタリング法により、基板１１の表面に不純物を含まない非晶質シリコン層１３′を形成した後、エッチングにより、伝導領域１３ｃとなる部分と、第１の不純物領域１３ａおよび第２の不純物領域１３ｂに対応する領域以外の領域を選択的に除去する。
【００５５】
次に、図１８（Ａ），（Ｂ）に示したように、非晶質シリコン層１３′にＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 の範囲で照射して結晶化し、多結晶シリコン層１３とする。
【００５６】
次に、図１９（Ａ），（Ｂ）に示したように、プラズマ酸化法により多結晶シリコン層１３の表面を酸化し、その上部にＰＥＣＶＤ法により膜厚数１０ｎｍのＳｉＯx 層（ｘ＜２）からなるトンネル絶縁膜１４ａを形成し、その後、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射する。これによりＳｉＯx 中の過剰なシリコンが析出し、多数の微粒子１５ａからなる蓄積領域１５が形成される。なお、ＳｉＯx 層（ｘ＜２）を形成する代わりに、第１の方法と同様に、シラン、ジシランなどシリコン原子を含むガスとゲルマンなどゲルマニウム原子を含むガスを原料とした化学気相成長法、あるいはシリコンまたはゲルマニウムまたは金属を原料としたスパッタリング法により、被覆率が１より少ない蓄積領域１５を形成してもよい。
【００５７】
次に、図２０（Ａ），（Ｂ）に示したように、シラン、ジシランなどシリコン原子を含むガスおよびＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによる化学気相成長法、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングにより、例えば膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続いて、多結晶シリコンまたはＡｌ，Ｃｕ，Ｗなどの金属により、制御用絶縁膜１４ｂ上の伝導領域１３ｃ（多結晶シリコン層１３）に対向する位置に、制御用電極１６を形成する。その後、制御用電極１６をマスクにして、伝導領域（多結晶シリコン層１３）の表面までＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより制御用絶縁膜１４ｂの選択エッチングを行う。
【００５８】
その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化させる。その後、図示しないが、例えばＣＶＤ法またはスパッタリング法により、上記のようにして形成されたメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成する。
【００５９】
〔第２の実施の形態に係る製造方法〕
次に、図２１（Ａ），（Ｂ）乃至図２５（Ａ），（Ｂ）を参照して、上記第２の実施の形態のメモリ素子の製造方法について説明する。ここで、各図において、（Ｂ）は平面図、（Ａ）は図（Ｂ）のξ−ξ線に沿った断面図をそれぞれ表している。
【００６０】
（第１の方法）
【００６１】
まず、図２１（Ａ），（Ｂ）に示したように、石英，ガラスあるいはプラスチックからなる基板２１上に、ＣＶＤまたはスパッタリング法により、例えば膜厚１００ｎｍ程度のＳｉ3 Ｎ4 層またはＳｉＯ2 層あるいはＳｉＮk Ｏl （ｋ，ｌ≠０）層からなるバッファ層２２を形成する。続いて、例えば電子ビーム蒸着法により、Ｗ（タングステン），Ｔａ（タンタル），Ｍｏ（モリブデン）などからなる金属膜を形成して、パターニングすることにより制御用電極２６を形成する。
【００６２】
次に、図２２（Ａ），（Ｂ）に示したように、ＣＶＤ法またはスパッタリング法により、膜厚約１００ｎｍのＳｉＯ2 層からなる制御用絶縁膜２４ｂ、膜厚数１０ｎｍのＳｉＯx （ｘ＜２）層からなるトンネル用絶縁膜２４ａ、膜厚数１０ｎｍの不純物が添加されていない非晶質シリコン層２３′をこの順で形成する。
【００６３】
次に、図２３（Ａ），（Ｂ）に示したように、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射することにより、非晶質シリコン層２３′を結晶化し、多結晶シリコン層２３とする。このとき、ＳｉＯx 中の過剰なシリコンが析出し、トンネル用絶縁膜２４ａ中に多数の微粒子２５ａからなる蓄積領域２５が形成される。
【００６４】
次に、図２４（Ａ），（Ｂ）に示したように、例えばＲＩＥにより多結晶シリコン層２３およびトンネル用絶縁膜２４ａを選択的に除去して素子分離を行う。
【００６５】
次に、図２５（Ａ），（Ｂ）に示したように、多結晶シリコン層２３上の、制御用電極２６に対向する領域にフォトレジストまたはＳｉＯ2 からなるマスク２７を形成する。続いて、マスク２７を用いてイオン注入を行い、多結晶シリコン層２３に第１の不純物領域２３ａおよび第２の不純物領域２３ｂを形成する。イオン注入は、伝導電荷を電子にするならばＶ族原子、例えばリン（Ｐ）原子、伝導電荷を正孔にするならばＩＩＩ族、例えばホウ素（Ｂ）原子をイオン注入する。あるいは、伝導電荷を電子にするならばＶ族原子を含む電離気体、例えばＰＨ3 の電離気体、伝導電荷を正孔にするならばＩＩＩ族原子を含む電離気体、例えばＢ2 Ｈ6 の電離気体をマスク２７を用いて多結晶シリコン層２３に照射することにより第１の不純物領域２３ａおよび第２の不純物領域２３ｂを形成することもできる。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化させる。その後、図示しないが、例えばＣＶＤ法またはスパッタリング法により、このようにして形成されたメモリ素子の表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜を形成する。
【００６６】
〔第３の実施の形態〕
次に、図２６および図２７を参照して本発明の第３の実施の形態について説明する。本実施の形態は、第１または第２の実施の形態に示したトップゲート型のメモリ素子を集積化したメモリ装置の構成例を表すものである。図２６は、図３に示した回路図を実際のデバイスに適用した例の平面図、図２７は図２６のη−η線に沿った断面図をそれぞれ表している。
【００６７】
このメモリ装置において、ソース線Ｓ1 ，Ｓ2 、ビット線Ｂ1 ，Ｂ2 、ワード線Ｗ1 ，Ｗ2 は、それぞれ、Ａｌ，Ｃｕなどの金属または不純物が注入された多結晶シリコン層により形成されている。ここでは、２×２のメモリアレイしか示していないが、一般にはｎ×ｍ（ｎ，ｍ＞１）であることは言うまでもない。これは以下の実施の形態においても同様である。
【００６８】
（集積化方法）
次に、上記メモリ素子の集積化方法について説明する。
【００６９】
メモリ素子の集積化の第１の方法は、図３または図４に示したように、メモリ素子の制御用電極（Ｇ）をワード線Ｗ1 ，Ｗ2 …と接続し、ソース−ドレイン経路をそれぞれビット線とソース線の間に接続したメモリ素子を複数個並列に配列する方法である。各メモリ素子への情報の書き込み、消去、保持および読み出しは、前述のように各メモリ素子の第１の不純物領域、ゲート領域および第２の不純物領域にソース線、ビット線およびワード線の電位を加えればよい。
【００７０】
メモリ素子の集積化の第２の方法は、図５に示したように、メモリ素子の制御用電極をワード線と接続し、ソース−ドレイン経路をそれぞれビット線とソース線の間に接続したメモリ素子を複数直列に配線する方法である。各メモリ素子への情報の書き込み，消去，保持および読み出しは、前述のように各メモリ素子の第１の不純物領域、ゲート領域および第２の不純物領域にソース線、ビット線およびワード線に電位を加えればよい。
【００７１】
〔第４の実施の形態〕
図２８は、本発明の第４の実施の形態に係るボトムゲート型のメモリ素子を集積化したメモリ装置の構成例を表している。なお、平面構成は図２６と同様であり、図２８もこの図２６のη−η線に沿った断面構成を表している。それぞれの素子の作製法は前述の通りであり、集積化した場合も容易に転用できるので、その具体的な説明は省略する。
【００７２】
〔第５の実施の形態〕
図２９および図３０は、本発明の第５の実施の形態に係るトップゲート型のメモリ素子を用いたメモリ装置の構成例を表している。図２９は、図３に示した回路図を実際のデバイスに適用した例の平面図、図３０は図２９のκ−κ線に沿った断面図をそれぞれ示している。なお、ソース線Ｓ1 ，Ｓ2 、ビット線Ｂ1 ，Ｂ2 、ワード線Ｗ1 ，Ｗ2 は、Ａｌ，Ｃｕなどの金属または不純物が注入された多結晶シリコン層により形成されている。
【００７３】
なお、図３１は第２の実施の形態に係るボトムゲート型のメモリ素子を集積化した例を表している。
【００７４】
次に、本実施の形態に係るメモリ装置の複数のメモリ素子のうち、特定の素子、例えば図３のメモリ素子Ｃnmに対して、情報の書き込みおよび消去、並びに情報の保持および読み出しを行う場合についてそれぞれ具体的に説明する。なお、以下の説明において、メモリ素子としてはｎ型の伝導性を持つものと仮定している。メモリ素子としてｐ型の伝導性を持つものを用いる場合は、以下の説明において電位の符号を逆にすればよい。
【００７５】
まず、メモリ素子Ｃnmに対して情報を書き込む場合には、ソース線Ｓm 、およびワード線Ｗn を除くワード線Ｗ1 〜Ｗn-1 に０Ｖ、ワード線Ｗn に電位Ｖp （例えば１０Ｖ）、ビット線Ｂm に電位Ｖd （例えば５Ｖ）をそれぞれ印加する。このとき、誤って、メモリ素子Ｃnmの周囲の他のメモリ素子における情報を消去しないように、好ましくはソース線Ｓi およびビット線Ｂi （ｉ≠ｍ）にＶp ／２だけ電位を与えておく。
【００７６】
次に、このようにしてメモリ素子Ｃnmに書き込まれた情報を消去する場合には、ソース線Ｓm 、およびワード線Ｗn を除くワード線に０Ｖ、ワード線Ｗn に電位−Ｖp （例えば−１０Ｖ）、ビット線Ｂm に電位−Ｖd （例えば−５Ｖ）をそれぞれ印加する。このとき、メモリ素子Ｃnmの周囲の他のメモリ素子に誤って情報を書き込まないように、好ましくはソース線Ｓm およびビット線Ｂm を除くビット線に−Ｖp ／２だけ電位を与えておく。
【００７７】
また、メモリ素子Ｃnmに書き込まれた情報を保持する場合には、全ての電極の電位を同電位または浮遊状態とする。
【００７８】
次に、メモリ素子Ｃnmから情報を読み出す場合には、全てのソース線、およびビット線Ｂm を除くビット線に０Ｖ、ワード線Ｗn を除くワード線に０Ｖ、ワード線Ｗn に電位Ｖr （例えば５Ｖ）、ビット線Ｂm に電位Ｖd （例えば５Ｖ）をそれぞれ印加し、ビット線Ｂm を流れる電流の大小を測定する。これによりメモリ素子Ｃnmの書き込み状態の測定が行われ、情報の読み出しが行われる。
【００７９】
〔第６の実施の形態〕
図３２および図３３は、本発明の第６の実施の形態に係るトップゲート型のメモリ素子を用いたメモリ装置の構成例を表している。図３２は、図５に示した回路図を実際のデバイスに適用した例の平面図、図３３は図３２のｌ−ｌ線に沿った断面図をそれぞれ示している。本実施の形態においても、ソース線Ｓ1 、ビット線Ｂ1 、ワード線Ｗ1 ，Ｗ2 ，Ｗ3 ，Ｗ4 ，…，Ｗn はＡｌ，Ｃｕなどの金属、または不純物が注入された多結晶シリコン層により形成されている。
【００８０】
図３４は、第２の実施の形態に係るボトムゲート型のメモリ素子を集積化した例を表すものであり、図３３と同様に、図３２のｌ−ｌ線に沿った断面図を示している。
【００８１】
次に、本実施の形態におけるメモリ装置の特定のメモリ素子Ｍnm（図５参照）に対して、情報の書き込みおよび消去、並びに情報の保持および読み出しを行う場合の作用について説明する。なお、以下の説明においても、メモリ素子としてはｎ型の伝導性を持つものと仮定しており、ｐ型の伝導性を持つ場合については、その説明は省略する。
【００８２】
まず、メモリ素子Ｍnmに対して、情報を書き込む場合には、全てのソース線を０Ｖにすると共に、ワード線Ｗm に電位Ｖp （例えば１０Ｖ）、ワード線Ｗm 以外のワード線にＶp ／２（例えば５Ｖ）、ビット線Ｂn には０Ｖ、ビット線Ｂn 以外のワード線Ｗm をゲートに接続されているメモリ素子を含むメモリ素子列のビット線にＶp ／２（例えば５Ｖ）を与える。
【００８３】
メモリ素子Ｍnmに書き込まれた情報を消去する場合には、全てのソース線を０Ｖにし、ワード線Ｗm に電位−Ｖp （例えば−１０Ｖ）、ワード線Ｗm 以外のワード線にＶp ／２（例えば５Ｖ）、ビット線Ｂn には０Ｖ、ビット線Ｂn 以外のワード線Ｗm をゲートに接続されているメモリ素子を含むメモリ素子列のビット線に−Ｖp ／２（例えば−５Ｖ）を与える。
【００８４】
また、メモリ素子Ｍnmに書き込まれた情報を保持する場合には、全ての電極の電位を同電位または浮遊状態にする。
【００８５】
また、情報を読み出す場合には、全てのソース線およびビット線Ｂn を除くビット線に０Ｖ、ワード線Ｗm を除くワード線に０Ｖ、ワード線Ｗn に０Ｖ、ビット線Ｂm に電位Ｖd （例えば５Ｖ）を印加し、ビット線Ｂm を流れる電流の大小を測定する。これによりメモリ素子Ｍnmに書き込まれた情報が読み出される。
【００８６】
〔第７の実施の形態〕
次に、図３５乃至図３９を参照して、同一基板上に、第１の実施の形態（図１）によるメモリ素子と共に、例えば制御回路などの周辺回路を同時に作製する場合の方法について説明する。
【００８７】
まず、図３５に示したように、石英，ガラス，プラスチックなどの基板１１上にバッファ層１２として１００ｎｍ程度の厚さのＳｉ3 Ｎ4 およびＳｉＯ2 層をＣＶＤまたはスパッタリング法により形成した後、バッファ層１２の表面に数１０ｎｍ程度の非晶質シリコン層１３′をＰＥＣＶＤ法またはスパッタリング法により、基板変形の生じない温度で形成した後、エッチングにより素子分離を行う。
【００８８】
次に、図３６に示したように、プラズマ酸化法により非晶質シリコン層１３′の表面を酸化してトンネル絶縁膜１４ａを形成した後、ＰＥＣＶＤ法により、トンネル絶縁膜１４ａの上部に、膜厚数１０ｎｍのＳｉＯx （ｘ＜２）層を形成する。その後、ＸｅＣｌエキシマレーザを１５０〜３００ｍＪ／ｃｍ2 程度照射する。これにより、図３６に示したように、非晶質シリコン層１３′が結晶化され多結晶シリコン層１３となると共に、ＳｉＯx 中の過剰なシリコンが析出し、多数の微粒子１５ａからなる蓄積領域１５が形成される。
【００８９】
次に、図３７に示したように、メモリ素子側（図の左半分）をフォトレジスト膜１７で覆い、周辺回路側（図の右半分）に形成された蓄積領域をＳＦ6 またはＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより選択的に除去する。その後、フォトレジスト膜１７を取り除く。
【００９０】
次に、図３８に示したように、シラン、ジシランなどシリコン原子を含むガスおよびＮ2 Ｏ、Ｏ2 など酸素原子を含むガスによるＣＶＤ法により、またはＮ2 Ｏ、Ｏ2 など酸素原子を含むガスの電離気体雰囲気中でのシリコンのスパッタリングにより、膜厚約１００ｎｍの制御用絶縁膜１４ｂを形成する。続いて、制御用絶縁膜１４ｂ上に制御用電極１６（Ｇm ，Ｇ）を、多結晶シリコン層またはＡｌ，Ｃｕ，Ｗなどの金属で形成した後、制御用電極１６（Ｇm ，Ｇ）をマスクにして多結晶シリコン層１３の表面までＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥによりエッチングを行う。
【００９１】
次に、図３９に示したように、制御用電極１６（Ｇm ，Ｇ）をマスクにして、伝導電荷を電子にするならば燐等のＶ族原子、伝導電荷を正孔にするならばホウ素等のＩＩＩ族原子のイオン注入を行い、第１の不純物領域１３ａ（Ｓm ，Ｓ）および第２の不純物領域１３ｂ（Ｄm ，Ｄ）を形成する。伝導電荷を電子にするならば、ＰＨ3 などのＶ族原子を含む電離気体、伝導電荷を正孔にするならば、例えばＢ2 Ｈ6 などのＩＩＩ族原子を含む電離気体を照射し、第１の不純物領域１３ａ（Ｓm ，Ｓ）および第２の不純物領域１３ｂ（Ｄm ，Ｄ）を形成する。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化する。その後、必要な配線を行い、基板の表面をＳｉ3 Ｎ4 またはＳｉＯ2 をＣＶＤ法またはスパッタリング法で覆い保護膜を形成する。
【００９２】
〔第８の実施の形態〕
次に、図４０乃至図４５を参照して、同一基板上に、第２の実施の形態（図２）によるメモリ素子と共に周辺回路を同時に作製する場合の方法について説明する。
【００９３】
まず、図４０に示したように、石英等の基板２１上に、ＣＶＤ法またはスパッタリング法により、例えばＳｉ3 Ｎ4 やＳｉＯ2 からなる膜厚１００ｎｍのバッファ層２２を形成した後、電子ビーム蒸着法またはスパッタリング法により、タングステン，タンタル，モリブデンなどの膜を形成しパターニングして制御用電極２６（Ｇm ，Ｇ）を形成する。
【００９４】
次に、図４１に示したように、ＣＶＤ法またはスパッタリング法を用いて、膜厚約１００ｎｍのＳｉＯ2 からなる制御用絶縁膜２４ｂを形成した後、膜厚数１０ｎｍのＳｉＯx （ｘ＜２）層２７を形成する。
【００９５】
次に、図４２に示したように、メモリ素子側（図において左側）をフォトレジスト膜２８で覆い、ＳＦ6 、またはＣＦ4 およびＨ2 の混合ガスを用いたＲＩＥにより、周辺回路側（図において右側）に形成されたＳｉＯx 層２７を選択的に除去する。その後、フォトレジスト膜２８を除去する。
【００９６】
次に、図４３に示したように、ＳｉＯx 層２７の表面にプラズマ酸化法によりトンネル絶縁膜２４ａを形成する。その後、ＣＶＤ法またはスパッタリング法またはＰＥＣＶＤ法により、トンネル絶縁膜２４ａおよび制御用絶縁膜２４ｂ上に膜厚数１０ｎｍの非晶質シリコン層２３′を形成する。次に、図４４に示したように、１５０〜３００ｍＪ／ｃｍ2 のＸｅＣｌエキシマレーザを範囲で照射する。これにより、非晶質シリコン層２３′が結晶化して多結晶シリコン層２３に変換されると共に多数の微粒子２５ａからなる蓄積領域２５が形成される。次いで、素子分離のためのエッチングを行う。
【００９７】
続いて、図４５に示したように、多結晶シリコン層２３上の制御用電極２６（Ｇm ，Ｇ）に対応する領域にフォトレジスト膜またはＳｉＯ2 膜によりマスク２９を形成する。続いて、マスク２９を用いて、伝導電荷を電子にするならば、燐等のＶ族原子、伝導電荷を正孔にするならばホウ素等のＩＩＩ族のイオン注入を行い、第１の不純物領域２３ａ（Ｓm ，Ｓ）、および第２の不純物領域２３ｂ（Ｄm ，Ｄ）をそれぞれ形成する。あるいは、イオン注入の代わりに、伝導電荷を電子にするならば、ＰＨ3 等のＶ族原子を含む電離気体、伝導電荷を正孔にするならば、Ｂ2 Ｈ6 等のＩＩＩ族原子を含む電離気体を照射して、第１の不純物領域２３ａ（Ｓm ，Ｓ）および第２の不純物領域２３ｂ（Ｄm ，Ｄ）を形成してもよい。その後、電気炉あるいはエキシマレーザを用いて素子を加熱し、注入した不純物を活性化する。その後、必要な配線を形成した後、ＣＶＤ法またはスパッタリング法により、メモリ装置の表面にＳｉ3 Ｎ4 ，ＳｉＯ2 からなる保護膜（図示せず）を形成する。
【００９８】
〔第９の実施の形態〕
次に、図４６乃至図５１を参照して、半導体基板上に作製された周辺回路の上に第１の実施の形態のメモリ素子を積層した構造を有するメモリ装置の作製方法について説明する。
【００９９】
まず、図４６に示したように、洗浄されたシリコン単結晶基板３１の表面を、ＬＯＣＯＳ(Local Oxidation of Silicon)法により選択的に酸化し、素子分離のためのフィールド酸化膜３２を形成し、次いで熱酸化法によりゲート酸化膜３３を形成する。
【０１００】
次に、図４７に示したように、ＣＶＤ法またはスパッタリング法を用いて、多結晶シリコン層またはＡｌ，Ｗ，Ｃｕなどの金属からなる制御用電極３４を形成し、その制御用電極３４をマスクにしてイオン注入を行い、ｎ型のＬＤＤ(Lightly Doped Drain) 領域３５ａ，３５ｂを形成する。続いて、制御用電極３４の側壁に例えばＳｉＯ2 からなるゲート側壁（サイドウォール）３４ａを形成した後、このゲート側壁３４ａおよび制御用電極３４をマスクにしてイオン注入を行い、ｎ++型のソース領域３６ａおよびドレイン領域３６ｂを形成する。
【０１０１】
次に、図４８に示したように、ＣＶＤ法やスパッタリング法を用いて、ＳｉＯ2 やＳｉ（ＯＣ2 Ｈ5 ）4 （ＴＥＯＳ）などまたはＳＯＧ（Spin On Glass ）により層間絶縁膜３７を形成する。その後、ＣＭＰ（Chemical and Mechanical Polishing : 化学的機械研磨）法により層間絶縁膜３７の表面の平坦化を行う。
【０１０２】
その後、前述の方法と同様に、メモリ素子を形成する。すなわち、図４９に示したように、層間絶縁膜３７上にトンネル絶縁膜１４ａを形成し、その上に多数の微粒子１５ａからなる蓄積領域１５を形成する。次いで、図５０に示したように制御用絶縁膜１４ｂを形成し、この制御用絶縁膜１４ｂ上に制御用電極１６（Ｇm ）を形成する。その後、制御用電極１６（Ｇm ）をマスクにして制御用絶縁膜１４ｂおよびトンネル絶縁膜１４ａを多結晶シリコン層１３の表面までエッチングした後、イオン注入を行い、第１の不純物領域１３ａ（Ｓm ）および第２の不純物領域１３ｂ（Ｄm ）を形成する。その後、必要な配線を形成した後、ＣＶＤ法またはスパッタリング法により、メモリ装置の表面にＳｉ3 Ｎ4 ，ＳｉＯ2 からなる保護膜（図示せず）を形成する。
【０１０３】
続いて、メモリ素子と周辺回路の間で配線が必要な場合は、図５１に示したように、ＣＨ4 とＨ2 との混合ガスあるいはＣ2 Ｈ6 を用いたＲＩＥにより層間絶縁膜３７にコンタクト孔３８を形成し、Ａｌ，Ｃｕ，Ｗなどの金属により配線３９を形成する。その後、ＣＶＤ法またはスパッタリング法によって、表面にＳｉ3 Ｎ4 またはＳｉＯ2 からなる保護膜（図示せず）を形成する。
【０１０４】
図５２は、上記実施の形態のメモリ素子を積層構造（ここでは２層構造）にした場合の例を示している。すなわち、半導体基板４１上に、Ｓｉ3 Ｎ4 ，ＳｉＯ2 からなるバッファ層４２を形成した後、上記実施の形態によるメモリ素子を作製し、その後、ＣＶＤ法やスパッタリング法を用いて、ＳｉＯ2 やＳｉ（ＯＣ2 Ｈ5 ）4 （ＴＥＯＳ）など、またはＳＯＧ（Spin On Glass ）により層間絶縁膜４３を形成する。その後、ＣＭＰ法により層間絶縁膜４３の表面の平坦化を行った後、２層目のメモリ素子を作製すると共に、層間絶縁膜４３にコンタクト孔４４を形成し、Ａｌ，Ｃｕ，Ｗなどの金属膜を形成することにより配線４５を形成したものである。このような多層構造により、容量の大きなメモリ装置を作製することができる。
【０１０５】
〔実施例１〕
次に、本発明の具体的な実施例について説明する。
【０１０６】
まず、図５３（Ａ）に示したように、ガラス基板５１上にＰＥＣＶＤ法により膜厚２００ｎｍのＳｉＯ2 膜５２を形成した。なお、ＳｉＯ2 膜の代わりにＳｉ1-X ＮX （ｘ＝０〜４／３）膜を形成してもよい。また、基板としては、ガラスの他、例えばポリエーテルスルホン（ＰＥＳ；Polyether Sulfone ）やポリメチルメタクリレート（ＰＭＭＡ），ポリエチレンテレフタレート（ＰＥＴ）などのプラスチック基板、あるいはシリコンウェハ等でもよい。続いて、このＳｉＯ2 膜５２上にＰＥＣＶＤ法により膜厚３０ｎｍのＳｉ膜５３を形成した。このＳｉ膜５３は非晶質状態でもよく、微結晶状態であってもよい。
【０１０７】
次に、このＳｉ膜５３上に、流量２０SCCMのＳｉＨ4 ガスおよび流量２０SCCMのＮ2 Ｏガスを用いたＰＥＣＶＤ法によりＳｉ過剰の非化学量論的組成のＳｉＯX （ｘ＜２）（シリコン窒化）膜５４を形成した。
【０１０８】
次に、このＳｉＯX 膜５４が形成されたガラス基板５１の表面に、図５３（Ｂ）に示したように、パルス幅１０〜５０ｎｓｅｃ，２８０ｍＪ／ｃｍ2 のレーザビーム１５を照射した。レーザとしては、例えばＫｒＦ（共振波長２４８ｎｍ），ＡｒＦ（共振波長１９３ｎｍ），ＸｅＣｌ（共振波長３０８ｎｍ）などのエキシマレーザを用いることができるが、ここではＸｅＣｌエキシマレーザを用いた。
【０１０９】
このエネルギービームの照射によって、図５３（Ｃ）に示したように、ＳｉＯX 膜５４は化学量論組成のＳｉＯ2 とＳｉとに分解される。すなわち、ＳｉＯ2 膜５４ａ中にＳｉの微粒子５４ｂが形成された状態となる。この微粒子５４ｂの大きさは１ｎｍ〜１μｍの範囲である。
【０１１０】
図５４はエネルギービーム照射後のＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）写真の結果を表すものであり、黒い領域中に白く明るいドットが点在していることがわかる。更に、マイクロＡＥＳ（Auger Electron Spectroscopy;オージェ電子分光）法によって、ＳｉＯ2 と考えられる暗い領域と拡散したＳｉと考えられる明るい領域との相違を調べた結果、暗い領域よりも明るい領域にＳｉが集中していることが判明した。
【０１１１】
このようにガラス基板５１の上に形成したＳｉ膜５３上に、Ｓｉを過剰に含むＳｉＯX 膜５４を形成し、続いて、このＳｉＯX 膜５４に対してレーザビーム５５を照射して加熱処理を施すことにより多数の微粒子５４ｂからなる蓄積領域を形成することができた。
【０１１２】
〔実施例２〕
次に、図５５（Ａ）〜（Ｄ）および図５６（Ａ），（Ｂ）を参照して、具体的にメモリ素子を製造した例について説明する。
【０１１３】
まず、図５５（Ａ）に示したようにガラス基板６１上にＰＥＣＶＤ法により膜厚２００ｎｍのＳｉＯ2 膜６２を形成した。続いて、このＳｉＯ2 膜６２上に膜厚３０ｎｍのメモリのチャネル用のＳｉ膜６３を形成した。次に、このＳｉ膜６３上に、ＰＥＣＶＤ法により膜厚１ｎｍ〜１０ｎｍのＳｉＯ2 膜６４を形成し、このＳｉＯ2 膜６４上に、流量２０SCCMのＳｉＨ4 ガスおよび流量２０SCCMのＮ2 Ｏガスを用いたＰＥＣＶＤ法によりＳｉ過剰のＳｉＯX （ｘ＜２）膜６５を形成した。
【０１１４】
次に、このＳｉＯX 膜６５が形成されたガラス基板６１の表面に、図５５（Ｂ）に示したように、２８０ｍＪ／ｃｍ2 のエキシマレーザビーム６６を照射した。このレーザビーム２６の照射によって、ＳｉＯX 膜６５は、図５５（Ｃ）に示したように、ＳｉＯ2 膜６５ａとこのＳｉＯ2 膜６５ａ中に分散したＳｉの微粒子６５ｂとに分解される。この微粒子６５ｂが分散したＳｉＯ2 膜６５ａがフローティングゲートとなる。
【０１１５】
微粒子６５ｂを形成したのち、図５５（Ｄ）に示したように、ＳｉＯ2 膜６５ａ上に、ＰＥＣＶＤ法により膜厚１００ｎｍのＳｉＯ2 膜６７を形成した。続いて、このＳｉＯ2 膜６７上に膜厚１００ｎｍのＴａ（タンタル）からなる制御ゲート６８を形成した。すなわち、ＳｉＯ2 膜６７上に例えばスパッタリング法によりタンタル膜を成膜し、その後、このタンタル膜上にゲートパターンのフォトレジスト膜を形成し、このフォトレジスト膜をマスクとしてタンタル膜のエッチングを行い、フォトレジスト膜を剥がすことにより制御ゲート６８を形成した。
【０１１６】
次に、図５６（Ａ）に示したように、例えば（ＣＦ4 ＋Ｈ2 ）ガスを用いたプラズマエッチングによって、制御ゲート６８をマスクとし、ＳｉＯ2 膜６７，微粒子６５ｂを含むＳｉＯ2 膜６５ａおよびＳｉＯ2 膜６４を順次選択的に除去した。続いて、制御ゲート６８をマスクとして、９０℃の低温でＰＨ3 のプラズマを用いたプラズマドーピングによりｎ型不純物（燐（Ｐ））をＳｉ膜６３に導入した。これにより制御ゲート６８の下の伝導領域６３ａの両側に第１の不純物領域６３ｂおよび第２の不純物領域６３ｃが自己整合的に形成された。続いて、基板表面に向けてエキシマレーザビーム（波長３０８ｎｍ）を照射し、第１の不純物領域６３ｂおよび第２の不純物領域６３ｃ中の不純物を活性化させた。
【０１１７】
次いで、図５６（Ｂ）に示したように、基板表面に例えばＰＥＣＶＤ法により保護膜としてのＳｉ3 Ｎ4 膜６９を形成し、このＳｉ3 Ｎ4 膜６９にソース，ゲートおよびドレイン用のコンタクトホールを形成した後、例えばスパッタリング法によりアルミニウム（Ａｌ）を堆積し、そののちパターニングすることによりソース電極７０ａ，ゲート電極７０ｂおよびドレイン電極７０ｃをそれぞれ形成した。
【０１１８】
以上の方法によって、Ｓｉの微粒子が含まれるフローティングゲート（蓄積領域）を備えた不揮発性のメモリ素子を作製することができた。なお、このメモリ素子では、第１の不純物領域６３ｂと第２の不純物領域６３ｃとの間に電流が流れている状態で、ゲート電極７０ｂに、伝導領域６３ａに対して大きな正のバイアスをかけると、絶縁膜をトンネルした電子がＳｉドット６５ｂに蓄積され、その結果Ｉ−Ｖ特性が変わる。また、ゲート電極６０ｂに負のバイアスをかけると、Ｓｉドット６５ｂに蓄積された電子は絶縁膜をトンネルして伝導領域６３ａに放出され、その結果元のＩ−Ｖ特性に戻る。このようにゲート絶縁膜中にＳｉドット６５ｂを形成することにより、電荷の蓄積・放出を行ってメモリ効果を持たせることができる。この構造は、連続したＳｉフローティングゲートを持つ所謂フラッシュメモリと同じ作用を示すが、ドット状のフローティングゲートであるために、各ドットに蓄積された電荷は、リークして散逸する割合が少なく、保持力のよいメモリ装置となる。
【０１１９】
以上実施例を挙げて本発明を説明したが、本発明は上記実施例に限定されるものではない。例えば上記実施の形態では、本発明をシリコンドットメモリの製造に適用した例について説明したが、シリコンの微粒子（ドット）を用いるものであれば、その他の各種デバイスの製造にも適用することができる。例えば、基板としてシリコン基板を用いれば、フローティングゲートを持つフラッシュメモリに適用することも可能である。
【０１２０】
また、上記実施例では、Ｓｉドットを形成する例について説明したが、その他の半導体によるドットを形成するようにしてもよい。例えば、他のＩＶ族元素のＧｅ（ゲルマニウム）、ＩＶ族化合物半導体としてのＳｉＦｅ2 、ＳｉＧｅを用いても良く、更には、ＩＩ−ＶＩ族化合物半導体あるいはＩＩＩ−Ｖ族化合物半導体によるドット、あるいは金属（Ａｕ，Ｓｂ，Ｓｎ）などのドットを形成するようにしてもよい。
【０１２１】
ＩＩ−ＶＩ族化合物半導体によるドット形成例としては、Ｓｅを添加したＺｎＯ（あるいはＺｎＯ／ＺｎＳｅ／ＺｎＯの積層構造）にレーザを照射してＺｎＳｅドットを形成する例や、この例のＳｅの代わりにＴｅ（テルル）を用いてＺｎＴｅドットを形成する例が挙げられる。また、ＩＩＩ−Ｖ族化合物半導体によるドット形成例は、Ｇａを添加したＳｉＮX （あるいはＳｉ3 Ｎ4 ／ＧａＮ／Ｓｉ3 Ｎ4 の積層構造）にレーザを照射してＳｉ3 Ｎ4 中にＧａＮドットを形成する例、更には、ＡｌＧａＡｓ／ＩｎＡｓ／ＡｌＧａＡｓの積層構造にレーザを照射してＡｌＧａＡｓ中にＩｎＡｓドットを形成する例が挙げられる。
【０１２２】
【発明の効果】
以上説明したように本発明に係るメモリ素子若しくはその製造方法によれば、蓄積領域を、分散された多数の微粒子（ドット）により構成すると共に、蓄積領域における微粒子の面密度をトンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、あるいは、蓄積領域における微粒子の数を５個以上とし、更に、伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成すると共に、蓄積領域の微粒子の数が伝導領域における結晶粒数よりも多くなるような構成としたので、プラスチック製の基板上に、低温でトンネル絶縁膜を製造することができる。また、トンネル絶縁膜にピンホール等の欠陥が発生し、一部の微粒子に蓄積された電荷がリークしても、欠陥が存在しない領域に形成された微粒子に蓄積された電荷はリークすることはない。従って、長時間に渡って情報を保持することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るメモリ素子の構成を表す断面図である。
【図２】本発明の第２の実施の形態に係るメモリ素子の構成を表す断面図である。
【図３】本発明のメモリ素子の第１の集積化方法の一例を説明するための回路図である。
【図４】本発明のメモリ素子の第１の集積化方法の他の例を説明するための回路図である。
【図５】本発明のメモリ素子の第２の集積化方法を説明するための回路図である。
【図６】第１の実施の形態に係るメモリ素子の第１の製造方法を説明するための断面図である。
【図７】図６に続く工程を説明するための断面図である。
【図８】図７に続く工程を説明するための断面図である。
【図９】図８に続く工程を説明するための断面図である。
【図１０】図９に続く工程を説明するための断面図である。
【図１１】本発明の第１の実施の形態に係るメモリ素子の第２の製造方法を説明するための断面図である。
【図１２】図１１に続く工程を説明するための断面図である。
【図１３】図１２に続く工程を説明するための断面図である。
【図１４】図１３に続く工程を説明するための断面図である。
【図１５】第１の実施の形態に係るメモリ素子のゲート電圧とドレイン電流との関係を表す特性図である。
【図１６】第１の実施の形態に係るメモリ素子の第３の製造方法を説明するための断面図である。
【図１７】図１６に続く工程を説明するための断面図である。
【図１８】図１７に続く工程を説明するための断面図である。
【図１９】図１８に続く工程を説明するための断面図である。
【図２０】図１９に続く工程を説明するための断面図である。
【図２１】本発明の第２の実施の形態に係るメモリ素子の製造工程を説明するための断面図である。
【図２２】図２１に続く工程を説明するための断面図である。
【図２３】図２２に続く工程を説明するための断面図である。
【図２４】図２３に続く工程を説明するための断面図である。
【図２５】図２４に続く工程を説明するための断面図である。
【図２６】本発明の第３の実施の形態に係るメモリ装置の構成を表す平面図である。
【図２７】図２６のη−η線に沿った断面図である。
【図２８】本発明の第４の実施の形態に係るメモリ装置の断面図である。
【図２９】本発明の第５の実施の形態に係るメモリ装置の構成を表す平面図である。
【図３０】図２９のκ−κ線に沿った断面図である。
【図３１】ボトムゲート構造の素子からなるメモリ装置の、図２９のκ−κ線に沿った断面図である。
【図３２】本発明の第６の実施の形態に係るメモリ装置の構成を表す平面図である。
【図３３】図３２のｌ−ｌ線に沿った断面図である。
【図３４】ボトムゲート構造の素子からなるメモリ装置の、図３２のｌ−ｌ線に沿った断面図である。
【図３５】本発明の第７の実施の形態に係るメモリ装置の製造工程を説明するための断面図である。
【図３６】図３５に続く工程を説明するための断面図である。
【図３７】図３６に続く工程を説明するための断面図である。
【図３８】図３７に続く工程を説明するための断面図である。
【図３９】図３８に続く工程を説明するための断面図である。
【図４０】本発明の第８の実施の形態に係るデータ処理装置の製造工程を説明するための断面図である。
【図４１】図４０に続く工程を説明するための断面図である。
【図４２】図４１に続く工程を説明するための断面図である。
【図４３】図４２に続く工程を説明するための断面図である。
【図４４】図４３に続く工程を説明するための断面図である。
【図４５】図４４に続く工程を説明するための断面図である。
【図４６】本発明の第９の実施の形態に係るデータ処理装置の製造工程を説明するための断面図である。
【図４７】図４６に続く工程を説明するための断面図である。
【図４８】図４７に続く工程を説明するための断面図である。
【図４９】図４８に続く工程を説明するための断面図である。
【図５０】図４９に続く工程を説明するための断面図である。
【図５１】図５０に続く工程を説明するための断面図である。
【図５２】図５１に続く工程を説明するための断面図である。
【図５３】本発明の実施例を説明するための工程毎の断面図である。
【図５４】シリコンドット（微粒子）の形成状態を説明するためのＳＥＭ写真である。
【図５５】シリコンドットメモリの製造プロセスを説明するための工程毎の断面図である。
【図５６】図５５に続く工程毎の断面図である。
【符号の説明】
１１，２１…基板、１２，２２…バッファ層、１３，２３…多結晶シリコン層、１３ａ，２３ａ…第１の不純物領域、１３ｂ，２３ｂ…第２の不純物領域、１３ｃ，２３ｃ…伝導領域、１４，２４…絶縁膜、１４ａ，２４ａ…トンネル絶縁膜、１４ｂ，２４ｂ…制御用絶縁膜、１５，２５…蓄積領域、１５ａ，２５ａ…微粒子、１６，２６…制御用電極
Claims (11)
- プラスチック基板と、
伝導領域を間にして第１の不純物領域および第２の不純物領域を有する非単結晶半導体層と、
分散された複数の微粒子よりなり、前記伝導領域から遷移された電荷を蓄積する蓄積領域と、
この蓄積領域と前記伝導領域との間に設けられた電荷が遷移可能なトンネル絶縁膜と、
前記蓄積領域の電荷量および前記伝導領域の伝導度をそれぞれ制御するための制御用電極と、
この制御用電極と前記蓄積領域との間に設けられた電荷が遷移不可能な制御用絶縁膜とを備えると共に、前記プラスチック基板の一面に、前記非単結晶半導体層または前記制御用電極のいずれかが設けられ、かつ、前記蓄積領域における微粒子の面密度が前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きい、あるいは前記蓄積領域における微粒子の数が５個以上であり、更に、前記伝導領域が、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成されると共に、前記蓄積領域の微粒子の数が前記伝導領域における結晶粒数よりも多い
メモリ素子。 - 更に、前記プラスチック基板と、前記前記伝導領域、第１の不純物領域および第２の不純物領域それぞれとの間に、バッファ層としてＳｉＮX 膜、ＳｉＯ2 膜もしくはＳｉＮX とＳｉＯ2 の積層膜、またはＳｉＮK Ｏl （ｋ，ｌ≠０）膜が形成されている、請求項１記載のメモリ素子。
- 前記蓄積領域が、Ｓｉy Ｇｅ1-y （０≦ｙ≦１）微粒子の集合体または金属微粒子の集合体により構成されている、請求項１記載のメモリ素子。
- 前記制御用電極が、不純物を含む多結晶Ｓｉまたは金属よりなる、請求項１記載のメモリ素子。
- 前記制御用絶縁膜が、ＳｉＯ2 、Ｓｉ3 Ｎ4 またはＳｉＮk Ｏl （ｋ，ｌ≠０）よりなる、請求項１記載のメモリ素子。
- 前記伝導領域を構成する材質の膜厚が０．１μｍ以下である、請求項１記載のメモリ素子。
- プラスチック基板上に非単結晶半導体層よりなる伝導領域を形成する工程と、
前記伝導領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に分散された複数の微粒子よりなる蓄積領域を形成する工程と、
前記蓄積領域の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に制御用電極を形成する工程と、
前記非単結晶半導体層に、前記伝導領域に隣接する第１の不純物領域および前記第１の不純物領域と離間し、前記伝導領域に隣接する第２の不純物領域をそれぞれ形成する工程とを含み、
前記蓄積領域における微粒子の面密度を前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、あるいは前記蓄積領域における微粒子の数を５個以上とし、更に、前記伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成すると共に、前記蓄積領域の微粒子の数を前記伝導領域における結晶粒数よりも多くする
メモリ素子の製造方法。 - 前記伝導領域の上に半導体元素を過剰に含む非化学量論的組成の蓄積領域形成用膜を形成し、この蓄積領域形成用膜にエネルギービームを照射して加熱することによりトンネル絶縁膜および蓄積領域をそれぞれ形成し、前記蓄積領域における微粒子の面密度を前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、請求項７記載のメモリ素子の製造方法。
- 前記プラスチック基板上にバッファ層を間にして前記伝導領域となる非晶質シリコン層を形成すると共に、前記非晶質シリコン層の表面を酸化することにより前記非晶質シリコン層の上部に前記蓄積領域形成用膜としてのシリコンを過剰に含むシリコン酸化膜を形成し、その後、エキシマレーザを照射することにより前記非晶質シリコン層を結晶化し多結晶シリコン層とすると共に、前記シリコン酸化膜中の過剰なシリコンを析出させ、前記トンネル絶縁膜上に多数の微粒子からなる前記蓄積領域を形成する、請求項８記載のメモリ素子の製造方法。
- プラスチック基板上に制御用電極を形成する工程と、
前記制御用電極の上に制御用絶縁膜を形成する工程と、
前記制御用絶縁膜の上に、分散された複数の微粒子よりなる蓄積領域を形成する工程と、
前記蓄積領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に非単結晶半導体層よりなる伝導領域を形成する工程と、
前記非単結晶半導体層に、前記伝導領域に隣接する第１の不純物領域および前記第１の不純物領域と離間し、前記伝導領域に隣接する第２の不純物領域をそれぞれ形成する工程とを含み、
前記蓄積領域における微粒子の面密度を前記トンネル絶縁膜に生じた構造的な孔（ピンホール）の面密度よりも大きくする、あるいは前記蓄積領域における微粒子の数を５個以上とし、更に、前記伝導領域を、表面の粗さが０．１ｎｍ以上１００ｎｍ以下の多結晶シリコン膜により形成すると共に、前記蓄積領域の微粒子の数を前記伝導領域における結晶粒数よりも多くする
メモリ素子の製造方法。 - 前記プラスチック基板上にバッファ層を間にして前記制御用電極を形成した後、前記制御用電極上に前記制御用絶縁膜、前記トンネル用絶縁膜としてのシリコンを過剰に含むシリコン酸化膜、および前記伝導領域となる非晶質シリコン層をこの順に形成し、その後、エキシマレーザを照射することにより前記非晶質シリコン層を結晶化し、多結晶シリコン層とすると共に、前記シリコン酸化膜中の過剰なシリコンを析出させ、前記トンネル用絶縁膜中に多数の微粒子からなる前記蓄積領域を形成する、請求項１０記載のメモリ素子の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32137798A JP4538693B2 (ja) | 1998-01-26 | 1998-10-28 | メモリ素子およびその製造方法 |
| EP99901180A EP0971416A4 (en) | 1998-01-26 | 1999-01-26 | STORAGE ARRANGEMENT AND METHOD FOR THEIR PRODUCTION, AND INTEGRATED CIRCUIT AND METHOD FOR THE PRODUCTION OF A SEMICONDUCTOR ARRANGEMENT |
| CNB998001775A CN1169225C (zh) | 1998-01-26 | 1999-01-26 | 存储器及其制造方法以及集成电路和半导体装置的制造方法 |
| PCT/JP1999/000313 WO1999038213A1 (en) | 1998-01-26 | 1999-01-26 | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
| US09/381,987 US6285055B1 (en) | 1998-01-26 | 1999-01-26 | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
| KR1019997008723A KR100638772B1 (ko) | 1998-01-26 | 1999-01-26 | 메모리 소자 및 그 제조 방법, 및 집적 회로 및 반도체 장치의 제조 방법 |
| CNB2004100328296A CN1309087C (zh) | 1998-01-26 | 1999-01-26 | 存储器及其制造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-27747 | 1998-01-26 | ||
| JP2774798 | 1998-01-26 | ||
| JP32137798A JP4538693B2 (ja) | 1998-01-26 | 1998-10-28 | メモリ素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274420A JPH11274420A (ja) | 1999-10-08 |
| JP4538693B2 true JP4538693B2 (ja) | 2010-09-08 |
Family
ID=26365719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32137798A Expired - Fee Related JP4538693B2 (ja) | 1998-01-26 | 1998-10-28 | メモリ素子およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6285055B1 (ja) |
| EP (1) | EP0971416A4 (ja) |
| JP (1) | JP4538693B2 (ja) |
| KR (1) | KR100638772B1 (ja) |
| CN (2) | CN1309087C (ja) |
| WO (1) | WO1999038213A1 (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452856B1 (en) * | 1999-02-26 | 2002-09-17 | Micron Technology, Inc. | DRAM technology compatible processor/memory chips |
| JP2001085545A (ja) * | 1999-09-16 | 2001-03-30 | Sony Corp | メモリ素子の製造方法 |
| TW587252B (en) | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
| US6413819B1 (en) | 2000-06-16 | 2002-07-02 | Motorola, Inc. | Memory device and method for using prefabricated isolated storage elements |
| AU2001263370A1 (en) * | 2000-06-16 | 2002-01-02 | Motorola, Inc. | Memory device including nanoclusters and method for manufacture |
| JP2002050704A (ja) * | 2000-08-01 | 2002-02-15 | Sony Corp | メモリ素子およびその製造方法並びに集積回路 |
| JP2002050762A (ja) * | 2000-08-02 | 2002-02-15 | Sony Corp | 表示素子およびその製造方法、並びに表示装置 |
| EP1312120A1 (en) | 2000-08-14 | 2003-05-21 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| US6897514B2 (en) | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| JP2002368141A (ja) * | 2001-06-06 | 2002-12-20 | Sony Corp | 不揮発性半導体メモリ装置 |
| JP4670187B2 (ja) * | 2001-06-06 | 2011-04-13 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| US6656792B2 (en) * | 2001-10-19 | 2003-12-02 | Chartered Semiconductor Manufacturing Ltd | Nanocrystal flash memory device and manufacturing method therefor |
| CN100451831C (zh) * | 2001-10-29 | 2009-01-14 | 旺宏电子股份有限公司 | 减小图案间隙或开口尺寸的方法 |
| US6555411B1 (en) * | 2001-12-18 | 2003-04-29 | Lucent Technologies Inc. | Thin film transistors |
| JP3745297B2 (ja) | 2002-03-27 | 2006-02-15 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
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| US7335556B2 (en) | 2004-06-14 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
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| JP2007287856A (ja) | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| KR100806788B1 (ko) | 2006-08-23 | 2008-02-27 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
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| FR2917533A1 (fr) * | 2007-11-14 | 2008-12-19 | Commissariat Energie Atomique | Substrat a couche de stockage de charges electriques enterree et procede de realisation |
| JP2011071240A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
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| WO2011096270A1 (en) * | 2010-02-05 | 2011-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| JP5435129B2 (ja) * | 2011-10-26 | 2014-03-05 | トヨタ自動車株式会社 | 半導体装置 |
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| US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
| US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
| US10199434B1 (en) | 2018-02-05 | 2019-02-05 | Sandisk Technologies Llc | Three-dimensional cross rail phase change memory device and method of manufacturing the same |
| US10468596B2 (en) | 2018-02-21 | 2019-11-05 | Sandisk Technologies Llc | Damascene process for forming three-dimensional cross rail phase change memory devices |
| US10580976B2 (en) | 2018-03-19 | 2020-03-03 | Sandisk Technologies Llc | Three-dimensional phase change memory device having a laterally constricted element and method of making the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB1297899A (ja) * | 1970-10-02 | 1972-11-29 | ||
| US4047974A (en) | 1975-12-30 | 1977-09-13 | Hughes Aircraft Company | Process for fabricating non-volatile field effect semiconductor memory structure utilizing implanted ions to induce trapping states |
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| JPS6146058A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置およびその読み出し方法 |
| JPS6223173A (ja) * | 1985-07-23 | 1987-01-31 | Nec Corp | Ｍｏｓ型不揮発性半導体記憶装置 |
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| US5357134A (en) | 1991-10-31 | 1994-10-18 | Rohm Co., Ltd. | Nonvolatile semiconductor device having charge trap film containing silicon crystal grains |
| JPH05211339A (ja) * | 1992-10-20 | 1993-08-20 | Casio Comput Co Ltd | 薄膜メモリ素子 |
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| US5466626A (en) * | 1993-12-16 | 1995-11-14 | International Business Machines Corporation | Micro mask comprising agglomerated material |
| US5508543A (en) * | 1994-04-29 | 1996-04-16 | International Business Machines Corporation | Low voltage memory |
| JP3306258B2 (ja) * | 1995-03-27 | 2002-07-24 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US5828084A (en) * | 1995-03-27 | 1998-10-27 | Sony Corporation | High performance poly-SiGe thin film transistor |
| JPH0969630A (ja) * | 1995-06-23 | 1997-03-11 | Matsushita Electric Ind Co Ltd | 単一電子トンネル素子およびその製造方法 |
| US5714766A (en) * | 1995-09-29 | 1998-02-03 | International Business Machines Corporation | Nano-structure memory device |
| JPH09102596A (ja) * | 1995-10-04 | 1997-04-15 | Fujitsu Ltd | 量子ドットの製造方法及び量子ドット装置 |
| JPH09260611A (ja) * | 1996-03-19 | 1997-10-03 | Toshiba Corp | 電子デバイス |
| JPH1065024A (ja) * | 1996-08-13 | 1998-03-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| DE19632834C2 (de) * | 1996-08-14 | 1998-11-05 | Siemens Ag | Verfahren zur Herstellung feiner Strukturen und dessen Verwendung zur Herstellung einer Maske und eines MOS-Transistors |
| US5880991A (en) * | 1997-04-14 | 1999-03-09 | International Business Machines Corporation | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
-
1998
- 1998-10-28 JP JP32137798A patent/JP4538693B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-26 KR KR1019997008723A patent/KR100638772B1/ko not_active Expired - Fee Related
- 1999-01-26 WO PCT/JP1999/000313 patent/WO1999038213A1/ja not_active Application Discontinuation
- 1999-01-26 CN CNB2004100328296A patent/CN1309087C/zh not_active Expired - Fee Related
- 1999-01-26 US US09/381,987 patent/US6285055B1/en not_active Expired - Lifetime
- 1999-01-26 CN CNB998001775A patent/CN1169225C/zh not_active Expired - Fee Related
- 1999-01-26 EP EP99901180A patent/EP0971416A4/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CN1256793A (zh) | 2000-06-14 |
| JPH11274420A (ja) | 1999-10-08 |
| EP0971416A4 (en) | 2000-08-09 |
| KR100638772B1 (ko) | 2006-10-27 |
| US6285055B1 (en) | 2001-09-04 |
| EP0971416A1 (en) | 2000-01-12 |
| CN1309087C (zh) | 2007-04-04 |
| KR20010005655A (ko) | 2001-01-15 |
| CN1542976A (zh) | 2004-11-03 |
| WO1999038213A1 (en) | 1999-07-29 |
| CN1169225C (zh) | 2004-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090520 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100323 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100512 |
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