CN100451831C - 减小图案间隙或开口尺寸的方法 - Google Patents
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Abstract
一种减小图案间隙或开口尺寸的方法,其在衬底与具有图案的掩膜上形成一层大致共形的材料层,以减小掩膜图案的间隙或开口尺寸。当此掩膜为一蚀刻掩膜时,其所定义的待蚀刻层图案的间隙或开口尺寸即得以缩小。另外,蚀刻掩膜上形成的材料层的厚度也可大于待蚀刻层上形成的材料层的厚度,以增加蚀刻掩膜的抗蚀刻能力。
Description
技术领域
本发明是有关于一种微影制作过程(Lithography Process),且特别是有关于一种减小图案间隙(Spacing)或开口(Opening)尺寸的方法。
背景技术
随着半导体元件的尺寸日渐缩小,对微影制作过程的分辨率(Resolution)的要求也愈来愈高。由于微影制作过程的分辨率主要由曝光光源的波长(Wavelength)决定,故由微影(或再加上蚀刻)制作过程所得的掩膜图案(Mask Pattern)之间必有一定的距离,或是说掩膜中的开口必有一定的大小。当此掩膜为一蚀刻掩膜时,即表示其所定义的待蚀刻层图案的间隙或开口尺寸无法再缩减。
发明内容
因此,本发明的目的即是提出一种减小图案间隙或开口尺寸的方法,其可在微影制作过程分辨率固定的情形下,缩小掩膜图案的间隙或开口的尺寸。
本发明的减小图案间隙或开口尺寸的方法步骤如下:首先提供一衬底,再于此衬底上设置一层具有图案的掩膜。接着在此具有图案的掩膜上,以一等离子体化学气相沉积法,设置一层图案与掩膜相似的高分子材料层,并控制此高分子材料层于掩膜的上方与侧壁的形成速率,以使此处的材料层具有第一厚度,而位于该衬底上的该高分子材料层的厚度小于该掩膜上的该高分子材料层的厚度。其中该等离子体化学气相沉积步骤所使用的一自我偏压介于0~-400V之间。然后以上述掩膜与高分子材料层所构成的图案为罩幕,对此衬底进行蚀刻。
上述的第一厚度即为欲使图案间隙或开口尺寸减少的宽度,如欲使图案间隙或开口尺寸减少的宽度愈多,则第一厚度即须愈大。另外,衬底上方的材料层的厚度须在一可接受范围内,且更好为0,以免防碍后续制作过程的进行;这些后续制作过程例如是蚀刻或离子植入制作过程,其必须蚀穿或穿过衬底上方的材料层,故此处的材料层的厚度须加以控制。再者,掩膜例如是一光刻胶、一硬掩膜,或是一离子植入掩膜,且材料层例如是一高分子材料层,其形成方法例如是化学气相沉积法(CVD)。
如上所述,由于掩膜图案的侧壁形成有材料层,故可达到缩小掩膜图案的间隙或开口尺寸的目的。再者,由于本发明可以缩减掩膜图案的间隙或开口尺寸,故当此掩膜为蚀刻掩膜时,其所定义的待蚀刻层图案的间隙或开口尺寸即得以缩小。举例来说,当此蚀刻掩膜所定义的待蚀刻层为一导电层时,以此方法即可形成较宽的导线,其阻值(Resistance)也较低。
此外,本发明所提的减小图案间隙或开口尺寸的方法可加以修改,以增强蚀刻掩膜的抗蚀刻能力。此作法是在待蚀刻层上的蚀刻掩膜图案上形成较厚的材料层,而在待蚀刻层上形成较薄的材料层,其形成方法例如为选择性沉积法,且厚度更好为0。
如上所述,由于本发明还可在蚀刻掩膜图案上形成较厚的材料层,所以在后续蚀刻制作过程中,当待蚀刻层上较薄的材料层被完全蚀去,而使此待蚀刻层开始被蚀刻时,蚀刻掩膜图案上方还留有一层材料层。此剩余的材料层即可抵挡干蚀刻制作过程中的等离子体,等于是增加了蚀刻掩膜的抗蚀刻能力。
附图说明
图1~2为本发明实施例的缩小光阻图案间隙尺寸的方法;以及
图3A~3B为接续图2,为后续蚀刻制作过程中光刻胶、高分子材料层与待蚀刻层的变化。
附图标记说明:
100:衬底(Substrate)
110:待蚀刻层
110a:图案化的待蚀刻层
120:抗反射层(Anti-reflection Coating,ARC)
130:光阻图案(Photoresist Pattern)
140:等离子体(Plasma)
150:高分子材料层(Polymer Layer)
160:蚀刻用等离子体
a:光阻图案上的高分子材料层的厚度
b:抗反射层上的高分子材料层的厚度
具体实施方式
本发明的实施例以缩小光阻图案的间隙尺寸的过程作说明,且此光刻胶作为一蚀刻掩膜。不过熟悉此技术的人应能明白,本发明也可用来缩小光刻胶中开口的尺寸,或是缩小其它各种材料或功用的掩膜的图案间隙或开口尺寸。
请参照图1~2,为本发明实施例的缩小光阻图案间隙的方法。
请参照图1,首先提供衬底100,其上已形成有一待蚀刻层110、待蚀刻层110上的抗反射层120,以及作为掩膜的光阻图案130。其中,待蚀刻层110例如为一导电层,抗反射层120用来减少来自待蚀刻层110表面的反射光,且光阻图案130例如呈条状,此时光阻图案130即用来定义待蚀刻层110(导电层)成为导线。
请参照图2,接着进行一等离子体化学气相沉积步骤,使用等离子体140在衬底上形成一层与光阻图案130大致为共形的(conformal)高分子材料层150,即,此高分子材料层150的轮廓与光阻图案130相似,但其厚度可视情况调整。此时由于高分子材料层150也形成在光阻图案130的侧壁,故光阻图案130的间隙尺寸得以缩减,也即光阻图案的宽度得以增加。例如,光阻图案130的间隙的尺寸可以由0.22微米缩减为0.10微米。
上述等离子体140所用的反应气体中至少包含第一部分氟取代烃类,或可再加上另一全氟取代烃类,或是取代比例较高的第二部分氟取代烃类,其中第一部分氟取代烃类为导致高分子产生的最主要成分,而添加全氟取代烃类或第二部分氟取代烃类的目的为使光阻图案130上的高分子材料层150的厚度大于抗反射层120上的高分子材料层150的厚度。上述第一部分氟取代烃类例如是二氟甲烷(CH2F2),全氟取代烃类例如是八氟丁烯(C4F8),而第二部分氟取代烃类例如是三氟甲烷(CHF3)。本实施例调整二氟甲烷与八氟丁烯(或三氟甲烷)的比例,以及此等离子体化学气相沉积步骤中的自我偏压(self-bias)的大小,以使光阻图案130上的高分子材料层150的厚度a大于抗反射层120上的高分子材料层150的厚度b。
虽然本实施例中形成在光阻图案130上的高分子材料层150的厚度较大,不过,如欲使各处的高分子材料层150的厚度皆相同,则仅以第一部分氟取代烃类(如二氟甲烷)作为反应气体的主成分即可。
另外,此等离子体化学气相沉积步骤的压力介于5mTorr至30mTorr之间,功率介于500至1800W之间,自我偏压介于0~-400V之间,且沉积速率介于600/min至6000/min之间。此外,当反应气体的主成分仅有第一部分氟取代烃类(如二氟甲烷)时,上述条件也同样适用。
再者,此PECVD步骤的反应气体中还可加入氩气(Ar)与一氧化碳(CO),其中氩气作为载气,其可增加光阻图案130上/抗反射层120上的高分子材料层150厚度的一致性;而一氧化碳可捕捉氟取代烃类所产生的氟自由基(fluorine radical)或氟离子(fluoride ion),以防止其蚀刻生成的高分子,从而增加高分子材料层150的沉积速率。
再者,此PECVD步骤的反应气体中还可加入氧气(O2)与氮气(N2),其中氧气具有蚀刻高分子材料层150的功用,故可用来控制高分子材料层150的沉积速率,其功用恰与一氧化碳相反。
除此之外,此PECVD步骤的反应气体中还可加入全氟取代烃类一六氟乙烷(C2F6)或四氟化碳(CF4),其在等离子体中解离后可提供多量的氟原子或氟离子以蚀刻生成的高分子,从而减缓高分子材料层150沉积的速率,其功用与上述的氧气类似。
请参照图3A~3B,为后续的蚀刻制作过程中高分子材料层150与光刻胶130的变化,此蚀刻制作过程使用等离子体160对待蚀刻层110进行非等向性蚀刻,以形成图案化的待蚀刻层110a。请同时参照图2与图3A,由于光阻图案130上的高分子材料层150的厚度a大于抗反射层120上的高分子材料层150的厚度b,故当抗反射层120上的高分子材料层150被完全蚀去时,光阻图案130上方还留有部分的高分子材料层150(厚度a-b),其可抵挡干蚀刻制作过程中的等离子体,等于是增加了光刻胶的抗蚀刻能力。
综上所述,由于本发明实施例的缩小光阻图案的间隙的方法是在图案化的光刻胶上形成共形的一高分子材料层,以缩减光阻图案的间隙,故能缩小其所定义的待蚀刻层图案的间隙。当此光刻胶所定义的待蚀刻层为导电层时,以此方法即可形成较宽的导线,进而降低其阻值。
此外,由于本发明实施例是在光阻图案上形成较厚的高分子材料层,故可在开始蚀刻下方待蚀刻层时抵挡干蚀刻制作过程中的等离子体,即相当于增加光阻的抗蚀刻能力。因此,本实施例的方法可以应用于下一代分辨率要求更高的制作过程中。
除此之外,请参照图2,如果图中两个光阻图案130间的空间为一个开口,则此开口的尺寸即得以缩小。另外,如果图中的光阻图案130改成其它各种材料或功用的掩膜,且高分子材料层150改成其它各种材料的材料层,则两个掩膜图案之间的间隙或开口尺寸当得因此材料层而缩减,只要掩膜与下方衬底能够耐受此材料层的形成温度即可。再者,如图2~3A所示,如采用的材料层的形成特性与高分子材料层150类似,即此材料层的制作过程可加以控制,使其在掩膜上部分的厚度可大于其在待蚀刻层上部分的厚度,则在待蚀刻层上的材料层完全蚀去后,掩膜上方剩余的材料层即可抵挡干蚀刻制作过程中的等离子体,等于是增加了蚀刻掩膜的抗蚀刻能力。
虽然本发明已以一实施例说明如上,然其并非用以限定本发明,任何熟悉此技术的人,在不脱离本发明的精神和范围内,当可作各种的更动与润饰,因此本发明的保护范围当以权利要求书为准。
Claims (26)
1.一种减小图案间隙或开口尺寸的方法,其特征为:包括下述步骤:
提供一衬底;
在该衬底上设一具有图案的掩膜;
在该具有图案的掩膜上,以一等离子体化学气相沉积法,设一层图案与该掩膜相似的高分子材料层,并控制该高分子材料层于该掩膜的上方与侧壁,形成一预定的第一厚度,而位于该衬底上的该高分子材料层的厚度小于该掩膜上的该高分子材料层的厚度,其中该等离子体化学气相沉积步骤所使用的一自我偏压介于0~-400V之间;以及
以该掩膜与该高分子材料层所构成的图案为罩幕,对该衬底进行蚀刻。
2.如权利要求1所述的减小图案间隙或开口尺寸的方法,其特征为:该掩膜包括一硬掩膜。
3.如权利要求1所述的减小图案间隙或开口尺寸的方法,其特征为:该掩膜包括一离子植入掩膜。
4.如权利要求1所述的减小图案间隙或开口尺寸的方法,其特征为:该掩膜包括一光刻胶。
5.如权利要求1所述的减小图案间隙或开口尺寸的方法,其特征为:以等离子体化学气相沉积法形成该高分子材料层时,所使用的一反应气体中至少包含一第一氟取代烃类,且该第一氟取代烃类为一部分氟取代烃类。
6.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:该第一氟取代烃类包括二氟甲烷。
7.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:该反应气体中还包括一第二氟取代烃类,且该方法还包括调整该第一氟取代烃类与该第二氟取代烃类的比例,以及该等离子体化学气相沉积步骤所使用的一自我偏压的大小,以使该掩膜上的该高分子材料层的厚度大于该衬底上的该高分子材料层的厚度。
8.如权利要求7所述的减小图案间隙或开口尺寸的方法,其特征为:该第二氟取代烃类包括三氟甲烷。
9.如权利要求7所述的减小图案间隙或开口尺寸的方法,其特征为:该第二氟取代烃类包括八氟丁烯。
10.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:还包括在该反应气体中添加氩气与一氧化碳。
11.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:还包括在该反应气体中添加氩气。
12.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:还包括在该反应气体中添加一氧化碳。
13.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:还包括在该反应气体中添加六氟乙烷与四氟化碳。
14.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:还包括在该反应气体中添加氧气。
15.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:还包括在该反应气体中添加氮气。
16.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:还包括在该反应气体中添加六氟乙烷与四氟化碳其中之一。
17.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:该等离子体化学气相沉积步骤的压力介于5mTorr至30mTorr之间。
18.如权利要求5所述的减小图案间隙或开口尺寸的方法,其特征为:该等离子体化学气相沉积步骤所使用的功率介于500至1800W之间。
20.一种图案化的方法,其特征为:该方法包括:
提供一衬底,该衬底上已设有一待蚀刻层,且该待蚀刻层上已设有一具有图案的掩膜;
在该具有图案的掩膜上,以一等离子体化学气相沉积法,设一层图案与该掩膜相似的高分子材料层,其中该等离子体化学气相沉积步骤所使用的一自我偏压介于0~-400V之间;
除去位于该待蚀刻层上的该高分子材料层;以及
以该具有图案的掩膜与剩余的该高分子材料层为罩幕,蚀刻暴露出的该待蚀刻层,以图案化该待蚀刻层。
21.如权利要求20所述的图案化的方法,其特征为:该掩膜上的该高分子材料层的厚度大于该待蚀刻层上的该高分子材料层的厚度。
22.如权利要求20所述的图案化的方法,其特征为:该掩膜包括一硬掩膜。
23.如权利要求20所述的图案化的方法,其特征为:该掩膜包括一离子植入掩膜。
24.如权利要求20所述的图案化的方法,其特征为:该掩膜包括一光刻胶。
25.如权利要求20所述的图案化的方法,其特征为:以等离子体化学气相沉积法形成该高分子材料层时所使用的一反应气体中至少包含一第一氟取代烃类,且该第一氟取代烃类为一部分氟取代烃类。
26.如权利要求25所述的图案化的方法,其特征为:该反应气体中还包括一第二氟取代烃类,且该方法还包括调整该第一氟取代烃类与该第二氟取代烃类的比例,以及该等离子体化学气相沉积步骤所使用的一自我偏压的大小,以使该具有图案的掩膜上的该高分子材料层的厚度大于该待蚀刻层上的该高分子材料层的厚度。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB011313889A CN100451831C (zh) | 2001-10-29 | 2001-10-29 | 减小图案间隙或开口尺寸的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CNB011313889A CN100451831C (zh) | 2001-10-29 | 2001-10-29 | 减小图案间隙或开口尺寸的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1417643A CN1417643A (zh) | 2003-05-14 |
CN100451831C true CN100451831C (zh) | 2009-01-14 |
Family
ID=4670545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB011313889A Expired - Lifetime CN100451831C (zh) | 2001-10-29 | 2001-10-29 | 减小图案间隙或开口尺寸的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN100451831C (zh) |
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Legal Events
Date | Code | Title | Description |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CX01 | Expiry of patent term |
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|
CX01 | Expiry of patent term |