KR19990065597A - 다층배선용 비아형성방법 - Google Patents
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- layer
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Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 title description 2
- 239000010410 layer Substances 0.000 claims abstract description 96
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 229910052786 argon Inorganic materials 0.000 claims abstract description 12
- 239000007789 gas Substances 0.000 claims abstract description 9
- 239000011241 protective layer Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000001020 plasma etching Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 14
- 238000009832 plasma treatment Methods 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- -1 hydrofluorocarbon Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 241001290610 Abildgaardia Species 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76844—Bottomless liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 제조공정에서의 다층배선용 비아형성방법에 관한 것으로, 반도체 기판상에 기저층을 형성하는 제 1 공정과; 상기 기저층상에 도전층패턴을 형성하는 제 2 공정과; 상기 도전층패턴을 포함하여 상기 기저층상에 절연층을 형성하는 제 3 공정과; 상기 도전층패턴의 상면에 비아를 형성하기 위하여 상기 절연층을 선택적으로 에칭하는 제 4 공정과; 그리고 상기 비아측벽에 보호층을 형성하기 위하여 아르곤 플라즈마처리를 실시하는 제 5 공정을 포함하여 이루어지고, 제 5 공정 이후에 감광막패턴 및 비아영역내의 잔류물 제거하기 위한 O2를 포함하는 가스플라즈마처리시 상기 제 5 공정(아르곤 플라즈마처리)에 의해 비아측벽에 형성된 보호층이 보잉현상을 막아줌으로서 비아콘택홀의 프로파일을 수직형상으로 유지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 에스오지막을 절연막으로 사용하여 비아콘택홀을 형성하는 경우에 언더컷프로파일형성을 막기 위해 비아콘택홀에칭공정 이후에 아르곤 플라즈마처리(Ar plasma treating)를 실시하여 에칭에 의해 노출된 에스오지막의 측면에 보호막을 형성함으로서 비아콘택홀의 프로파일을 수직형상으로 유지할 수 있도록 한 다층배선용 비아 형성방법에 관한 것이다.
종래, 반도체 제조공정에서 반응성이온에칭(RIE), 플라즈마에칭 등을 사용하여 비아를 형성하여 왔고, 최근에는 고밀도 플라즈마의 이용이 증가하고 있는 추세에 있다.
이러한 플라즈마방식을 이용한 종래 다층배선용 비아 형성방법에 대해 설명하면 다음과 같다.
도 1a 에 도시된 바와 같이, 반도체 기판(미도시)상에 기저층(1)을 형성하고, 상기 기저층(1)상에 도전층패턴(2)을 형성한다.
상기 기저층(1)에는 복수의 반도체 소자(미도시)가 형성되어 있고, 상기 도전층패턴(2)은 상기 기저층(1)상에 도전층(미도시)을 화학기상증착방법에 의해 형성하고, 이를 에칭마스크를 이용한 선택적 에칭에 의해 형성된다.
도 1b에 도시된 바와 같이, 상기 도전층패턴(2)을 포함한 상기 기저층(1)상에 제 1 절연층(3), 제 2 절연층(4), 그리고 제 3 절연층(5)을 연속적으로 형성한다. 상기 제 1 절연층(3)과 제 3 절연층(5)은 절연물질인 SiO2, Si3N4또는 그 조합이 화학기상증착방법에 의해 형성되고, 상기 제 2 절연층(4)은 에스오지(SOG : Spin On Glass)가 도포되어 형성된다.
도 1c 내지 도 1d 에 도시된 바와 같이, 상기 제 3 절연층(5)상에 감광층패턴(6)을 형성하고, 상기 감광층패턴(6)을 마스크로 하여 상기 도전층패턴(2)의 상면이 노출되도록 상기 절연층들(3)(4)(5)을 플라즈마에칭하여 비아(7)를 형성한다. 상기 감광층패턴(6)은 상기 제 3 절연층(5)상에 감광제(미도시)를 도포한 다음, 이를 현상 및 노광함으로서 형성되고, 상기 플라즈마에칭은 상기 감광층패턴(6)이 형성된 반도체 기판(미도시)를 플라즈마에칭장비(미도시)의 챔버에 넣고, 에칭가스를 주입 한 후, 고주파전원을 인가하여 생성된 플라즈마를 상기 반도체 기판에 수직하게 주입함으로서 이루어진다. 이때, 상기 감광층패턴(6)은 비아콘택용 마스크로 사용되고, 상기 에칭가스로는 Fluorocarbon, Hydrofluorocarbon, inert gas, oxygen 또는 그 조합이 사용된다.
도 1e 에 도시된 바와 같이, 상기 감광층패턴(6) 및 상기 비아(7)내의 잔류물질을 산소 플라즈마를 이용하여 제거함으로서 종래 비아형성방법이 완료된다. 상기 감광층패턴(6) 및 비아(7)내의 잔류물질 제거시 상기 비아(7) 측벽에 대응되는 상기 에스오지층(4)의 측면이 안쪽으로 줄어든다.
상기한 바와 같은 종래 다층배선용 비아형성방법은 감광층패턴과 비아내의 잔류물질 제거시 사용하는 O2플라즈마의 산소성분과 에스오지층의 탄소성분이 반응하여 비아 측벽의 에스오지층이 안쪽으로 줄어드는 보잉(bowing)현상으로 인하여 비아콘택홀이 언터컷프로파일을 형성하는 문제점이 있었다.
또한, 후속공정인 배선용 금속의 증착시, 증착된 배선금속층의 측면이 결과적으로 음의 기울기를 가지게됨으로서, 배선금속간에 연결이 되지 않는 개방회로(open circuit)를 발생시키는 문제점이 있었다.
또한, 보더리스 비아 콘택(borderless via contact)공정의 경우 상하메탈배선 중 아래쪽 메탈배선의 한쪽 모서리 경계부분이 부분적으로 드러나게 되므로 기존의 에칭기술의 경우 훨씬 심각한 문제를 일으킬 수 있는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 절연막을 에칭하여 비아콘택홀을 한 후 노출된 절연막의 측면에 보호막을 형성하여 감광막패턴 및 비아콘택홀내의 잔류물질을 가스플라즈마처리로 제거시 상기 노출된 절연막의 측면이 손상되는 것을 방지하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 다층배선용 비아형성방법은반도체 기판상에 기저층을 형성하는 제 1 공정과; 상기 기저층상에 도전층패턴을 형성하는 제 2 공정과; 상기 도전층패턴을 포함하여 상기 기저층상에 절연층을 형성하는 제 3 공정과; 상기 도전층패턴의 상면에 비아를 형성하기 위하여 상기 절연층을 선택적으로 에칭하는 제 4 공정과; 그리고 상기 비아측벽에 보호층을 형성하기 위하여 아르곤 플라즈마처리를 실시하는 제 5 공정을 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1e는 종래 반도체 제조공정에서의 비아형성방법을 설명하기 위한 순차적인 종단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 제조공정에서의 비아형성방법을 설명하기 위한 순차적인 종단면도.
**도면의주요부분에대한부호설명**
10 : 기저층 20 : 도전층패턴
30 : 제 1 절연층 40 : 제 2 절연층
50 : 제 3 절연층 60 : 감광층패턴
70 : 비아 80 : 보호층
이하, 본 발명에 따른 다층배선용 비아형성방법에 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2a 에 도시된 바와 같이, 반도체 기판(미도시)상에 기저층(10)을 형성하고, 상기 기저층(10)상에 도전층패턴(20)을 형성한다.
상기 기저층(10)에는 복수의 반도체 소자(미도시)가 형성되어 있고, 상기 도전층패턴(20)은 상기 기저층(10)상에 도전층(미도시)을 화학기상증착방법에 의해 형성하고, 이를 에칭마스크를 이용한 선택적 에칭에 의해 형성된다.
도 2b에 도시된 바와 같이, 상기 도전층패턴(20)을 포함한 상기 기저층(10)상에 제 1 절연층(30), 제 2 절연층(40), 그리고 제 3 절연층(50)을 연속적으로 형성한다. 상기 제 1 절연층(30)과 제 3 절연층(50)은 절연물질인 SiO2, Si3N4또는 그 조합이 화학기상증착방법에 의해 형성되고, 상기 제 2 절연층(40)은 에스오지(SOG : Spin On Glass)가 도포되어 형성된다.
도 2c 내지 도 2d 에 도시된 바와 같이, 상기 제 3 절연층(50)상에 감광층패턴(60)을 형성하고, 상기 감광층패턴(60)을 마스크로 하여 상기 도전층패턴(20)의 상면이 노출되도록 상기 절연층들(30)(40)(50)을 플라즈마에칭하여 비아(70)를 형성한다. 상기 감광층패턴(60)은 상기 제 3 절연층(50)상에 감광제(미도시)를 도포한 다음, 이를 현상 및 노광함으로서 형성되고, 상기 플라즈마에칭은 상기 감광층패턴(60)이 형성된 반도체 기판(미도시)를 플라즈마에칭장비(미도시)의 챔버에 넣고, 에칭가스를 주입 한 후, 고주파전원을 인가하여 생성된 플라즈마를 상기 반도체 기판에 수직하게 주입함으로서 이루어진다. 이때, 상기 감광층패턴(60)은 비아콘택용 마스크로 사용되고, 상기 에칭가스로는 플루오르카본(Fluorocarbon), 히드로플루오카본(Hydrofluorocarbon), 불활성 가스(inert gas), 산소(oxygen) 를 포함하는 가스를 사용한다.
다음, 도 2e 에 도시된 바와 같이, 상기 비아(70) 측벽에 보호층(80)을 형성한다. 상기 보호층(80)은 동일챔버에서 스퍼터링효과를 발생시키는 아르곤(Ar) 플라즈마를 생성시키면, 이로 인해 상기 비아(70)내의 도전층패턴(20)의 일부가 스퍼터링되어 상기 비아(70) 측벽상에 증착됨으로서 형성된다.
상기 아르곤 플라즈마 생성에 사용되는 Ar 기체의 유량은 100 내지 200 sccm이고, 고주파전원의 범위는 플라즈마내의 스퍼터링 성분에 대한 적절한 조정을 위해서 200 내지 500W을 인가한다. 이때, 상기 플라즈마방식은 소오스 플라즈마쪽과 바이어스 플라즈마쪽을 독립적으로 조정이 가능한 방식이 유리하다.
도 2f 에 도시된 바와 같이, 상기 감광층패턴(60) 및 상기 비아(70)내의 잔류물질을 산소 플라즈마를 이용하여 제거함으로서 본 발명에 따른 비아형성방법이 완료된다. 이때, 상기 보호층(80)은 상기 감광층패턴(60) 및 상기 비아(70)내의 잔류물질을 제거시 비아(70) 측벽의 상기 에스오지(40)층 측면이 안쪽으로 줄어드는 보잉현상을 막아주는 기능을 함으로서 측벽이 수직형상을 유지하는 비아(70)가 형성된다.
상기한 바와 같은 본 발명에 따른 다층배선용 비아형성방법은 SOG막을 절연막으로 사용하여 비아콘택홀을 형성함에 있어서, 비아콘택홀에칭공정 후, 아르곤 플라즈마처리를 하여 노출된 SOG막의 측면상에 보호막을 형성함으로서 감광막패턴제거시에 비아콘택홀이 언더컷프로파일을 형성하는 것을 방지할 뿐만 아니라 비아콘택홀의 프로파일을 수직형상으로 유지할 수 있는 효과가 있다.
또한, 후속공정인 배선용 금속의 증착시 스텝 커버리지가 개선되어지는 효과가 있다.
또한, 새로운 비아 연결기술인 보더레스(borderless) 비아 콘택공정에서 아래쪽 금속 배선의 한 쪽 모서리가 드러나게 되더라도, 측벽이 수직한 비아을 제조할 수 있는 효과가 있다.
Claims (5)
- 반도체 기판상에 기저층(10)을 형성하는 공정과;상기 기저층(10)상에 도전층패턴(20)을 형성하는 공정과;상기 도전층패턴(20)을 포함한 상기 기저층(10)상에 제 1 절연층(30), 제 2 절연층(40), 그리고 제 3 절연층(50)을 연속적으로 형성하는 공정과;상기 제 3 절연층(50)상에 감광층패턴(60)을 형성하는 공정과;상기 감광층패턴(60)을 마스크로 상기 절연층들(30)(40)(50)을 플라즈마에칭하여 비아(70)를 형성하는 공정과;상기 비아(70) 측벽상에 아르곤 플라즈마를 이용하여 보호층(80)을 형성하는 공정과;상기 감광층패턴(60)과 상기 비아(70)영역의 잔류물질을 제거하는 공정을 포함하여 이루어진 반도체 제조공정에서의 다층배선용 비아형성방법.
- 제 1 항에 있어서, 상기 아르곤 플라즈마는 동일 챔버에서 연속수행하는 것을 특징으로 하는 반도체 제조공정에서의 다층배선용 비아형성방법.
- 제 1 항에 있어서, 상기 아르곤 플라즈마는 소스플라즈마쪽과 바이어스 플라즈마쪽을 독립적으로 조정하는 것을 특징으로 하는 다층배선용 비아형성방법.
- 제 1 항에 있어서, 상기 아르곤 플라즈마에 인가되는 전원(Radio Frequency power)의 범위는 200 내지 500W이고, 아르곤 기체의 유량은 100 내지 200sccm이고, 압력은 10 내지 50mT인 것을 특징으로 하는 다층배선용 비아형성방법.
- 제 1 항에 있어서, 상기 보호층(80)은 상기 비아(70)내의 도전층패턴(20)의 일부가 스퍼터링증착되어 형성된 것을 특징으로 하는 다층배선용 바아형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980000967A KR100258875B1 (ko) | 1998-01-15 | 1998-01-15 | 다층배선용 비아형성방법 |
| US09/186,354 US6124208A (en) | 1998-01-15 | 1998-11-05 | Method of preventing bowing in a via formation process |
| JP00713499A JP4147361B2 (ja) | 1998-01-15 | 1999-01-14 | 半導体素子の多層配線用ビアホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980000967A KR100258875B1 (ko) | 1998-01-15 | 1998-01-15 | 다층배선용 비아형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990065597A true KR19990065597A (ko) | 1999-08-05 |
| KR100258875B1 KR100258875B1 (ko) | 2000-06-15 |
Family
ID=19531510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980000967A KR100258875B1 (ko) | 1998-01-15 | 1998-01-15 | 다층배선용 비아형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6124208A (ko) |
| JP (1) | JP4147361B2 (ko) |
| KR (1) | KR100258875B1 (ko) |
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-
1998
- 1998-01-15 KR KR1019980000967A patent/KR100258875B1/ko not_active IP Right Cessation
- 1998-11-05 US US09/186,354 patent/US6124208A/en not_active Expired - Lifetime
-
1999
- 1999-01-14 JP JP00713499A patent/JP4147361B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH11260921A (ja) | 1999-09-24 |
| KR100258875B1 (ko) | 2000-06-15 |
| US6124208A (en) | 2000-09-26 |
| JP4147361B2 (ja) | 2008-09-10 |
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